JPH11118883A - 半導体集積回路およびそのテスト方法 - Google Patents
半導体集積回路およびそのテスト方法Info
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- JPH11118883A JPH11118883A JP9286996A JP28699697A JPH11118883A JP H11118883 A JPH11118883 A JP H11118883A JP 9286996 A JP9286996 A JP 9286996A JP 28699697 A JP28699697 A JP 28699697A JP H11118883 A JPH11118883 A JP H11118883A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】回路面積を抑えたまま、高い不良検出率が得ら
れ、かつテストパターンの作成が容易な半導体集積回路
およびそのテスト方法を提供する。 【解決手段】ランダム論理回路６０からのデータＤ１，
Ｄ２，Ｄ３，Ｄ４を、フリップフロップ１１，２１，３
１，ラッチ４１で格納し、それらフリップフロップ１
１，２１，３１，ラッチ４１に格納されたデータＱ１，
Ｑ２，Ｑ３，Ｑ４および反転データＱ１Ｎ，Ｑ２Ｎ，Ｑ
３Ｎ，Ｑ４Ｎのうちのいずれか一方のデータを、カウン
タ５０からの制御信号Ｓ１，Ｓ２に応じてセレクタ１
２，２２，３２，４２でランダム論理回路７０に選択出
力する。
れ、かつテストパターンの作成が容易な半導体集積回路
およびそのテスト方法を提供する。 【解決手段】ランダム論理回路６０からのデータＤ１，
Ｄ２，Ｄ３，Ｄ４を、フリップフロップ１１，２１，３
１，ラッチ４１で格納し、それらフリップフロップ１
１，２１，３１，ラッチ４１に格納されたデータＱ１，
Ｑ２，Ｑ３，Ｑ４および反転データＱ１Ｎ，Ｑ２Ｎ，Ｑ
３Ｎ，Ｑ４Ｎのうちのいずれか一方のデータを、カウン
タ５０からの制御信号Ｓ１，Ｓ２に応じてセレクタ１
２，２２，３２，４２でランダム論理回路７０に選択出
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の、フリップ
フロップやラッチ等の順序回路を含む半導体集積回路お
よびそのテスト方法に関する。
フロップやラッチ等の順序回路を含む半導体集積回路お
よびそのテスト方法に関する。
【０００２】
【従来の技術】半導体集積回路のテスト容易化手法の１
つとしてスキャンパステスト法と呼ばれるものが知られ
ている。このスキャンパステスト法は、半導体集積回路
に備えられた順路回路であるフリップフロップの一部も
しくは全部をスキャン可能なフリップフロップに置き換
えてシフトレジスタ構成にし、それらシフトレジスタ以
外の部分を組合せ回路として扱い、シフトレジスタを制
御することにより組合せ回路のテストの容易化を図るも
のである。
つとしてスキャンパステスト法と呼ばれるものが知られ
ている。このスキャンパステスト法は、半導体集積回路
に備えられた順路回路であるフリップフロップの一部も
しくは全部をスキャン可能なフリップフロップに置き換
えてシフトレジスタ構成にし、それらシフトレジスタ以
外の部分を組合せ回路として扱い、シフトレジスタを制
御することにより組合せ回路のテストの容易化を図るも
のである。
【０００３】順序回路にはフリップフロップ以外にラッ
チも存在する。このラッチを含むスキャンパステスト法
でテストする場合、従来より代表的なものとして次の２
つの手法が知られている。第１の手法としては、ラッチ
の組合せ回路化によるものであり、テスト動作中はラッ
チのイネーブル信号をアクティブにし、ラッチをスルー
モードに固定して動作させスキャンパステストを行なう
手法である。第２の手法としてはラッチのフリップフロ
ップ化によるものであり、ラッチの後段にもう１つのラ
ッチを設け、前段をマスターラッチ、後段をスレーブラ
ッチとして動作するフリップフロップとみなすことで、
そのフリップフロップをシフトレジスタの中に取り込む
ことによりスキャンパステストを行なう手法である。
チも存在する。このラッチを含むスキャンパステスト法
でテストする場合、従来より代表的なものとして次の２
つの手法が知られている。第１の手法としては、ラッチ
の組合せ回路化によるものであり、テスト動作中はラッ
チのイネーブル信号をアクティブにし、ラッチをスルー
モードに固定して動作させスキャンパステストを行なう
手法である。第２の手法としてはラッチのフリップフロ
ップ化によるものであり、ラッチの後段にもう１つのラ
ッチを設け、前段をマスターラッチ、後段をスレーブラ
ッチとして動作するフリップフロップとみなすことで、
そのフリップフロップをシフトレジスタの中に取り込む
ことによりスキャンパステストを行なう手法である。
【０００４】またスキャンパステスト法では、フリップ
フロップをシフトレジスタ構成にしてデータをセットす
るにあたり、データのセットは１つのクロックに同期し
たシフト動作で行なうため、クロックスキュー対策とし
て隣接したフリップフロップ間にホールドタイムを稼ぐ
ためのバッファを挿入したり、回路中の非同期回路ブロ
ックに対してはテスト動作中はそのクロックで同期動作
するように回路修正を行なったりしている。
フロップをシフトレジスタ構成にしてデータをセットす
るにあたり、データのセットは１つのクロックに同期し
たシフト動作で行なうため、クロックスキュー対策とし
て隣接したフリップフロップ間にホールドタイムを稼ぐ
ためのバッファを挿入したり、回路中の非同期回路ブロ
ックに対してはテスト動作中はそのクロックで同期動作
するように回路修正を行なったりしている。
【０００５】
【発明が解決しようとする課題】しかし、スキャンパス
テスト法において、ラッチの組合せ回路化による手法で
はラッチをスルーモードに固定するため、ラッチ周辺の
不良検出が不十分になる場合がある。また、ラッチを含
むフィードバックループが形成される場合もあり、不良
検出がやはり不十分になり、従って高い不良検出率を得
ることは困難である。また、ラッチをフリップフロップ
化する手法では、ラッチ１つにつき余分なラッチが１つ
加わることになるため、多数のラッチが使用される回路
では面積オーバーヘッドが大きくなるという問題があ
る。
テスト法において、ラッチの組合せ回路化による手法で
はラッチをスルーモードに固定するため、ラッチ周辺の
不良検出が不十分になる場合がある。また、ラッチを含
むフィードバックループが形成される場合もあり、不良
検出がやはり不十分になり、従って高い不良検出率を得
ることは困難である。また、ラッチをフリップフロップ
化する手法では、ラッチ１つにつき余分なラッチが１つ
加わることになるため、多数のラッチが使用される回路
では面積オーバーヘッドが大きくなるという問題があ
る。
【０００６】また、スキャンパステスト法において、前
述したクロックスキュー対策のためにバッファを挿入す
る技術では、全てのフリップフロップ間に挿入すると面
積オーバーヘッドが大きくなり、一方、選択的に挿入す
ると回路のスタティック解析が必要になるという問題が
ある。さらに、スキャンパステスト法における、前述し
た非同期回路ブロックの同期回路化では、非同期回路ブ
ロックが多数含まれる場合には回路の面積オーバーヘッ
ドが大きくなり、クロック系に余計な遅延が生じて回路
のスペックを満足させるのに工数が生じてしまうという
問題がある。
述したクロックスキュー対策のためにバッファを挿入す
る技術では、全てのフリップフロップ間に挿入すると面
積オーバーヘッドが大きくなり、一方、選択的に挿入す
ると回路のスタティック解析が必要になるという問題が
ある。さらに、スキャンパステスト法における、前述し
た非同期回路ブロックの同期回路化では、非同期回路ブ
ロックが多数含まれる場合には回路の面積オーバーヘッ
ドが大きくなり、クロック系に余計な遅延が生じて回路
のスペックを満足させるのに工数が生じてしまうという
問題がある。
【０００７】また近年、ＣＭＯＳプロセスを採用した半
導体集積回路が主流となっており、このような半導体集
積回路では、回路に異常がない場合は微小な電源電流し
か流れないため、規定以上の電源電流が流れる場合は回
路内に異常があることが判る。そこで、半導体集積回路
の良否判断の一環として、半導体集積回路の電源電流を
モニタしながら、その半導体集積回路のテスト対象回路
に対して評価用のテストパターンを印加するテスト方法
が有効である。しかし、半導体集積回路の不良検出率を
高めるためには、テスト対象回路を構成する素子を十分
に制御するためのテストパターンの作成が必要である。
近年、半導体集積回路の、益々の高機能化および高集積
化に伴い、テストパターンの作成は困難になるという問
題がある。
導体集積回路が主流となっており、このような半導体集
積回路では、回路に異常がない場合は微小な電源電流し
か流れないため、規定以上の電源電流が流れる場合は回
路内に異常があることが判る。そこで、半導体集積回路
の良否判断の一環として、半導体集積回路の電源電流を
モニタしながら、その半導体集積回路のテスト対象回路
に対して評価用のテストパターンを印加するテスト方法
が有効である。しかし、半導体集積回路の不良検出率を
高めるためには、テスト対象回路を構成する素子を十分
に制御するためのテストパターンの作成が必要である。
近年、半導体集積回路の、益々の高機能化および高集積
化に伴い、テストパターンの作成は困難になるという問
題がある。
【０００８】本発明は、上記事情に鑑み、回路面積を抑
えたまま、高い不良検出率が得られ、かつテストパター
ンの作成が容易な半導体集積回路およびそのテスト方法
を提供することを目的とする。
えたまま、高い不良検出率が得られ、かつテストパター
ンの作成が容易な半導体集積回路およびそのテスト方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、内部回路の動作結果を格納する
順序回路と、制御信号に応じて、その順序回路に格納さ
れたデータおよびそのデータの反転データのうちのいず
れか一方のデータを出力する出力切替回路とのペアを複
数組備えるとともに、クロックを計数し、その計数値に
応じて複数組のペアを構成する出力切替回路を制御する
カウンタを備えたことを特徴とする。
明の半導体集積回路は、内部回路の動作結果を格納する
順序回路と、制御信号に応じて、その順序回路に格納さ
れたデータおよびそのデータの反転データのうちのいず
れか一方のデータを出力する出力切替回路とのペアを複
数組備えるとともに、クロックを計数し、その計数値に
応じて複数組のペアを構成する出力切替回路を制御する
カウンタを備えたことを特徴とする。
【００１０】従来の半導体集積回路では、テスト容易化
手法の１つとしてスキャンパステスト法が用いられてい
たが、テストのための回路面積の増大や、高い不良検出
率を得ることができない場合があった。本発明の半導体
集積回路では、テストにあたり、半導体集積回路に備え
られた通常動作用の順序回路を用い、その順序回路に格
納されたデータおよびそのデータの反転データのうちの
いずれか一方のデータをテスト対象回路に出力するもの
であり、テスト対象回路にデータと反転データとの組合
せによるテストパターンを自在に入力することができ
る。このため、テスト用の回路面積の増大を抑えたま
ま、そのテスト対象回路を構成する素子を十分に制御す
ることができる。従って、半導体集積回路の不良検出率
が高まり、またテストパターンの作成が容易になる。
手法の１つとしてスキャンパステスト法が用いられてい
たが、テストのための回路面積の増大や、高い不良検出
率を得ることができない場合があった。本発明の半導体
集積回路では、テストにあたり、半導体集積回路に備え
られた通常動作用の順序回路を用い、その順序回路に格
納されたデータおよびそのデータの反転データのうちの
いずれか一方のデータをテスト対象回路に出力するもの
であり、テスト対象回路にデータと反転データとの組合
せによるテストパターンを自在に入力することができ
る。このため、テスト用の回路面積の増大を抑えたま
ま、そのテスト対象回路を構成する素子を十分に制御す
ることができる。従って、半導体集積回路の不良検出率
が高まり、またテストパターンの作成が容易になる。
【００１１】また、上記目的を達成する本発明の半導体
集積回路のテスト方法は、内部回路の動作結果を格納す
る順序回路と、制御信号に応じて、その順序回路に格納
されたデータおよびそのデータの反転データのうちのい
ずれか一方のデータを出力する出力切替回路とのペアを
複数組備えるとともに、クロックを計数し、その計数値
に応じて複数組のペアを構成する出力切替回路を制御す
るカウンタを備えた半導体集積回路のテスト方法であっ
て、上記半導体集積回路の電源電流をモニタしながら、
その半導体集積回路に、上記カウンタによる出力切替回
路の制御動作を含む動作を実行させることを特徴とす
る。
集積回路のテスト方法は、内部回路の動作結果を格納す
る順序回路と、制御信号に応じて、その順序回路に格納
されたデータおよびそのデータの反転データのうちのい
ずれか一方のデータを出力する出力切替回路とのペアを
複数組備えるとともに、クロックを計数し、その計数値
に応じて複数組のペアを構成する出力切替回路を制御す
るカウンタを備えた半導体集積回路のテスト方法であっ
て、上記半導体集積回路の電源電流をモニタしながら、
その半導体集積回路に、上記カウンタによる出力切替回
路の制御動作を含む動作を実行させることを特徴とす
る。
【００１２】本発明の半導体集積回路のテスト方法で
は、上記方法により、テスト対象回路を構成する素子を
十分に制御することができるため、不良検出率を高める
ことができ、またテストパターンの作成が容易になる。
は、上記方法により、テスト対象回路を構成する素子を
十分に制御することができるため、不良検出率を高める
ことができ、またテストパターンの作成が容易になる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の半導体集積回路の一実施形
態の、回路の一部を示した図である。図１に示す半導体
集積回路１００は、通常動作を行なう通常動作モードと
被テスト動作を行なうテストモードとを有する。この半
導体集積回路１００には、ランダム論理回路６０，７０
が備えられている。また、これらランダム論理回路６
０，７０間に、フリップフロップ１１とセレクタ１２の
ペアからなる単位テスト回路１０，フリップフロップ２
１とセレクタ２２とのペアからなる単位テスト回路２
０，フリップフロップ３１とセレクタ３２とのペアから
なる単位テスト回路３０，ラッチ４１とセレクタ４２と
のペアからなる単位テスト回路４０が備えられている。
また、この半導体集積回路１００には、カウンタ５０も
備えられている。
説明する。図１は、本発明の半導体集積回路の一実施形
態の、回路の一部を示した図である。図１に示す半導体
集積回路１００は、通常動作を行なう通常動作モードと
被テスト動作を行なうテストモードとを有する。この半
導体集積回路１００には、ランダム論理回路６０，７０
が備えられている。また、これらランダム論理回路６
０，７０間に、フリップフロップ１１とセレクタ１２の
ペアからなる単位テスト回路１０，フリップフロップ２
１とセレクタ２２とのペアからなる単位テスト回路２
０，フリップフロップ３１とセレクタ３２とのペアから
なる単位テスト回路３０，ラッチ４１とセレクタ４２と
のペアからなる単位テスト回路４０が備えられている。
また、この半導体集積回路１００には、カウンタ５０も
備えられている。
【００１４】各フリップフロップ１１，２１，３１に
は、ランダム論理回路６０からのデータＤ１，Ｄ２，Ｄ
３およびクロックＣＬＫが入力され、ラッチ４１にはデ
ータＤ４およびラッチイネーブル信号ＬＥが入力され
る。フリップフロップ１１，２１，３１には、クロック
ＣＬＫで、データＤ１，Ｄ２，Ｄ３が取り込まれ、これ
によりフリップフロップ１１，２１，３１からデータＱ
１，Ｑ２，Ｑ３およびこれらデータＱ１，Ｑ２，Ｑ３の
論理が反転された反転データＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎが
出力される。データＱ１，Ｑ２，Ｑ３は、セレクタ１
２，２２，３２の各入力端子「０」に入力され、反転デ
ータＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎはセレクタ１２，２２，３
２の各入力端子「１」に入力される。一方、ラッチ４１
は’Ｈ’レベルのラッチイネーブル信号ＬＥによりスル
ーモードにされ、これによりラッチ４１からデータＱ４
およびそのデータＱ４の論理が反転された反転データＱ
４Ｎが出力される。これらデータＱ４，反転データＱ４
Ｎは、セレクタ４２の入力端子「０」，「１」に入力さ
れる。
は、ランダム論理回路６０からのデータＤ１，Ｄ２，Ｄ
３およびクロックＣＬＫが入力され、ラッチ４１にはデ
ータＤ４およびラッチイネーブル信号ＬＥが入力され
る。フリップフロップ１１，２１，３１には、クロック
ＣＬＫで、データＤ１，Ｄ２，Ｄ３が取り込まれ、これ
によりフリップフロップ１１，２１，３１からデータＱ
１，Ｑ２，Ｑ３およびこれらデータＱ１，Ｑ２，Ｑ３の
論理が反転された反転データＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎが
出力される。データＱ１，Ｑ２，Ｑ３は、セレクタ１
２，２２，３２の各入力端子「０」に入力され、反転デ
ータＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎはセレクタ１２，２２，３
２の各入力端子「１」に入力される。一方、ラッチ４１
は’Ｈ’レベルのラッチイネーブル信号ＬＥによりスル
ーモードにされ、これによりラッチ４１からデータＱ４
およびそのデータＱ４の論理が反転された反転データＱ
４Ｎが出力される。これらデータＱ４，反転データＱ４
Ｎは、セレクタ４２の入力端子「０」，「１」に入力さ
れる。
【００１５】以下、図１および図２を参照して説明す
る。図２は、図１に示す半導体集積回路の動作を説明す
るためのタイミングチャートである。先ず、半導体集積
回路１００の通常動作モードについて説明する。通常動
作モードでは、カウンタ５０に、図２に示すような’
Ｌ’レベルのテストリセット信号ＴＲＳＴが入力され
る。すると、カウンタ５０はディスエーブル状態にな
り、このカウンタ５０から、ともに’Ｌ’レベルの制御
信号Ｓ１，Ｓ２が出力される。これら’Ｌ’レベルの制
御信号Ｓ１，Ｓ２は、セレクタ１２，２２，３２，４２
の各制御端子に入力される。また、ランダム論理回路６
０からは、通常動作によるデータＤ１，Ｄ２，Ｄ３，Ｄ
４が出力され、これらデータＤ１，Ｄ２，Ｄ３，Ｄ４の
うちのデータＤ１，Ｄ２，Ｄ３がクロックＣＬＫでフリ
ップフロップ１１，２１，３１に取り込まれ、かつデー
タＤ４が’Ｈ’レベルのラッチイネーブル信号ＬＥでそ
のラッチ４１をスルーし、これによりセレクタ１２，２
２，３２，４２の各入力端子「０」にデータＱ１，Ｑ
２，Ｑ３，Ｑ４が入力され、また各入力端子「１」に反
転データＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎ，Ｑ４Ｎが入力され
る。
る。図２は、図１に示す半導体集積回路の動作を説明す
るためのタイミングチャートである。先ず、半導体集積
回路１００の通常動作モードについて説明する。通常動
作モードでは、カウンタ５０に、図２に示すような’
Ｌ’レベルのテストリセット信号ＴＲＳＴが入力され
る。すると、カウンタ５０はディスエーブル状態にな
り、このカウンタ５０から、ともに’Ｌ’レベルの制御
信号Ｓ１，Ｓ２が出力される。これら’Ｌ’レベルの制
御信号Ｓ１，Ｓ２は、セレクタ１２，２２，３２，４２
の各制御端子に入力される。また、ランダム論理回路６
０からは、通常動作によるデータＤ１，Ｄ２，Ｄ３，Ｄ
４が出力され、これらデータＤ１，Ｄ２，Ｄ３，Ｄ４の
うちのデータＤ１，Ｄ２，Ｄ３がクロックＣＬＫでフリ
ップフロップ１１，２１，３１に取り込まれ、かつデー
タＤ４が’Ｈ’レベルのラッチイネーブル信号ＬＥでそ
のラッチ４１をスルーし、これによりセレクタ１２，２
２，３２，４２の各入力端子「０」にデータＱ１，Ｑ
２，Ｑ３，Ｑ４が入力され、また各入力端子「１」に反
転データＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎ，Ｑ４Ｎが入力され
る。
【００１６】セレクタ１２，２２，３２，４２の制御端
子には、カウンタ５０から、ともに’Ｌ’レベルの制御
信号Ｓ１，Ｓ２が入力されているため、これらセレクタ
１２，２２，３２，４２では入力端子「０」に入力され
たデータＱ１，Ｑ２，Ｑ３，Ｑ４が選択出力されてラン
ダム論理回路７０に入力される。このようにして、半導
体集積回路１００の通常動作が行われる。
子には、カウンタ５０から、ともに’Ｌ’レベルの制御
信号Ｓ１，Ｓ２が入力されているため、これらセレクタ
１２，２２，３２，４２では入力端子「０」に入力され
たデータＱ１，Ｑ２，Ｑ３，Ｑ４が選択出力されてラン
ダム論理回路７０に入力される。このようにして、半導
体集積回路１００の通常動作が行われる。
【００１７】次に半導体集積回路１００のテストモード
について説明する。テストモードでは、カウンタ５０
に、図２に示すような’Ｈ’レベルのテストリセット信
号ＴＲＳＴおよびテストクロックＴＣＬＫが入力され
る。また、半導体集積回路１００の、図示しないＩ／Ｏ
端子等を経由してランダム論理回路６０に、テストクロ
ックＴＣＬＫに同期してテストパターンが入力される。
また半導体集積回路１００の電源電流がモニタされる。
について説明する。テストモードでは、カウンタ５０
に、図２に示すような’Ｈ’レベルのテストリセット信
号ＴＲＳＴおよびテストクロックＴＣＬＫが入力され
る。また、半導体集積回路１００の、図示しないＩ／Ｏ
端子等を経由してランダム論理回路６０に、テストクロ
ックＴＣＬＫに同期してテストパターンが入力される。
また半導体集積回路１００の電源電流がモニタされる。
【００１８】図２に示す、’Ｈ’レベルのテストリセッ
ト信号ＴＲＳＴが入力された時点から最初のテストクロ
ックＴＣＬＫが入力されるまでの期間Ｔ0 では、カウン
タ５０から、ともに’Ｌ’レベルの制御信号Ｓ１，Ｓ２
が出力されており、このためセレクタ１２，２２，３
２，４２では、引き続き入力端子「０」に入力されてい
るデータＱ１，Ｑ２，Ｑ３，Ｑ４が選択出力されてい
る。
ト信号ＴＲＳＴが入力された時点から最初のテストクロ
ックＴＣＬＫが入力されるまでの期間Ｔ0 では、カウン
タ５０から、ともに’Ｌ’レベルの制御信号Ｓ１，Ｓ２
が出力されており、このためセレクタ１２，２２，３
２，４２では、引き続き入力端子「０」に入力されてい
るデータＱ１，Ｑ２，Ｑ３，Ｑ４が選択出力されてい
る。
【００１９】ここで、カウンタ５０に第１のテストクロ
ックＴＣＬＫが入力される。図２に示す期間Ｔ0 は、期
間Ｔ1 に移行する。またランダム論理回路６０から、テ
ストパターンに応じたデータＤ１，Ｄ２，Ｄ３，Ｄ４が
出力され、これらデータＤ１，Ｄ２，Ｄ３，Ｄ４のうち
のデータＤ１，Ｄ２，Ｄ３がクロックＣＬＫでフリップ
フロップ１１，２１，３１に取り込まれ、かつデータＤ
４が’Ｈ’レベルのラッチイネーブル信号ＬＥでラッチ
４１をスルーし、これによりセレクタ１２，２２，３
２，４２の各入力端子「０」にデータＱ１，Ｑ２，Ｑ
３，Ｑ４が入力され、また各入力端子「１」に反転デー
タＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎ，Ｑ４Ｎが入力される。カウ
ンタ５０には、第１のテストクロックＴＣＬＫが入力さ
れるため、カウンタ５０から出力されている’Ｌ’レベ
ルの制御信号Ｓ１が’Ｈ’レベルに変化する。この’
Ｈ’レベルの制御信号Ｓ１は、セレクタ１２，２２の制
御端子に入力され、これによりセレクタ１２，２２では
各入力端子「１」に入力されている反転データＱ１Ｎ，
Ｑ２Ｎが選択出力されてランダム論理回路７０に入力さ
れる。一方、セレクタ３２，４２では各入力端子「０」
に入力されているデータＱ３，Ｑ４がそのまま選択出力
されてランダム論理回路７０に入力される。ランダム論
理回路７０では、期間Ｔ1 において、これら反転データ
Ｑ１Ｎ，Ｑ２ＮおよびデータＱ３，Ｑ４に基づいてテス
トが行なわれる。
ックＴＣＬＫが入力される。図２に示す期間Ｔ0 は、期
間Ｔ1 に移行する。またランダム論理回路６０から、テ
ストパターンに応じたデータＤ１，Ｄ２，Ｄ３，Ｄ４が
出力され、これらデータＤ１，Ｄ２，Ｄ３，Ｄ４のうち
のデータＤ１，Ｄ２，Ｄ３がクロックＣＬＫでフリップ
フロップ１１，２１，３１に取り込まれ、かつデータＤ
４が’Ｈ’レベルのラッチイネーブル信号ＬＥでラッチ
４１をスルーし、これによりセレクタ１２，２２，３
２，４２の各入力端子「０」にデータＱ１，Ｑ２，Ｑ
３，Ｑ４が入力され、また各入力端子「１」に反転デー
タＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎ，Ｑ４Ｎが入力される。カウ
ンタ５０には、第１のテストクロックＴＣＬＫが入力さ
れるため、カウンタ５０から出力されている’Ｌ’レベ
ルの制御信号Ｓ１が’Ｈ’レベルに変化する。この’
Ｈ’レベルの制御信号Ｓ１は、セレクタ１２，２２の制
御端子に入力され、これによりセレクタ１２，２２では
各入力端子「１」に入力されている反転データＱ１Ｎ，
Ｑ２Ｎが選択出力されてランダム論理回路７０に入力さ
れる。一方、セレクタ３２，４２では各入力端子「０」
に入力されているデータＱ３，Ｑ４がそのまま選択出力
されてランダム論理回路７０に入力される。ランダム論
理回路７０では、期間Ｔ1 において、これら反転データ
Ｑ１Ｎ，Ｑ２ＮおよびデータＱ３，Ｑ４に基づいてテス
トが行なわれる。
【００２０】次に、カウンタ５０に、第２のテストクロ
ックＣＬＫが入力される。すると、カウンタ５０から出
力されている’Ｈ’レベルの制御信号Ｓ１が’Ｌ’レベ
ルに変化するとともに、’Ｌ’レベルの制御信号Ｓ２
が’Ｈ’レベルに変化する。また期間Ｔ1 は期間Ｔ2 に
移行する。セレクタ１２，２２には’Ｌ’レベルの制御
信号Ｓ１が入力されるため、セレクタ１２，２２では各
入力端子「０」に入力されているデータＱ１，Ｑ２が選
択出力されてランダム論理回路７０に入力される。一
方、セレクタ３２，４２には’Ｈ’レベルの制御信号Ｓ
２が入力されるため、セレクタ３２，４２では各入力端
子「１」に入力されている反転データＱ３Ｎ，Ｑ４Ｎが
ランダム論理回路７０に入力される。ランダム論理回路
７０では、期間Ｔ2 において、これらデータＱ１，Ｑ２
および反転データＱ３Ｎ，Ｑ４Ｎに基づいてテストが行
なわれる。
ックＣＬＫが入力される。すると、カウンタ５０から出
力されている’Ｈ’レベルの制御信号Ｓ１が’Ｌ’レベ
ルに変化するとともに、’Ｌ’レベルの制御信号Ｓ２
が’Ｈ’レベルに変化する。また期間Ｔ1 は期間Ｔ2 に
移行する。セレクタ１２，２２には’Ｌ’レベルの制御
信号Ｓ１が入力されるため、セレクタ１２，２２では各
入力端子「０」に入力されているデータＱ１，Ｑ２が選
択出力されてランダム論理回路７０に入力される。一
方、セレクタ３２，４２には’Ｈ’レベルの制御信号Ｓ
２が入力されるため、セレクタ３２，４２では各入力端
子「１」に入力されている反転データＱ３Ｎ，Ｑ４Ｎが
ランダム論理回路７０に入力される。ランダム論理回路
７０では、期間Ｔ2 において、これらデータＱ１，Ｑ２
および反転データＱ３Ｎ，Ｑ４Ｎに基づいてテストが行
なわれる。
【００２１】さらに、カウンタ５０に第３のテストクロ
ックＣＬＫが入力される。すると、カウンタ５０から出
力されている’Ｌ’レベルの制御信号Ｓ１が’Ｈ’レベ
ルに変化し、一方’Ｈ’レベルの制御信号Ｓ２はそのま
ま維持される。また、図２に示す期間Ｔ2 は期間Ｔ3 に
移行する。セレクタ１２，２２には’Ｈ’レベルの制御
信号Ｓ１が入力されるため、セレクタ１２，２２では各
入力端子「１」に入力されている反転データＱ１Ｎ，Ｑ
２Ｎが選択出力されてランダム論理回路７０に入力され
る。一方、セレクタ３２，４２には’Ｈ’レベルの制御
信号Ｓ２がそのまま入力されているため、セレクタ３
２，４２では、各入力端子「１」に入力されている反転
データＱ３Ｎ，Ｑ４Ｎがそのまま選択出力されてランダ
ム論理回路７０に入力される。ランダム論理回路７０で
は、期間Ｔ3 において、これら反転データＱ１Ｎ，Ｑ２
Ｎ，Ｑ３Ｎ，Ｑ４Ｎに基づいてテストが行なわれる。
ックＣＬＫが入力される。すると、カウンタ５０から出
力されている’Ｌ’レベルの制御信号Ｓ１が’Ｈ’レベ
ルに変化し、一方’Ｈ’レベルの制御信号Ｓ２はそのま
ま維持される。また、図２に示す期間Ｔ2 は期間Ｔ3 に
移行する。セレクタ１２，２２には’Ｈ’レベルの制御
信号Ｓ１が入力されるため、セレクタ１２，２２では各
入力端子「１」に入力されている反転データＱ１Ｎ，Ｑ
２Ｎが選択出力されてランダム論理回路７０に入力され
る。一方、セレクタ３２，４２には’Ｈ’レベルの制御
信号Ｓ２がそのまま入力されているため、セレクタ３
２，４２では、各入力端子「１」に入力されている反転
データＱ３Ｎ，Ｑ４Ｎがそのまま選択出力されてランダ
ム論理回路７０に入力される。ランダム論理回路７０で
は、期間Ｔ3 において、これら反転データＱ１Ｎ，Ｑ２
Ｎ，Ｑ３Ｎ，Ｑ４Ｎに基づいてテストが行なわれる。
【００２２】次に、カウンタ５０に第４のテストクロッ
クＴＣＬＫが入力される。すると、カウンタ５０から出
力されている、ともに’Ｈ’レベルの制御信号Ｓ１，Ｓ
２がともに’Ｌ’レベルに変化する。このため、セレク
タ１２，２２，３２，４２では各入力端子「０」に入力
されているデータＱ１，Ｑ２，Ｑ３，Ｑ４が選択出力さ
れてランダム論理回路７０に入力される。ランダム論理
回路７０では期間Ｔ4において、これらデータＱ１，Ｑ
２，Ｑ３，Ｑ４に基づいてテストが行なわれる。このよ
うに、本実施形態の半導体集積回路１００では、その半
導体集積回路１００に備えられた通常動作時に使用され
るフリップフロップ１１，２１，３１，ラッチ４１を用
いて単位テスト回路１０，２０，３０，４０が構成され
ており、それらフリップフロップ１１，２１，３１，ラ
ッチ４１から出力されるデータＱ１，Ｑ２，Ｑ３，Ｑ４
と反転データＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎ，Ｑ４Ｎとをセレ
クタ１２，２２，３２，４２で選択出力して、後段のラ
ンダム論理回路７０に出力するものであるため、テスト
用の回路面積の増大を抑えることができる。また、後段
のランダム論理回路７０には、データＱ１，Ｑ２，Ｑ
３，Ｑ４と反転データＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎ，Ｑ４Ｎ
との組合わせによる各種のテストパターンが入力される
こととなり、ランダム論理回路７０を構成する素子を十
分に制御することができる。従って、半導体集積回路１
００の不良検出率が高まり、かつテストパターンの作成
も容易である。
クＴＣＬＫが入力される。すると、カウンタ５０から出
力されている、ともに’Ｈ’レベルの制御信号Ｓ１，Ｓ
２がともに’Ｌ’レベルに変化する。このため、セレク
タ１２，２２，３２，４２では各入力端子「０」に入力
されているデータＱ１，Ｑ２，Ｑ３，Ｑ４が選択出力さ
れてランダム論理回路７０に入力される。ランダム論理
回路７０では期間Ｔ4において、これらデータＱ１，Ｑ
２，Ｑ３，Ｑ４に基づいてテストが行なわれる。このよ
うに、本実施形態の半導体集積回路１００では、その半
導体集積回路１００に備えられた通常動作時に使用され
るフリップフロップ１１，２１，３１，ラッチ４１を用
いて単位テスト回路１０，２０，３０，４０が構成され
ており、それらフリップフロップ１１，２１，３１，ラ
ッチ４１から出力されるデータＱ１，Ｑ２，Ｑ３，Ｑ４
と反転データＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎ，Ｑ４Ｎとをセレ
クタ１２，２２，３２，４２で選択出力して、後段のラ
ンダム論理回路７０に出力するものであるため、テスト
用の回路面積の増大を抑えることができる。また、後段
のランダム論理回路７０には、データＱ１，Ｑ２，Ｑ
３，Ｑ４と反転データＱ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎ，Ｑ４Ｎ
との組合わせによる各種のテストパターンが入力される
こととなり、ランダム論理回路７０を構成する素子を十
分に制御することができる。従って、半導体集積回路１
００の不良検出率が高まり、かつテストパターンの作成
も容易である。
【００２３】図３は、図１に示す単位テスト回路とは異
なる単位テスト回路を示す図である。図３に示す単位テ
スト回路８０は、通常動作時に使用されるフリップフロ
ップ８１と、エクスクルーシブ・オアゲート８２とのペ
アから構成されている。フリップフロップ８１には、デ
ータＤおよびクロックＣＬＫが入力される。フリップフ
ロップ８１に入力されたデータＤは、クロックＣＬＫで
取り込まれ、これによりデータＱが出力される。出力さ
れたデータＱはエクスクルーシブ・オアゲート８２の一
方に入力される。エクスクルーシブ・オアゲート８２の
他方には制御信号Ｓが入力される。制御信号Ｓとして、
データＱの論理レベルと異なるレベルの制御信号Ｓが入
力されると、そのエクスクルーシブ・オアゲート８２か
らデータＱがそのまま出力される。一方、データ信号Ｑ
の論理レベルと同じレベルの制御信号Ｓが入力される
と、そのエクスクルーシブ・オアゲート８２から反転デ
ータＱＮが出力される。このように、単位テスト回路８
０は、通常動作時に使用されるフリップフロップ８１
と、簡単なエクスクルーシブ・オアゲート８２とから構
成されているため、テストのための回路規模を小さく抑
えることができる。
なる単位テスト回路を示す図である。図３に示す単位テ
スト回路８０は、通常動作時に使用されるフリップフロ
ップ８１と、エクスクルーシブ・オアゲート８２とのペ
アから構成されている。フリップフロップ８１には、デ
ータＤおよびクロックＣＬＫが入力される。フリップフ
ロップ８１に入力されたデータＤは、クロックＣＬＫで
取り込まれ、これによりデータＱが出力される。出力さ
れたデータＱはエクスクルーシブ・オアゲート８２の一
方に入力される。エクスクルーシブ・オアゲート８２の
他方には制御信号Ｓが入力される。制御信号Ｓとして、
データＱの論理レベルと異なるレベルの制御信号Ｓが入
力されると、そのエクスクルーシブ・オアゲート８２か
らデータＱがそのまま出力される。一方、データ信号Ｑ
の論理レベルと同じレベルの制御信号Ｓが入力される
と、そのエクスクルーシブ・オアゲート８２から反転デ
ータＱＮが出力される。このように、単位テスト回路８
０は、通常動作時に使用されるフリップフロップ８１
と、簡単なエクスクルーシブ・オアゲート８２とから構
成されているため、テストのための回路規模を小さく抑
えることができる。
【００２４】図４は、図１に示す単位テスト回路とは異
なる単位テスト回路を示す図である。図４に示す単位テ
スト回路９０は、通常動作時に使用されるラッチ９１
と、エクスクルーシブ・オアゲート９２とのペアから構
成されている。ラッチ９１には、データＤおよびラッチ
イネーブル信号ＬＥが入力される。ラッチ９１に入力さ
れたデータＤは’Ｈ’レベルのラッチイネーブル信号Ｌ
Ｅでスルーし、これによりデータＱが出力される。出力
されたデータＱは、エクスクルーシブ・オアゲート９２
の一方に入力される。エクスクルーシブ・オアゲート９
２の他方には制御信号Ｓが入力される。制御信号Ｓとし
て、データＱの論理レベルと異なるレベルの制御信号Ｓ
が入力されると、そのエクスクルーシブ・オアゲート９
２からデータＱがそのまま出力される。一方、データＱ
の論理レベルと同じレベルの制御信号Ｓが入力される
と、そのエクスクルーシブ・オアゲート９２から反転デ
ータＱＮが出力される。このように、単位テスト回路９
０は、通常動作時に使用されるラッチ９１と、簡単なエ
クスクルーシブ・オアゲート９２から構成されているた
め、テストのための回路規模をやはり小さく抑えること
ができる。
なる単位テスト回路を示す図である。図４に示す単位テ
スト回路９０は、通常動作時に使用されるラッチ９１
と、エクスクルーシブ・オアゲート９２とのペアから構
成されている。ラッチ９１には、データＤおよびラッチ
イネーブル信号ＬＥが入力される。ラッチ９１に入力さ
れたデータＤは’Ｈ’レベルのラッチイネーブル信号Ｌ
Ｅでスルーし、これによりデータＱが出力される。出力
されたデータＱは、エクスクルーシブ・オアゲート９２
の一方に入力される。エクスクルーシブ・オアゲート９
２の他方には制御信号Ｓが入力される。制御信号Ｓとし
て、データＱの論理レベルと異なるレベルの制御信号Ｓ
が入力されると、そのエクスクルーシブ・オアゲート９
２からデータＱがそのまま出力される。一方、データＱ
の論理レベルと同じレベルの制御信号Ｓが入力される
と、そのエクスクルーシブ・オアゲート９２から反転デ
ータＱＮが出力される。このように、単位テスト回路９
０は、通常動作時に使用されるラッチ９１と、簡単なエ
クスクルーシブ・オアゲート９２から構成されているた
め、テストのための回路規模をやはり小さく抑えること
ができる。
【００２５】図５は、図１に示す、フリップフロップと
セレクタとのペアからなる単位テスト回路の詳細回路図
である。図５には、単位テスト回路１０の回路図が示さ
れている。先ず、フリップフロップ１１の動作について
説明する。フリップフロップ１１には、マスタラッチを
構成するトランスファゲート１１ａ，１１ｂ，インバー
タ１１ｃと、スレーブラッチを構成するトランスファゲ
ート１１ｄ，１１ｅおよびインバータ１１ｆと、クロッ
ク回路を構成するインバータ１１ｇ，１１ｈとが備えら
れている。このようなフリップフロップ１１に、データ
Ｄ１とクロックＣＬＫが入力される。フリップフロップ
１１では、入力されたクロックＣＬＫが‘Ｌ’レベルに
ある期間は、その‘Ｌ’レベルがインバータ１１ｇで反
転されそのインバータ１１ｇから逆相クロックＣＮとし
て‘Ｈ’レベルが出力され、さらにその‘Ｈ’レベルが
インバータ１１ｈで反転されそのインバータ１１ｈから
正相クロックＣＢとして‘Ｌ’レベルが出力される。こ
れら‘Ｈ’レベルの逆相クロックＣＮ，‘Ｌ’レベルの
正相クロック信号ＣＢが各トランスファゲート１１ａ，
１１ｂ，１１ｄ，１１ｅに入力される。このため、トラ
ンスファゲート１１ａ，１１ｅはオン状態、トランスフ
ァゲート１１ｂ，１１ｄはオフ状態にある。従って、フ
リップフロップ１１に入力されたデータＤ１は、トラン
スファゲート１１ａを経由してインバータ１１ｃで反転
され、スレーブラッチに入力される。スレーブラッチで
は、トランスファゲート１１ｄ，１１ｅが、それぞれオ
フ状態，オン状態にあるため、フリップフロップ１１に
入力されているデータＤ１のいかんにかかわらず、スレ
ーブラッチに保持されているデータが、フリップフロッ
プ１１のデータＱ１，反転データＱ１Ｎとして出力され
る。
セレクタとのペアからなる単位テスト回路の詳細回路図
である。図５には、単位テスト回路１０の回路図が示さ
れている。先ず、フリップフロップ１１の動作について
説明する。フリップフロップ１１には、マスタラッチを
構成するトランスファゲート１１ａ，１１ｂ，インバー
タ１１ｃと、スレーブラッチを構成するトランスファゲ
ート１１ｄ，１１ｅおよびインバータ１１ｆと、クロッ
ク回路を構成するインバータ１１ｇ，１１ｈとが備えら
れている。このようなフリップフロップ１１に、データ
Ｄ１とクロックＣＬＫが入力される。フリップフロップ
１１では、入力されたクロックＣＬＫが‘Ｌ’レベルに
ある期間は、その‘Ｌ’レベルがインバータ１１ｇで反
転されそのインバータ１１ｇから逆相クロックＣＮとし
て‘Ｈ’レベルが出力され、さらにその‘Ｈ’レベルが
インバータ１１ｈで反転されそのインバータ１１ｈから
正相クロックＣＢとして‘Ｌ’レベルが出力される。こ
れら‘Ｈ’レベルの逆相クロックＣＮ，‘Ｌ’レベルの
正相クロック信号ＣＢが各トランスファゲート１１ａ，
１１ｂ，１１ｄ，１１ｅに入力される。このため、トラ
ンスファゲート１１ａ，１１ｅはオン状態、トランスフ
ァゲート１１ｂ，１１ｄはオフ状態にある。従って、フ
リップフロップ１１に入力されたデータＤ１は、トラン
スファゲート１１ａを経由してインバータ１１ｃで反転
され、スレーブラッチに入力される。スレーブラッチで
は、トランスファゲート１１ｄ，１１ｅが、それぞれオ
フ状態，オン状態にあるため、フリップフロップ１１に
入力されているデータＤ１のいかんにかかわらず、スレ
ーブラッチに保持されているデータが、フリップフロッ
プ１１のデータＱ１，反転データＱ１Ｎとして出力され
る。
【００２６】次に、クロックＣＬＫが‘Ｌ’レベルから
‘Ｈ’レベルに変化する。すると、その変化した‘Ｈ’
レベルがインバータ１１ｇで反転されそのインバータ１
１ｇから逆相クロックＣＮとして‘Ｌ’レベルが出力さ
れ、さらにその‘Ｌ’レベルがインバータ１１ｈで反転
されそのインバータ１１ｈから正相クロックＣＢとして
‘Ｈ’レベルが出力される。これら‘Ｌ’レベルの逆相
クロックＣＮ，‘Ｈ’レベルの正相クロックＣＢが各ト
ランスファゲートに入力される。このため、トランスフ
ァゲート１１ａ，１１ｅがオフ状態、トランスファゲー
ト１１ｂ，１１ｄがオン状態に変化する。すると、マス
タラッチに入力されているデータＤ１が、そのマスタラ
ッチにラッチされる。マスタラッチにラッチされたデー
タＤ１は、スレーブラッチに入力される。ここで、スレ
ーブラッチのトランスファゲート１１ｄ，１１ｅはそれ
ぞれ、オン状態、オフ状態にあるため、スレーブラッチ
に入力されたデータＤ１はトランスファゲート１１ｄを
経由して反転データＱ１Ｎとして出力され、さらにイン
バータ１１ｆで反転されてデータＱとして出力される。
即ち、フリップフロップ１１に入力されたデータＤ１は
クロックＣＬＫの立ち上がりでそのフリップフロップ１
１からデータＱ１，反転データＱ１Ｎとしてセレクタ１
２に向けて出力される。
‘Ｈ’レベルに変化する。すると、その変化した‘Ｈ’
レベルがインバータ１１ｇで反転されそのインバータ１
１ｇから逆相クロックＣＮとして‘Ｌ’レベルが出力さ
れ、さらにその‘Ｌ’レベルがインバータ１１ｈで反転
されそのインバータ１１ｈから正相クロックＣＢとして
‘Ｈ’レベルが出力される。これら‘Ｌ’レベルの逆相
クロックＣＮ，‘Ｈ’レベルの正相クロックＣＢが各ト
ランスファゲートに入力される。このため、トランスフ
ァゲート１１ａ，１１ｅがオフ状態、トランスファゲー
ト１１ｂ，１１ｄがオン状態に変化する。すると、マス
タラッチに入力されているデータＤ１が、そのマスタラ
ッチにラッチされる。マスタラッチにラッチされたデー
タＤ１は、スレーブラッチに入力される。ここで、スレ
ーブラッチのトランスファゲート１１ｄ，１１ｅはそれ
ぞれ、オン状態、オフ状態にあるため、スレーブラッチ
に入力されたデータＤ１はトランスファゲート１１ｄを
経由して反転データＱ１Ｎとして出力され、さらにイン
バータ１１ｆで反転されてデータＱとして出力される。
即ち、フリップフロップ１１に入力されたデータＤ１は
クロックＣＬＫの立ち上がりでそのフリップフロップ１
１からデータＱ１，反転データＱ１Ｎとしてセレクタ１
２に向けて出力される。
【００２７】次に、セレクタ１２について説明する。セ
レクタ１２は、トランスファゲート１２ａ，１２ｂとイ
ンバータ１２ｃ，１２ｄ，１２ｅから構成されている。
トランスファゲート１２ａ，１２ｂには、データＱ１，
反転データＱ１Ｎが入力され、インバータ１２ｄには制
御信号Ｓ１が入力される。制御信号Ｓ１として’Ｌ’レ
ベルが入力されるとその’Ｌ’レベルがインバータ１２
ｄで反転されそのインバータ１２ｄから逆相制御信号Ｓ
１Ｎとして’Ｈ’レベルが出力され、さらにその’Ｈ’
レベルがインバータ１２ｅで反転されそのインバータ１
２ｅから正相制御信号Ｓ１Ｂとして’Ｌ’レベルが出力
される。これら’Ｈ’レベルの逆相制御信号Ｓ１Ｎ，’
Ｌ’レベルの逆相制御信号Ｓ１Ｂがトランスファゲート
１２ａ，１２ｂに入力される。このため、トランスファ
ゲート１２ａ，１２ｂは、オン状態，オフ状態になり、
データＱ１がトランスファゲート１２ａ，インバータ１
２ｃを経由して出力される。
レクタ１２は、トランスファゲート１２ａ，１２ｂとイ
ンバータ１２ｃ，１２ｄ，１２ｅから構成されている。
トランスファゲート１２ａ，１２ｂには、データＱ１，
反転データＱ１Ｎが入力され、インバータ１２ｄには制
御信号Ｓ１が入力される。制御信号Ｓ１として’Ｌ’レ
ベルが入力されるとその’Ｌ’レベルがインバータ１２
ｄで反転されそのインバータ１２ｄから逆相制御信号Ｓ
１Ｎとして’Ｈ’レベルが出力され、さらにその’Ｈ’
レベルがインバータ１２ｅで反転されそのインバータ１
２ｅから正相制御信号Ｓ１Ｂとして’Ｌ’レベルが出力
される。これら’Ｈ’レベルの逆相制御信号Ｓ１Ｎ，’
Ｌ’レベルの逆相制御信号Ｓ１Ｂがトランスファゲート
１２ａ，１２ｂに入力される。このため、トランスファ
ゲート１２ａ，１２ｂは、オン状態，オフ状態になり、
データＱ１がトランスファゲート１２ａ，インバータ１
２ｃを経由して出力される。
【００２８】一方、制御信号Ｓ１として’Ｈ’レベルが
入力されると、今度は逆相制御信号Ｓ１Ｎとして’Ｌ’
レベル，正相制御信号Ｓ１Ｂとして’Ｈ’レベルが出力
される。このため、トランスファゲート１２ａ，１２ｂ
は、オフ状態、オン状態になり、反転データＱＩＮがト
ランスファゲート１２ｂ、インバータ１２ｃを経由して
出力される。このように、単位テスト回路１０は、通常
動作時に使用されるフリップフロップ１１と、簡単な構
成のセレクタ１２からなるものであるため、テストのた
めの回路面積を小さく抑えることができる。尚、単位テ
スト回路２０，３０の回路構成についても単位テスト回
路１０の回路構成と同様である。
入力されると、今度は逆相制御信号Ｓ１Ｎとして’Ｌ’
レベル，正相制御信号Ｓ１Ｂとして’Ｈ’レベルが出力
される。このため、トランスファゲート１２ａ，１２ｂ
は、オフ状態、オン状態になり、反転データＱＩＮがト
ランスファゲート１２ｂ、インバータ１２ｃを経由して
出力される。このように、単位テスト回路１０は、通常
動作時に使用されるフリップフロップ１１と、簡単な構
成のセレクタ１２からなるものであるため、テストのた
めの回路面積を小さく抑えることができる。尚、単位テ
スト回路２０，３０の回路構成についても単位テスト回
路１０の回路構成と同様である。
【００２９】図６は、図１に示す、ラッチ４１とセレク
タ４２とのペアからなる単位テスト回路４０の詳細回路
図である。ラッチ４１は、トランスファゲート４１ａ，
４１ｂとインバータ４１ｃ，４１ｄ，４１ｅから構成さ
れており、セレクタ４２は、トランスファゲート４２
ａ，４２ｂとインバータ４２ｃ，４２ｄ，４２ｅから構
成されている。ラッチ４１にはデータＤ４とラッチイネ
ーブルＬＥが入力される。ラッチ４１では、ラッチイネ
ーブルＬＥが’Ｌ’レベルにある場合は、インバータ４
１ｄから逆相ラッチイネーブル信号ＬＥＮとして’Ｈ’
レベル，インバータ４１ｅから正相ラッチイネーブル信
号ＬＥＢとして’Ｌ’レベルが出力されており、トラン
スファゲート４１ａ，４１ｂはオフ状態、オン状態にあ
る。このため、ラッチ４１に入力されているデータＤ４
のいかんにかかわらず、ラッチ４１に保持されているデ
ータがラッチ４１のデータＱ４，反転データＱ４Ｎとし
て出力されている。
タ４２とのペアからなる単位テスト回路４０の詳細回路
図である。ラッチ４１は、トランスファゲート４１ａ，
４１ｂとインバータ４１ｃ，４１ｄ，４１ｅから構成さ
れており、セレクタ４２は、トランスファゲート４２
ａ，４２ｂとインバータ４２ｃ，４２ｄ，４２ｅから構
成されている。ラッチ４１にはデータＤ４とラッチイネ
ーブルＬＥが入力される。ラッチ４１では、ラッチイネ
ーブルＬＥが’Ｌ’レベルにある場合は、インバータ４
１ｄから逆相ラッチイネーブル信号ＬＥＮとして’Ｈ’
レベル，インバータ４１ｅから正相ラッチイネーブル信
号ＬＥＢとして’Ｌ’レベルが出力されており、トラン
スファゲート４１ａ，４１ｂはオフ状態、オン状態にあ
る。このため、ラッチ４１に入力されているデータＤ４
のいかんにかかわらず、ラッチ４１に保持されているデ
ータがラッチ４１のデータＱ４，反転データＱ４Ｎとし
て出力されている。
【００３０】ここで、ラッチイネーブル信号ＬＥが’
Ｈ’レベルに変化する。すると、インバータ４１ｄから
逆相ラッチイネーブル信号ＬＥＮとして’Ｌ’レベル，
インバータ４１ｅから正相ラッチイネーブル信号ＬＥＢ
として’Ｈ’レベルが出力される。これにより、トラン
スファゲート４１ａ，４１ｂがオン状態，オフ状態にな
り、データＤ４はトランスファゲート４１ａを経由して
反転データＱ４Ｎとして出力され、さらにインバータ４
１ｃを経由してデータＱ４として出力される。即ち、ラ
ッチ４１に入力されたデータＤ４は’Ｈ’レベルのラッ
チイネーブル信号ＬＥによりスルーして、そのラッチ４
１からデータＱ４，反転データＱ１Ｎとして出力され
る。これらデータＱ４，反転データＱ４Ｎは、セレクタ
４２を構成するトランスファゲート４２ａ，４２ｂに入
力される。セレクタ４２では、制御信号Ｓ２として’
Ｌ’レベルが入力されると、インバータ４２ｄから逆相
制御信号Ｓ２Ｎとして’Ｈ’レベルが出力され、またイ
ンバータ４２ｅから正相制御信号Ｓ２Ｂとして’Ｌ’レ
ベルが出力される。このため、トランスファゲート４２
ａ，４２ｂがオン状態、オフ状態になり、データＱ４が
トランスファゲート４２ａ，インバータ４２ｃを経由し
て出力される。
Ｈ’レベルに変化する。すると、インバータ４１ｄから
逆相ラッチイネーブル信号ＬＥＮとして’Ｌ’レベル，
インバータ４１ｅから正相ラッチイネーブル信号ＬＥＢ
として’Ｈ’レベルが出力される。これにより、トラン
スファゲート４１ａ，４１ｂがオン状態，オフ状態にな
り、データＤ４はトランスファゲート４１ａを経由して
反転データＱ４Ｎとして出力され、さらにインバータ４
１ｃを経由してデータＱ４として出力される。即ち、ラ
ッチ４１に入力されたデータＤ４は’Ｈ’レベルのラッ
チイネーブル信号ＬＥによりスルーして、そのラッチ４
１からデータＱ４，反転データＱ１Ｎとして出力され
る。これらデータＱ４，反転データＱ４Ｎは、セレクタ
４２を構成するトランスファゲート４２ａ，４２ｂに入
力される。セレクタ４２では、制御信号Ｓ２として’
Ｌ’レベルが入力されると、インバータ４２ｄから逆相
制御信号Ｓ２Ｎとして’Ｈ’レベルが出力され、またイ
ンバータ４２ｅから正相制御信号Ｓ２Ｂとして’Ｌ’レ
ベルが出力される。このため、トランスファゲート４２
ａ，４２ｂがオン状態、オフ状態になり、データＱ４が
トランスファゲート４２ａ，インバータ４２ｃを経由し
て出力される。
【００３１】一方、制御信号Ｓ２として’Ｈ’レベルが
入力されると、今度は逆相制御信号Ｓ２Ｎとして、’
Ｌ’レベル，正相規制信号Ｓ２Ｂとして’Ｈ’レベルが
出力される。このため、トランスファゲート４２ａ，４
２ｂがオフ状態，オン状態になり、反転データＱ４Ｎが
トランスファゲート４２ｂ，インバータ４２ｃを経由し
て出力される。このように単位テスト回路４０も、通常
動作時に使用されるラッチ４１と、簡単な構成のセレク
タ１２からなるものであるため、回路面積を小さく抑え
ることができる。
入力されると、今度は逆相制御信号Ｓ２Ｎとして、’
Ｌ’レベル，正相規制信号Ｓ２Ｂとして’Ｈ’レベルが
出力される。このため、トランスファゲート４２ａ，４
２ｂがオフ状態，オン状態になり、反転データＱ４Ｎが
トランスファゲート４２ｂ，インバータ４２ｃを経由し
て出力される。このように単位テスト回路４０も、通常
動作時に使用されるラッチ４１と、簡単な構成のセレク
タ１２からなるものであるため、回路面積を小さく抑え
ることができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
テスト用の回路面積の増大を抑えたまま、高い不良検出
率を得ることができ、またテストパターンの作成も容易
になる。
テスト用の回路面積の増大を抑えたまま、高い不良検出
率を得ることができ、またテストパターンの作成も容易
になる。
【図１】本発明の半導体集積回路の一実施形態の回路の
一部を示した図である。
一部を示した図である。
【図２】図１に示す半導体集積回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図３】図１に示す単位テスト回路とは異なる単位テス
ト回路を示す図である。
ト回路を示す図である。
【図４】図１に示す単位テスト回路とは異なる単位テス
ト回路を示す図である。
ト回路を示す図である。
【図５】図１に示す、フリップフロップとセレクタとの
ペアからなる単位テスト回路の詳細回路図である。
ペアからなる単位テスト回路の詳細回路図である。
【図６】図１に示す、ラッチ４１とセレクタ４２とのペ
アからなる単位テスト回路４０の詳細回路図である。
アからなる単位テスト回路４０の詳細回路図である。
１０，２０，３０，４０，８０，９０ 単位テスト回路 １１，２１，３１，８１ フリップフロップ １１ａ，１１ｂ，１１ｄ，１１ｅ，１２ａ，１２ｂ，４
１ａ，４１ｂ，４２ａ，４２ｂ トランスファゲート １１ｃ，１１ｆ，１１ｇ，１１ｈ，１２ｃ，１２ｄ，１
２ｅ，４１ｃ，４１ｄ，４１ｅ，４２ｃ，４２ｄ，４２
ｅ インバータ １２，２２，３２，４２ セレクタ ４１，９１ ラッチ ５０ カウンタ ６０，７０ ランダム論理回路 ８２，９２ エクスクルーシブ・オアゲート １００ 半導体集積回路
１ａ，４１ｂ，４２ａ，４２ｂ トランスファゲート １１ｃ，１１ｆ，１１ｇ，１１ｈ，１２ｃ，１２ｄ，１
２ｅ，４１ｃ，４１ｄ，４１ｅ，４２ｃ，４２ｄ，４２
ｅ インバータ １２，２２，３２，４２ セレクタ ４１，９１ ラッチ ５０ カウンタ ６０，７０ ランダム論理回路 ８２，９２ エクスクルーシブ・オアゲート １００ 半導体集積回路
Claims (2)
- 【請求項１】 内部回路の動作結果を格納する順序回路
と、制御信号に応じて、該順序回路に格納されたデータ
および該データの反転データのうちのいずれか一方のデ
ータを出力する出力切替回路とのペアを複数組備えると
ともに、クロックを計数し、該計数値に応じて複数組の
ペアを構成する出力切替回路を制御するカウンタを備え
たことを特徴とする半導体集積回路。 - 【請求項２】 内部回路の動作結果を格納する順序回路
と、制御信号に応じて、該順序回路に格納されたデータ
および該データの反転データのうちのいずれか一方のデ
ータを出力する出力切替回路とのペアを複数組備えると
ともに、クロックを計数し、該計数値に応じて複数組の
ペアを構成する出力切替回路を制御するカウンタを備え
た半導体集積回路のテスト方法であって、 前記半導体集積回路の電源電流をモニタしながら、該半
導体集積回路に、前記カウンタによる出力切替回路の制
御動作を含む動作を実行させることを特徴とする半導体
集積回路のテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286996A JPH11118883A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路およびそのテスト方法 |
| US09/172,160 US6272656B1 (en) | 1997-10-20 | 1998-10-14 | Semiconductor integrated circuit including test facilitation circuit and test method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286996A JPH11118883A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路およびそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11118883A true JPH11118883A (ja) | 1999-04-30 |
Family
ID=17711679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9286996A Pending JPH11118883A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路およびそのテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6272656B1 (ja) |
| JP (1) | JPH11118883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596051B2 (en) | 2007-02-15 | 2009-09-29 | Elpida Memory, Inc. | Semiconductor memory integrated circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060897A (en) * | 1997-02-11 | 2000-05-09 | National Semiconductor Corporation | Testability method for modularized integrated circuits |
| JP4428489B2 (ja) * | 1999-08-23 | 2010-03-10 | パナソニック株式会社 | 集積回路装置及びそのテスト方法 |
| JP2004246525A (ja) * | 2003-02-13 | 2004-09-02 | Matsushita Electric Ind Co Ltd | 順序回路、記憶素子、クロック発生回路およびクロック制御方法、ならびに回路変更方法および回路設計支援装置、半導体集積回路およびそれを備えた電子装置、ならびに電子制御装置およびそれを備えた移動体 |
| JP2007263790A (ja) * | 2006-03-29 | 2007-10-11 | Nec Electronics Corp | 半導体集積回路装置、及び、遅延故障試験方法 |
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|---|---|---|---|---|
| JP2725258B2 (ja) * | 1987-09-25 | 1998-03-11 | 三菱電機株式会社 | 集積回路装置 |
| JPH01208012A (ja) * | 1988-02-15 | 1989-08-22 | Nec Corp | フリップフロップ回路 |
| US4930098A (en) * | 1988-12-30 | 1990-05-29 | Intel Corporation | Shift register programming for a programmable logic device |
| US5319646A (en) * | 1991-09-18 | 1994-06-07 | Ncr Corporation | Boundary-scan output cell with non-critical enable path |
| JP2817486B2 (ja) * | 1991-11-29 | 1998-10-30 | 日本電気株式会社 | 論理集積回路 |
| US5450415A (en) * | 1992-11-25 | 1995-09-12 | Matsushita Electric Industrial Co., Ltd. | Boundary scan cell circuit and boundary scan test circuit |
-
1997
- 1997-10-20 JP JP9286996A patent/JPH11118883A/ja active Pending
-
1998
- 1998-10-14 US US09/172,160 patent/US6272656B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596051B2 (en) | 2007-02-15 | 2009-09-29 | Elpida Memory, Inc. | Semiconductor memory integrated circuit |
| US8199605B2 (en) | 2007-02-15 | 2012-06-12 | Elpida Memory, Inc | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US6272656B1 (en) | 2001-08-07 |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041130 |