JPH11119976A - データ分割並列シフタ - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、シフト処理時間の短縮化を達成
し得るデータ分割並列シフタを提供することを課題とす
る。 【解決手段】 この発明は、シフト回路１により入力デ
ータの分割無しのシフトと、符号拡張データ生成回路２
による符号拡張データの生成と、マスク信号生成回路に
よるマスク信号の生成を並行して行い、マスク信号に基
づいてシフト回路１のシフトデータ又符号拡張データを
選択し、複数のフィールドに分割された入力データのそ
れぞれのフィールドを並列にシフトして所定のビットに
符号を拡張するように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サの演算処理に関連してデータを分割してシフト処理を
行うデータ分割並列シフタに関する。

【０００２】

【従来の技術】データ処理を行うプロセッサの演算処理
装置において、データ処理効率を向上する手法としてデ
ータを複数のフィールドに分割し各々のデータを一括し
て演算を行う処理方式がある。例えば６４ビットのデー
タを１６ビット単位の４個のデータに分割し、加算命令
では同時に４個の加算を行うものである。

【０００３】 これは、旧来の科学技術計算や事務処理計算などより
も、画像処理や音声処理などの分野に性能を発揮する。
これらの演算は、加減乗除演算、論理演算のほか、シフ
ト処理も必要となる。通常シフト処理にはシフトにより
空いた部分に０を詰める論理シフト（ｌｏｇｉｃａｌ
ｓｈｉｆｔ）と符号拡張を行う演算シフト（Ａｒｉｔｈ
ｍｅｔｉｃ ｓｈｉｆｔ）がある。データを複数のフィ
ールドに分割してシフト処理を行うことを可能とするに
は、分割のモードに合わせてどの部分を符号拡張するか
の切り替え処理が必要となる。例えば３２ビットデータ
を３２ビットモード、（１６ビット×２）モード、（８
ビット×４）モードの各々で３ビット右方向演算シフト
を行った場合の結果を以下に示す。

【０００４】

【表１】 bit31 bit0 元データ 110 11011 001 10101 001 00100 100 10100 32bit mode 111 11011 011 00110 101 00100 100 10010 16x2mode 111 11011 011 00110 000 00100 100 10010 8x4 mode 111 11011 000 00110 000 00100 111 10010 上記データの内、下線で示した部分が符号拡張の部分で
ある。すなわち、３２ビットシフトモードでは、ビット
３１を符号拡張する。（１６ビット×２）モードでは、
上位１６ビットの符号拡張はビット３１を拡張し、下位
１６ビットにはビット１５を拡張する。（８ビット×
４）モードでは、ビット３１からビット２４まではビッ
ト３１を拡張し、ビット２３からビット１６まではビッ
ト２３を拡張し、ビット１５からビット８まではビット
１５を拡張し、ビット７からビット０まではビット７を
拡張する。論理シフトでは上記下線部が０に拡張され
る。

【０００５】次に、シフト回路の構成を説明する。説明
の明瞭化のため右方向のシフト処理について説明する。

【０００６】まず始めに、分割機能のない通常のシフタ
に関して説明する。通常の３２ビット右方向シフト回路
を図５に示す。図５において、３２ビットシフタでは、
１ビット、２ビット、４ビット、８ビット、１６ビット
の各々のビットシフト回路１０１〜１０５が多段に接続
されている。各々のシフト回路は単純な選択回路で構成
されている。シフト回路はこれらの選択回路を多段に積
むことで構成される。１ビットシフト回路１０１は、シ
フトを行う場合は１ビット左隣のデータを出力し、シフ
トしない場合はデータをそのまま出力する。隣のデータ
を出力するか、データをそのまま出力するかの選択信号
はシフト量の最下位ビットと、左右シフト方向を示す信
号から生成される。すなわちシフト量の最下位ビットに
１が立っている場合は１ビットシフトを行い、０の場合
はシフトを行う必要が無く、データをそのまま下方に出
力する。２ビットシフト回路１０２では、２ビット左の
データを出力するか、そのまま出力するかの選択にな
る。２ビットシフト回路１０２の選択信号は、シフト量
の下位から２ビット目の値となる。シフト量信号に従い
各々のシフト回路を動作させるかどうかで、０ビットか
ら３１ビットまでの任意のシフト量のシフト動作を行
う。例えば３ビットシフトでは、１ビットシフト及び２
ビットシフト回路１０１、１０２でシフトを行い、他の
ビットシフト回路１０３、１０４、１０５はシフトを行
わない。

【０００７】フィールドが分割されない場合、符号拡張
処理は、各シフト回路で対応する左隣のデータが無いポ
ートに、演算シフトの場合は元データの一番左の値を、
論理シフトの場合は０を拡張することで実現される。

【０００８】符号拡張に使用されるデータは、演算シフ
ト又は論理シフトのどちらのシフトを行うかを示す制御
信号で、符号拡張データ生成回路において予め生成され
る。例えば１ビットシフト回路１０１の内、一番左端の
選択回路ではとってくる左隣のデータがない。そこで、
そのポートに符号拡張データ生成回路からの符号拡張デ
ータを挿入することで、１ビットシフトが起こった場合
は同選択回路は符号拡張データを出力する。

【０００９】符号拡張データは、例えば図６に示すよう
に、マルチプレクサ１０６〜１０８と論理ゲート１０９
〜１１２を備えて構成される。このような構成におい
て、演算シフト信号がハイレベルの演算シフトにおい
て、３２ビットシフト時は、元データのビット３１を３
２ビットすべての符号拡張データとして出力し、（１６
ビット×２）モードでは、上位ビット３１からビット１
６までは元データのビット３１を、下位ビット１５から
ビット０までは、元データのビット１５を符号拡張デー
タとして出力し、（８ビット×４）モードでは、ビット
３１からビット２４までは元データのビット３１を、ビ
ット２３からビット１６までは元データのビット２３
を、ビット１５からビット８までは元データのビット１
５を、ビット７からビット０までは元データのビット７
を出力する。一方、演算シフト信号（Ａｒｉｔｈｍｅｔ
ｉｃ）がロウレベルの論理シフト時は、全てのビットに
対して符号拡張データとして０を出力する。

【００１０】図５に示す回路に上記（１６ビットシフト
×２）モード、（８ビットシフト×４）モードの追加を
行う場合には、上記符号拡張の処理をどう行うかが問題
となる。符号拡張機能を加えるには、図７に示すよう
に、前記ビットシフト回路１０１〜１０５の各段の間に
符号拡張を行うか通常のシフトを行うかの符号拡張選択
回路１１３を挿入することで行うことができる。

【００１１】（１６ビット×２）モードの時は、１６ビ
ットシフト回路１０５は、全ての符号拡張選択回路が符
号拡張を選択するように制御する。８ビットシフト回路
１０４では、同回路のビット１５からビット８までの符
号拡張選択回路１１３が符号拡張を選択するように制御
する。同様に４ビットシフト回路１０３ではビット１５
からビット４までを、２ビットシフト回路１０２ではビ
ット１５からビット２までを、１ビットシフト回路１０
１ではビット１５からビット１までを符号拡張を選択す
るように制御する。

【００１２】（８ビット×４モード）の時、１６ビット
シフト回路１０５および８ビットシフト回路１０４は、
全ての符号拡張選択回路１１３が符号拡張を選択するよ
うに制御する。４ビットシフト回路１０３では、ビット
２３からビット２０、ビット１５からビット１２、ビッ
ト７からビット４の符号化拡張回路が符号拡張データを
選択するように制御する。２ビットシフト回路１０２で
は、ビット２３からビット１８、ビット１５からビット
１０、ビット７からビット２の各々の符号拡張選択回路
１１３が符号拡張データを選択するように制御する。１
ビットシフト回路１０１では、ビット２３からビット１
７、ビット１５からビット９、ビット７からビット１の
符号拡張選択回路１１３が符号拡張データを選択するよ
うに制御する。

【００１３】このように、符号拡張選択回路１１３を各
ビットシフト回路の間に挿入することで、データフィー
ルドを分割しての並列シフトが可能となる。しかし、符
号拡張選択回路１１３は、シフト回路と同様選択器で実
現されるため、回路の通過段数だけを見ても通常のシフ
ト回路の２倍となり、処理速度も非常に遅くなる。ま
た、符号拡張データ生成回路を設けることを説明した
が、この場合は同回路により符号拡張データを生成する
遅延時間はそのまま全体の遅延時間に加わることにな
る。符号拡張データ生成回路を使わない方法として、各
符号拡張選択回路１１３にモードによりどのデータを符
号拡張データとして用いるかを選択する選択回路を付加
することも考えられるが、この場合には、符号拡張デー
タ生成回路を用いた場合以上の速度遅延ならびに回路規
模の増大を招くことになる。

【００１４】また、通常のシフト回路では、３２ビット
シフトのために、選択回路を５段通過する必要がある
が、これを、速度向上のため、選択機能を合わせて２入
力選択回路に代えて４入力選択回路を使い、例えば１段
で１ビットシフトと２ビットシフトを選択回路の入力と
して左３ビット、１ビット、シフト無しからの選択を行
うようにし一度に２段分の処理を行うように回路を組む
ことも可能である。しかし、同回路に並列シフト機能を
付加する場合は、１ビットあたりの符号拡張選択回路が
３倍となり回路の構成が難しくなる。また、左方向シフ
ト、右方向シフトの双方が行えるバレルシフタにおいて
は、同符号拡張選択回路も２倍必要となり、面積及び速
度とも更に回路構成が難しくなる。

【００１５】

【発明が解決しようとする課題】以上説明したように、
分割されたデータをそれぞれ並列にシフト処理する従来
のデータ分割並列シフタにおいて、符号拡張処理を行う
場合は、符号拡張を行わない通常のシフト回路の２倍の
選択器が必要となり、構成の大型化ならびに処理速度の
低下を招いていた。さらに、拡張しようとする符号を予
め生成する生成時間は、シフト回路全体の動作時間に加
わるため、処理速度のさらなる低下を招いていた。

【００１６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、符号拡張を含
めたデータ分割並列シフト処理の処理時間の短縮化を達
成し得るデータ分割並列シフタを提供することを目的と
する。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、入力データを複数のフィー
ルドに分割し、分割されたそれぞれのフィールドの入力
データを同時にシフト処理して所定のビットに符号又は
０を拡張するデータ分割並列シフタにおいて、入力デー
タを分割するすることなく所定のシフト量だけシフトす
るシフト回路と、入力データを分割するモードに応じ
て、分割された入力データのそれぞれのフィールドに対
応した符号拡張データ又は０拡張データを生成する符号
拡張データ生成回路と、入力データのシフト量ならびに
入力データを分割するモードに応じて、前記シフト回路
によりシフトされた入力データ又は前記符号拡張データ
生成回路により生成された符号拡張データを選択するマ
スク信号を生成するマスク信号生成回路と、前記マスク
信号生成回路により生成されたマスク信号にしたがって
前記シフト回路によりシフトされた入力データ又は前記
符号拡張データ生成回路により生成された符号拡張デー
タを選択し、符号を拡張した入力データのシフト結果を
出力する出力選択回路を有することを特徴とする。

【００１８】請求項２記載の発明は、請求項１記載のデ
ータ分割並列シフト回路において、前記シフト回路は、
入力データの上位方向及び下位方向の双方のシフト方向
に入力データをシフトするバレルシフタからなり、前記
マスク信号生成回路は、入力データのシフト量ならびに
入力データを分割するモードにシフト方向を加えてマス
ク信号を生成することを特徴とする。

【００１９】

【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。

【００２０】図１は請求項１記載の発明の一実施形態に
係るデータ分割並列シフタの構成を示す図である。

【００２１】図１において、データ分割並列シフタは、
分割シフト機能を持たない通常のシフト回路１と、分割
モードに対応して符号拡張データを生成する符号拡張デ
ータ生成回路２と、シフト量をデコードすることにより
どこまで符号拡張を行うかを決定するマスク信号を生成
するマスク信号生成回路３、マスク信号生成回路３から
のマスク信号により通常にシフトしたデータ又は符号拡
張データ生成回路２の符号拡張データを選択する選択回
路４を備えて構成され、シフト処理、符号拡張データ生
成、マスク信号の生成を並列に行うことにより、シフト
処理遅延時間を通常のシフト処理の遅延に最終段の遅延
が加わるのみでフィールド分割並列シフト機能を実現す
るようにしている。

【００２２】この実施形態のデータ分割並列シフタは、
３２ビットシフトモード、（１６ビット×２）シフトモ
ード、（８ビット×４）シフトモードを有し、演算右シ
フト、論理右シフトを行う３２ビット右方向のシフタで
ある。図１に示すシフト回路１は左右両方向へのシフト
を行うことのできるバレルシフタを示しているが、本実
施形態では右方向シフトのみであるため図１のバレルシ
フタを右方向専用シフト回路１とし、左右シフト方向を
示す制御信号を削除する。

【００２３】シフト回路１は従来例の説明でも用いた、
図５に示すシフト回路を用いる。符号拡張データ生成回
路２も同様に、従来例の説明で用いた図６に示す符号拡
張データ生成回路を用いる。

【００２４】次に、この発明の特徴となるマスク信号生
成回路３について説明する。

【００２５】この実施形態のにおいて想定している３２
ビットの入力データの分割モードは、３２ビット、１６
ビット×２、８ビット×４の３モードである。このた
め、まず分割最小単位である８ビットのマスク信号を、
シフト量の下位３２ビットから生成し、更にシフト量の
上位２ビットと、３つのモード信号から４つの８ビット
フィールド毎に８ビット全てをマスクするか、８ビット
のマスク信号でマスクするか、８ビット全てをマスクし
ないかを選択することにより３２ビットのマスク信号を
生成する構成が回路として容易である。

【００２６】図２にシフト量の下位３ビットから８ビッ
ト単位のマスク信号を生成する８ビットマスク信号生成
回路８を示す。図２において、マスク信号生成回路８は
一種のデコーダであり、シフト量又は反転シフト量を受
ける否定論理積ゲート（ＮＡＮＤ）５と、ＮＡＮＤ５の
出力により導通制御される直列接続されたトランジスタ
６と、トランジスタ６のそれぞれの直列接続点の信号を
受けて８ビットのマスク信号Ｍａｓｋ０〜Ｍａｓｋ７を
出力するインバータ７を備えて構成される。

【００２７】このような構成において、シフト量の下位
３ビットであるＭ２，Ｍ１，Ｍ０の値が確定すると、同
値に対応したＮＡＮＤ５の出力のみ０となり、このＮＡ
ＮＤ５の出力が接続されたトランジスタ６のゲートを閉
じる。他のＮＡＮＤ５は１を出力しており、各々の出力
が接続されたトランジスタ６はＯＮ状態となる。このた
め、閉じたトランジスタ６の左側のトランジスタ６間の
各ノードは全て０となり、右側の各ノードは１となる。
各ノードに接続されたインバータ７は閉じたトランジス
タ６の左側は１を、右側は０を出力する。例えばＭ２，
１，０が０１１であった場合、左から４番目のＮＡＮＤ
５の出力のみ０となる。そのため、Ｍａｓｋ７からＭａ
ｓｋ５までのインバータ７の入力ノードは０となり、Ｍ
ａｓｋ４からＭａｓｋ０のインバータ７の入力ノードは
１となる。結果として、Ｍａｓｋ７〜Ｍａｓｋ０は１１
１００００となる。

【００２８】次に、８ビット単位よりも上位のマスク信
号の生成論理を説明する。各８ビット単位でのマスク信
号がとりうる状態は、８ビット全てがマスクされている
状態、８ビットマスク信号生成回路８の出力によりマス
クされるかどうかが決まる状態、８ビット全てがマスク
されない状態の３状態をとりうる。例えばシフト量が０
１０１１での３２ビットモードでは、マスク信号は、 11111111 11100000 00000000 00000000 となる。最上位の８ビットは全てマスクされる状態、上
位より２番目の８ビットは８ビットマスク信号生成回路
８のマスク信号を用いる状態、３番目および最下位の８
ビットは各々全てマスクされない状態となる。同じシフ
ト量で、（１６ビット×２）モードの場合のマスク信号
は、 11111111 11100000 11111111 11100000 となる。シフト量の上位２ビットであるＭ４，Ｍ３、シ
フトモード信号ｍｏｄｅ３２、ｍｏｄｅ１６、ｍｏｄｅ
８、８ビットマスク信号生成回路８の出力Ｍａｓｋ
［７：０］より、マスク信号ｍａｓｋ［３１：０］を生
成する式を以下に示す。なお、以下に示す式において、
｜は論理和を示し、＆は論理積を示し、b は信号の反転
を示すものとする。

【００２９】

【数１】 if (M4｜M3) masks[31:24] = 11111111; elseif (M4b & M3b) maska[31:24] = Mask[7:0]; else masks[31:24] = 00000000; endif if ((M4 & (mode32 ｜ mode16)) ｜ ((M4 ｜ M3) & mode8)) masks[23:16] = 11111111; elseif ((M4 ｜ M3) &mode32｜ M3&mode16｜M4b&M3b&mode8) masks[23:16] = Mask[7:0]; else masks[23:16] = 00000000; endif if ((M3&M4)&mode32｜(M3 ｜ M2)&(mode16｜mode8) masks[15:8] = 11111111; elseif ((M4 & mode32) ｜(M3b & M4b)&(mode16 ｜ mode8)) mask[15:8] = Mask[7:0]; else masks[15:8] = 00000000; endif if ((M4 & mode16) ｜ (M3｜m4)&mode8) masks[7:0] = 11111111; elseif ((M3 & M4 & mode32)｜(M3 & mode16) ｜ (M4b & M3b & mode8)) maska[7:0] = Mask[7:0]; else masks[7:0] = 00000000; となる。上式のｉｆ文の条件が選択信号の論理となり、
この選択信号にしたがって図３に示すマスク信号生成回
路３のマルチプレクサ９により各々８ビット全て１かＭ
ａｓｋ［７：０］か全て０の選択を行い、マスク信号生
成回路３の出力となる。

【００３０】シフト回路１によりシフトデータ、符号拡
張データ生成回路３により符号拡張データが出力され、
マスク信号生成回路３により生成されたマスク信号に従
いマスク信号が１ならば符号拡張データを、０ならばシ
フトデータを、最終段出力選択回路４において各々のビ
ット単位で選択することで最終出力を得る。

【００３１】上記シフト回路１、符号拡張データ生成回
路２、マスク信号生成回路３は最終出力選択回路４まで
各々全く独立に処理を行うことができる。このため、回
路の遅延は従来例で示したようなお互いの遅延の累積加
算とはならなず、シフト回路１、符号拡張データ生成回
路２、マスク信号生成回路３の内の最大遅延のものに、
最終段の出力選択回路４の遅延が付加されるだけとな
る。マスク信号生成回路３内部においても、８ビットマ
スク信号生成回路８と、上位の選択信号を生成する論理
回路とは並列に処理することができる。そのため、本実
施形態のシフト回路１は、通常のシフト回路に最終段の
出力選択回路４の遅延を加える程度の遅延時間でシフト
処理を行うことができ、従来に比べてデータ分割並列シ
フト処理の処理時間を短縮することが可能となる。

【００３２】次に、請求項２記載の発明の一実施形態を
説明する。

【００３３】この実施形態では、マスク信号生成回路３
の構成を除いて前記実施形態とほぼ同様に構成され、シ
フト回路１は図１に示す実施形態に使用した従来のバレ
ルシフタを使用できる。図１に示す右方向シフトのみの
シフト回路では左方向からのシフトデータかデータをそ
のまま通過させるかの２入力選択回路であったのに対
し、この実施形態のバレルシフタは、右方向からの入力
シフトデータも選択できる３入力選択回路を用いること
になる。すなわち、１ビットシフト回路では、１ビット
右隣のデータ、１ビット左隣のデータ、シフトなしのデ
ータの３つから１つを選択することになる。右方向シフ
ト回路では２段分の処理を１度で行うために、４入力選
択回路を用いたのと同じように、バレルシフタでは３入
力選択回路の代わりに７入力選択回路を用いる。

【００３４】符号拡張データ生成回路であるが、通常デ
ータの符号ビットはＭＳＢであり、本実施形態では最も
左側のビットとなる。このため、左方向シフトの場合に
は、シフトにより空白となる部分は通常０を詰めること
となる。そのため、左方向シフトは論理シフトのみとな
り、符号拡張データ生成回路は、前記実施形態で用いた
ものをそのまま使用できる。

【００３５】マスク信号生成回路は、左右のシフト方向
による切り替えに対応するために、回路の付加が必要と
なり、８ビットマスク信号生成回路は、例えば図４に示
すように、下位３ビットのシフト量Ｍ０〜Ｍ２のいずれ
か１ビットと左右シフト方向を切り替える切り替え信号
を受ける排他的論理和ゲート（ＥＸＯＲ）１０と、ＥＸ
ＯＲ１０の出力又はその反転信号を受けるＮＡＮＤ１１
と、ＮＡＮＤ１１の出力により導通制御されて直列接続
されたトランジスタ１２と、トランジスタ１２の直列接
続点の出力を反転するインバータ１３と、トランジスタ
１２の直列接続点の出力を受けるバッファ１４と、左右
シフト方向の切り替え信号に基づいてインバータ１３の
出力又はバッファ１４の出力を選択してマスク信号Ｍａ
ｓｋ０〜Ｍａｓｋ７を出力する選択器１５を備えて構成
され、左右シフト切り替え信号によりシフト量データを
反転して入力し、出力も反転しかつ１ビットシフトす
る。これにより、シフト量の最下位３ビットが０１１の
時、右方向シフトでは、 Mask[7:0] = 11100000 左方向シフトでは、 Mask[7:0] = 00000111 となる。

【００３６】８ビット単位よりも上位のマスク信号生成
回路は、前記実施形態と同様に全て１、全て０、８ビッ
トマスク信号生成回路の出力の３つの出力のいずれかを
選択することは同じてある。ただし、選択制御信号のロ
ジックは８ビットマスク信号生成回路の場合と同様に変
更する必要がある。その実施形態は様々考えられるが、
基本的に上位と下位が線対称になればよい。すなわち右
方向シフト時、ビット［３１：２４］のマスク信号生成
のための選択信号を、ビット［７：０］に使い、ビット
［２３：１６］に使う選択信号を、ビット［１５：８］
に使えばよい。

【００３７】バレルシフタ１のシフトデータ又は符号拡
張データ生成回路２により生成された符号拡張データの
選択は、前記実施形態の出力選択回路４と同様に構成さ
れる。

【００３８】この実施形態にあっては、入力データの左
右いずれのシフト方向に対しても前記実施形態と同様の
効果を得ることができる。

【００３９】なお、上記実施形態では、入力データを３
２ビット、分割モードを３２ビット、（１６ビット×
２）、（８ビット×４）としているが、入力データのビ
ット数や分割モードに制約を受けることはなく、例えば
６４ビットの入力データに対して分割モードを６４ビッ
ト、（３２ビット×２）、（１６ビット×４）、（８ビ
ット×８）であっても、上述した実施形態を拡張して同
様に実施することは可能である。

【００４０】

【発明の効果】以上説明したように、この発明によれ
ば、データのシフト処理と、符号拡張データの生成と、
符号拡張をどのビットまで行うかを確定するマスク信号
の生成を並行して行うようにしたので、従来のシフト回
路の遅延に選択回路１段分の遅延の増加程度で、データ
を複数のフィールドに分割して同時にシフト処理する機
能が実現でき、符号拡張を含めたデータ分割並列シフト
処理の処理時間を短縮することができる。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施形態に係るデータ
分割並列シフタの構成を示す図である。

【図２】８ビットマスク信号生成回路の構成を示す図で
ある。

【図３】マスク信号生成回路の構成を示す図である。

【図４】請求項２記載の発明の一実施形態に係るデータ
分割並列シフタの８ビットマスク信号生成回路の構成を
示す図である。

【図５】入力データの分離機能のない３２ビット右方向
シフト回路の構成を示す図である。

【図６】符号拡張データ生成回路の構成を示す図であ
る。

【図７】従来のデータ分割並列シフタの構成を示す図で
ある。

【符号の説明】 １ シフト回路 ２ 符号拡張データ生成回路 ３ マスク信号生成回路 ４ 出力選択回路 ５，７，１０，１１ 論理ゲート ６，１２，１３ トランジスタ ８ ８ビットマスク信号生成回路 ９ 選択器 １４ バッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力データを複数のフィールドに分割
   し、分割されたそれぞれのフィールドの入力データを同
   時にシフト処理して所定のビットに符号又は０を拡張す
   るデータ分割並列シフタにおいて、 入力データを分割するすることなく所定のシフト量だけ
   シフトするシフト回路と、 入力データを分割するモードに応じて、分割された入力
   データのそれぞれのフィールドに対応した符号拡張デー
   タ又は０拡張データを生成する符号拡張データ生成回路
   と、 入力データのシフト量ならびに入力データを分割するモ
   ードに応じて、前記シフト回路によりシフトされた入力
   データ又は前記符号拡張データ生成回路により生成され
   た符号拡張データを選択するマスク信号を生成するマス
   ク信号生成回路と、 前記マスク信号生成回路により生成されたマスク信号に
   したがって前記シフト回路によりシフトされた入力デー
   タ又は前記符号拡張データ生成回路により生成された符
   号拡張データを選択し、符号を拡張した入力データのシ
   フト結果を出力する出力選択回路を有することを特徴と
   するデータ分割並列シフタ。
2. 【請求項２】 前記シフト回路は、入力データの上位方
   向及び下位方向の双方のシフト方向に入力データをシフ
   トするバレルシフタからなり、 前記マスク信号生成回路は、入力データのシフト量なら
   びに入力データを分割するモードにシフト方向を加えて
   マスク信号を生成することを特徴とする請求項１記載の
   データ分割並列シフタ。