JPH11120120A - カードバス用インターフェース回路及びそれを有するカードバス用ｐｃカード - Google Patents

カードバス用インターフェース回路及びそれを有するカードバス用ｐｃカード

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JPH11120120A
JPH11120120A JP9279168A JP27916897A JPH11120120A JP H11120120 A JPH11120120 A JP H11120120A JP 9279168 A JP9279168 A JP 9279168A JP 27916897 A JP27916897 A JP 27916897A JP H11120120 A JPH11120120 A JP H11120120A
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bus
card
card bus
pci
configuration space
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JP9279168A
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Hideaki Yoda
秀昭 依田
Shigemitsu Suganuma
重光 菅沼
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
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  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】 【課題】汎用のＰＣＩデバイスを搭載したカードバス対
応ＰＣカードを提供する。 【解決手段】カードバスコネクタを有するカードバス対
応のＰＣカードにおいて、所定の機能を有し、ＰＣＩバ
スに対応する第一のコンフィギュレーションスペースを
有するＰＣＩバス対応デバイスと、ＰＣＩバス対応デバ
イスとカードバスコネクタとの間に設けられ、カードバ
スに対応する第二のコンフィギュレーションスペースを
有するインターフェース回路とを有し、第一及び第二の
コンフィギュレーションスペースによりカードバスに対
応するコンフィギュレーションスペースを構成すること
を特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＣＩバスのアー
キテクチャーのもとで使用されるカードバスに適応した
ＰＣカードに関し、特に、ＰＣＩバス対応デバイスをカ
ードバスに接続する場合のインターフェース回路及びそ
れを有するカードバスに接続可能なＰＣカードに関す
る。
【０００２】
【従来の技術】ＰＣＩ（Peripheral Component Interco
nnect ）バスは、パーソナルコンピュータ用のローカル
バスとして規格化され、動作の安定、拡張性、豊富なバ
スおよびシステムの管理機能を備えた高速バスである。
ＰＣＩバスは、３３ＭＨｚのクロックに同期した３２ビ
ットバスであり、最大で１３３Ｍバイト／ｓｅｃの転送
速度を実現できる。このＰＣＩバスには、ＰＣＩコネク
タを介してＳＣＳＩコントローラ、グラフィックアクセ
レータ等のＰＣＩデバイスを搭載したＰＣＩカードを直
接接続することができる。
【０００３】一方、ＰＣＩバスと同等の機能をＰＣカー
ドにおいて実現する為に規格化されたものにカードバス
（CardBus ）がある。１６ビットバスであるＩＳＡバス
に装着できる１６ビット用ＰＣカードが存在していた
が、同等の名刺サイズのＰＣカードでＰＣＩバスに装着
できる様にカードバスが規格化された。従って、カード
バス用ＰＣカード、即ち３２ビット用ＰＣカードは、Ｐ
ＣＩバスとはＰＣＩ−カードバスブリッジを介してブリ
ッジ以下のカードバス内に接続される。
【０００４】カードバス用ＰＣカード、即ち３２ビット
用ＰＣカード（以下簡単の為にカードバス用ＰＣカード
と称する）の場合も、ＰＣＩデバイスと同様にＳＣＳＩ
コントローラやグラフィックアクセレータ等が実現され
る。但し、カードバス用ＰＣカードは、ＰＣＩデバイス
の如くプリント基板上に実装される形態ではなく、名刺
サイズのカードの形態で実現される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
たカードバスは、ＰＣＩバスと比較すると、第一にカー
ドバスの電源は３．３ｖのみであるの対して、ＰＣＩバ
スの電源は３．３ｖと５ｖとに対応可能であり、第二
に、カードバスではそのリソースを指定するためにＣＩ
Ｓ（Card Information Structure）と呼ばれるカードの
属性情報を使用する点で異なる。このＣＩＳは、カード
バス用ＰＣカードが差し込まれた時にシステム側に与え
る必要があるＰＣカードの属性情報である。従って、カ
ードバスに対応するカードバスＰＣカードの場合は、そ
のコンフィギュレーションスペース内にＣＩＳが格納さ
れている記憶領域を示すＣＩＳポインタレジスタが設け
られる。尚、本実施の形態例では、コンフィギュレーシ
ョンスペースとは、後述する通り、複数のコンフィギュ
レーションレジスタを有する記憶領域である。
【０００６】一方、ＰＣＩバスにＰＣＩコネクタを介し
て接続されるＰＣＩデバイスの場合は、同様にコンフィ
ギュレーションスペースが設けられているが、上記の如
きＣＩＳポインタレジスタはオプションレジスタとして
規定されているものの、実装されているＰＣＩデバイス
は殆どない。
【０００７】上記した通りＳＣＳＩコントローラやグラ
フィックアクセレータ等は、ＰＣＩデバイス（ＰＣＩイ
ンターフェース付きＬＳＩ）としてＰＣカードに実装さ
れ、ＰＣＩバスにＰＣＩ用コネクタを介して接続された
り、ＬＳＩとしてＰＣカードに内蔵されてカードバス用
コネクタを介してカードバスに接続されたりする。従っ
て、同じ機能であっても、一方はＰＣＩバスに対応し、
他方はカードバスに対応する。そして、その主な違いは
上記した２点であり、ＰＣＩバス対応のＰＣＩデバイス
はＰＣカードに実装してそのまま使用することはできな
い。
【０００８】そこで、本発明の目的は、ＰＣＩデバイス
をカードバス用のＰＣカードに内蔵されるＬＳＩとして
利用することができるインターフェース回路を提供する
ことにある。
【０００９】更に、本発明の別の目的は、かかるインタ
ーフェース回路を内蔵するＰＣカードを提供することに
ある。
【００１０】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、カードバスコネクタを有するカードバス
対応のＰＣカードにおいて、所定の機能を有し、ＰＣＩ
バスに対応する第一のコンフィギュレーションスペース
を有するＰＣＩバス対応デバイスと、前記ＰＣＩバス対
応デバイスと前記カードバスコネクタとの間に設けら
れ、前記カードバスに対応する第二のコンフィギュレー
ションスペースを有するインターフェース回路とを有
し、前記第一及び第二のコンフィギュレーションスペー
スによりカードバスに対応するコンフィギュレーション
スペースを構成することを特徴とする。
【００１１】上記発明により、カードバスに必要なコン
フィギュレーションスペースを有するカードバス対応の
ＰＣカードを構成することができる。
【００１２】更に、本発明は上記発明において、前記イ
ンターフェース回路は、前記カードバスコネクタに接続
されるカードバスの状態を監視し、前記第二のコンフィ
ギュレーションスペースがアクセスされた時は前記カー
ドバスの信号の前記ＰＣＩバス対応デバイス側への転送
を止めて前記第二のコンフィギュレーションスペースの
データを返送し、前記第二のコンフィギュレーションス
ペース以外がアクセスされた時は前記カードバスの信号
を前記ＰＣＩバス対応デバイス側に転送することを特徴
とする。
【００１３】かかる構成により、インターフェース回路
により、汎用品であり安価なＰＣＩデバイスをカードバ
ス用のＰＣカードのデバイスとして利用することができ
る。
【００１４】上記目的を達成する為に、本発明は、カー
ドバスコネクタを有するカードバス対応のＰＣカードに
おいて、所定の機能を有し、ＰＣＩバスに対応する第一
のコンフィギュレーションスペースを有するＰＣＩバス
対応デバイスと、前記ＰＣＩバス対応デバイスと前記カ
ードバスコネクタとの間に設けられ、前記カードバスに
対応する第二のコンフィギュレーションスペースを有す
るインターフェース回路とを有し、前記第一及び第二の
コンフィギュレーションスペースにより前記カードバス
に対応するコンフィギュレーションスペースを構成し、
更に、前記インターフェース回路は、前記カードバスコ
ネクタに接続されるカードバスの状態を監視し、第一の
クロックタイミングで受信した前記カードバスの信号に
基づいて前記第二のコンフィギュレーションスペース以
外がアクセスされたことを検出した時は、前記第一のク
ロックタイミングより少なくとも１クロック遅延した第
二のクロッックタイミングで、前記カードバスの信号を
前記ＰＣＩバス対応デバイス側に転送し、前記第二のコ
ンフィギュレーションスペースがアクセスされたことを
検出した時は、前記カードバスの信号の前記ＰＣＩバス
対応デバイス側への転送を行わないで前記第二のコンフ
ィギュレーションスペースのデータを前記カードバス側
に出力するコントロール回路を有することを特徴とす
る。
【００１５】かかる構成により、インターフェース回路
はカードバスコネクタに供給されるコマンドとアドレス
をデコードして内蔵のコンフィギュレーションスペース
がアクセスされているか否かの判定をする時間を十分に
確保することができる。従って、内蔵レジスタがアクセ
スされている場合に、確実にカードバスの信号のＰＣＩ
デバイスへの転送が禁止される。
【００１６】上記目的を達成する為に、本発明は、カー
ドバスコネクタを有するカードバス対応のＰＣカードに
おいて、所定の機能を有し、ＰＣＩバスに対応する第一
のコンフィギュレーションスペースを有するＰＣＩバス
対応デバイスと、前記ＰＣＩバス対応デバイスと前記カ
ードバスコネクタとの間に設けられ、前記カードバスに
対応する第二のコンフィギュレーションスペースを有す
るインターフェース回路とを有し、前記第一及び第二の
コンフィギュレーションスペースにより前記カードバス
に対応するコンフィギュレーションスペースを構成し、
更に、前記インターフェース回路は、前記カードバスコ
ネクタに接続されるカードバスの状態を監視し、第一の
クロックタイミングで送出された前記カードバスの信号
に基づいて前記第二のコンフィギュレーションスペース
以外がアクセスされたことを検出した時は、前記第一の
クロックタイミングより少なくとも１クロック遅延した
第二のクロッックタイミングで、前記カードバスの信号
を前記ＰＣＩバス対応デバイス側に転送し、前記第二の
コンフィギュレーションスペースがアクセスされたこと
を検出した時は、前記カードバスの信号の前記ＰＣＩバ
ス対応デバイス側への転送を行わないで前記第二のコン
フィギュレーションスペースのデータを前記カードバス
側に出力するコントロール回路を有することを特徴とす
る特徴とする。
【００１７】かかる構成により、イニシエータ側が第１
のクロックタイミングで送出した信号を、それに続く第
２のクロックタイミングで受信する前からデコードし
て、内蔵するコンフィギュレーションスペースへのアク
セスを検出し、第２のクロックタイミングでのＰＣＩデ
バイスへのカードバスの信号の転送を可能にすることが
できる。従って、確実に内蔵コンフィギュレーションス
ペースへのアクセスか否かを検出すると共に、通常の信
号の転送の遅れを防止することが可能になる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１９】図１は、ＰＣＩバスの構成例を示す図であ
る。中央演算装置（ＣＰＵ）１０やメモリ１２は、ＣＰ
Ｕローカルバス１４に接続され、そのＣＰＵローカルバ
ス１４は、ホスト−ＰＣＩブリッジ１６を介してＰＣＩ
バス１６に接続される。このＰＣＩバス１６には、例え
ば、ＰＣＩバスに適用したＳＣＳＩやグラフィックアク
セレータ等のＰＣＩデバイス２２を搭載したＰＣＩカー
ド２０がＰＣＩコネクタ２１を介して接続される。従っ
て、ＰＣＩデバイス２２は、ＰＣＩバスのバス管理に適
応したインターフェース機能コンフィギュレーションス
ペースを有する。通常、ＰＣＩカード２０はプリント基
板の形態で、ＰＣＩバス１８にコネクタを介して直接接
続される。
【００２０】更に、ＰＣＩバス１８は、ＰＣＩ−Ｃａｒ
ｄｂｕｓブリッジ２４を介してカードバス対応のＰＣカ
ード２６と接続される。従って、ＰＣＩ−Ｃａｒｄｂｕ
ｓブリッジ２４より下位側は、Ｃａｒｄｂｕｓの領域に
なる。また、ＰＣＩバス１８は、ＰＣＩ−ＩＳＡブリッ
ジ３０を介してＩＳＡバス３２にも接続可能であり、そ
のＩＳＡバス３２にはそれに対応するＰＣカード３３が
装着可能である。
【００２１】図１に示される通り、本実施の形態例のカ
ードバス用ＰＣカード２６は、カードバス対応のコネク
タ２７とインターフェース回路２８およびＰＣＩデバイ
ス２９を内蔵する。このＰＣＩデバイス２９は、通常Ｐ
ＣＩカード２０に搭載されるＬＳＩと同じものである。
本実施の形態例では、上記したＰＣＩデバイスには通常
実装されずカードバス仕様に特有のＣＩＳポイントレジ
スタを含むコンフィギュレーションスペースを少なくと
も有し、ＣＩＳポイントレジスタ等のコンフィギュレー
ションスペースがアクセスされた場合はその内容をシス
テム側に返信し、それ以外がアクセスされた場合は単に
後方のＰＣＩデバイスにバスの信号を転送する機能を持
つインターフェース回路２８を有する。このインターフ
ェース回路２８を設けることにより、ＰＣＩカードに実
装されるＰＣＩデバイスを、そのままカードバス用ＰＣ
カードに搭載することが可能になる。
【００２２】図２は、カードバス用デバイスを搭載した
カードバス用ＰＣカードの概略構成を示す図である。カ
ードバス用ＰＣカード３６内には、カードバスに適用し
たデバイス３８が内蔵される。更に、ブート用のプログ
ラムを格納したブートＲＯＭ４０が内蔵される。カード
バス用ＰＣカード３６は、カードバスコネクタ２７によ
りＰＣＩ−ＣａｒｄＢｕｓブリッジ２４に接続され、更
にコネクタ４２により周辺機器に接続される。カードバ
ス用デバイス３８が、例えばＳＣＳＩの場合は、ハード
ディスクや光ディスク装置がコネクタ４２に接続され、
例えばＬＡＮカードの場合は、ＬＡＮのネットワーク配
線に接続される。
【００２３】図３は、カードバス仕様におけるコンフィ
ギュレーションスペースマップの構成を示す図である。
ＰＣＩバス及びカードバスにおいて、共にアドレス空間
（スペース）は、コンフィギュレーションスペース、メ
モリスペース及びＩ／Ｏスペースを有する。このコンフ
ィギュレーションスペースに複数のコンフィギュレーシ
ョンレジスタが割り当てられ、それらのコンフィギュレ
ーションレジスタには、デバイスのＩＤ、そのデバイス
を供給するベンダーのＩＤなどの属性データが格納され
る。いわゆるプラグ・アンド・プレイ方式によりシステ
ム側がバスに接続されたデバイスの属性データを取得す
ることができる様に、専用のアドレス空間にコンフィギ
ュレーションスペースが割り当てられ、コンフィギュレ
ーションサイクルにおいて上記属性データが読み出され
る。
【００２４】図３のコンフィギュレーションスペースマ
ップに示される通り、アドレス００ｈのベンダＩＤのレ
ジスタ（Vender ID）には、ＰＣＩデバイスを供給する
ベンダーの認識番号が、デバイスＩＤのレジスタ（Devi
ce ID ）には、そのデバイスの型番号などが記録され
る。また、クラスコードのレジスタ（Class Code）には
デバイスの種類が、バージョンのレジスタ（Revision I
D ）にはバージョン番号が記録される。これらのＰＣＩ
デバイスの属性データは、ＰＣＩバスに直接接続される
ＰＣＩデバイスのコンフィギュレーションスペースにも
記録される。システム側は、これらのデバイスの属性デ
ータを認識することにより、必要なドライバの提供を簡
単な操作で可能にする。
【００２５】図３のコンフィギュレーションスペースマ
ップのアドレス２８ｈには、ＣＩＳポインタのレジスタ
（CIS Pointer ）が設けられる。このＣＩＳポインタの
レジスタは、アドレス４０ｈ以降の領域に記録されたカ
ードバス用ＰＣカードの属性データが格納されたアドレ
スが格納される。ＣＩＳ（Card Information Structur
e）は、ＰＣＩバスを拡張して決められたカードバスの
規格上必要なＰＣカードの属性データであり、例えば、
ＰＣカードのドライバ、Ｉ／Ｏアドレス、割り込み、メ
モリ空間などの情報が含まれる。更に、アドレス２Ｃｈ
には、ＰＣカードを供給するベンダの認識番号が記録さ
れるサブシステムベンダＩＤ（Sub systemVender ID)
のレジスタ、ＰＣカードの情報が記録されるサブシステ
ムＩＤ（Sub System ID ）のレジスタ、パワーマネージ
メントのデータが記録されるメモリのアドレスが記録さ
れるケイパビリティーポインタ（Cap Ptr ）のレジスタ
なども、カードバス用ＰＣカードに特異なコンフィギュ
レーションスペース内のレジスタである。従って、これ
らのレジスタは、ＰＣＩデバイスのコンフィギュレーシ
ョンスペース内には設けられいるものが殆どなく、特に
ＣＩＳポインタレジスタは殆ど設けられていない。従っ
て、ＰＣＩデバイスをカードバス用ＰＣカードに内蔵す
る場合に、何らかの形でそれらのレジスタ領域を確保す
る必要がある。
【００２６】図４は、本実施の形態例のカードバスＰＣ
カードの構成を示す図である。この例では、ＰＣカード
内に汎用のＰＣＩデバイス２９が搭載され、６８ピンの
カードバス用のコネクタ２７とそのＰＣＩデバイス２９
との間にインターフェース回路２８が挿入される。ＰＣ
Ｉデバイス２９は、内部にＰＣＩバスに対応するコンフ
ィギュレーションスペース４９を有する。また、ＰＣＩ
デバイス２９は、この例では３．３Ｖ電源に対応したも
のであり、カードバスＰＣカードの電源と同じである。
従って、コネクタ２７の電源ピンからその電源を電源線
４４により直接供給することができる。カードバス仕様
に対応するためにＰＣＩバス仕様では実装されないコン
フィギュレーションスペース内のレジスタ４６，４８が
設けられる。従って、ＰＣＩバス対応デバイス２９内の
コンフィギュレーションスペース４９とインターフェー
ス回路内のコンフィギュレーションスペース４６，４８
とで、カードバスに対応したコンフィギュレーションス
ペースが構成される。
【００２７】ブートＲＯＭ４０内には、上記ＣＩＳのデ
ータが記録される。そして、そのアドレスがインターフ
ェース回路２８内のコンフィギュレーションレジスタ４
６に記憶される。また、他方のレジスタ４８には、上記
したサブシステムＩＤ、ケイパビリティポインタなどの
カードバスＰＣカード用の属性データが記憶される。外
部接続コネクタ４２は、前述した通りＰＣＩデバイス２
９の種類により外部周辺機器やネットワークデバイスに
接続される。この例では、インターフェース回路２８を
追加して、ブートＲＯＭ内にＣＩＳのデータを格納する
だけで、カードバス用ＰＣＩカードを構成することがで
きる。
【００２８】図４に示されたインターフェース回路２８
内には、上記した通り、カードバス仕様でのみ必要とさ
れる少なくともＣＩＳポインタレジスタやそれ以外の上
記したコンフィギュレーションレジスタが設けられる。
例えば、レジスタ４６にはＣＩＳポインタが記憶され、
レジスタ４８にはサブシステムＩＤ等が記憶される。そ
れ以外のコンフィギュレーションレジスタは、ＰＣＩデ
バイス２９内のＰＣＩ用コンフィギュレーションスペー
ス４９を使用する。従って、インターフェース回路２８
は、コンフィギュレーションサイクルにおいてアクセス
されるアドレスに応じて、インターフェース回路内のレ
ジスタ４６，４８の内容をインターフェース回路が応答
するか、或いはＰＣＩデバイス内のコンフィギュレーシ
ョンスペース４９内のレジスタの内容をＰＣＩデバイス
に応答させるかの切り替えを行う。従って、インターフ
ェース回路内には、コンフィギュレーションサイクルに
おいて内蔵レジスタをアクセスされているか否かを検出
する状態監視回路が必要になる。また、通常の転送サイ
クルなどにおいては、インターフェース回路は単にシス
テムと後方のＰＣＩデバイスとの間でバスの信号を転送
する。
【００２９】インターフェース回路２８内の内蔵レジス
タ４６には、ＣＩＳが記憶されているアドレスを記憶し
ておくだけであり、ＣＩＳのデータ自体は、ブートＲＯ
Ｍ４０内に記憶することができるので、内蔵レジスタの
回路規模は簡単なものとなる。しかも、内蔵レジスタが
アクセスされるのは、ＰＣカード２０をブリッジ回路側
のソケットに挿入した時に行われるだけであり、通常動
作時にアクセスされることはまれである。
【００３０】但し、インターフェース回路２８を挿入す
ることで、バス上の信号に遅延が生じ、またインターフ
ェース回路２８内のレジスタがアクセスされた場合に
は、その後方のＰＣＩデバイスへのバスの状態を調整す
る必要が生じる。従って、インターフェース回路２８内
には、タイミング調整回路やバス調整回路などを設ける
必要がある。更に、インターフェース回路２８にて内蔵
レジスタのアクセスか否かの判断を状態監視回路で行う
場合に発生する遅延も考慮して、上記タイミング調整回
路によりバスの信号の転送タイミングが調整される。
【００３１】以上の様に、本実施の形態例では、インタ
ーフェース回路２８内に必要最小限のレジスタを設け、
バス状態を監視して、内蔵レジスタとＰＣＩデバイス２
９との切り替えを行う。即ち、インターフェース回路内
の内蔵レジスタにアクセスされる場合以外は、バスの信
号をそのままＰＣＩデバイス２９へ又はシステム側へ転
送し、内蔵レジスタにアクセスされる場合は、ＰＣＩデ
バイス２９のバスサイクルをインターフェース回路によ
り正常終了させて、内蔵レジスタ４６，４８のデータと
そのパリティを出力する。
【００３２】図５は、他の実施の形態例のカードバス用
ＰＣＩカードの構成を示す図である。この例では、イン
ターフェース回路２８の内蔵レジスタ４６，４８の内容
を変更設定可能にする為に、外部ＲＯＭ５０を追加し、
インターフェース回路が外部ＲＯＭ５０の内容を読み出
して内蔵レジスタに書き込むことができる機能を追加す
る。即ち、外部ＲＯＭ５０は、内蔵レジスタを初期化す
る為のＲＯＭであり、例えばＰＣカード２０がソケット
に差し込まれて電源が供給された時に、インターフェー
ス回路によりそのデータが読み出され、内蔵レジスタに
書き込まれる。こうすることにより、上記したカードバ
ス仕様のコンフィギュレーションスペース内のレジスタ
のカードベンダーのデータ等を、外部ＲＯＭ５０から与
えることができる。従って、インターフェース回路とＰ
ＣＩデバイスを搭載したＰＣカードがＯＥＭ供給される
場合も、カードベンダーがそのデータを外部ＲＯＭ５０
に設定して対応することができる。従って、その場合は
外部ＲＯＭ５０は例えばシリアルＲＯＭ等簡単にデータ
設定可能なＲＯＭが採用される。
【００３３】図６は、更に他の実施の形態例のカードバ
ス用ＰＣＩカードの構成を示す図である。図６のカード
バス用ＰＣカード２０は、５Ｖ電源対応のＰＣＩデバイ
ス２９が搭載される。従って、その電源供給の為にＰＣ
コネクタの３．３Ｖ電源を５Ｖ電源に昇圧することがで
きるＤＣ−ＤＣコンバータ５２が、電源線４４と５４と
の間に設けられる。それ以外の部分は、図４の構成と同
じである。
【００３４】図７は、更に他の実施の形態例のカードバ
ス用ＰＣＩカードの構成を示す図である。図７のカード
バス用ＰＣカード２０も、５Ｖ電源対応のＰＣＩデバイ
ス２９が搭載される。従って、その電源供給の為にＰＣ
コネクタの３．３Ｖ電源を５Ｖ電源に昇圧することがで
きるＤＣ−ＤＣコンバータ５２が、電源線４４と５４と
の間に設けられる。それ以外の部分は、図５の構成と同
じであり、初期化用のＲＯＭ５０を有する。
【００３５】図８は、図６，７のＤＣ−ＤＣコンバータ
５２の具体的構成を示す図である。このコンバータ５２
は、パルス発生回路５６がベースに接続されたトランジ
スタ６２と、インダクタンス５８と、ダイオード６０
と、容量６４とを有する。パルス発生回路５６のパルス
信号がＨレベルの時にトランジスタ６４がオンし、入力
Ｖｉｎの３．３Ｖ電源から電流が引き込まれる。その時
にインダクタンス５８に蓄積されたエネルギーが、パス
ル信号がＬレベルの時にショットキーダイオード６０を
介して容量６４に供給される。その結果、容量６４には
５Ｖに昇圧された電源電圧が生成される。
【００３６】図９は、インターフェース回路２８の具体
的構成を示す図である。この図では、ＰＣＩバスの信号
線のうち一部の信号線が記載される。図示される通り、
サイクルフレームＦＲＡＭＥ＃、イニシエータ・レディ
ＩＲＤＹ＃、バス・コマンド＆バイト・イネーブルＣ／
ＢＥ＃、アドレス＆データＡＤ、ターゲット・レディＴ
ＲＤＹ＃、パリティＰＡＲ、リクエストＲＥＱ＃、そし
てグラントＧＮＴ＃が、それぞれカードバスコネクタ側
の入出力バッファ７０とＰＣＩデバイス側の入出力バッ
ファ７２とに接続される。更に、両入出力バッファ７
０，７２との間に、それらのバス信号の転送タイミング
を制御する為の、双方向のトライステートバッファ７４
が設けられる。また、システム側から供給されるクロッ
クＣＬＫは、クロック用バッファ７６により、例えば半
クロック遅延してＰＣＩデバイス側に転送される。入出
力バッファ７０，７２は、双方向性のバッファ回路であ
り、ＰＣＩデバイスがイニシエータになるかターゲット
になるかでその方向が切り替えられる。入出力バッファ
７０，７２は、クロックＣＬＫの立ち上がりのタイミン
グでバス信号を取り込む。図示された以外のバス信号
は、単に省略されているだけであり、実際には入出力バ
ッファ７０、７２とトライステートバッファ７４とに接
続される。トライステートバッファ７４は、内部のレジ
スタがアクセスされる場合以外は、双方向性バッファ回
路として動作する。
【００３７】バス監視機能を有するデコーダ７８が、そ
れぞれカードバス側のバス状態とＰＣＩデバイス側のバ
ス状態を監視する。より具体的には、デコーダ７８に
は、サイクルフレームＦＲＡＭＥ＃とコマンド・バイト
イネーブルＣ／ＢＥ＃とアドレス・データＡＤ、更にリ
クエストＲＥＱ＃とグラントＧＮＴ＃とが供給される。
そして、リクエストＲＥＱ＃とグラントＧＮＴ＃からマ
スタかスレーブかの判定を行うと共に、バスサイクルの
開始、コンフィギュレーションサイクルか否か、どのア
ドレスがアクセスされているか等の検出を行う。従っ
て、デコーダ７８は、検出した状態に応じてイネーブル
信号Ｓ１〜Ｓ４をそれぞれ対応する回路に供給する。
【００３８】デコーダ７８のイネーブル信号Ｓ２により
活性化されるＰＣＩデバイス処理回路８２は、上記した
ＰＣＩデバイス側のバスの調整回路であり、内蔵レジス
タがアクセスされた時に、必要なＰＣＩデバイス側のバ
ス状態の調整を行う。また、その時にアクセスされた内
蔵レジスタ８４，８６は、対応するイネーブル信号Ｓ
３，Ｓ４により活性化され、記憶されているデータとそ
れに対応するパリティをシステム側に返送する。トライ
ステートバッファ７４は、通常はバス信号をそのまま転
送し、デコーダ７８からのイネーブル信号Ｓ１により転
送が禁止（出力がハイインピーダンス状態）される。
【００３９】図１０は、インターフェース回路の状態の
遷移を示す図である。バスの状態監視機能を有するデコ
ーダ７８は、バスのアイドル状態１００から、サイクル
フレームＦＲＡＭＥ＃がアサートされた時（Ｌレベルに
なる時）のバス・コマンド＆バイト・イネーブルＣ／Ｂ
Ｅ＃のコマンドとアドレス＆データＡＤのアドレスをデ
コードして、インターフェース回路の内蔵のコンフィギ
ュレーションスペースナイのレジスタがアクセスされた
か否かの検出を行う（状態１０２）。インターフェース
回路内のレジスタ以外のアクセスの場合は、単にバス上
の信号の転送を維持する（状態１０３）。更に、デコー
ダがインターフェース回路の内蔵レジスタへのアクセス
を検出すると、トライステートバッファ７４の転送を禁
止し、ＰＣＩデバイス側のバスを終了させる等の調整を
行い（状態１０４）、内蔵レジスタ内のデータをアドレ
ス・バスＡＤから返送する（状態１０６）。そして、タ
ーゲット・レディＴＲＤＹ＃やパリティＰＡＲ等の必要
な信号の処理を行う。
【００４０】図１１は、単一データ・フェーズのデータ
転送（書込み）の場合のタイミングチャート図である。
例えば、システム側からＰＣＩデバイスのメモリ空間に
あるデータが書き込まれる場合で説明する。クロックＣ
１のタイミングで、イニシエータであるシステム側はサ
イクルフレームＦＲＡＭＥ＃とイニシエータ・レディＩ
ＲＤＹ＃をサンプルし、この２つの信号が共にデアサー
ト状態であることからバスがアイドル状態であることを
検出する。そこで、クロックＣ１のタイミングで、シス
テム側がイニシエータとして、サイクルフレームＦＲＡ
ＭＥ＃をアサートして（Ｌレベルする）、バスサイクル
の開始を通知する。同じく、イニシエータであるシステ
ム側は、クロックＣ１のタイミングで、アドレス・デー
タＡＤに書き込みたいメモリ空間のアドレスを、コマン
ド・バイトイネーブルＣ／ＢＥ＃にライトコマンドをそ
れぞれ送る。
【００４１】これらのバス信号は、クロックＣ２のタイ
ミングでターゲット側の入力バッファ７０に取り込まれ
ると共に、サイクルフレームＦＲＡＭＥ＃とアドレス・
データＡＤのアドレスとコマンド・バイトイネーブルＣ
／ＢＥ＃のコマンドとがデコーダ７８でデコードされ
る。デコーダ７８は、それらの信号を解読して内蔵のコ
ンフィギュレーションレジスタがアクセスされていない
ことを検出し、トライステートバッファ７４の転送状態
が維持される。その結果、クロックＣ２で取り込まれた
バス信号は、クロックＣ２のタイミングからクロック用
バッファ７６で遅延されたタイミングで、入出力バッフ
ァ７２からＰＣＩデバイス側に転送される。例えば、半
クロック遅延で転送される。
【００４２】ＰＣＩデバイス２９では、同様にサイクル
フレームＦＲＡＭＥ＃とアドレス・データＡＤのアドレ
スとコマンド・バイトイネーブルＣ／ＢＥ＃のコマンド
とを解読し、自分がアクセスされていることを知り、タ
ーゲットとしてクロックＣ３のタイミングでデバイスセ
レクトＤＥＶＳＥＬ＃（図示せず）をアサートし、応答
することを宣言する。このデバイスセレクト信号は、イ
ンターフェース回路２８からシステム側に転送される。
【００４３】システム側のイニシエータは、クロックＣ
２のタイミングで、アドレス・データＡＤに書き込みデ
ータを、コマンド・バイトイネーブルＣ／ＢＥ＃に書き
込みデータの有効なバイトのデータを与える。同じクロ
ックＣ２のタイミングで、システム側のイニシエータ
は、イニシエータレディＩＲＤＹ＃をアサート（Ｌレベ
ル）し、同時にサイクルフレームＦＲＡＭＥ＃をデアサ
ートして、データフェーズが最後であることを通知す
る。また、クロックＣ３のタイミングで、ターゲットで
あるＰＣＩデバイス２９は、ターゲットレディＴＲＤＹ
＃２をアサートしてデータを受け入れることができる状
態であることを通知する。但し、ＰＣＩデバイス２９か
ら出力されたターゲットレディＴＲＤＹ＃２のアサート
は、クロックＣ４のタイミングでインターフェース回路
２８で取り込まれ、クロックＣ４の遅延タイミングでイ
ニシエータにターゲットレディＴＲＤＹ＃として転送す
る。従って、イニシエータは、少なくともクロックＣ５
のタイミングまでデータとバイトイネーブル信号を保持
し、イニシエータレディＩＲＤＹ＃のアサートを継続す
る。
【００４４】そして、ターゲットであるＰＣＩデバイス
２９は、バス信号をクロックＣ５のタイミングで取り込
み、コマンド・バイトイネーブルＣ／ＢＥ＃の有効バイ
ト情報に従って、有効なデータをアドレス・データＡＤ
から取り出し、指定された領域に書き込みを行う。
【００４５】最後に、ターゲット側であるＰＣＩデバイ
ス２９は、ターゲットレディＴＲＤＹ＃２とデバイスセ
レクトＤＥＶＳＥＬ＃をデアサートし、それを検出した
イニシエータ側もイニシエータレディＩＲＤＹ＃をデア
サートし、バスサイクルが終了する。
【００４６】ＰＣＩデバイス２９側がイニシエータにな
る場合は、上記と反対の手順が、ＰＣＩデバイス２９と
システムとの間で行われる。その場合は、デコーダ７８
は、ＰＣＩデバイス２９側のバスの状態からあるバスサ
イクルが開始されたことを検出し、双方向のトライステ
ートバッファ７４のイネーブル信号Ｓ１の活性化状態を
維持し、その後のバス信号を転送する。
【００４７】この様に、デコーダ７８は、システム側か
らのコマンド・バイトイネーブルＣ／ＢＥ＃のコマンド
がコンフィギュレーションサイクルであって、且つアド
レス・データＡＤのアドレスが内蔵のコンフィギュレー
ションレジスタであるか否かの判定を行い、かかる状態
でないことを検出すると、イネーブル信号Ｓ１の活性化
状態を維持しトライステートバッファ７４の導通状態を
維持し、バス信号の転送を維持する。この例では、クロ
ック用バッファ７６の遅延時間分の遅延でバスの信号が
転送される。
【００４８】図１２は、カードバス仕様に特有なコンフ
ィギュレーションスペース内のレジスタがアクセスされ
た時のタイミングチャートである。この場合は、デコー
ダ７８によりトライステートバッファ７４でのバス信号
の転送が禁止される。ここでは、ＰＣＩデバイス側のバ
ス信号には、最後に”２”を付して、システム側のバス
信号と区別する。
【００４９】まず、クロックＣ１のタイミングで、イニ
シエータであるシステム側はサイクルフレームＦＲＡＭ
Ｅ＃とイニシエータ・レディＩＲＤＹ＃をサンプルし、
バスがアイドル状態であることを検出する。そこで、ク
ロックＣ１のタイミングで、システム側がイニシエータ
として、サイクルフレームＦＲＡＭＥ＃をアサートして
（Ｌレベルにする）、バスサイクルの開始を通知する。
同じく、イニシエータであるシステム側は、クロックＣ
１のタイミングで、アドレス・データＡＤに読み出した
いコンフィギュレーションスペース内のレジスタのアド
レスを、コマンド・バイトイネーブルＣ／ＢＥ＃にコン
フィギュレーションリードコマンドをそれぞれ送る。こ
のアドレスは、インターフェース回路２８の内蔵レジス
タのアドレスである。
【００５０】これらのバス信号は、クロックＣ２のタイ
ミングで入力バッファ７０に取り込まれると共に、サイ
クルフレームＦＲＡＭＥ＃とアドレス・データＡＤのア
ドレスとコマンド・バイトイネーブルＣ／ＢＥ＃のコマ
ンドとがデコーダ７８でデコードされる。デコーダ７８
は、それらの信号を解読して内蔵のコンフィギュレーシ
ョンスペース内のレジスタがアクセスされていることを
検出し、トライステートバッファ７４へのイネーブル信
号Ｓ１を非活性化する。その結果、クロックＣ２で取り
込まれたバス信号のＰＣＩデバイス側への転送が止めら
れる。
【００５１】更に、デコーダ７８は、イネーブル信号Ｓ
２をＰＣＩデバイス処理回路８２に与え、ＰＣＩデバイ
ス側のバスを終了させる。即ち、クロックＣ３でサイク
ルフレームＦＲＡＭＥ＃２をデアサート（Ｈレベル）
し、イニシエータレディＩＲＤＹ＃２をアサート（Ｌレ
ベルに）する。更に、イニシエータレディＩＲＤＹ＃２
をデアサートする。その結果、ＰＣＩデバイス側のバス
が終了し、ＰＣＩデバイス２９は、何らアクセスを検出
することはない。
【００５２】更に、デコーダ７８は、イネーブル信号Ｓ
３又はＳ４を、アドレスで指定された方のレジスタ及び
パリティ生成回路８４または８６に与える。その結果、
指定された回路８４または８６は、先ず、ターゲットレ
ディＴＲＤＹ＃をＨレベルのままとしシステム側のバス
を待機状態にする。さらに回路８４または８６は、クロ
ックＣ３のタイミングでターゲットレディＴＲＤＹ＃を
アサートし送信可能状態であることを通知する。同時
に、図示しないがデバイスセレクトＤＥＶＳＥＬ＃もア
サートする。そして、クロックＣ３のタイミングで、既
にクロックＣ２のタイミングでアサートされているイニ
シエータレディＩＲＤＹ＃に応答して、クロックＣ３の
タイミングで、アドレス・データＡＤに、レジスタ８
４，８６内のデータを与え、同時にコマンド・バイトイ
ネーブルＣ／ＢＥ＃に有効なデータのバイトのデータ
（バイトイネーブル）を与え、ターゲットレディＴＲＤ
Ｙ＃をアサートする。更に、１クロック遅れのクロック
Ｃ４のタイミングで、レジスタ及びパリティ生成回路
は、返信したコンフィギュレーションレジスタのデータ
のパリティビットを、パリティＰＡＲに与える。
【００５３】システム側のイニシエータは、返信されて
きたデータを、アドレス・データＡＤの有効バイトから
取得し、必要な処理を行う。
【００５４】最後に、ターゲット側であるインターフェ
ース回路のレジスタ及びパリティ生成回路８４，８６
は、ターゲットレディＴＲＤＹ＃とデバイスセレクトＤ
ＥＶＳＥＬ＃をデアサートし、それを検出したイニシエ
ータ側もイニシエータレディＩＲＤＹ＃をデアサート
し、コンフィギュレーションリードのバスサイクルが終
了する。
【００５５】その後、システム側は、通常のデータリー
ドのバスサイクルにより、ＣＩＳポインタレジスタから
読み出したアドレスを指定して、ＰＣＩデバイス２９の
外付けのブートＲＯＭ４０から、ＣＩＳのデータを取得
する。
【００５６】以上の通り、カードバスに特有のコンフィ
ギュレーションレジスタ領域がアクセスされた場合は、
インターフェース回路２８は、それを検出して後方のＰ
ＣＩデバイス２９へのバス信号の転送を止め、その内蔵
するコンフィギュレーションレジスタの指定されたレジ
スタのデータを自ら返送する。その時、システム側をウ
ェートステータス（待機状態）にし且つＰＣＩデバイス
側のバスサイクルを終了させる。それ以外のバスサイク
ルでは、単にバス信号をＰＣＩデバイスに転送して、Ｐ
ＣＩデバイスにバス管理に必要な処理を行わせる。従っ
て、簡単な構成のインターフェース回路を付加するだけ
で、安価で汎用品であるＰＣＩデバイスを利用してカー
ドバス用のＰＣカードを提供することができる。
【００５７】［他の実施の形態例］図１３は、他の実施
の形態例のインターフェース回路を示す図である。この
インターフェース回路２８では、左側の入出力バッファ
１０８にはシステム側に接続されるカードバスコネクタ
側のバス１０９が接続され、右側の入出力バッファ１１
８にはＰＣＩバス対応デバイス側のバス１１９が接続さ
れる。理解しやすい様に、カードバスコンタクト側のバ
ス１０９にはすべて頭文字にＣを付し、ＰＣＩデバイス
側のバス１１９にはすべて頭文字Ｄを付した。また、バ
ス信号としては、上記で説明した信号以外に、電源投入
時等にアサートされるリセットＲＳＴ＃、パリティエラ
ーＰＥＲＲ＃、システムエラーＳＥＲＲ＃、トランズア
クションの中止の時にアサートされるストップＳＴＯＰ
＃、ブロックＢＬＯＣＫ＃、アクセスされたターゲット
によりアサートされるデバイスセレクトＤＥＶＳＥＬ
＃、バスアクセスを実行するときにアサートされるリク
エストＲＥＱ＃、リクエストをアサートしたマスタデバ
イスに対してシステムのアービトレーション機能がバス
の使用権を許可するときにアサートされるグラントＧＮ
Ｔ＃、イニシャリゼーション・デバイス・セレクトＩＤ
ＳＥＬ＃、ロックＬＯＣＫ＃、インタラプトＩＮＴ＃等
が示される。尚、＃は負論理の信号であることを意味す
る。即ち、Ｌレベルで活性化状態である。
【００５８】更に、インターフェース回路２８は、カー
ドバスコネクタ側から入力されるバス信号をラッチする
データラッチ回路１１２とコネクタ側に出力されるバス
信号を送り出すトライステート回路１１４とを有する第
一のバスコントローラ回路１１０と、同様に、ＰＣＩデ
バイス側から入力されるバス信号をラッチするデータラ
ッチ回路１２２とＰＣＩデバイス側に出力されるバス信
号を送り出すトライステート回路１２４とを有する第二
のバスコントローラ回路１２０とを有する。そして、バ
スプロトコルエンジン１００が有するスレーブプロトコ
ル回路１０４またはマスタプロトコル回路１０６によ
り、バス信号をラッチするタイミング及びバス信号を送
り出すタイミングが制御される。更に、必要に応じてバ
スの制御信号のタイミングを調整する。
【００５９】バスプロトコルエンジン１００は、コント
ロール回路１０２を有する。コントロール回路１０２
は、リクエストＲＥＱ＃とグラントＧＮＴ＃のアサート
状態に応じて、ＰＣカード側がマスターデバイスとして
動作するか、スレーブデバイスとして動作するかを検出
し、対応するマスタプロトコル回路１０６またはスレー
ブプロトコル回路１０４を活性化する。通常、マスタ・
デバイスがバスアクセスを実行しようとする場合は、リ
クエストＲＥＱ＃をアサートすることによりバスの使用
権を要求する。そして、システムのアービトレーション
機能がグラントＧＮＴ＃をアサートすることで、バスの
使用を許可する。従って、コントロール回路１０２は、
ＰＣＩデバイス側のリクエストＤＲＥＱ＃がアサートさ
れ、カードバス側のグラントＣＧＮＴ＃がアサートされ
ていることを検出すると、マスタプロトコル回路１０６
を活性化する。また、コントロール回路１０２は、カー
ドバス側のグラントＣＧＮＴ＃がデアサート状態である
間は、他のマスタデバイスからのアクセスに備えて、ス
レーブプロトコル回路１０４を活性化する。
【００６０】インターフェース回路２８には、上記した
カードバスの仕様に特有のＣＩＳポインタ、サブシステ
ムＩＤ、サブシステムベンダＩＤ及びケイパビリティ・
ポインタ等を格納したコンフィギュレーションスペース
内のレジスタ群１２５を有する。入力回路１２６は、コ
ンフィギュレーションレジスタ１２５への書き込みを行
う。
【００６１】さて、本実施の形態例の特徴的な点は、イ
ンターフェース回路２８内にデータラッチ回路１１２，
１２２を設け、カードバス側のバス線１０９の信号及び
ＰＣＩデバイス側のバス線１１９の信号を、それぞれの
ラッチ回路で一旦ラッチし、例えば１クロック遅延させ
たタイミングで、それぞれのトライステート回路１１
４、１２４から反対側に転送することにある。インター
フェース回路２８内には、コンフィギュレーションレジ
スタ１２５が設けられているので、バスプロトコルエン
ジン１００では、この内蔵レジスタ１２５がアクセスさ
れているか否かのデコードを行う必要がある。このデコ
ードにある程度の時間を要するので、バスの信号の転送
を遅らせる必要がある。そこで、バスプロトコルエンジ
ン１００は、そのデコードの時間を見込んで、１クロッ
クまたは２以上の数クロックだけ遅延して両バス線１０
９，１１９に転送する様に制御する。
【００６２】図１４は、データフェーズがマルチフェー
ズであるバーストリード転送のタイミングチャート図で
ある。このタイミングチャート図には、バーストリード
転送を説明するに必要なバス信号だけを示す。また、こ
のバーストリード転送は、カードバス側からＰＣＩデバ
イス側に４つのデータのリードを行う動作である。カー
ドバス側のクロックＣＣＬＫからインターフェース回路
内の伝播遅延時間及びゲート転送時間分だけ遅延したＰ
ＣＩデバイス側のクロックＤＣＬＫが生成される。そし
て、説明の都合上それぞれのタイミングをｃ１〜ｃ２２
で示す。また、図中クロックの立ち上がりから所定時間
を示す矢印が示されているが、これは規格上決められて
いるデータ確定までのバリアブルタイムｔｖａｌであ
る。
【００６３】さて、システム側に接続されるカードバス
コネクタ側のサイクルフレームＣＦＲＡＭＥ＃がタイミ
ングｃ１でアサートされ、最初のバストランザクション
であるアドレスフェーズが開始される。同時に、アドレ
ス・データＣＡＤにはアクセスしようとしているアドレ
スが、またコマンド・バイトイネーブルＣＣ／ＢＥには
リードコマンドがそれぞれ送られる。インターフェース
回路２８では、データラッチ回路１１２がタイミングｃ
２でそれらのバス信号をラッチする。そして、スレーブ
プロトコル回路１０４により、そのラッチしたコマンド
とアドレスとがデコードされる。図中、期間ｔｄの間に
そのデコード動作が行われる。
【００６４】デコードの結果、内蔵のコンフィギュレー
ションスペース内のレジスタ１２５へのアクセスではな
いことが検出されると、スレーブプロトコル回路１０４
により、タイミングＣ２から１クロック遅延したクロッ
クＣ３に対応する遅延クロックＣ４のタイミングで、ト
ライステート回路１２４から、サイクルフレームＤＦＲ
ＡＭＥ＃、アドレス・データＤＡＤ、コマンド・バイト
イネーブルＤＣ／ＢＥが送り出される。この転送のタイ
ミングは、タイミングｃ４であり、ラッチのタイミング
ｃ２から１クロックとインターフェース回路内の遅延時
間分だけ遅延している。その結果、確実にデコード動作
を終了することができ、必要な場合はＰＣＩデバイスへ
のバス信号の転送を確実に禁止することができる。
【００６５】また、スレーブプロトコル回路１０４は、
タイミングｃ４でＩＤセレクトＤＩＤＳＥＬをＨレベル
にする。このＩＤセレクトＤＩＤＳＥＬは、ＰＣＩバス
仕様においては、コンフィギュレーションサイクルにお
いてターゲットデバイスに対して出される信号である。
しかし、図１で示した通り、カードバス仕様ではブリッ
ジＬＳＩとカードバスＰＣカードとは１対１で対応して
いるので、通常ブリッジＬＳＩはこのＩＤセレクト信号
をＰＣカードに対して発生しない。そこで、ＰＣＩデバ
イス側に通常と同様にＩＤセレクト信号を与える為に、
インターフェース回路２８が代わりに生成する。従っ
て、ＰＣＩデバイスのコンフィギュレーションレジスタ
がアクセスされるとき等に、スレーブプロトコル回路１
０４によりこのＩＤセレクトＤＩＤＳＥＬが生成され
る。
【００６６】ＰＣＩデバイスでは、タイミングＣ５に
て、サイクルフレームＤＦＲＡＭＥ＃がアサートされて
いることからバスサイクルが開始されたことを認識し、
コマンド・バイトイネーブルＤＣ／ＢＥのコマンドとデ
ータアドレスＤＡＤのアドレスとをデコードして、所定
のアドレスのデータを読み出すバスサイクルであること
を検出する。
【００６７】ＰＣＩデバイスは、タイミングｃ６でター
ゲットレディＤＴＲＤＹ＃をアサートすると共に指定さ
れたアドレスのデータをコマンド・バイトイネーブルＤ
Ｃ／ＢＥにより指定されたバイトのアドレス・データＤ
ＡＤに返送する。タイミングｃ７で、インターフェース
回路のデータラッチ回路１２２がそれらのデータを取り
込み、次のクロックのタイミングｃ８で、トライステー
ト回路１１４から、ターゲットレディＣＴＲＤＹ＃を初
めてアサートすると共にカードバスコネクタ側にデータ
をアドレス・データＣＡＤ経由で転送する。即ち、タイ
ミングｃ２からｃ８までは、カードバスコネクタ側のバ
スは、待機状態（ターゲットレディＣＴＲＤＹ＃がＨレ
ベル）になっている。
【００６８】システム側のマスターデバイスは、ターゲ
ットレディＣＴＲＤＹ＃とイニシエータレディＣＩＲＤ
Ｙ＃の両方がアサートされている時にラッチしたデータ
を、正しいデータと認識する。その後、同様にして残り
の３つのデータが順次転送される。バースト転送に特有
な動作は後述する。
【００６９】上記の様に、インターフェース回路でイニ
シエータからのバス線の信号を取り込んでから１クロッ
クサイクル遅延してからターゲット側に転送されるの
で、インターフェース回路内でのデコードの時間などを
十分確保することができる。上記のバーストリード動作
の最初の動作は、バーストライト動作でも同様である。
また、イニシエータとターゲットとが逆になっても同様
の動作である。
【００７０】図１４において、タイミングＣ２でラッチ
したバスの信号から、インターフェース回路内のコンフ
ィギュレーションスペース内のレジスタ１２５がアクセ
スされていることが検出されると、図１４のタイミング
Ｃ４以降のバス信号のＰＣＩデバイス側への転送は行わ
れずに、レジスタ１２５内のデータが、スレーブプロト
コル回路１０４によりイニシエータ側に返送される。
【００７１】［更に他の実施の形態例］上記の実施の形
態例では、インターフェース回路がイニシエータからの
バス信号をラッチしてから、コントロール回路１００に
てバス信号をデコードする。その分、バス信号の転送を
ラッチしてから少なくとも１クロック遅延させる。しか
しながら、転送の遅延はできるだけなくすのが好まし
い。但し、バス信号のデコード動作には十分な時間が確
保されることが必要である。
【００７２】そこで、本実施の形態例では、ＰＣＩバス
の規格上、イニシエータ側がバス信号を出力して、バリ
アブルタイムｔｖａｌ後にそのバス信号が確定し、次の
クロックの立ち上がりから７ｓｅｃ前からそのバス信号
が保障されるのを利用する。即ち、インターフェース回
路ではバス信号をラッチする前に、必要なバス信号のデ
コード動作を開始する。そして、その７ｓｅｃの時間の
間にデコード動作を確実に終了し、バス信号のラッチと
共にそのデコード結果もラッチする。これらのラッチ動
作は、全てコントロール回路１００内で行われる。
【００７３】図１５は、上記の転送遅延をなくした場合
の、シングルリード転送のタイミングチャート図であ
る。このタイミングチャート図には、シングルリード転
送を説明するに必要なバス信号だけを示す。また、この
シングルリード転送は、カードバス側からＰＣＩデバイ
ス側に１サイクルのデータのリードを行う動作である。
図１４と同様に、カードバス側のクロックＣＣＬＫか
ら、所定時間遅延したＰＣＩデバイス側のクロックＤＣ
ＬＫが生成される。そして、説明の都合上それぞれのタ
イミングをｃ１〜ｃ９で示す。
【００７４】さて、システム側に接続されるカードバス
コネクタ側のサイクルフレームＣＦＲＡＭＥ＃がタイミ
ングｃ１でアサートされ、最初のバストランザクション
であるアドレスフェーズが開始される。同時に、アドレ
ス・データＣＡＤにはアクセスしようとしているアドレ
スが、またコマンド・バイトイネーブルＣＣ／ＢＥには
リードコマンドがそれぞれ送信される。
【００７５】インターフェース回路２８では、データラ
ッチ回路１１２がタイミングｃ２でそれらのバス信号を
ラッチする。但し、ＰＣＩの規格上、タイミングｃ２か
ら７ｎｓｅｃ前の時点からタイミングｃ２から２ｎｓｅ
ｃ後の時点まで、バス上の信号が保障されているので、
スレーブプロトコル回路１０４により、タイミングｃ２
でのラッチに先行してバス上のコマンドとアドレスとが
デコードされる。即ち、図中、上記の７ｎｓｅｃとイン
ターフェース回路内の伝播遅延時間とからなる期間ｔｄ
の間にそのデコード動作が行われる。そして、そのデコ
ードした結果の信号も、タイミングｃ２において同様に
ラッチされる。従って、タイミングｃ２でバス信号をラ
ッチした段階で、既にコマンドとアドレスのデコードは
完了しており、バス信号の転送または転送禁止を即座に
実施することができる。
【００７６】デコードの結果、内蔵のコンフィギュレー
ションレジスタ１２５へのアクセスではないことが検出
されると、スレーブプロトコル回路１０４により、トラ
イステート回路１２４から、サイクルフレームＤＦＲＡ
ＭＥ＃、アドレス・データＤＡＤ、コマンド・バイトイ
ネーブルＤＣ／ＢＥが送り出される。この転送のタイミ
ングは、タイミングｃ３であり、イニシエータ側がバス
信号を送出してバストランザクションを開始したタイミ
ングｃ１から約１クロックの周期だけ遅延したタイミン
グである。より正確には、１クロック周期とインターフ
ェース回路内の遅延時間の遅延である。その結果、確実
にデコード動作を終了することができると共に、図１４
の如きラッチから１クロック遅延して転送する必要がな
く、高速転送も可能になる。
【００７７】以上の様に、インターフェース回路は、イ
ニシエータ側がバストランザクションであるアドレスフ
ェーズを開始したタイミングｃ１の次のクロックタイミ
ングｃ２でバス信号をラッチし、その直後のタイミング
ｃ３でＰＣＩデバイスであるターゲット側にバス信号を
転送することができる。そして、以下に示す通り、デー
タフェーズにおいて、インターフェース回路は、バス信
号をラッチした次のクロックのタイミングで転送する。
【００７８】また、デコードの結果、ＰＣＩデバイスの
コンフィギュレーションスペースへのアクセスであるこ
とが検出されると、スレーブプロトコル回路１０４は、
タイミングｃ３で選択信号としてＩＤセレクトＤＩＤＳ
ＥＬをＨレベルにする。このＩＤセレクトＤＩＤＳＥＬ
は、ＰＣＩバス仕様において、コンフィギュレーション
サイクル時にターゲットデバイスに対して出される選択
信号である。しかし、図１で示した通り、カードバス仕
様ではブリッジＬＳＩとカードバスＰＣカードとは１対
１で対応しているので、通常ブリッジＬＳＩはこのＩＤ
セレクト信号をＰＣカードに対して発生しない。そこ
で、ＰＣＩデバイス側に通常と同様にＩＤセレクト信号
を与える為に、インターフェース回路２８が代わりにＩ
Ｄセレクト信号を生成する。従って、ＰＣＩデバイスの
コンフィギュレーションレジスタがアクセスされるとき
に、スレーブプロトコル回路１０４によりこのＩＤセレ
クトＤＩＤＳＥＬが生成される。
【００７９】ＰＣＩデバイスでは、タイミングｃ４でサ
イクルフレームＤＦＲＡＭＥ＃がアサートされているこ
とを検出してバスサイクルが開始されたことを認識し、
コマンド・バイトイネーブルＤＣ／ＢＥのコマンドとデ
ータアドレスＤＡＤのアドレスとをデコードして、所定
のアドレスのデータを読み出すバスサイクルであること
を検出する。更に、タイミングｃ５で、ＰＣＩデバイス
はイニシエータレディＤＩＲＤＹ＃がアサート（Ｌレベ
ル）され、サイクルフレームＤＦＲＡＭＥ＃がデアサー
トされていることを検出して、次のデータフェーズが最
後であることを検出する。
【００８０】ＰＣＩデバイスは、タイミングｃ５でター
ゲットレディＤＴＲＤＹ＃をアサートすると共に指定さ
れたアドレスのデータをコマンド・バイトイネーブルＤ
Ｃ／ＢＥにより指定されたバイトのアドレス・データＤ
ＡＤに返送する。タイミングｃ６で、インターフェース
回路のデータラッチ回路１２４がそれらのデータを取り
込み、次のクロックのタイミングｃ７で、トライステー
ト回路１１４から、ターゲットレディＣＴＲＤＹ＃を初
めてアサートすると共にカードバスコネクタ側にデータ
をアドレス・データＣＡＤを経由して転送する。即ち、
タイミングｃ２からｃ７までは、カードバスコネクタ側
のバスは、待機状態（ターゲットレディＣＴＲＤＹ＃が
Ｈレベル）になっている。
【００８１】システム側のマスターデバイスは、ターゲ
ットレディＣＴＲＤＹ＃とイニシエータレディＣＩＲＤ
Ｙ＃の両方がアサートされている時にラッチしたデータ
を、正しいデータと認識する。そして、タイミングｃ８
で、システム側のマスターデバイスがイニシエータレデ
ィＣＩＲＤＹ＃をデアサートし、インターフェース回路
２８もターゲットレディＣＴＲＤＹ＃をデアサートす
る。そして、タイミングｃ９でバスサイクルが終了しバ
スはアイドル状態になる。
【００８２】上記の様に、インターフェース回路は、先
行してバスのコマンドとアドレスをデコードするので、
アドレスフェーズによるバス線の転送の遅延をなくすこ
とができる。また、データフェーズにおいては、デコー
ドの必要はなく、当然にバス線の転送の遅延はない。
【００８３】図１６は、複数データの読み出し転送を行
うバーストリード転送のタイミングチャート図である。
この実施の形態例でも、図１５と同様に、アドレスフェ
ーズでのバス信号の転送遅延が除かれている。それ以外
の動作は、図１４のバーストリード動作とほぼ同じであ
る。バーストリードは、バスサイクルの最初のアドレス
サイクルにおいてイニシエータが与えたアドレスから連
続して複数のデータを次々に返送する動作である。ＰＣ
Ｉバスまたはカードバス仕様では、サイクルフレームＦ
ＲＡＭＥ＃がデアサートされるとその次のデータフェー
ズが最終のフェーズになる。従って、バーストリードで
は、イニシエータ側は必要な複数のデータが転送される
までサイクルフレームをデアサートしない。
【００８４】シングルリード転送の場合と同様に、カー
ドバス側のイニシエータは、タイミングｃ１でサイクル
フレームＣＦＲＡＭＥ＃をアサートし、同時にアドレス
をアドレス・デコードＣＡＤに、コマンドをコマンド・
バイトイネーブルＣＣＢＥ＃にそれぞれ与える。そし
て、インターフェース回路２８は、タイミングｃ２での
バス信号のラッチ動作に先行して、それらの信号をスレ
ーブプロトコル回路１０４がデコードする。そして、タ
イミングｃ１から約１クロック遅延してから、タイミン
グｃ３でトライステート回路１２４からＰＣＩデバイス
側に転送する。その時、ＩＤセレクト信号ＤＩＤＳＥＬ
をスレーブプロトコル回路１０４が生成して、ＰＣＩデ
バイス側に送信する。ここまではシングルリード転送の
場合と同じである。
【００８５】１クロックサイクルの後のタイミングｃ５
に、ＰＣＩデバイスは、アドレスに対応するデータをア
ドレス・データＤＡＤに送出すると共に、ターゲットレ
ディＤＴＲＤＹ＃をアサート（Ｌレベル）する。そし
て、インターフェース回路２８は、タイミングｃ６でそ
のデータを受信してラッチし、次のクロックのタイミン
グｃ７でトライステート回路１１４から、データをアド
レス・データＣＡＤに出力すると共に、ターゲットレデ
ィＣＴＲＤＹ＃をＬレベルにしてアサートする。その結
果、カードバスコネクタ側のイニシエータは、ターゲッ
トレディＣＴＲＤＹ＃とイニシエータレディＣＩＲＤＹ
＃が共にアサート状態であることから、アドレス・デー
タＣＡＤ上のデータを有効なデータとしてラッチする。
【００８６】ここで重要なことは、インターフェース回
路のスレーブプロトコル回路１０４は、ＰＣＩデバイス
側に対するイニシエータレディＤＩＲＤＹ＃をタイミン
グｃ５でアサートせずに、タイミングｃ７でデータが確
実にカードバスコネクタ側に転送されてから後のタイミ
ングｃ８でアサートする点である。こうすることによ
り、ＰＣＩデバイス側は、イニシエータレディＤＩＲＤ
Ｙ＃とターゲットレディＤＴＲＤＹ＃の両方のアサート
状態を受信した後のタイミングｃ１０から、次のデータ
の転送を行うことになる。そして、タイミングｃ１０で
は既にカードバスコネクタ側のイニシエータは、新たな
バイトイネーブル信号ＣＣＢＥを送信しているので、Ｐ
ＣＩデバイス側は、正しいバイトイネーブル信号で指定
されたデータ線に次のデータを供給することができる。
【００８７】以上の様に、インターフェース回路は、バ
ースト転送（リード及びライト）において、ターゲット
側であるＰＣＩデバイスから送出されたデータをイニシ
エータ側に転送した以降に、そのデータフェーズが終了
であることを示すイニシエータレディＤＩＲＤＹ＃とタ
ーゲットレディＤＴＲＤＹ＃の両方のアサート状態を送
出する。その結果、ターゲット側は次のデータフェーズ
のデータを有効なデータバス線上に送出することができ
る。
【００８８】図１６に示される通り、バースト転送にお
いて、２番目以降のデータフェーズでは、コマンドをデ
コードする必要がないので、デコード動作を行うことな
く、イニシエータからのバイトイネーブル信号がＰＣＩ
デバイス側に転送される。また、２番目データフェーズ
においても、スレーブプロトコル回路１０４は、ＰＣＩ
デバイス側へのイニシエータレディＤＩＲＤＹ＃をイン
ターフェース回路がカードバスコネクタ側にデータを転
送するまでアサートしない。その為、ＰＣＩデバイス側
は、次のデータサイクルで新たに送られるバイトイネー
ブル信号ＣＣＢＥに従ってデータを返送することができ
る。
【００８９】上記の通り、バーストリード転送では、イ
ンターフェース回路２８は、ＰＣＩデバイス側から供給
されたデータを確実にカードバスコネクタ側のイニシエ
ータに転送した後に、ＰＣＩデバイスに対してそのデー
タフェーズが終了したことを通知する様にするために、
イニシエータレディＤＩＲＤＹ＃をタイミングｃ８でア
サートする。即ち、インターフェース回路は、ＰＣＩデ
バイス側のイニシエータレディＤＩＲＤＹ＃をカードバ
ス側のイニシエータレディＣＩＲＤＹ＃と異ならせる。
【００９０】図１７は、位相同期したクロックを使用し
た場合のバーストリード転送のタイミングチャート図で
ある。即ち、カードバスコネクタ側から与えられたクロ
ックＣＬＫをもとに、同位相のクロックＣＣＬＫ、ＤＣ
ＬＫを生成し、クロックＣＣＬＫでインターフェース回
路内のカードバスコネクタ側を制御し、クロックＤＣＬ
Ｋでカードバス側を制御する。この場合でも、図１６の
場合と同様にバーストリード転送が行われる。その動作
は、図１６の場合とほぼ同等である。
【００９１】図１８は、本実施の形態例のコンフィギュ
レーションサイクルでのバースト転送の他のタイミング
チャート図である。本実施の形態例では、インターフェ
ース回路内のコンフィギュレーションスペースとＰＣＩ
デバイス内のコンフィギュレーションスペースとから、
カードバス仕様のコンフィギュレーションスペースを構
成する。従って、両方のコンフィギュレーションスペー
スに渡るバースト転送を行うことは避けなければならな
い。
【００９２】そこで、インターフェース回路は、コマン
ドをデコードしてコンフィギュレーションスペースへの
アクセスであることを検出すると、その後のサイクルフ
レームＣＦＲＡＭＥ＃を監視し、２クロック後のタイミ
ングｃ２以降においてもサイクルフレームＣＦＲＡＭＥ
＃がアサート続ける場合は、ＰＣＩデバイス側へのサイ
クルフレームＤＦＲＡＭＥ＃のアサートを禁止する。そ
の結果、両方のコンフィギュレーションスペースにわた
るバースト転送の動作は避けることができる。その一方
で、インターフェース回路は、カードバスコネクタ側の
ホストに対して、ストップ信号ＳＴＯＰ＃をアサートす
ることで、バースト転送を拒否する。こうすることで、
誤ったコンフィギュレーションスペース内でのバースト
転送の動作を正当に避けることができる。
【００９３】図１３に示したインターフェース回路は、
概略的なブロック図で示したが、上記したタイミングチ
ャート図の如く動作する回路は、ＡＳＩＣデザインによ
り当業者は容易にデザインすることができる。
【００９４】
【発明の効果】以上説明した通り、本発明によれば、カ
ードバス対応したカードバスＰＣカードをＰＣＩバス対
応のデバイスとインターフェース回路とにより構成する
ことができるので、汎用品のＰＣＩデバイスを利用して
安価で多種類のカードバスＰＣカードを提供することが
できる。
【００９５】本発明によれば、インターフェース回路
は、カードバスに特有のコンフィギュレーションスペー
スを内蔵してＰＣＩバス対応のデバイス内のコンフィギ
ュレーションスペースと共にカードバス対応のコンフィ
ギュレーションスペースを構成するので、簡単な構成で
カードバスに対応することができる。
【００９６】更に、本発明によれば、インターフェース
回路は、バス線上のデータをラッチしてから少なくとも
１クロックだけ遅延させて転送しているので、供給され
たアドレスに対して内蔵のコンフィギュレーションスペ
ースへのアクセスか否かの判定を正確に行うことがで
き、内蔵レジスタへのアクセスの場合に確実に転送を停
止することができる。
【００９７】更に、本発明によれば、インターフェース
回路は、イニシエータ側がアドレスフェーズを開始して
から次のクロックタイミングでラッチする前に、先行し
てアドレスとコマンドをデコードすることにより、ラッ
チした時に転送可能状態となる。従って、アドレスフェ
ーズにおける転送の遅延をなくすことができる。
【図面の簡単な説明】
【図１】ＰＣＩバスの構成例を示す図である。
【図２】カードバス用デバイスを搭載したカードバス用
ＰＣカードの概略構成を示す図である。
【図３】カードバス仕様におけるコンフィギュレーショ
ンレジスタマップの構成を示す図である。
【図４】本実施の形態例のカードバスＰＣカードの構成
を示す図である。
【図５】他の実施の形態例のカードバス用ＰＣＩカード
の構成を示す図である。
【図６】他の実施の形態例のカードバス用ＰＣＩカード
の構成を示す図である。
【図７】他の実施の形態例のカードバス用ＰＣＩカード
の構成を示す図である。
【図８】ＤＣ−ＤＣコンバータの具体的構成を示す図で
ある。
【図９】インターフェース回路の具体的構成を示す図で
ある。
【図１０】インターフェース回路の状態の遷移を示す図
である。
【図１１】単一データ・フェーズのデータ転送の場合の
タイミングチャート図である。
【図１２】カードバス仕様に特異なコンフィギュレーシ
ョンレジスタをアクセスされた時のタイミングチャート
である。
【図１３】他の実施の形態例形態のインターフェース回
路を示す図である。
【図１４】バーストリード転送のタイミングチャート図
である。
【図１５】シングルリード転送のタイミングチャート図
である。
【図１６】バーストリード転送のタイミングチャート図
である。
【図１７】バーストリード転送の他のタイミングチャー
ト図である。
【図１８】コンフィギュレーションサイクルでのバース
ト転送のタイミングチャート図である。
【符号の説明】
１８ ＰＣＩバス ２６ カードバスＰＣカード ２７ カードバスコネクタ ２８ インターフェース回路 ２９ ＰＣＩデバイス

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】カードバスコネクタを有するカードバス対
    応のＰＣカードにおいて、 所定の機能を有し、ＰＣＩバスに対応する第一のコンフ
    ィギュレーションスペースを有するＰＣＩバス対応デバ
    イスと、 前記ＰＣＩバス対応デバイスと前記カードバスコネクタ
    との間に設けられ、前記カードバスに対応する第二のコ
    ンフィギュレーションスペースを有するインターフェー
    ス回路とを有し、 前記第一及び第二のコンフィギュレーションスペースに
    よりカードバスに対応するコンフィギュレーションスペ
    ースを構成することを特徴とするカードバス用ＰＣカー
    ド。
  2. 【請求項２】請求項１において、 前記インターフェース回路は、前記カードバスコネクタ
    に接続されるカードバスの状態を監視し、前記第二のコ
    ンフィギュレーションスペースがアクセスされた時は前
    記カードバスの信号の前記ＰＣＩバス対応デバイス側へ
    の転送を止めて前記第二のコンフィギュレーションスペ
    ースのデータを返送し、前記第二のコンフィギュレーシ
    ョンスペース以外がアクセスされた時は前記カードバス
    の信号を前記ＰＣＩバス対応デバイス側に転送すること
    を特徴とするカードバス用ＰＣカード。
  3. 【請求項３】請求項１または２において、 前記インターフェース回路は、前記カードバスコネクタ
    側から供給されるクロック信号を所定時間遅延させて遅
    延クロック信号を生成し、該遅延クロック信号を前記Ｐ
    ＣＩデバイスに供給する遅延クロック生成回路を有する
    ことを特徴とするカードバス用ＰＣカード。
  4. 【請求項４】請求項２において、 前記インターフェース回路は、前記第二のコンフィギュ
    レーションスペースがアクセスされた時は前記カードバ
    スコネクタに接続されるカードバス側を待機状態にし、
    前記ＰＣＩバス対応デバイスに接続されるバス側のサイ
    クルを終了し、前記第二のコンフィギュレーションスペ
    ースのデータを返送することを特徴とするカードバス用
    ＰＣカード。
  5. 【請求項５】請求項１において、 更に、前記カードバスコネクタに供給された第一の電源
    を第二の電源に昇圧し、該第二の電源を前記ＰＣＩバス
    対応デバイスに供給する昇圧回路を有することを特徴と
    するカードバス用ＰＣカード。
  6. 【請求項６】請求項１において、 更に、前記第二のコンフィギュレーションスペースに記
    憶させるデータを格納した外部ＲＯＭを有し、前記イン
    ターフェース回路は、前記カードバスコネクタがカード
    バスに接続された時に前記外部ＲＯＭのデータを前記第
    二のコンフィギュレーションスペースに格納することを
    特徴とするカードバス用ＰＣカード。
  7. 【請求項７】所定の機能を有しＰＣＩバスに対応する第
    一のコンフィギュレーションスペースを有するＰＣＩバ
    ス対応デバイスとカードバスコネクタとの間に挿入され
    るインターフェース回路において、 前記カードバスに対応するコンフィギュレーションスペ
    ースであって、前記第一のコンフィギュレーションスペ
    ースと共にカードバスに対応するコンフィギュレーショ
    ンスペースを構成する、第二のコンフィギュレーション
    スペースを有することを特徴とするインターフェース回
    路。
  8. 【請求項８】カードバスコネクタを有するカードバス対
    応のＰＣカードにおいて、 所定の機能を有し、ＰＣＩバスに対応する第一のコンフ
    ィギュレーションスペースを有するＰＣＩバス対応デバ
    イスと、 前記ＰＣＩバス対応デバイスと前記カードバスコネクタ
    との間に設けられ、前記カードバスに対応する第二のコ
    ンフィギュレーションスペースを有するインターフェー
    ス回路とを有し、 前記第一及び第二のコンフィギュレーションスペースに
    より前記カードバスに対応するコンフィギュレーション
    スペースを構成し、 更に、前記インターフェース回路は、前記カードバスコ
    ネクタに接続されるカードバスの状態を監視し、第一の
    クロックタイミングで受信した前記カードバスの信号に
    基づいて前記第二のコンフィギュレーションスペース以
    外がアクセスされたことを検出した時は、前記第一のク
    ロックタイミングより少なくとも１クロック遅延した第
    二のクロッックタイミングで、前記カードバスの信号を
    前記ＰＣＩバス対応デバイス側に転送し、前記第二のコ
    ンフィギュレーションスペースがアクセスされたことを
    検出した時は、前記カードバスの信号の前記ＰＣＩバス
    対応デバイス側への転送を行わないで前記第二のコンフ
    ィギュレーションスペースのデータを前記カードバス側
    に出力するコントロール回路を有することを特徴とする
    カードバス用ＰＣカード。
  9. 【請求項９】カードバスコネクタを有するカードバス対
    応のＰＣカードにおいて、 所定の機能を有し、ＰＣＩバスに対応する第一のコンフ
    ィギュレーションスペースを有するＰＣＩバス対応デバ
    イスと、 前記ＰＣＩバス対応デバイスと前記カードバスコネクタ
    との間に設けられ、前記カードバスに対応する第二のコ
    ンフィギュレーションスペースを有するインターフェー
    ス回路とを有し、 前記第一及び第二のコンフィギュレーションスペースに
    より前記カードバスに対応するコンフィギュレーション
    スペースを構成し、 更に、前記インターフェース回路は、前記カードバスコ
    ネクタに接続されるカードバスの状態を監視し、第一の
    クロックタイミングで送出された前記カードバスの信号
    に基づいて前記第二のコンフィギュレーションスペース
    以外がアクセスされたことを検出した時は、前記第一の
    クロックタイミングより少なくとも１クロック遅延した
    第二のクロッックタイミングで、前記カードバスの信号
    を前記ＰＣＩバス対応デバイス側に転送し、前記第二の
    コンフィギュレーションスペースがアクセスされたこと
    を検出した時は、前記カードバスの信号の前記ＰＣＩバ
    ス対応デバイス側への転送を行わないで前記第二のコン
    フィギュレーションスペースのデータを前記カードバス
    側に出力するコントロール回路を有することを特徴とす
    るカードバス用ＰＣカード。
  10. 【請求項１０】請求項８または９において、 前記コントロール回路は、バーストリードサイクルにお
    いて、前記ＰＣＩバス対応デバイスが返送するデータを
    前記カードバス側に転送した以降に、当該データサイク
    ルが終了したことを示す制御信号を前記ＰＣＩバス対応
    デバイス側に送信することを特徴とするカードバス用Ｐ
    Ｃカード。
  11. 【請求項１１】請求項８または９において、 前記コントロール回路は、前記コンフィギュレーション
    スペースへのバースト転送を検出した時、前記ＰＣＩバ
    ス対応デバイスにバースト制御信号のアサートを禁止す
    ることを特徴とするカードバス用ＰＣカード。
  12. 【請求項１２】請求項８または９において、 前記コントロール回路は、前記カードバスコネクタに供
    給されるアドレスをデコードして前記ＰＣＩバス対応デ
    バイスへのコンフィギュレーションサイクルであること
    を検出した場合は、前記ＰＣＩバス対応デバイスに選択
    信号を供給することを特徴とするカードバス用ＰＣカー
    ド。
  13. 【請求項１３】所定の機能を有しＰＣＩバスに対応する
    第一のコンフィギュレーションスペースを有するＰＣＩ
    バス対応デバイスとカードバスコネクタとの間に挿入さ
    れるインターフェース回路において、 前記カードバスに対応する第二のコンフィギュレーショ
    ンスペースを有し、前記第一及び第二のコンフィギュレ
    ーションスペースによりカードバスに対応するコンフィ
    ギュレーションスペースを構成し、 更に、前記インターフェース回路は、前記カードバスコ
    ネクタに接続されるカードバスの状態を監視し、第一の
    クロックタイミングで受信した前記カードバスの信号に
    基づいて前記第二のコンフィギュレーションスペース以
    外がアクセスされたことを検出した時は、前記第一のク
    ロックタイミングより少なくとも１クロック遅延した第
    二のクロッックタイミングで、前記カードバスの信号を
    前記ＰＣＩバス対応デバイス側に転送し、前記第二のコ
    ンフィギュレーションスペースがアクセスされたことを
    検出した時は、前記カードバスの信号の前記ＰＣＩバス
    対応デバイス側への転送を行わないで前記第二のコンフ
    ィギュレーションスペースのデータを前記カードバス側
    に出力するコントロール回路を有することを特徴とする
    インターフェース回路。
  14. 【請求項１４】所定の機能を有しＰＣＩバスに対応する
    第一のコンフィギュレーションスペースを有するＰＣＩ
    バス対応デバイスとカードバスコネクタとの間に挿入さ
    れるインターフェース回路において、 前記カードバスに対応する第二のコンフィギュレーショ
    ンスペースを有し、前記第一及び第二のコンフィギュレ
    ーションスペースによりカードバスに対応するコンフィ
    ギュレーションスペースを構成し、 更に、前記インターフェース回路は、前記カードバスコ
    ネクタに接続されるカードバスの状態を監視し、第一の
    クロックタイミングで送出された前記カードバスの信号
    に基づいて前記第二のコンフィギュレーションスペース
    以外がアクセスされたことを検出した時は、前記第一の
    クロックタイミングより少なくとも１クロック遅延した
    第二のクロッックタイミングで、前記カードバスの信号
    を前記ＰＣＩバス対応デバイス側に転送し、前記第二の
    コンフィギュレーションスペースがアクセスされたこと
    を検出した時は、前記カードバスの信号の前記ＰＣＩバ
    ス対応デバイス側への転送を行わないで前記第二のコン
    フィギュレーションスペースのデータを前記カードバス
    側に出力するコントロール回路を有することを特徴とす
    るインターフェース回路。
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