JPH11120762A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュメモリセルを分割制御することに
より、不要なデータ転送をなくし、メモリアクセス速度
の向上が図れる半導体記憶装置を実現する。 【解決手段】 メモリセルアレイ１の両側にセンスアン
プ２ａ，２ｂとキャッシュセル３ａ，３ｂを交互に配置
し、センスアンプをビット線対ごとに配置し、キャッシ
ュメモリセルをキャッシュデータ線ごとに配置し、各キ
ャッシュデータ線対を転送ゲートを介してビット線対に
接続し、転送制御回路４ａ，４ｂは、選択制御信号４９
ａ，４９ｂおよび制御信号４７，４８に応じてデータ転
送をそれぞれ独立に制御し、データ転送を行う側のキャ
ッシュメモリセルのみを活性化状態に設定するので、所
定の選択メモリセルから所定のキャッシュメモリセルへ
のデータ転送を選択的に実行することができ、必要なデ
ータ転送のみを行い、不要なデータ転送によるＤＲＡＭ
のアクセス速度の低下を回避することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特にキャッシュメモリを有し、上記半導体記憶装置と上
記キャッシュメモリとのデータの転送を選択的に行える
半導体記憶装置に関するものである。

【０００２】

【従来の技術】従来の半導体記憶装置は、例えば、図３
に示す構成を有している。図示のように、本例の半導体
記憶装置は、メモリセルアレイ１、センスアンプアレイ
２、キャッシュメモリアレイ３および転送制御回路４に
より構成されている。

【０００３】メモリセルアレイ１は、交差配置された複
数のワード線およびビット線対との交差点に接続されて
いる複数のメモリセルが行列状に配置されて構成されて
いる。なお、図３においては、説明を便利にするため
に、二本のワード線２０，２１および二対のビット線対
１０ａ，１０ｂ，１１ａ，１１ｂ、さらに、これらのワ
ード線とビット線対との交差点に接続されている４つの
メモリセル１２ａ，１２ｂ，１４ａ，１４ｂを例に示し
ている。なお、図示のように、各メモリセルは、一般的
なＤＲＡＭのメモリセルである。即ち、１トランジスタ
と１キャパシタにより構成されている。

【０００４】センスアンプアレイ２は、各ビット線対毎
に配置されている複数のセンスアンプにより構成されて
いる。本例では、ビット線対１０ａ，１０ｂに接続され
ているセンスアンプ２２およびビット線対１１ａ，１１
ｂに接続されているセンスアンプ２４のみを示してい
る。

【０００５】キャッシュメモリアレイ３は、各キャッシ
ュデータ線対に接続されている複数のキャッシュメモリ
セルにより構成されている。図３では、キャッシュデー
タ線対３０ａ，３０ｂに接続されているキャッシュメモ
リセル３２およびキャッシュデータ線対３１ａ，３１ｂ
に接続されているキャッシュメモリセル３４のみを示し
ている。キャッシュメモリセル３２，３４は、ともにキ
ャッシュ駆動信号線４０ａ，４０ｂに接続されている。

【０００６】なお、キャッシュデータ線対３０ａ，３０
ｂは、それぞれ転送ゲート５１ａ，５１ｂを介してビッ
ト線対１０ａ，１０ｂに接続され、キャッシュデータ線
対３１ａ，３１ｂは、それぞれ転送ゲート５２ａ，５２
ｂを介してビット線対１１ａ，１１ｂに接続されてい
る。転送ゲート５１ａ，５１ｂ，５２ａ，５２ｂは、そ
れぞれのビット線およびキャッシュデータ線間に接続さ
れているｎＭＯＳトランジスタにより構成されている。
これらのトランジスタのゲートは、転送制御信号線５０
に接続されている。

【０００７】転送制御回路４は、ｎＭＯＳトランジスタ
４１、ｐＭＯＳトランジスタ４２、インバータ４３，４
４，４５および４６により構成されている。図示のよう
に、転送制御回路４は外部からの制御信号４７，４８に
応じて転送制御信号線５０およびキャッシュ駆動信号線
４０ａ，４０ｂに所定レベルの信号を印加する。例え
ば、外部からハイレベルの制御信号４８を受けていると
き、転送制御回路４は、転送制御信号線５０にハイレベ
ルの転送制御信号を印加する。これに応じて、転送ゲー
ト５１ａ，５１ｂ，５２ａ，５２ｂはオン状態に保持さ
れ、各ビット線対１０ａ，１０ｂおよび１１ａ，１１ｂ
の読み出しデータがキャッシュデータ線対３０ａ，３０
ｂおよび３１ａ，３１ｂにそれぞれ転送される。

【０００８】さらに、転送制御回路４は、外部からの制
御信号４７に応じて、キャッシュ駆動信号線４０ａ，４
０ｂのレベルを制御する。例えば、外部からハイレベル
の制御信号４７を受けているとき、制御回路４において
ｎＭＯＳトランジスタ４１およびｐＭＯＳトランジスタ
４２がともにオン状態に保持され、このため、キャッシ
ュ駆動信号線４０ａは接地電位ＧＮＤ、キャッシュ駆動
信号線４０ｂは電源電圧Ｖ_DDレベルにそれぞれ保持され
る。これに応じてキャッシュメモリセル３２，３４が動
作状態（活性化状態）に保持され、キャッシュ信号線対
３０ａ，３０ｂおよび３１ａ，３１ｂのデータがキャッ
シュメモリセル３２および３４により保持される。

【０００９】外部からローレベルの制御信号４７を受け
ているとき、転送制御回路４においてｎＭＯＳトランジ
スタ４１およびｐＭＯＳトランジスタ４２がともにオフ
状態に保持され、このため、キャッシュ駆動信号線４０
ａ，４０ｂがともにフローティング状態に保持される。
このとき、キャッシュメモリセル３２および３４が非活
性化状態に保持される。

【００１０】図４は、本例の半導体記憶装置の動作を示
す波形図である。なお、同図は読み出し時にビット線対
１０ａ，１０ｂに読み出されたデータが転送ゲートを介
して、キャッシュデータ線に転送し、キャッシュメモリ
セル３２により保持される場合の各信号線のレベル変化
を示している。図示のように、まず、ワード線２０がロ
ーレベルからハイレベル“Ｈ”に切り替わり、これに応
じて、ビット線対１０ａ，１０ｂの内、メモリセル１２
ａに接続されているビット線１０ａのレベルが設定され
る。このため、ビット線１０ａ，１０ｂ間にわずかな電
位差が生じる。ビット線対１０ａ，１０ｂに接続されて
いるセンスアンプ２２により、この電位差が検出され、
増幅されるので、ビット線対１０ａ，１０ｂのレベルが
それぞれ確定される。

【００１１】ビット線対１０ａ，１０ｂのレベルが確定
した後、図示のように制御信号４７がハイレベルからロ
ーレベルに切り替わり、これに伴い制御信号４８がロー
レベルからハイレベルに切り替わる。これらの信号の変
化に応じて転送ゲート５１ａ，５１ｂがオン状態に切り
替わり、ビット線対１０ａ，１０ｂのレベルに応じてキ
ャッシュデータ線対３０ａ，３０ｂのレベルが設定され
る。キャッシュデータ線対３０ａ，３０ｂの信号レベル
が確定した後、制御信号４７がローレベルからハイレベ
ルに切り替わり、制御信号４８がハイレベルからローレ
ベルに切り替わる。これに応じて転送ゲート５１ａ，５
１ｂがオフ状態に保持され、キャッシュデータ線対３０
ａ，３０ｂはビット線対１０ａ，１０ｂから切り離され
る。また、このとき転送制御回路４によりキャッシュ駆
動信号線４０ａが接地電位ＧＮＤ、キャッシュ駆動信号
線４０ｂが電源電圧Ｖ_DDレベルにそれぞれ設定されるの
で、キャッシュメモリセル３２が動作状態にあり、キャ
ッシュデータ線対３０ａ，３０ｂのレベルが保持され
る。

【００１２】このように、ビット線対の信号をキャッシ
ュデータ線対に転送し、キャッシュメモリセルにより読
み出しデータを一時保持する。キャッシュメモリを設け
ることにより、メモリアクセスの高速化が図れる。

【００１３】

【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置では、メモリセルアレイ１の片側に
センスアンプアレイ２を配置するレイアウトとなってい
た。近年のプロセスの微細化により、ビット線対を配置
するピッチと同一のピッチではセンスアンプのレイアウ
トが物理的に不可能になってきている。

【００１４】これを解決する一例として、図５に示すよ
うな、メモリセルアレイ１の両側にセンスアンプを配置
する方式が考案されている。図５に示すように、メモリ
セルアレイ１の両側に、それぞれセンスアンプとキャッ
シュメモリセルが配置される。例えば、図示のように、
メモリセルアレイ１の左側にセンスアンプ２ａとキャッ
シュメモリセル３ａが配置され、逆に、メモリセルアレ
イ１の右側にセンスアンプ２ｂとキャッシュメモリセル
３ｂが配置されている。

【００１５】ビット線対１０ａ，１０ｂとキャッシュデ
ータ線対３０ａ，３０ｂ間の転送ゲート５１ａ，５１ｂ
は、転送制御信号線５０ａにより制御され、ビット線対
１１ａ，１１ｂとキャッシュデータ線対３１ａ，３１ｂ
間の転送ゲート５２ａ，５２ｂは、転送制御信号線５０
ｂにより制御される。なお、転送制御信号線５０ａ，５
０ｂは、それぞれ転送制御回路４ａ，４ｂにより制御さ
れる。転送制御回路４ａ，４ｂは、共通の外部入力信号
４７，４８に応じて転送制御信号線５０ａ，５０ｂのレ
ベルを制御する。

【００１６】図６は、本例の半導体記憶装置の読み出し
動作時の波形を示している。図示のように、この方式を
採った場合に、ワード線２０を活性化することにより読
み出されたデータはセンスアンプ２ａ，２ｂで増幅され
る。さらに、転送制御回路４ａ、４ｂにより、転送制御
信号線５０ａ，５０ｂを活性化することにより、センス
アンプ２ａ、２ｂで増幅されたデータが、キャッシュメ
モリセル３ａ，３ｂに転送される。

【００１７】しかし、図５に示す半導体記憶装置では、
次のような不利益がある。例えば、仮にキャッシュメモ
リセル３のみのデータの書き換えを行う必要がある場合
に、従来方式では、キャッシュメモリセル３ａ，３ｂ双
方でキャッシュメモリのデータ転送が実行される。従っ
て、本来データ転送する必要のないキャッシュメモリセ
ル３ｂのみ再度転送動作を行い、元のデータに書き換え
る必要がある。ここで問題となるのは、キャッシュメモ
リのデータ転送中に基本的にＤＲＡＭへのアクセスが禁
止しているため、キャッシュメモリのデータの再転送に
よるＤＲＡＭへのアクセスが不能になる。

【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、キャッシュメモリセルを分割制
御することにより、必要なデータに限定して転送するの
で、不要なデータ転送によるＤＲＡＭアクセスへの制限
をなくし、メモリアクセス速度の向上が図れる半導体記
憶装置を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、交差配置された複数の
ワード線と複数のビット線との各交差箇所に接続された
メモリセルが行列状に配置されたメモリセルアレイと、
上記メモリセルアレイの両側に配置され、上記メモリセ
ルアレイ内のメモリセルの記憶データを一時保持する少
なくとも二つのデータ保持手段と、上記少なくとも二つ
のデータ保持手段をそれぞれ独立に制御し、上記メモリ
セルアレイ内のメモリセルの記憶データを上記少なくと
も二つのデータ保持手段の何れかに保持させる制御手段
とを有する。

【００２０】また、本発明の半導体記憶装置は、交差配
置された複数のワード線と複数のビット線との各交差箇
所に接続されたメモリセルが行列状に配置されたメモリ
セルアレイと、上記各ビット線毎に配置されている複数
のキャッシュデータ線と、上記各キャッシュデータ線毎
に設けられている複数のキャッシュメモリセルと、上記
各ビット線と上記各キャッシュデータ線間に接続されて
いる複数の転送ゲートと、上記各転送ゲートをそれぞれ
独立に制御し、各転送ゲートのオン／オフ状態を制御す
る転送制御回路とを有する。

【００２１】また、本発明では、好適には上記複数の転
送制御ゲートおよびキャッシュメモリセルが交互に上記
メモリセルアレイの両側に配置され、データ読み出し時
に、上記転送制御回路は選択ビット線のレベルが確定し
た後、上記転送ゲートをオン状態に設定し、上記キャッ
シュメモリセルを非活性化状態に保持し、上記キャッシ
ュデータ線の信号レベルが確定した後、上記転送ゲート
をオフ状態に設定し、上記キャッシュメモリセルを活性
化状態に保持し、上記キャッシュデータ線の信号レベル
を保持させる。

【００２２】さらに、本発明では、好適には上記転送制
御回路は、奇数番目のビット線およびキャッシュデータ
線間の転送ゲートのオン／オフ状態を制御する第１の制
御回路と、偶数番目のビット線およびキャッシュデータ
線間の転送ゲートのオン／オフ状態を制御する第２の制
御回路とを有し、上記転送制御回路は、外部からの選択
制御信号に応じて上記第１および第２の制御回路を任意
に動作状態に設定する。

【００２３】本発明によれば、転送制御回路により各転
送ゲートがそれぞれ独立にオン／オフ状態が制御され、
例えば、奇数番目のビット線とキャッシュデータ線間の
転送ゲートのみがオン状態に設定され、それ以外の転送
ゲートをオフ状態に保持することにより、データの転送
が必要なビット線とキャッシュデータ線の間にのみに行
われ、他のビット線およびキャッシュデータ線間にデー
タ転送が行われず、所定のキャッシュメモリセルのみを
書き換えることができる。

【００２４】この結果、キャッシュメモリセルのデータ
転送がそれぞれ独立に制御でき、必要なデータ転送に限
定して実行できるので、不要なデータ転送によるＤＲＡ
Ｍへのアクセス速度の低下を回避できる。また、本発明
を複数個の単位メモリ回路を並列動作するシステムにお
いて、さらにメモリアクセス速度を向上させる有効な方
法となる。

【００２５】

【発明の実施の形態】図１は本発明に係る半導体記憶装
置の一実施形態を示す回路図である。図示のように、本
実施形態の半導体記憶装置は、メモリセルアレイ１、セ
ンスアンプ２ａ，２ｂ、キャッシュメモリセル３ａ，３
ｂおよび転送制御回路４ａ，４ｂにより構成されてい
る。

【００２６】なお、実際の半導体記憶装置では、メモリ
セルアレイは、交差配置された複数のワード線およびビ
ット線対との交差点に接続されている複数のメモリセル
が行列状に配置されて構成されている。なお、図１にお
いては、説明を便利にするために、二本のワード線２
０，２１および二対のビット線対１０ａ，１０ｂ，１１
ａ，１１ｂ、さらに、これらのワード線とビット線対と
の交差点に接続されている４つのメモリセル１２ａ，１
２ｂ，１４ａ，１４ｂを例に示している。メモリセルア
レイ１を構成する各メモリセルは、例えば、１トランジ
スタと１キャパシタからなる一般的なＤＲＡＭのメモリ
セルである。

【００２７】センスアンプ２ａは、ビット線対１０ａ，
１０ｂに接続されている。読み出し時に、選択メモリセ
ルの記憶データに応じてビット線１０ａ，１０ｂ間に電
位差が生じる。センスアンプ２ａは、この微小な電位差
を増幅し、ビット線１０ａ，１０ｂの電位を確定させ
る。同様に、センスアンプ２ｂは、ビット線対１１ａ，
１１ｂに接続されている。読み出し時に、選択メモリセ
ルの記憶データに応じてビット線１１ａ，１１ｂ間に電
位差が生じる。センスアンプ２ｂは、この微小な電位差
を増幅し、ビット線１１ａ，１１ｂの電位を確定させ
る。

【００２８】キャッシュメモリセル３ａは、図示のよう
に、ｐＭＯＳトランジスタ３０１，３０３とｎＭＯＳト
ランジスタ３０２，３０４により構成されている。な
お、本例のキャッシュメモリセルは、ＳＲＡＭのメモリ
セルとほぼ同じ構成を有するものであるが、本発明はこ
れに限定されるものではなく、キャッシュデータ線対の
信号レベルを一時保持可能な他の記憶素子でもよい。図
示のように、キャッシュメモリセルをなすトランジスタ
は、フリップフロップを構成する。キャッシュ駆動信号
線５３ａにローレベル、例えば接地電位ＧＮＤ、キャッ
シュ駆動信号線５４ａにハイレベル、例えば電源電圧Ｖ
_DDレベルの信号がそれぞれ印加されている場合に、キャ
ッシュ３ａが活性状態に設定され、キャッシュデータ線
対３０ａ，３０ｂの信号レベルを確定し、保持させるこ
とができる。キャッシュデータ線対３１ａ，３１ｂに接
続されているキャッシュメモリセル３ｂもキャッシュメ
モリセル３ａと同じ構成を有する。

【００２９】キャッシュメモリセル３ａが接続されてい
るキャッシュ駆動信号線５３ａ，５４ａは、転送制御回
路４ａにより制御され、同様に、キャッシュメモリセル
３ｂが接続されているキャッシュ駆動信号線５３ｂ，５
４ｂは、転送制御回路４ｂにより制御されている。

【００３０】キャッシュデータ線３０ａとビット線１０
ａ間に転送ゲート５１ａが接続され、キャッシュデータ
線３０ｂとビット線１０ｂ間に転送ゲート５１ｂが接続
されている。同様に、キャッシュデータ線３１ａとビッ
ト線１１ａ間に転送ゲート５２ａが接続され、キャッシ
ュデータ線３１ｂとビット線１１ｂ間に転送ゲート５２
ｂが接続されている。

【００３１】図示のように、転送ゲート５１ａ，５１
ｂ，５２ａ，５２ｂは、それぞれのビット線およびキャ
ッシュデータ線間に接続されているｎＭＯＳトランジス
タにより構成されている。なお、転送ゲート５１ａ，５
１ｂを構成するトランジスタのゲートは、転送制御信号
線５０ａに接続され、転送ゲート５２ａ，５２ｂを構成
するトランジスタのゲートは、転送制御信号線５０ｂに
接続されている。転送制御信号線５０ａ，５０ｂは、そ
れぞれ転送制御回路４ａ，４ｂにより制御される。

【００３２】転送制御回路４ａは、ｎＭＯＳトランジス
タ４１ａ、ｐＭＯＳトランジスタ４２ａ、ＮＯＲゲート
４３ｃ、ＮＡＮＤゲート４５ｃおよびインバータ４０
ｃ，４４ｃ，４６ｃにより構成されている。図示のよう
に、転送制御回路４ａは外部からの制御信号４７，４８
および選択制御信号４９ａに応じて転送制御信号線５０
ａおよびキャッシュ駆動信号線５３ａ，５４ａに所定レ
ベルの信号を印加する。

【００３３】同様に、転送制御回路４ｂは、ｎＭＯＳト
ランジスタ４１ｂ、ｐＭＯＳトランジスタ４２ｂ、ＮＯ
Ｒゲート４３ｄ、ＮＡＮＤゲート４５ｄおよびインバー
タ４０ｄ，４４ｄ，４６ｄにより構成されている。転送
制御回路４ｂは外部からの制御信号４７，４８および選
択制御信号４９ｂに応じて転送制御信号線５０ｂおよび
キャッシュ駆動信号線５３ｂ，５４ｂに所定レベルの信
号を印加する。

【００３４】選択制御信号４９ａ，４９ｂは、それぞれ
任意のレベルに設定される。このように設定された選択
制御信号４９ａ，４９ｂにより、メモリセルアレイ１の
両側の任意の転送ゲートがオン状態に設定され、それに
応じたキャッシュメモリセルが非活性状態に設定され
る。

【００３５】転送制御回路４ａにおいて、ＮＯＲゲート
４３ｃの一方の入力端子がインバータ４０ｃの出力端子
に接続され、他方の入力端子が選択制御信号４９ａの入
力端子に接続されている。ＮＯＲゲート４３ｃの出力端
子がｐＭＯＳトランジスタ４２ａのゲートに接続され、
さらにインバータ４４ｃの入力端子に接続されている。
インバータ４４ｃの出力端子がｎＭＯＳトランジスタ４
１ａのゲートに接続されている。ｐＭＯＳトランジスタ
４２ａは、キャッシュ駆動信号線５４ａと電源電圧Ｖ_DD
の供給線間に接続され、ｎＭＯＳトランジスタ４１ａ
は、キャッシュ駆動信号線５３ａと接地電位ＧＮＤ間に
接続されている。

【００３６】ＮＡＮＤゲート４５ｃの一方の入力端子が
制御信号４８の入力端子に接続され、他方の入力端子が
選択制御信号４９ａの入力端子に接続されている。ＮＡ
ＮＤゲート４５ｃの出力端子がインバータ４６ｃの入力
端子に接続され、インバータ４６ｃの出力端子が転送制
御信号線５０ａに接続されている。

【００３７】このように構成されている転送制御回路４
ａにおいて、選択制御信号４９ａがローレベルに保持さ
れているとき、ＮＯＲゲート４３ｃの出力端子はローレ
ベル、４５ｃの出力端子がハイレベルに保持されるの
で、トランジスタ４２ａ，４３ａがオン状態に設定され
る。これに応じてキャッシュ駆動信号線５３ａは接地電
位ＧＮＤ、５３ｂは電源電圧Ｖ_DDレベルに保持される。
さらに、転送制御信号線５０ａがローレベルに保持され
るので、転送ゲート５１ａ，５１ｂはともにオフ状態に
保持される。即ち、選択制御信号４９ａがローレベルに
設定されているとき、転送制御回路４ａにより、転送ゲ
ート５１ａ，５１ｂがオフ状態に保持され、キャッシュ
メモリセル３ａが活性化状態に保持される。

【００３８】一方、選択制御信号４９ａがハイレベルに
保持されているとき、転送制御回路４ａは、制御信号４
７，４８のレベルに応じて転送ゲート５１ａ，５１ｂお
よびキャッシュメモリセル３ａの状態を制御する。例え
ば、制御信号４７がローレベルのとき、ＮＯＲゲート４
３ｃの出力端子がハイレベルに保持される。この場合、
トランジスタ４１ａ，４２ａがともにオフ状態に設定さ
れ、キャッシュ駆動信号線５３ａ，５４ａがともにフロ
ーティング状態に保持され、キャッシュメモリセル３ａ
が非活性化状態に設定される。逆に制御信号４７がハイ
レベルに保持されているとき、ＮＯＲゲート４３ｃの出
力端子がローレベルに保持され、トランジスタ４１ａ，
４２ａがともにオン状態に設定され、キャッシュ駆動信
号線５３ａは接地電位ＧＮＤ、キャッシュ駆動信号線５
４ａは電源電圧Ｖ_DDレベルにそれぞれ設定される。即
ち、この場合キャッシュメモリセル３ａが動作状態に設
定される。

【００３９】制御信号４８がハイレベルに保持されてい
るとき、ＮＡＮＤゲート４５ｃの出力端子がローレベル
に保持され、インバータ４６ｃの出力端子がハイレベル
に保持される。即ち、転送制御信号線５０ａがハイレベ
ルに保持される。これに応じて転送ゲート５１ａ，５１
ｂがともにオン状態に保持され、ビット線対１０ａ，１
０ｂの信号がキャッシュデータ線対３０ａ，３０ｂに転
送される。

【００４０】一方、制御信号４８がローレベルに保持さ
れているとき、ＮＡＮＤゲート４５ｃの出力端子がハイ
レベルに保持され、インバータ４６ｃの出力端子がロー
レベルに保持される。即ち、転送制御信号線５０ａがロ
ーレベルに保持される。これに応じて転送ゲート５１
ａ，５１ｂがともにオフ状態に保持され、ビット線対１
０ａ，１０ｂとキャッシュデータ線対３０ａ，３０ｂ間
の信号の転送が行われない。

【００４１】転送制御回路４ｂは、転送制御回路４ａと
ほぼ同じ構成を有しており、選択制御信号４９ｂおよび
制御信号４７，４８に応じて、キャッシュメモリセル３
ｂの動作状態および転送制御信号線５０ｂのレベルが制
御される。選択制御信号４９ｂがローレベルに保持され
ているとき、キャッシュメモリセル３ｂが活性化状態に
保持され、また、転送制御信号線５０ｂがローレベルに
保持されるので、転送ゲート５２ａ，５２ｂがオフ状態
に設定される。

【００４２】選択制御信号４９ｂがハイレベルに保持さ
れているとき、制御信号４７，４８に応じて転送制御回
路４ｂは、キャッシュメモリセル３ｂの動作状態および
転送ゲート５２ａ，５２ｂのオン／オフ状態を制御す
る。例えば、制御信号４７がローレベルのとき、キャッ
シュ駆動信号線５３ｂ，５４ｂがともにフローティング
状態に保持され、キャッシュメモリセル３ｂが非活性化
状態に設定される。逆に、制御信号４７がハイレベルの
とき、キャッシュ駆動信号線５３ｂが接地電位ＧＮＤ、
キャッシュ駆動信号線５４ｂが電源電圧Ｖ_DDレベルにそ
れぞれ保持されるので、キャッシュメモリセルが動作状
態に設定される。

【００４３】制御信号４８がローレベルのとき、転送制
御信号線５０ｂがローレベルに保持され、転送ゲート５
２ａ，５２ｂがともにオフ状態に設定される。逆に制御
信号４８がハイレベルのとき、転送制御信号線５０ｂが
ハイレベルに保持され、転送ゲート５２ａ，５２ｂがと
もにオン状態に設定される。

【００４４】図２は、本実施形態の半導体記憶装置の読
み出しおよびキャッシュの書き換え時の動作を示す波形
図である。以下、図１および図２を参照しつつ、本実施
形態の動作を説明する。

【００４５】図示のように、まず、ワード線２０がロー
レベル“Ｌ”からハイレベル“Ｈ”に切り替わる。これ
に応じて、ビット線対１０ａ，１０ｂの内、メモリセル
１２ａに接続されているビット線１０ｂのレベルが設定
される。さらに、ビット線対１０ａ，１０ｂに接続され
ているセンスアンプ２ａにより、ビット線対１０ａ，１
０ｂのレベルが確定される。

【００４６】ビット線対１０ａ，１０ｂのレベルが確定
した後、図示のように制御信号４７がハイレベルからロ
ーレベルに切り替わり、これに伴い制御信号４８がロー
レベルからハイレベルに切り替わる。なお、図示のよう
に、選択制御信号４９ａがハイレベル、選択制御信号４
９ｂがローレベルにそれぞれ保持されているので、上述
したように、転送制御回路４ａが活性化状態、制御回路
４ｂが非活性化状態にそれぞれ設定されている。即ち、
転送制御回路４ａは、制御信号４７，４８のレベル変化
に応じて、転送制御信号線５０ａをハイレベルに設定す
ることにより、転送ゲートをオン状態にしビット線対１
０ａ，１０ｂの信号をキャッシュデータ線対３０ａ，３
０ｂに転送する。さらに、転送制御回路４ａは、キャッ
シュ駆動信号線５３ａ，５４ａをそれぞれ所定のレベル
に保持することにより、キャッシュメモリセル３ａを活
性化状態に設定し、キャッシュデータ線対３０ａ，３０
ｂの信号レベルを保持させる。

【００４７】一方、選択制御信号４９ｂがローレベルに
保持されているので、転送制御回路４ｂは上述した動作
を行わず、転送制御信号線５０ｂがローレベルに保持さ
れ、転送ゲート５２ａ，５２ｂがオフ状態のままに保持
され、さらに、キャッシュメモリセル３ｂが活性化状態
に保持されている。

【００４８】以下、図２を参照しながら、転送制御回路
４ａの制御に基づいた信号転送の動作を説明する。図示
のように、制御信号４７，４８のレベル変化に応じて、
転送制御回路４ａにより転送ゲート５１ａ，５１ｂがオ
ン状態に切り替えられる。この結果、ビット線対１０
ａ，１０ｂのレベルに応じてキャッシュデータ線対３０
ａ，３０ｂのレベルが設定される。キャッシュデータ線
対３０ａ，３０ｂの信号レベルが確定した後、制御信号
４７がローレベルからハイレベルに切り替わり、制御信
号４８がハイレベルからローレベルに切り替わる。これ
に応じて転送ゲート５１ａ，５１ｂがオフ状態に保持さ
れ、キャッシュデータ線対３０ａ，３０ｂはビット線対
１０ａ，１０ｂから切り離される。

【００４９】さらに、転送制御回路４ａによりキャッシ
ュ駆動信号線５３ａが接地電位ＧＮＤ、キャッシュ駆動
信号線５４ａが電源電圧Ｖ_DDレベルにそれぞれ設定され
るので、キャッシュメモリセル３ａが動作状態にあり、
キャッシュデータ線対３０ａ，３０ｂのレベルが保持さ
れる。

【００５０】以上説明したように、本実施形態によれ
ば、メモリセルアレイ１の両側にセンスアンプ２ａ，２
ｂとキャッシュセル３ａ，３ｂを交互に配置し、センス
アンプをビット線対ごとに配置し、キャッシュメモリセ
ルをキャッシュデータ線ごとに配置し、それぞれのキャ
ッシュデータ線対を転送ゲートを介してビット線対に接
続する。転送制御回路４ａ，４ｂは、選択制御信号４９
ａ，４９ｂおよび制御信号４７，４８に応じてビット線
対とキャッシュデータ線対間のデータの転送をそれぞれ
独立に制御し、データ転送を行う側のキャッシュメモリ
セルのみを非活性化状態に設定するので、所定の選択メ
モリセルから所定のキャッシュメモリセルへのデータ転
送を選択的に実行することができ、必要なデータ転送の
みを行い、不要なデータ転送によるＤＲＡＭのアクセス
速度の低下を回避することができる。

【００５１】なお、上述した動作例は、選択制御信号４
９ａがハイレベル、４９ｂがローレベルの場合に、セン
スアンプ２ａにより検出、増幅した読み出しデータをキ
ャッシュ３ａに転送し、保持させるものであるが、その
逆に、選択制御信号４９ａがローレベル、４９ｂがハイ
レベルに設定されるとき、センスアンプ２ｂにより検
出、増幅した読み出しデータを上述した転送動作と同様
の手順でキャッシュメモリセル３ｂに転送できることは
いうまでもない。また、図１に示した回路例は、転送制
御回路４ａ，４ｂがそれぞれ一つのビット線対とキャッ
シュデータ線対間の転送動作を制御するが、本発明はこ
れに限定されるものではなく、複数個の回路が並列に動
作するようなシステムにおいてはさらに有効である。

【００５２】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、キャッシュメモリセルを分割制御する
ことにより、必要なデータに限定して転送するので、不
要なデータ転送によるＤＲＡＭアクセスへの制限をなく
し、メモリアクセス速度の向上が図れる利点がある。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施形態を示
す回路図である。

【図２】本発明の半導体記憶装置の動作を示す波形図で
ある。

【図３】従来の半導体記憶装置の一例を示す回路図であ
る。

【図４】図３の半導体記憶装置の動作を示す波形図であ
る。

【図５】従来の半導体記憶装置の他の構成例を示す回路
図である。

【図６】図５の半導体記憶装置の動作を示す波形図であ
る。

【符号の説明】

１…メモリセルアレイ、２…センスアンプアレイ、３…
キャッシュメモリセルアレイ、２ａ，２ｂ，２２，２４
…センスアンプ、３ａ，３ｂ，３２，３４…キャッシュ
メモリセル、４，４ａ，４ｂ…転送制御回路、１０ａ，
１０ｂ，１１ａ，１１ｂ…ビット線、３０ａ，３０ｂ，
３１ａ，３１ｂ…キャッシュデータ線、１２ａ，１２
ｂ，１４ａ，１４ｂ…ＤＲＡＭメモリセル、２０，２１
…ワード線、４７，４８…制御信号、４９ａ，４９ｂ…
選択制御信号、５０，５０ａ，５０ｂ…転送制御信号
線、４０ａ，４０ｂ，５３ａ，５４ａ，５３ｂ，５４ｂ
…キャッシュ駆動信号線、５１ａ，５１ｂ，５２ａ，５
２ｂ…転送ゲート、Ｖ_DD…電源電圧、ＧＮＤ…接地電
位。

Claims (10)

【特許請求の範囲】
1. 【請求項１】交差配置された複数のワード線と複数のビ
   ット線との各交差箇所に接続されたメモリセルが行列状
   に配置されたメモリセルアレイと、 上記メモリセルアレイの両側に配置され、上記メモリセ
   ルアレイ内のメモリセルの記憶データを一時保持する少
   なくとも二つのデータ保持手段と、 上記少なくとも二つのデータ保持手段をそれぞれ独立に
   制御し、上記メモリセルアレイ内のメモリセルの記憶デ
   ータを上記少なくとも二つのデータ保持手段の何れかに
   保持させる制御手段とを有する半導体記憶装置。
2. 【請求項２】上記各ビット線毎に配置され、それぞれの
   ビット線の電位を増幅し、それに応じたデータを出力す
   る複数のセンスアンプを有する請求項１記載の半導体記
   憶装置。
3. 【請求項３】上記各センスアンプと上記データ保持手段
   間に、上記制御手段によりオン／オフ状態が制御される
   転送ゲートを有する請求項２記載の半導体記憶装置。
4. 【請求項４】上記制御手段は、上記転送ゲートを選択
   し、選択された転送ゲートのみをオン状態に設定する請
   求項３記載の半導体記憶装置。
5. 【請求項５】交差配置された複数のワード線と複数のビ
   ット線との各交差箇所に接続されたメモリセルが行列状
   に配置されたメモリセルアレイと、 上記各ビット線毎に配置されている複数のキャッシュデ
   ータ線と、 上記各キャッシュデータ線毎に設けられている複数のキ
   ャッシュメモリセルと、 上記各ビット線と上記各キャッシュデータ線間に接続さ
   れている複数の転送ゲートと、 上記各転送ゲートをそれぞれ独立に制御し、各転送ゲー
   トのオン／オフ状態を制御する転送制御回路とを有する
   半導体記憶装置。
6. 【請求項６】上記複数の転送制御ゲートおよびキャッシ
   ュメモリセルが交互に上記メモリセルアレイの両側に配
   置されている請求項５記載の半導体記憶装置。
7. 【請求項７】データ読み出し時に、上記転送制御回路は
   選択ビット線のレベルが確定した後、上記転送ゲートを
   オン状態に設定し、上記キャッシュメモリセルを非活性
   化状態に保持し、上記キャッシュデータ線の信号レベル
   が確定した後、上記転送ゲートをオフ状態に設定し、上
   記キャッシュメモリセルを活性化状態に保持し、上記キ
   ャッシュデータ線の信号レベルを保持させる請求項５記
   載の半導体記憶装置。
8. 【請求項８】上記転送制御回路は、外部からの制御信号
   に応じて、上記キャッシュメモリセルを活性化または非
   活性化状態に設定する請求項７記載の半導体記憶装置。
9. 【請求項９】上記転送制御回路は、奇数番目のビット線
   とキャッシュデータ線間の転送ゲートのオン／オフ状態
   を制御する第１の制御回路と、 偶数番目のビット線とキャッシュデータ線間の転送ゲー
   トのオン／オフ状態を制御する第２の制御回路とを有す
   る請求項５記載の半導体記憶装置。
10. 【請求項１０】上記転送制御回路は、外部からの選択制
    御信号に応じて、上記第１および第２の制御回路の何れ
    か一方を活性化状態に設定し、他方を非活性化状態に設
    定する請求項９記載の半導体記憶装置。