JPH11120798A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11120798A JPH11120798A JP28507297A JP28507297A JPH11120798A JP H11120798 A JPH11120798 A JP H11120798A JP 28507297 A JP28507297 A JP 28507297A JP 28507297 A JP28507297 A JP 28507297A JP H11120798 A JPH11120798 A JP H11120798A
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- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＦＤテストを行っても、通常の書き込み時と
同等のストレス印加テストを実施できることを課題とす
る。 【解決手段】 電気的に書き込み可能な不揮発性半導体
記憶装置において、列線に並列接続されたメモリセルに
書き込み電圧を印加する書き込み回路と、前記メモリセ
ルのゲート電圧を制御する第１の制御回路と、前記列線
の遠端と接地電位の間にメモリ素子を直列接続し、メモ
リ素子のゲート電圧を制御する第２の制御回路を備えた
ことを特徴とする。従って、列線と接地電位の間にメモ
リ素子を直列接続し、ＦＤテスト時にこのメモリ素子を
アクティブにすることによって電流を流し、実際の書き
込み時と同等の列線の電圧降下を起こす。
同等のストレス印加テストを実施できることを課題とす
る。 【解決手段】 電気的に書き込み可能な不揮発性半導体
記憶装置において、列線に並列接続されたメモリセルに
書き込み電圧を印加する書き込み回路と、前記メモリセ
ルのゲート電圧を制御する第１の制御回路と、前記列線
の遠端と接地電位の間にメモリ素子を直列接続し、メモ
リ素子のゲート電圧を制御する第２の制御回路を備えた
ことを特徴とする。従って、列線と接地電位の間にメモ
リ素子を直列接続し、ＦＤテスト時にこのメモリ素子を
アクティブにすることによって電流を流し、実際の書き
込み時と同等の列線の電圧降下を起こす。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型電界効果
トランジスタ（以下ＭＯＳＦＥＴと称す）を主な構成要
素とする半導体記憶装置に関し、特に不揮発性の半導体
記憶装置に関する。
トランジスタ（以下ＭＯＳＦＥＴと称す）を主な構成要
素とする半導体記憶装置に関し、特に不揮発性の半導体
記憶装置に関する。
【０００２】
【従来の技術】従来、不揮発性メモリとしては、ＰＲＯ
Ｍ（Programmable Read Only Memory）、ＥＰＲＯＭ（E
rasable and Programmable Read Only Memory），ＥＥ
ＰＲＯＭ（Electrically Erasable and Programmable R
ead Only Memory），やフラッシュメモリ等や通常ＣＰ
Ｕ内に内蔵される不揮発性のキャッシュメモリ等、多数
種類あるが、その不揮発性メモリセル部の構成例を図３
に示すと、この不揮発性メモリセル部は、書き込み時に
列線に高電圧を印加する書き込み回路ＷＣ１…ＷＣｎ
と、列線と接地電位の間に並列接続されたメモリセルＭ
Ｃ１１…ＭＣｍｎと、このメモリセルのゲート電圧を制
御する制御回路ＤＥＣ１…ＤＥＣｍから構成される。
Ｍ（Programmable Read Only Memory）、ＥＰＲＯＭ（E
rasable and Programmable Read Only Memory），ＥＥ
ＰＲＯＭ（Electrically Erasable and Programmable R
ead Only Memory），やフラッシュメモリ等や通常ＣＰ
Ｕ内に内蔵される不揮発性のキャッシュメモリ等、多数
種類あるが、その不揮発性メモリセル部の構成例を図３
に示すと、この不揮発性メモリセル部は、書き込み時に
列線に高電圧を印加する書き込み回路ＷＣ１…ＷＣｎ
と、列線と接地電位の間に並列接続されたメモリセルＭ
Ｃ１１…ＭＣｍｎと、このメモリセルのゲート電圧を制
御する制御回路ＤＥＣ１…ＤＥＣｍから構成される。
【０００３】このように構成された不揮発性メモリセル
の良否を判定するテストの一つとして、メモリセルの全
列線側に高電圧を印加し、全ゲートを接地電位とするメ
モリセルの特性をチェックするテスト（以下、ＦＤテス
ト（Floating gate - DrainTest）という）がある。
の良否を判定するテストの一つとして、メモリセルの全
列線側に高電圧を印加し、全ゲートを接地電位とするメ
モリセルの特性をチェックするテスト（以下、ＦＤテス
ト（Floating gate - DrainTest）という）がある。
【０００４】次に、このＦＤテストの動作について説明
する。通常、不揮発性メモリセルへの書き込みは、選択
された列線と選択された行線に高電圧が印加され、その
交点のメモリセルにデータが書き込まれる。この時に、
選択された列線に接続されている行線が非選択のメモリ
セルに関しては、列線側のみ高電圧が印加されている。
全メモリセルに書き込みを行う場合、ある一つのメモリ
セルの列線側のみに高電圧が印加される回数は、 （同一列線に接続されたメモリセル数−１） （回） となる。
する。通常、不揮発性メモリセルへの書き込みは、選択
された列線と選択された行線に高電圧が印加され、その
交点のメモリセルにデータが書き込まれる。この時に、
選択された列線に接続されている行線が非選択のメモリ
セルに関しては、列線側のみ高電圧が印加されている。
全メモリセルに書き込みを行う場合、ある一つのメモリ
セルの列線側のみに高電圧が印加される回数は、 （同一列線に接続されたメモリセル数−１） （回） となる。
【０００５】また、通常の不揮発性メモリの特徴とし
て、１回の書き込み動作で正常に書き込みが行えない場
合、数回〜１０回程度繰り返して書き込み動作を行うこ
とが多い。従って、ある一つのメモリセルの列線側のみ
に高電圧が印加される回数は最高で、 （同一列線に接続されたメモリセル数−１）×１０ （回） となる。つまり、メモリセルは、通常動作で１ビットの
データの書き込みのために、これだけのストレスを受け
ても、変化しない特性が要求される。そこで、列線側に
高電圧を印加して、そのワード線である行線側に電荷０
を意味する接地電位を印加することで、書き込まれたセ
ルや非書き込みセルの特性が変化しないことを調査して
いる。
て、１回の書き込み動作で正常に書き込みが行えない場
合、数回〜１０回程度繰り返して書き込み動作を行うこ
とが多い。従って、ある一つのメモリセルの列線側のみ
に高電圧が印加される回数は最高で、 （同一列線に接続されたメモリセル数−１）×１０ （回） となる。つまり、メモリセルは、通常動作で１ビットの
データの書き込みのために、これだけのストレスを受け
ても、変化しない特性が要求される。そこで、列線側に
高電圧を印加して、そのワード線である行線側に電荷０
を意味する接地電位を印加することで、書き込まれたセ
ルや非書き込みセルの特性が変化しないことを調査して
いる。
【０００６】ここで、例えば、列線１６本、行線１０２
４本で構成されるメモリセル（16 kbits）を例にとっ
て、このストレス印加テストにかかる時間を計算してみ
ると、一つのメモリセルに書き込む時間を５０μ秒とす
ると、 ５０μ秒×１６×１０２４×１０（繰り返し数）＝８．
１９２（秒） の時間がかかることが分かる。これを擬似的に短時間で
同等のストレス印加を行うのがＦＤテストである。
４本で構成されるメモリセル（16 kbits）を例にとっ
て、このストレス印加テストにかかる時間を計算してみ
ると、一つのメモリセルに書き込む時間を５０μ秒とす
ると、 ５０μ秒×１６×１０２４×１０（繰り返し数）＝８．
１９２（秒） の時間がかかることが分かる。これを擬似的に短時間で
同等のストレス印加を行うのがＦＤテストである。
【０００７】図３に従って、具体的にＦＤテストの動作
について説明を行う。ＦＤテスト時には、このテストで
あることを示す信号ＦＤＴが書き込み回路ＷＣ１…ＷＣ
ｎ、メモリセルＭＣ１１…ＭＣｍｎのゲート電圧を制御
する第１の制御回路ＤＥＣ１…ＤＥＣｍへ入力される。
この信号ＦＤＴが入力された書き込み回路ＷＣ１…ＷＣ
ｎは、全列線に高電圧を印加し、第１の制御回路ＤＥＣ
１…ＤＥＣｍは全て接地電位を出力する。つまり、全て
のメモリセルＭＣ１１…ＭＣｍｎが、列線選択・行線非
選択状態となる。この時のテスト時間は、 ５０μ秒×１０２４×１０（繰り返し数）＝０．５１２
（秒） となり、上記書き込み動作で行う場合に比べて、１／１
６の時間で同等のテストを行えることが分かる。更に、
列線の数が多ければ多いほど、実際の書き込み時間に対
するＦＤテスト時間の時間短縮も大きくなる。
について説明を行う。ＦＤテスト時には、このテストで
あることを示す信号ＦＤＴが書き込み回路ＷＣ１…ＷＣ
ｎ、メモリセルＭＣ１１…ＭＣｍｎのゲート電圧を制御
する第１の制御回路ＤＥＣ１…ＤＥＣｍへ入力される。
この信号ＦＤＴが入力された書き込み回路ＷＣ１…ＷＣ
ｎは、全列線に高電圧を印加し、第１の制御回路ＤＥＣ
１…ＤＥＣｍは全て接地電位を出力する。つまり、全て
のメモリセルＭＣ１１…ＭＣｍｎが、列線選択・行線非
選択状態となる。この時のテスト時間は、 ５０μ秒×１０２４×１０（繰り返し数）＝０．５１２
（秒） となり、上記書き込み動作で行う場合に比べて、１／１
６の時間で同等のテストを行えることが分かる。更に、
列線の数が多ければ多いほど、実際の書き込み時間に対
するＦＤテスト時間の時間短縮も大きくなる。
【０００８】このように、書き込み時の非選択メモリセ
ルに印加されるストレス試験を、短時間で効率よく行
い、メモリセルの良否を判定するのがＦＤテストであ
る。
ルに印加されるストレス試験を、短時間で効率よく行
い、メモリセルの良否を判定するのがＦＤテストであ
る。
【０００９】
【発明が解決しようとする課題】しかしながら、この第
１の問題点は、従来の技術においてＦＤテストを行う
と、メモリセルの列線側に印加されるストレスは、書き
込み時のストレスよりも大きくなってしまい、過剰スト
レスとなり、製品の歩留まりを悪化させることである。
すなわち、実際の書き込み時は、選択されたメモリセル
には、ドレイン、ゲートに高電圧が印加され導通状態と
なっており、ドレイン・ソース間には電流が流れること
によって、書き込み回路から印加される電圧は、電圧降
下を起こしている。しかし、ＦＤテスト時には全行線が
非選択状態のため、導通状態になるメモリセルが存在し
ないため、ドレイン・ソース間が非導通状態となってお
り、電圧降下が発生しないからである。
１の問題点は、従来の技術においてＦＤテストを行う
と、メモリセルの列線側に印加されるストレスは、書き
込み時のストレスよりも大きくなってしまい、過剰スト
レスとなり、製品の歩留まりを悪化させることである。
すなわち、実際の書き込み時は、選択されたメモリセル
には、ドレイン、ゲートに高電圧が印加され導通状態と
なっており、ドレイン・ソース間には電流が流れること
によって、書き込み回路から印加される電圧は、電圧降
下を起こしている。しかし、ＦＤテスト時には全行線が
非選択状態のため、導通状態になるメモリセルが存在し
ないため、ドレイン・ソース間が非導通状態となってお
り、電圧降下が発生しないからである。
【００１０】また、第２の問題点は、従来の回路構成で
書き込み時の電流による列線の電圧降下分の電圧調整を
しようとした場合、電源電圧を変更することで調整する
方法が考えられるが、電源電圧の設定で、ＦＤテスト時
の列線の電圧を書き込み時と同等に合わせようとする
と、膨大な時間と工数がかかってしまうことである。即
ち、書き込み時の列線の電位を正確に測定するには、こ
の列線に電極を当て、測定を行い、更に、ＦＤテスト時
の列線の電位を電源電圧を調整しながら正確に測定する
必要があり、その調整の時間がかかり、煩雑となるから
である。
書き込み時の電流による列線の電圧降下分の電圧調整を
しようとした場合、電源電圧を変更することで調整する
方法が考えられるが、電源電圧の設定で、ＦＤテスト時
の列線の電圧を書き込み時と同等に合わせようとする
と、膨大な時間と工数がかかってしまうことである。即
ち、書き込み時の列線の電位を正確に測定するには、こ
の列線に電極を当て、測定を行い、更に、ＦＤテスト時
の列線の電位を電源電圧を調整しながら正確に測定する
必要があり、その調整の時間がかかり、煩雑となるから
である。
【００１１】本発明の目的は、上述した問題点に鑑みな
されたものであり、ＦＤテストを行っても、通常の書き
込み時と同等のストレス印加テストとなる半導体記憶装
置を提供することにある。
されたものであり、ＦＤテストを行っても、通常の書き
込み時と同等のストレス印加テストとなる半導体記憶装
置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
の特徴は、列線の遠端と接地電位の間にメモリセルを直
列接続し、このメモリセルのゲート電圧を制御する制御
回路を有することにある。
の特徴は、列線の遠端と接地電位の間にメモリセルを直
列接続し、このメモリセルのゲート電圧を制御する制御
回路を有することにある。
【００１３】本発明の半導体記憶装置は、電気的に書き
込み可能な半導体記憶装置において、列線に並列接続さ
れたメモリセルに書き込み電圧を印加する書き込み回路
と、前記メモリセルのゲート電圧を制御する第１の制御
回路と、前記列線の遠端と接地電位の間にメモリ素子を
直列接続し、メモリ素子のゲート電圧を制御する第２の
制御回路を備えたことを特徴とする。
込み可能な半導体記憶装置において、列線に並列接続さ
れたメモリセルに書き込み電圧を印加する書き込み回路
と、前記メモリセルのゲート電圧を制御する第１の制御
回路と、前記列線の遠端と接地電位の間にメモリ素子を
直列接続し、メモリ素子のゲート電圧を制御する第２の
制御回路を備えたことを特徴とする。
【００１４】また、上記半導体記憶装置において、前記
書き込み回路は、メモリセルテスト時にアクティブにな
る入力信号によって全列線に高電圧を印加し、前記第１
の制御回路は、前記メモリセルテスト時にアクティブに
なる入力信号によって接地電位を出力し、前記第２の制
御回路は、前記メモリセルテスト時にアクティブになる
入力信号によって前記メモリ素子をアクティブにする信
号を出力することを特徴とする。
書き込み回路は、メモリセルテスト時にアクティブにな
る入力信号によって全列線に高電圧を印加し、前記第１
の制御回路は、前記メモリセルテスト時にアクティブに
なる入力信号によって接地電位を出力し、前記第２の制
御回路は、前記メモリセルテスト時にアクティブになる
入力信号によって前記メモリ素子をアクティブにする信
号を出力することを特徴とする。
【００１５】さらに、上記半導体記憶装置において、前
記列線と前記メモリ素子との間に、第１のＭＯＳＦＥＴ
を直列接続し、前記メモリセルテスト時にアクティブに
なる入力信号によって前記第１のＭＯＳＦＥＴをアクテ
ィブにする第３の制御回路を有することを特徴とする。
記列線と前記メモリ素子との間に、第１のＭＯＳＦＥＴ
を直列接続し、前記メモリセルテスト時にアクティブに
なる入力信号によって前記第１のＭＯＳＦＥＴをアクテ
ィブにする第３の制御回路を有することを特徴とする。
【００１６】また、電気的に書き込み可能な不揮発性半
導体記憶装置において、列線に並列接続されたメモリセ
ルに書き込み電圧を印加する書き込み回路と、前記メモ
リセルのゲート電圧を制御する第１の制御回路とを備
え、、前記メモリセルのテスト時に、前記第１の制御回
路の内前記書き込み回路の供給端に対する前記列線の遠
端の行線用の制御回路の出力をアクティブ電位とし、他
の制御回路の出力をインアクティブとし、前記書き込み
回路から高電圧を供給することを特徴とする。
導体記憶装置において、列線に並列接続されたメモリセ
ルに書き込み電圧を印加する書き込み回路と、前記メモ
リセルのゲート電圧を制御する第１の制御回路とを備
え、、前記メモリセルのテスト時に、前記第１の制御回
路の内前記書き込み回路の供給端に対する前記列線の遠
端の行線用の制御回路の出力をアクティブ電位とし、他
の制御回路の出力をインアクティブとし、前記書き込み
回路から高電圧を供給することを特徴とする。
【００１７】本発明は、上述のように構成されているた
め、ＦＤテストを行っても、追加したメモリ素子に電流
が流れるため、列線は書き込み時と同等の電位に設定さ
れる。従って、メモリセルに印加されるストレスは、書
き込み時と同一となり、ストレス印加テストによる現実
的な動作に応じたテストを行うことができる。
め、ＦＤテストを行っても、追加したメモリ素子に電流
が流れるため、列線は書き込み時と同等の電位に設定さ
れる。従って、メモリセルに印加されるストレスは、書
き込み時と同一となり、ストレス印加テストによる現実
的な動作に応じたテストを行うことができる。
【００１８】
［第１の実施形態］次に本発明の実施形態を図面を参照
しながら説明する。図１は、本発明の第１の実施形態に
係わる半導体装置の構成を示す図である。
しながら説明する。図１は、本発明の第１の実施形態に
係わる半導体装置の構成を示す図である。
【００１９】図１を参照すると、この半導体装置と、従
来の半導体装置を説明した図３との相違点は、列線の書
き込み回路ＷＣ１〜ＷＣｎの供給端に対する終端である
遠端と接地電位の間に、メモリセル部ＭＣ１１〜ＭＣｍ
ｎと同等の入出力特性を持つメモリ素子Ｍ１〜Ｍｎを直
列接続し、更に、第１の制御回路ＤＥＣ１〜ＤＥＣｍに
加えて、第２の制御回路ＦＤＥＣを追加したことであ
る。また、メモリ素子Ｍ１〜Ｍｎの第２の制御回路ＦＤ
ＥＣは、第１の制御回路ＤＥＣ１〜ＤＥＣｍの書き込み
時と同等の電位を出力できる構成になっており、第１の
書き込み時によるいずれかの行のゲートをオンするよう
に第２の制御回路はメモリ素子Ｍ１〜Ｍｎゲートをオン
するように制御される。それ以外の構成要素は同一であ
るので、同一の符号を付し構成の説明を省略する。な
お、メモリ素子は図３に示したＰＲＯＭ（Programmable
Read Only Memory）、やフラッシュメモリ等多数種類
ある不揮発性メモリセルである。
来の半導体装置を説明した図３との相違点は、列線の書
き込み回路ＷＣ１〜ＷＣｎの供給端に対する終端である
遠端と接地電位の間に、メモリセル部ＭＣ１１〜ＭＣｍ
ｎと同等の入出力特性を持つメモリ素子Ｍ１〜Ｍｎを直
列接続し、更に、第１の制御回路ＤＥＣ１〜ＤＥＣｍに
加えて、第２の制御回路ＦＤＥＣを追加したことであ
る。また、メモリ素子Ｍ１〜Ｍｎの第２の制御回路ＦＤ
ＥＣは、第１の制御回路ＤＥＣ１〜ＤＥＣｍの書き込み
時と同等の電位を出力できる構成になっており、第１の
書き込み時によるいずれかの行のゲートをオンするよう
に第２の制御回路はメモリ素子Ｍ１〜Ｍｎゲートをオン
するように制御される。それ以外の構成要素は同一であ
るので、同一の符号を付し構成の説明を省略する。な
お、メモリ素子は図３に示したＰＲＯＭ（Programmable
Read Only Memory）、やフラッシュメモリ等多数種類
ある不揮発性メモリセルである。
【００２０】この追加したメモリ素子の制御回路ＦＤＥ
Ｃは、ＦＤテストであることを示す信号ＦＤＴがアクテ
ィブになると、メモリ素子をアクティブにする信号を出
力するように構成されている。
Ｃは、ＦＤテストであることを示す信号ＦＤＴがアクテ
ィブになると、メモリ素子をアクティブにする信号を出
力するように構成されている。
【００２１】次に、上述のように構成された第１の実施
形態について説明する。まず、ＦＤテストであることを
示す信号ＦＤＴがアクティブになると、書き込み回路Ｗ
Ｃ１〜ＷＣｎは全ての列線１〜ｎを高電圧に印加する。
この印加される高電圧は書き込み回路ＷＣ１〜ＷＣｎに
よる書き込み時の最大規格の電圧ＶPP又はＶDDである。
また、第１の制御回路ＤＥＣ１〜ＤＥＣｍは全ての行線
を接地電位レベルとする。更に、第２の制御回路ＦＤＥ
Ｃは、メモリ素子を導通状態とし、書き込み回路ＷＣ１
〜ＷＣｎからメモリ素子Ｍ１〜Ｍｎを介して接地電位へ
電流が流れる。従って、書き込み回路ＷＣ１〜ＷＣｎか
ら印加された電圧は、通常の書き込み時と同等の電圧降
下を起こすことになる。
形態について説明する。まず、ＦＤテストであることを
示す信号ＦＤＴがアクティブになると、書き込み回路Ｗ
Ｃ１〜ＷＣｎは全ての列線１〜ｎを高電圧に印加する。
この印加される高電圧は書き込み回路ＷＣ１〜ＷＣｎに
よる書き込み時の最大規格の電圧ＶPP又はＶDDである。
また、第１の制御回路ＤＥＣ１〜ＤＥＣｍは全ての行線
を接地電位レベルとする。更に、第２の制御回路ＦＤＥ
Ｃは、メモリ素子を導通状態とし、書き込み回路ＷＣ１
〜ＷＣｎからメモリ素子Ｍ１〜Ｍｎを介して接地電位へ
電流が流れる。従って、書き込み回路ＷＣ１〜ＷＣｎか
ら印加された電圧は、通常の書き込み時と同等の電圧降
下を起こすことになる。
【００２２】また、ＦＤテスト以外の時、つまり、ＦＤ
Ｔがインアクティブの場合、第２の制御回路ＦＤＥＣ
は、インアクティブ信号を出力するため、メモリ素子Ｍ
１〜Ｍｎは非導通状態となるため、メモリセル部ＭＣ１
１〜ＭＣｍｎの読み出しや書き込みの動作には何の影響
も与えないことになる。
Ｔがインアクティブの場合、第２の制御回路ＦＤＥＣ
は、インアクティブ信号を出力するため、メモリ素子Ｍ
１〜Ｍｎは非導通状態となるため、メモリセル部ＭＣ１
１〜ＭＣｍｎの読み出しや書き込みの動作には何の影響
も与えないことになる。
【００２３】こうして、ＦＤテスト時の過剰ストレスを
無くすことにより、メモリセルの特性変動（書き込んだ
メモリセルの保持抜けや未書き込みセルのディプレッシ
ョン化）を抑制できる。
無くすことにより、メモリセルの特性変動（書き込んだ
メモリセルの保持抜けや未書き込みセルのディプレッシ
ョン化）を抑制できる。
【００２４】［第２の実施形態］本発明の半導体装置の
第２の実施形態に係わる主要部の回路図を図２に示す。
図２を参照すると、第１の実施形態との相違点は、列線
１〜ｎとメモリ素子の間にＰ型ＭＯＳＦＥＴ（Ｐ１〜Ｐ
ｎ）を追加し、更に、これを制御する第３の制御回路Ｐ
ＤＥＣを追加した点である。その他の同一構成要素は同
一の符号を付し構成の説明を省略する。
第２の実施形態に係わる主要部の回路図を図２に示す。
図２を参照すると、第１の実施形態との相違点は、列線
１〜ｎとメモリ素子の間にＰ型ＭＯＳＦＥＴ（Ｐ１〜Ｐ
ｎ）を追加し、更に、これを制御する第３の制御回路Ｐ
ＤＥＣを追加した点である。その他の同一構成要素は同
一の符号を付し構成の説明を省略する。
【００２５】すなわち、この第２の実施形態では、列線
１〜ｎの遠端と接地電位の間に、Ｐ型ＭＯＳＦＥＴ（Ｐ
１〜Ｐｎ）と、メモリセル部ＭＣ１１〜ＭＣｍｎと同等
の入出力特性を持つメモリ素子Ｍ１〜Ｍｎを直列接続
し、更に、これらの第３，第２の制御回路を追加したこ
とである。
１〜ｎの遠端と接地電位の間に、Ｐ型ＭＯＳＦＥＴ（Ｐ
１〜Ｐｎ）と、メモリセル部ＭＣ１１〜ＭＣｍｎと同等
の入出力特性を持つメモリ素子Ｍ１〜Ｍｎを直列接続
し、更に、これらの第３，第２の制御回路を追加したこ
とである。
【００２６】上記のように構成された第２の実施形態の
動作については、第１の実施形態と同様であり、ＦＤテ
スト時には、Ｐ型ＭＯＳＦＥＴとメモリ素子が導通状態
となり、書き込み回路ＷＣ１〜ＷＣｎからＰ型ＭＯＳＦ
ＥＴ（Ｐ１〜Ｐｎ）、メモリ素子Ｍ１〜Ｍｎを介して接
地電位へ電流が流れ、列線１〜ｎに関し、書き込み時と
同等の電圧降下を生じるように動作する。また、ＦＤテ
スト以外の時は、Ｐ型ＭＯＳＦＥＴ、メモリ素子共に非
導通状態のため、メモリセル部の読み出しや書き込みの
動作には何の影響も与えないことになる。、また、この
Ｐ型ＭＯＳＦＥＴを挿入したことによって、メモリセル
部の書き込みや読み出し時に、メモリ素子へ印加される
ストレスを完全に取り去ることができる。
動作については、第１の実施形態と同様であり、ＦＤテ
スト時には、Ｐ型ＭＯＳＦＥＴとメモリ素子が導通状態
となり、書き込み回路ＷＣ１〜ＷＣｎからＰ型ＭＯＳＦ
ＥＴ（Ｐ１〜Ｐｎ）、メモリ素子Ｍ１〜Ｍｎを介して接
地電位へ電流が流れ、列線１〜ｎに関し、書き込み時と
同等の電圧降下を生じるように動作する。また、ＦＤテ
スト以外の時は、Ｐ型ＭＯＳＦＥＴ、メモリ素子共に非
導通状態のため、メモリセル部の読み出しや書き込みの
動作には何の影響も与えないことになる。、また、この
Ｐ型ＭＯＳＦＥＴを挿入したことによって、メモリセル
部の書き込みや読み出し時に、メモリ素子へ印加される
ストレスを完全に取り去ることができる。
【００２７】なお、上述した各実施形態に使用するメモ
リセル及びメモリ素子としては、電気的に書き込み可能
なメモリセル（ＥＰＲＯＭセル）または、電気的に書き
込み及び消去可能なメモリセル（Flash ＥＥＰＲＯＭセ
ル）を使用してもよい。
リセル及びメモリ素子としては、電気的に書き込み可能
なメモリセル（ＥＰＲＯＭセル）または、電気的に書き
込み及び消去可能なメモリセル（Flash ＥＥＰＲＯＭセ
ル）を使用してもよい。
【００２８】上記実施形態では、メモリ素子Ｍ１〜Ｍｎ
の追加、又はＰ型ＭＯＳＦＥＴ（Ｐ１〜Ｐｎ）及びメモ
リ素子Ｍ１〜Ｍｎの追加について説明したが、従来のメ
モリセル部の書き込み回路の供給側の反対側の遠端つま
り終端の１行のメモリセル、及びメモリセル部の終端側
の２行をＦＤテストの場合に導通させてアクティブとす
ることも可能であり、追加することにこだわる必要もな
く、この１行又は２行のメモリセルの通常の使用は不可
能であるが、同等のＦＤテストを実施でき、ＦＤテスト
時の過剰ストレスを無くして、メモリセルの特性変動を
抑制できる。
の追加、又はＰ型ＭＯＳＦＥＴ（Ｐ１〜Ｐｎ）及びメモ
リ素子Ｍ１〜Ｍｎの追加について説明したが、従来のメ
モリセル部の書き込み回路の供給側の反対側の遠端つま
り終端の１行のメモリセル、及びメモリセル部の終端側
の２行をＦＤテストの場合に導通させてアクティブとす
ることも可能であり、追加することにこだわる必要もな
く、この１行又は２行のメモリセルの通常の使用は不可
能であるが、同等のＦＤテストを実施でき、ＦＤテスト
時の過剰ストレスを無くして、メモリセルの特性変動を
抑制できる。
【００２９】また、同様に、ＦＤテストの際に、第１の
制御回路のうち、書き込み回路の供給側の最も反対側の
終端の行の制御回路で、他の第１の制御回路の接地電位
とは異なるアクティブ電位とすることにより、終端の行
のメモリ素子を全てオンする事により、現実の書き込み
動作と同等のストレスを加えることとなり、同等の効果
を得ることができる。ただし、プレーナ型キャパシタを
使ったＤＲＡＭの容量部分に強誘電体薄膜を使った不揮
発性強誘電体メモリＦＲＡＭやフラッシュメモリの場
合、終端の行の制御回路で終端の行のメモリ素子をアク
ティブ電位としても現実の電流が流れない場合には、別
途に第２の制御回路とメモリ素子を設けて、第１、第２
の実施形態と同様にＦＤテストするならば、本発明を適
用しても良いことは勿論である。
制御回路のうち、書き込み回路の供給側の最も反対側の
終端の行の制御回路で、他の第１の制御回路の接地電位
とは異なるアクティブ電位とすることにより、終端の行
のメモリ素子を全てオンする事により、現実の書き込み
動作と同等のストレスを加えることとなり、同等の効果
を得ることができる。ただし、プレーナ型キャパシタを
使ったＤＲＡＭの容量部分に強誘電体薄膜を使った不揮
発性強誘電体メモリＦＲＡＭやフラッシュメモリの場
合、終端の行の制御回路で終端の行のメモリ素子をアク
ティブ電位としても現実の電流が流れない場合には、別
途に第２の制御回路とメモリ素子を設けて、第１、第２
の実施形態と同様にＦＤテストするならば、本発明を適
用しても良いことは勿論である。
【００３０】
【発明の効果】本発明によれば、メモリセルの良否を判
定するテストの一つであるＦＤテストにおいて、通常の
書き込み時と同等のストレスを印加できることである。
これにより、過剰ストレスによる製品の歩留まり悪化を
防止できる。つまり、列線と接地電位の間にメモリ素子
を直列接続し、このメモリ素子のゲート電圧を制御する
制御回路を備えているため、ＦＤテスト時にもこのメモ
リ素子を介して電流が流れ、書き込み時と同等の列線の
電位を発生できる。
定するテストの一つであるＦＤテストにおいて、通常の
書き込み時と同等のストレスを印加できることである。
これにより、過剰ストレスによる製品の歩留まり悪化を
防止できる。つまり、列線と接地電位の間にメモリ素子
を直列接続し、このメモリ素子のゲート電圧を制御する
制御回路を備えているため、ＦＤテスト時にもこのメモ
リ素子を介して電流が流れ、書き込み時と同等の列線の
電位を発生できる。
【００３１】また、ＦＤテスト時のストレスを、実際の
書き込み時のストレスに合わせようとした場合に、列線
の電位測定や電源電圧の合わせ込みといった調整工数を
削減できる。即ち、上記効果が得られる理由と同様に、
書き込み時と同じ電圧設定を行うだけで、全く同等のス
トレスが印加できる。
書き込み時のストレスに合わせようとした場合に、列線
の電位測定や電源電圧の合わせ込みといった調整工数を
削減できる。即ち、上記効果が得られる理由と同様に、
書き込み時と同じ電圧設定を行うだけで、全く同等のス
トレスが印加できる。
【図１】本発明の半導体装置の第１の実施形態に係わる
主要部の回路図である。
主要部の回路図である。
【図２】本発明の半導体装置の第２の実施形態に係わる
主要部の回路図である。
主要部の回路図である。
【図３】従来の半導体装置のうち本発明に係わる主要部
の回路図である。
の回路図である。
ＦＤＴ ＦＤテスト識別信号 ＷＣ１〜ＷＣｎ 書き込み回路 ＤＥＣ１〜ＤＥＣｍ 第１の制御回路 ＦＤＥＣ 第２の制御回路 ＰＤＥＣ 第３の制御回路 ＭＣ１１〜ＭＣｍｎ メモリセル Ｍ１〜Ｍｎ メモリ素子 ＭＧ Ｍ１〜Ｍｎの行線 Ｐ１〜Ｐｎ Ｐ型ＭＯＳＦＥＴ ＰＧ Ｐ１〜Ｐｎの行線
Claims (7)
- 【請求項１】 電気的に書き込み可能な不揮発性半導体
記憶装置において、列線に並列接続されたメモリセルに
書き込み電圧を印加する書き込み回路と、前記メモリセ
ルのゲート電圧を制御する第１の制御回路と、前記列線
の遠端と接地電位の間にメモリ素子を直列接続し、メモ
リ素子のゲート電圧を制御する第２の制御回路を備えた
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記書き込み回路は、メモリセルテスト
時にアクティブになる入力信号によって全列線に高電圧
を印加し、 前記第１の制御回路は、前記メモリセルテスト時にアク
ティブになる入力信号によって接地電位を出力し、 前記第２の制御回路は、前記メモリセルテスト時にアク
ティブになる入力信号によって前記メモリ素子をアクテ
ィブにする信号を出力することを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記列線と前記メモリ素子との間に、第
１のＭＯＳＦＥＴを直列接続し、前記メモリセルテスト
時にアクティブになる入力信号によって前記第１のＭＯ
ＳＦＥＴをアクティブにする第３の制御回路を有するこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 電気的に書き込み可能な不揮発性半導体
記憶装置において、列線に並列接続されたメモリセルに
書き込み電圧を印加する書き込み回路と、前記メモリセ
ルのゲート電圧を制御する第１の制御回路とを備え、、
前記メモリセルのテスト時に、前記第１の制御回路の内
前記書き込み回路の供給端に対する前記列線の遠端の行
線用の制御回路の出力をアクティブ電位とし、他の制御
回路の出力をインアクティブとし、前記書き込み回路か
ら高電圧を供給することを特徴とする半導体記憶装置。 - 【請求項５】 請求項４に記載の半導体記憶装置におい
て、前記メモリセルのテストは、ＦＤテストであること
を特徴とする半導体記憶装置。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体記憶装置において、前記メモリセルはＥＰＲＯ
Ｍ，又はＥＥＰＲＯＭであることを特徴とする半導体記
憶装置。 - 【請求項７】 請求項１乃至３のいずれか１項に記載の
半導体記憶装置において、前記メモリセルはフラッシュ
メモリ又はキャッシュメモリであることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28507297A JPH11120798A (ja) | 1997-10-17 | 1997-10-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28507297A JPH11120798A (ja) | 1997-10-17 | 1997-10-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11120798A true JPH11120798A (ja) | 1999-04-30 |
Family
ID=17686792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28507297A Pending JPH11120798A (ja) | 1997-10-17 | 1997-10-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11120798A (ja) |
-
1997
- 1997-10-17 JP JP28507297A patent/JPH11120798A/ja active Pending
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