JPH11120800A - フラッシュメモリ内蔵情報処理システム - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリの初期揮発不良のスクリー
ニングのために１０〜２０時間程度のべークが必要で、
テスト時間が増加し、ベークのための設備が必要であっ
た。 【解決手段】 書き込み時の規格電圧を保持する規格電
圧保持領域２１と、書き込み時のフェールアドレスを保
持するフェールアドレス保持領域２２を有したデータ記
憶手段１１を備え、実際の各ビットの書き込み電圧を規
格電圧保持領域に保持された書き込み時の規格電圧と比
較して、書き込み時のフェールアドレスをフェールアド
レス保持領域２２に格納し、フェールアドレス保持領域
２２の格納データの有無に基づいてフラッシュメモリの
揮発しやすいビットの判定を行うようにしたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記憶内容を一括
消去可能なフラッシュメモリを備えたフラッシュメモリ
内蔵情報処理システムに関し、特に、そのフラッシュメ
モリの揮発判定のテストに関するものである。

【０００２】

【従来の技術】図１０は従来のフラッシュメモリ内蔵情
報処理システムの概略構成を示すブロック図であり、こ
こでは、フラッシュメモリ内蔵マイクロコンピュータに
ついて例示している。図において、１は中央演算処理装
置（以下、ＣＰＵという）、２はランダムアクセスメモ
リ（以下、ＲＡＭという）、３は周辺回路、４は内部ク
ロック発生回路、５はこの内部クロック発生回路４の外
部信号入力端子、６は内部クロック発生回路４の発生す
る内部クロックであり、７はアドレスバス、８はデータ
バスである。９はフラッシュメモリであり、このフラッ
シュメモリ９内において、１１はメモリアレイ、１２は
ワード線、１３はアドレスデコーダ、１４は電圧発生回
路、１５は電圧配線、１６はパルス発生回路、１７はパ
ルス発生回路１６が発生するタイミング信号（書き込み
パルスあるいは消去パルス）、１８はリングオシレー
タ、１９はリングオシレータ１８が出力するクロックで
ある。

【０００３】次に動作について説明する。ＣＰＵ１は内
部クロック発生回路４の発生する内部クロック６を受け
て動作する。メモリアレイ１１に書き込みを行う場合、
ＣＰＵ１はフラッシュメモリ９に割り当てられた図示し
ない命令レジスタのアドレスをアドレスバス７に、書き
込みコマンドおよび書き込みデータをデータバス８に出
力する。フラッシュメモリ９の図示を省略した制御部
は、書き込みコマンドおよび書き込みデータの入力完了
後、リングオシレータ１８を動作させるとともに、電圧
発生回路１４を動作させる。電圧発生回路１４の動作に
より電圧配線１５に書き込み電圧が入力され、パルス発
生回路１６はリングオシレータ１８の発生する書き込み
パルス発生用のクロック１９に同期してタイミング信号
（書き込みパルス）１７を発生する。

【０００４】フラッシュメモリ９の制御部はタイミング
信号（書き込みパルス）１７の発生後に書き込みベリフ
ァイを行い、書き込みベリファイがパスすれば書き込み
動作を終了する。書き込みベリファイがフェールする場
合は、再度タイミング信号（書き込みパルス）１７の発
生と書き込みベリファイを実行し、書き込みベリファイ
がパスするまでこの動作を繰り返す。書き込みパルス発
生回数があらかじめ決定された回数に達しても、書き込
みベリファイがフェールする場合は書き込み動作を終了
し、書き込みがフェールしたことをＣＰＵ１に知らせ
る。

【０００５】また、消去を行う場合は、ＣＰＵ１がフラ
ッシュメモリ９に消去コマンドを入力すると、フラッシ
ュメモリ９の制御部は書き込み時と同様の手順で消去パ
ルスを発生する。その後、フラッシュメモリ９の制御部
は消去ベリファイがパスするまで消去動作を繰り返す。

【０００６】以上のようにしてフラッシュメモリ９を書
き込むことにより、メモリトランジスタのしきい値が図
１１にａで示す分布からｂに示す分布となる。これによ
って、元来不良であるビットのしきい値はこの分布から
外れるため、そのリジェクトには特に問題はないが、長
期間の使用によって徐々に劣化してゆくようなビットで
は、すぐにそのしきい値が上記分布を外れることはな
い。そのため、１０〜２０時間のベークを行い、それに
よってしきい値が分布を外れたものを検出することによ
り、そのようなビットをリジェクトしている。

【０００７】

【発明が解決しようとする課題】従来のフラッシュメモ
リ内蔵情報処理システムは以上のように構成されている
ので、フラッシュメモリ９の初期揮発不良のスクリーニ
ングのために１０〜２０時間程度のべークが必要であ
り、テスト時間が増加し、ベークのための設備を増設す
る必要があるなどの課題があった。

【０００８】この発明は上記のような課題を解決するた
めになされたもので、フラッシュメモリの初期揮発不良
のスクリーニングを行う必要をなくして、テスト時間の
短縮をはかることができるフラッシュメモリ内蔵情報処
理システムを得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係るフラッシ
ュメモリ内蔵情報処理システムは、書き込み時の規格電
圧を保持する規格電圧保持領域、および書き込み時のフ
ェールアドレスを保持するフェールアドレス保持領域を
有したデータ記億手段を備え、実際の各ビットの書き込
み電圧を規格電圧保持領域に保持された書き込み時の規
格電圧と比較して、書き込み時のフェールアドレスをフ
ェールアドレス保持領域に格納し、フェールアドレス保
持領域の保持データの有無に基づいてフラッシュメモリ
の揮発しやすいビットの判定を行うようにしたものであ
る。

【００１０】この発明に係るフラッシュメモリ内蔵情報
処理システムは、消去時の規格電圧を保持する規格電圧
保持領域、および消去時のフェールアドレスを保持する
フェールアドレス保持領域を有したデータ記億手段を備
え、実際の各ビットの消去電圧を規格電圧保持領域に保
持された消去時の規格電圧と比較して、消去時のフェー
ルアドレスをフェールアドレス保持領域に格納し、フェ
ールアドレス保持領域の保持データの有無に基づいてフ
ラッシュメモリの揮発しやすいビットの判定を行うよう
にしたものである。

【００１１】この発明に係るフラッシュメモリ内蔵情報
処理システムは、書き込み時のフェールアドレスの読み
出し電圧を保持する読み出し電圧保持領域をデータ記憶
手段に持たせ、実際の各ビットの書き込み電圧を規格電
圧保持領域に保持された書き込み時の規格電圧と比較し
て、書き込み時のフェールアドレスをフェールアドレス
保持領域に格納するとともに、この書き込み時のフェー
ルアドレスの読み出し電圧を上記読み出し電圧保持領域
に格納することにより、フラッシュメモリの書き込み電
圧をその値に合わせて規格内に補正するようにしたもの
である。

【００１２】この発明に係るフラッシュメモリ内蔵情報
処理システムは、消去時のフェールアドレスの読み出し
電圧を保持する読み出し電圧保持領域をデータ記憶手段
に持たせ、実際の各ビットの消去電圧を規格電圧保持領
域に保持された消去時の規格電圧と比較して、消去時の
フェールアドレスをフェールアドレス保持領域に格納す
るとともに、この消去時のフェールアドレスの読み出し
電圧を上記読み出し電圧保持領域に格納することによ
り、フラッシュメモリの消去電圧をその値に合わせて規
格内に補正するようにしたものである。

【００１３】この発明に係るフラッシュメモリ内蔵情報
処理システムは、消去完了パルス値を保持する消去完了
パルス値保持領域と、消去完了パルスモニタ値を保持す
る消去完了パルスモニタ値保持領域を有したデータ記憶
手段を備え、消去完了パルス値保持領域に保持された消
去完了パルス値と、消去完了パルスモニタ値保持領域に
保持された消去完了パルスモニタ値との比較結果に基づ
いて、フラッシュメモリの揮発しやすいビットの判定を
行うようにしたものである。

【００１４】この発明に係るフラッシュメモリ内蔵情報
処理システムは、クロック変換手段を設け、複数回にわ
たって出力されるフラッシュメモリの消去タイミングを
与えるタイミング信号を１つにまとめて出力することに
より、消去時間の短縮をはかったものである。

【００１５】この発明に係るフラッシュメモリ内蔵情報
処理システムは、書き込み時のモニタ値のアドレスを保
持するモニタ値アドレス保持領域、消去時のモニタ値を
保持するモニタ値保持領域、および消去時の読み出し電
圧を保持する読み出し電圧保持領域を有したデータ記憶
手段を設け、読み出し電圧保持領域に保持された消去時
の読み出し電圧とモニタ値保持領域に保持された消去時
のモニタ値との比較結果に基づいてフラッシュメモリの
揮発しやすいビットの判定を行うようにしたものであ
る。

【００１６】この発明に係るフラッシュメモリ内蔵情報
処理システムは、オールゲート・オン時のフェールアド
レスを保持するフェールアドレス保持領域を有したデー
タ記憶手段を設け、全てのビットに“０”を書き込んだ
後、電源電圧を下げてそれを読み出した際に“１”とし
て読み出されたビットのアドレスをフェールアドレス保
持領域に格納し、フェールアドレス保持領域の保持デー
タの有無に基づいてフラッシュメモリの揮発しやすいビ
ットの判定を行うようにしたものである。

【００１７】この発明に係るフラッシュメモリ内蔵情報
処理システムは、しきい値の異なる複数のセンスアンプ
と、その選択を行うセンスアンプ選択スイッチとを設
け、各センスアンプが出力する判定値の比較によって、
フラッシュメモリの揮発しやすいビットの判定を行うよ
うにしたものである。

【００１８】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ラッシュメモリ内蔵情報処理システムの概略構成を示す
ブロック図であり、ここでも、フラッシュメモリ内蔵マ
イクロコンピュータについて例示している。図におい
て、１はこのフラッシュメモリ内蔵マイクロコンピュー
タの全体を制御する中央演算処理装置としてのＣＰＵで
あり、２はこのＣＰＵ１によってアクセスされるＲＡ
Ｍ、３は外部とのインタフェースをとる周辺回路であ
る。４はＣＰＵ１や周辺回路３を動作させるための内部
クロックを発生する内部クロック発生手段としての内部
クロック発生回路であり、５は外部発振回路（図示省
略）の出力あるいは外部クロックをこの内部クロック発
生回路４に入力する外部信号入力端子、６は内部クロッ
ク発生回路４が外部信号入力端子５に入力された外部ク
ロック等に基づいて発生した内部クロックである。７は
このＣＰＵ１とＲＡＭ２、周辺回路３などとの間で送受
されるアドレスが伝送されるアドレスバスであり、８は
それらの間で送受されるコマンドやデータが伝送される
データバスである。

【００１９】９は上記アドレスバス７とデータバス８に
接続されて、ＣＰＵ１よりアクセスされる、記憶内容の
電気的な書き換えおよび一括消去が可能な不揮発性メモ
リによるフラッシュメモリである。このフラッシュメモ
リ９内において、１１は当該フラッシュメモリのデータ
記憶手段としてのメモリアレイであり、１２はそのワー
ド線、１３はこのワード線１２を、アドレスバス７など
を介して送られてきたアドレスに基づいて選択するアド
レスデコーダである。１４はメモリアレイ１１の書き込
み電圧や消去電圧を発生する電圧発生回路であり、１５
はその書き込み電圧や消去電圧が出力される電圧配線で
ある。１６はメモリアレイ１１への書き込みタイミング
あるいは消去タイミングを与えるタイミング信号を発生
する、タイミング発生手段としてのパルス発生回路であ
り、１７はこのパルス発生回路１６が発生するでタイミ
ング信号で、この実施の形態１においてはメモリアレイ
１１への書き込みタイミングを与える書き込みパルスで
ある。１８はパルス発生回路１６よりメモリアレイ１１
に与えられるタイミング信号（書き込みパルス）１７を
生成するためのクロックを発生するリングオシレータで
あり、１９はこのリングオシレータ１８より出力される
クロックである。

【００２０】なお、これら各部は、図１０に同一符号を
付して示した従来のフラッシュメモリ内蔵マイクロコン
ピュータにおけるそれらに相当する部分である。

【００２１】また、２１はフラッシュメモリ９のメモリ
アレイ１１への書き込み時の規格電圧を保持する規格電
圧保持領域であり、２２はこの規格電圧保持領域２１に
保持された書き込み時の規格電圧に基づく書き込みベリ
ファイによってフェールとなったビットのアドレスを、
書き込み時のフェールアドレスとして保持するフェール
アドレス保持領域である。なお、この実施の形態１にお
いては、これら規格電圧保持領域２１とフェールアドレ
ス保持領域２２は、データ記憶手段としてのメモリアレ
イ１１内に設定されている。

【００２２】次に動作について説明する。外部信号入力
端子５には、外部発振回路の出力あるいは外部クロック
が入力され、内部クロック発生回路４は入力された外部
発振回路出力あるいは外部クロックを分周することによ
って、ＣＰＵ１や周辺回路３を動作させるための内部ク
ロック６を発生している。フラッシュメモリ９のメモリ
アレイ１１の書き込みに先立って、書き込み時の規格電
圧として、プロセスでの平均値、あるいはテスト毎にと
ったモニタデータを、あらかじめメモリアレイ１１の規
格電圧保持領域２１に保持させておく。

【００２３】メモリアレイ１１に書き込みを行う場合、
ＣＰＵ１は内部クロック発生回路４からの内部クロック
６に同期して、フラッシュメモリ９に割り当てられた図
示していない命令レジスタのアドレスをアドレスバス７
に出力し、書き込みコマンドおよび書き込みデータをデ
ータバス８に出力する。フラッシュメモリ９はこの書き
込みコマンドおよび書き込みデータの入力が完了した
後、図示を省略した制御部の制御によって電圧発生回路
１４を動作させ、ＣＰＵ１からの書き込みデータに対応
した書き込み電圧を電圧配線１５に出力させる。また、
フラッシュメモリ９の制御部はリングオシレータ１８を
動作させ、書き込みパルス発生用のクロック１９を発生
させる。パルス発生回路１６はこのリングオシレータ１
８の出力する書き込みパルス発生用のクロック１９に同
期して、タイミング信号（書き込みパルス）１７を発生
する。

【００２４】この書き込みパルスとなるタイミング信号
１７の発生後に、ＣＰＵ１はメモリアレイ１１の規格電
圧保持領域２１に割り当てられたアドレスをアドレスバ
ス７に出力し、そこに保持されている書き込み時の規格
電圧を読み出す。次に、電圧発生回路１４に割り当てら
れたアドレスをアドレスバス７に出力して、この規格電
圧保持領域２１より読み出した書き込み時の規格電圧を
データバス８に出力する。これによって電圧発生回路１
４には書き込み時の規格電圧が書き込まれ、それに基づ
く書き込み電圧が電圧配線１５に出力される。これによ
り、フラッシュメモリ９の制御部は書き込みベリファイ
を行い、書き込み時の規格電圧を上回るビットがあった
場合には、そのアドレスをＣＰＵ１を介してデータバス
８に出力する。次にＣＰＵ１よりフェールアドレス保持
領域２２に割り当てられたアドレスをアドレスバス７に
出力し、そのフェールアドレス保持領域２２に、書き込
みベリファイによって書き込み時の規格電圧を上回ると
判定されたビットのアドレスを、書き込み時のフェール
アドレスとして書き込む。

【００２５】テストでは、このフェールアドレス保持領
域２２に書き込み時のフェールアドレスが保持されてい
るか否かによって、フラッシュメモリ９のメモリアレイ
１１における揮発しやすいビットを判定する。

【００２６】ただし、上記書き込みベリファイは内蔵し
ている基準電圧を下限とし、この基準電圧でパスした
後、規格電圧保持領域２１に保持されている書き込み時
の規格電圧で再ベリファイする。また、内蔵の基準電圧
で書き込みベリファイがパスしたメモリビットは追加書
き込みしないものとする。

【００２７】なお、上記説明では、規格電圧保持領域２
１およびフェールアドレス保持領域２２をメモリアレイ
１１内に設けたものを示したが、それらをメモリアレイ
１１とは独立した別のデータ記憶手段として設けてもよ
く、物理配置を限定するものではない。

【００２８】以上のように、この実施の形態１によれ
ば、規格電圧保持領域２１に保持されている書き込み時
の規格電圧と、フェールアドレス保持領域２２に保持さ
れている書き込み時のフェールアドレスとによって書き
込み電圧範囲を判定しているので、ベークによるフラッ
シュメモリの初期揮発不良のスクリーニングが不要とな
って、フラッシュメモリ内蔵情報処理システムのテスト
時間を短縮できる効果がある。

【００２９】実施の形態２．図２はこの発明の実施の形
態２によるフラッシュメモリ内蔵情報処理システムの概
略構成を示すブロック図で、ここでも、フラッシュメモ
リ内蔵マイクロコンピュータについて例示しており、相
当部分には図１と同一符号を付してその説明を省略す
る。図において、２３はフラッシュメモリ９のメモリア
レイ１１の消去時の規格電圧を保持する規格電圧保持領
域であり、２４はこの規格電圧保持領域２３に保持され
た消去時の規格電圧に基づく消去ベリファイによってフ
ェールとなったビットのアドレスを、消去時のフェール
アドレスとして保持するフェールアドレス保持領域であ
る。なお、この実施の形態２においても、これら規格電
圧保持領域２３とフェールアドレス保持領域２４は、デ
ータ記憶手段としてのメモリアレイ１１内に設定されて
いる。

【００３０】また、タイミング発生手段としてのパルス
発生回路１６より出力されるタイミング信号１７は、こ
の実施の形態２においては、メモリアレイ１１の消去タ
イミングを与える消去パルスであり、リングオシレータ
１８よりパルス発生回路１６に送出されるクロック１９
は、このメモリアレイ１１を消去する消去パルスとなる
タイミング信号１７を生成するためのクロックである。

【００３１】次に動作について説明する。内部クロック
発生回路４は外部信号入力端子５に入力された外部発振
回路出力や外部クロックなどを分周して、ＣＰＵ１や周
辺回路３を動作させるための内部クロック６を発生す
る。フラッシュメモリ９のメモリアレイ１１の消去に先
立って、消去時の規格電圧として、プロセスでの平均
値、あるいはテスト毎にとったモニタデータを、あらか
じめメモリアレイ１１の規格電圧保持領域２１に保持さ
せておく。

【００３２】メモリアレイ１１の消去を行う場合、ＣＰ
Ｕ１は内部クロック発生回路４からの内部クロック６に
同期して、フラッシュメモリ９に割り当てられた命令レ
ジスタのアドレスをアドレスバス７に、消去コマンドを
データバス８に、それぞれ出力する。フラッシュメモリ
９の制御部はこの消去コマンドの入力完了後に電圧発生
回路１４を動作させて、電圧配線１５に消去電圧を出力
させる。また、フラッシュメモリ９の制御部はリングオ
シレータ１８を動作させ、消去パルス発生用のクロック
１９を発生させる。パルス発生回路１６はこのリングオ
シレータ１８からの消去パルス発生用のクロック１９に
同期してタイミング信号（消去パルス）１７を発生す
る。

【００３３】この消去パルスとなるタイミング信号１７
の発生後に、ＣＰＵ１はメモリアレイ１１の規格電圧保
持領域２３に割り当てられたアドレスをアドレスバス７
に出力し、そこに保持されている消去時の規格電圧を読
み出す。次に、電圧発生回路１４に割り当てられたアド
レスをアドレスバス７に出力して、この規格電圧保持領
域２３より読み出した消去時の規格電圧をデータバス８
に出力する。これによって電圧発生回路１４には消去時
の規格電圧が書き込まれ、それに基づく消去電圧が電圧
配線１５に出力される。これにより、フラッシュメモリ
９の制御部は消去ベリファイを行い、消去時の規格電圧
を上回るビットがあった場合には、そのアドレスをＣＰ
Ｕ１を介してデータバス８に出力する。次にＣＰＵ１よ
りフェールアドレス保持領域２４に割り当てられたアド
レスをアドレスバス７に出力し、そのフェールアドレス
保持領域２４に、消去ベリファイによって消去時の規格
電圧を上回ると判定されたビットのアドレスを、消去時
のフェールアドレスとして書き込む。

【００３４】テストでは、このフェールアドレス保持領
域２４に消去時のフェールアドレスが保持されているか
否かによって、フラッシュメモリ９のメモリアレイ１１
における揮発しやすいビットを判定する。

【００３５】ただし、上記消去ベリファイは内蔵してい
る基準電圧を下限とし、この基準電圧でパスした後、規
格電圧保持領域２３に保持されている消去時の規格電圧
で再ベリファイする。また、内蔵する基準電圧で消去ベ
リファイがパスしたメモリビットは追加消去しないもの
とする。

【００３６】なお、上記説明では、規格電圧保持領域２
３およびフェールアドレス保持領域２４をメモリアレイ
１１内に設けたものを示したが、それらをメモリアレイ
１１とは独立した別のデータ記憶手段として設けてもよ
く、物理配置を限定するものではない。

【００３７】以上のように、この実施の形態２によれ
ば、規格電圧保持領域２３に保持されている消去時の規
格電圧と、フェールアドレス保持領域２４に保持されて
いる消去時のフェールアドレスとによって消去電圧範囲
を判定しているので、ベークによるフラッシュメモリの
初期揮発不良のスクリーニングが不要となって、テスト
時間を短縮することができる効果がある。

【００３８】実施の形態３．上記実施の形態１では、デ
ータ記憶手段（メモリアレイ１１）に規格電圧保持領域
２１とフェールアドレス保持領域２２とを持たせ、それ
らに保持された書き込み時の規格電圧とフェールアドレ
スにより書き込み電圧範囲を判定する場合について説明
したが、さらに、読み出し電圧保持領域も持たせて、書
き込み時のフェールアドレスの読み出し電圧のデータを
そこに記憶させるようにしてもよく、それによって書き
込み電圧範囲の補正を行うことが可能となる。

【００３９】図３はそのようなこの発明の実施の形態３
によるフラッシュメモリ内蔵情報処理システムの概略構
成を示すブロック図であり、上記実施の形態１の各部に
相当する部分には図１と同一符号を付してその説明を省
略する。図において、２５は規格電圧保持領域２１に保
持されている書き込み時の規格電圧に基づいて行われた
書き込みベリファイによってフェールとなったビットよ
り読み出された電圧値を、書き込み時のフェールアドレ
スの読み出し電圧として保持する読み出し電圧保持領域
であり、規格電圧保持領域２１、フェールアドレス保持
領域２２と同様に、データ記憶手段としてのメモリアレ
イ１１内に設定されている。

【００４０】次に動作について説明する。なお、フェー
ルアドレス保持領域２２に書き込み時のフェールアドレ
スが書き込まれるまでの動作は、上記実施の形態１の場
合と同様であるため、ここではそこまでの動作について
は説明を省略する。

【００４１】フラッシュメモリ９の制御部（図示省略）
は書き込みベリファイを行った結果、規格電圧保持領域
２１に保持されている書き込み時の規格電圧を上回るビ
ットがあった場合に、その電圧値をＣＰＵ１を介してデ
ータバス８に出力する。次にＣＰＵ１より、読み出し電
圧保持領域２５に割り当てられたアドレスをアドレスバ
ス７に出力することにより、ＣＰＵ１を介してデータバ
ス８に出力された電圧値を、書き込み時のフェールアド
レスの読み出し電圧として読み出し電圧保持領域２５に
書き込む。テストでは、この読み出し電圧保持領域２５
に保持されている書き込み時のフェールアドレスの読み
出し電圧に合わせて、書き込み時の規格電圧内になるよ
うにフラッシュメモリ９のメモリアレイ１１を消去する
ことにより、書き込み電圧範囲を補正する。

【００４２】以上のように、この実施の形態３によれ
ば、読み出し電圧保持領域２５を設けて書き込み時のフ
ェールアドレスの読み出し電圧を保持させ、その電圧値
に合わせて消去を行うことにより、書き込み電圧範囲を
補正することが可能となり、書き込み時におけるフラッ
シュメモリのしきい値の電圧範囲を狭めることができる
という効果がある。

【００４３】実施の形態４．上記実施の形態２では、デ
ータ記憶手段（メモリアレイ１１）に規格電圧保持領域
２３とフェールアドレス保持領域２４とを持たせ、それ
らに保持された消去時の規格電圧とフェールアドレスに
より消去電圧範囲を判定する場合について説明したが、
さらに、読み出し電圧保持領域も持たせて、消去時のフ
ェールアドレスの読み出し電圧のデータをそこに記憶さ
せるようにしてもよく、それによって消去電圧範囲の補
正を行うことが可能となる。

【００４４】図４はそのようなこの発明の実施の形態４
によるフラッシュメモリ内蔵情報処理システムの概略構
成を示すブロック図であり、上記実施の形態２の各部に
相当する部分には図２と同一符号を付してその説明を省
略する。図において、２６は規格電圧保持領域２３に保
持されている消去時の規格電圧に基づいて行われた書き
込みベリファイによってフェールとなったビットより読
み出された電圧値を、消去時のフェールアドレスの読み
出し電圧として保持する読み出し電圧保持領域であり、
規格電圧保持領域２３、フェールアドレス保持領域２４
と同様に、データ記憶手段としてのメモリアレイ１１内
に設定されている。

【００４５】次に動作について説明する。なお、フェー
ルアドレス保持領域２４に消去時のフェールアドレスが
書き込まれるまでの動作は、上記実施の形態２の場合と
同様であるため、ここではそこまでの動作については説
明を省略する。

【００４６】フラッシュメモリ９の制御部（図示省略）
は消去ベリファイを行った結果、規格電圧保持領域２３
に保持されている消去時の規格電圧を上回るビットがあ
った場合に、その電圧値をＣＰＵ１を介してデータバス
８に出力する。次にＣＰＵ１より、読み出し電圧保持領
域２６に割り当てられたアドレスをアドレスバス７に出
力することにより、ＣＰＵ１を介してデータバス８に出
力された電圧値を、消去時のフェールアドレスの読み出
し電圧として読み出し電圧保持領域２６に書き込む。テ
ストでは、この読み出し電圧保持領域２６に保持されて
いる消去時のフェールアドレスの読み出し電圧に合わせ
て、消去時の規格電圧内になるようにフラッシュメモリ
９のメモリアレイ１１に書き込みを行うことにより、消
去電圧範囲を補正する。

【００４７】以上のように、この実施の形態４によれ
ば、読み出し電圧保持領域２６を設けて消去時のフェー
ルアドレスの読み出し電圧を保持させ、その電圧値に合
わせて書き込みを行うことにより、消去電圧範囲を補正
することが可能となり、消去時におけるフラッシュメモ
リのしきい値の電圧範囲を狭めることができるという効
果がある。

【００４８】実施の形態５．上記実施の形態２において
は、データ記憶手段（メモリアレイ１１）の規格電圧保
持領域２３とフェールアドレス保持領域２４に保持され
た消去時の規格電圧とフェールアドレスによりフラッシ
ュメモリの揮発を判定する場合について説明したが、デ
ータ記憶手段に消去完了パルス値保持領域と消去完了パ
ルスモニタ値保持領域を持たせて、それらが保持してい
る消去完了パルス値と返回数と消去完了パルスモニタ値
との比較によって、フラッシュメモリの揮発の判定を行
うことも可能である。

【００４９】図５はそのようなこの発明の実施の形態５
によるフラッシュメモリ内蔵情報処理システムの概略構
成を示すブロック図であり、上記実施の形態２の各部に
相当する部分には図２と同一符号を付してその説明を省
略する。図において、２７はフラッシュメモリ９の消去
完了までに繰り返される消去ベリファイの回数が消去完
了パルス値として保持される消去完了パルス値保持領域
であり、２８はこの消去完了パルス値保持領域２７に保
存された消去完了パルス値と比較される、消去完了する
までに繰り返される消去ベリファイ回数の基準値を、消
去完了パルスモニタ値として保持する消去完了パルスモ
ニタ値保持領域である。なお、これら消去完了パルス値
保持領域２７、および消去完了パルスモニタ値保持領域
２８は、データ記憶手段としてのメモリアレイ１１内に
設定されている。

【００５０】次に動作について説明する。内部クロック
発生回路４は外部信号入力端子５に入力された外部発振
回路出力や外部クロックなどを分周して、ＣＰＵ１や周
辺回路３を動作させるための内部クロック６を発生す
る。フラッシュメモリ９のメモリアレイ１１の消去に先
立って、消去完了パルスモニタ値として、プロセスでの
平均値、あるいはテスト毎にとったモニタデータを、あ
らかじめメモリアレイ１１の消去完了パルスモニタ値保
持領域２８に保持させておく。

【００５１】メモリアレイ１１の消去を行う場合、ＣＰ
Ｕ１は内部クロック発生回路４からの内部クロック６に
同期して、フラッシュメモリ９に割り当てられた命令レ
ジスタのアドレスをアドレスバス７に、消去コマンドを
データバス８に、それぞれ出力する。フラッシュメモリ
９の制御部はこの消去コマンドの入力完了後に電圧発生
回路１４を動作させて、電圧配線１５に消去電圧を出力
させる。また、フラッシュメモリ９の制御部はリングオ
シレータ１８を動作させ、消去パルス発生用のクロック
１９を発生させる。パルス発生回路１６はこのリングオ
シレータ１８からの消去パルス発生用のクロック１９に
同期してタイミング信号（消去パルス）１７を発生す
る。

【００５２】パルス発生回路１６によるこの消去パルス
となるタイミング信号１７の発生後、フラッシュメモリ
９の図示を省略した制御部は消去ベリファイを行い、こ
の消去ベリファイがパスすれば消去動作を終了する。一
方、消去ベリファイがフェールする場合には、再度、そ
のタイミング信号１７の発生と消去ベリファイとを実行
し、消去ベリファイがパスするまでこの動作を繰り返
す。この消去ベリファイ動作の繰り返し回数をＣＰＵ１
のカウンタでカウントし、消去ベリファイがパスした時
点でそのカウンタのカウント値をＣＰＵ１を介してデー
タバス８に出力する。次にＣＰＵ１より、消去完了パル
ス値保持領域２７に割り当てられたアドレスをアドレス
バス７に出力し、この消去完了パルス値保持領域２７
に、消去ベリファイがパスするまでの消去ベリファイ動
作の繰り返し回数を消去完了パルス値として書き込む。
テストでは、この消去完了パルス値保持領域２７の内容
を消去完了パルスモニタ値保持領域２８の内容とＣＰＵ
１にて比較し、消去完了パルス値が消去完了パルスモニ
タ値よりも小さい場合に、フラッシュメモリ９に揮発が
あるものと判定する。

【００５３】なお、上記説明では、消去完了パルス値保
持領域２７および消去完了パルスモニタ値保持領域２８
をメモリアレイ１１内に設けたものを示したが、それら
をメモリアレイ１１とは独立した別のデータ記憶手段と
して設けてもよく、物理配置を限定するものではない。

【００５４】以上のように、この実施の形態５によれ
ば、消去完了パルス値保持領域２７に保持されている消
去完了パルス値を、消去完了パルスモニタ値保持領域２
８に保持されている消去完了パルスモニタ値と比較する
ことによって、フラッシュメモリの揮発を判定すること
が可能となるため、ベークによるスクリーニングが不要
となって、テスト時間を短縮することができる効果があ
る。

【００５５】実施の形態６．上記実施の形態５では、パ
ルス発生回路１６より消去パルスとなるタイミング信号
１７を１つずつ個別に出力するものについて示したが、
当該タイミング信号１７をいくつかまとめて出力するよ
うにしてもよく、それにより、消去に要する時間を短縮
することができる。

【００５６】図６はそのようなこの発明の実施の形態６
によるフラッシュメモリ内蔵情報処理システムの概略構
成を示すブロック図であり、上記実施の形態５の各部に
相当する部分には図５と同一符号を付してその説明を省
略する。図において、２９はタイミング発生手段として
のパルス発生回路１６が複数回に渡って発生する、フラ
ッシュメモリ９の消去タイミングを与えるタイミング信
号（消去パルス）１７を、１つにまとめて出力するた
め、リングオシレータ１８の出力するクロック１９を分
周するクロック変換手段としてクロック分周回路であ
り、３０はこのクロック分周回路２９よりパルス発生回
路１６に入力される分周クロックである。

【００５７】次に動作について説明する。ここで、ＣＰ
Ｕ１が消去コマンドをデータバス８を介して入力するま
での動作は実施の形態５の場合と同様である。フラッシ
ュメモリ９の制御部（図示省略）は、消去コマンドの入
力完了後、電圧発生回路１４を動作させて電圧配線１５
に消去電圧を出力させる。また、フラッシュメモリ９の
制御部はさらに、リングオシレータ１８を動作させて消
去パルス発生用のクロック１９を発生させる。このクロ
ック１９はクロック分周回路２９に入力され、クロック
分周回路２９はそれを消去完了パルスモニタ値保持領域
２８に保持されている値の半分になるように分周して分
周クロック３０を生成する。この分周クロック３０はパ
ルス発生回路１６に送られ、パルス発生回路１６はこの
分周クロック３０に同期して、消去パルスとなるタイミ
ング信号１７を発生する。

【００５８】パルス発生回路１６によるこのタイミング
信号（消去パルス）１７の発生後、フラッシュメモリ９
の制御部は消去ベリファイを行う。この消去ベリファイ
がパスすれば消去動作を終了して、消去完了パルスモニ
タ値保持領域２８に保持されている消去完了パルスモニ
タ値の半分の値を、消去完了パルス値として消去完了パ
ルス値保持領域２７に格納する。一方、消去ベリファイ
がフェールする場合には、再度、そのタイミング信号１
７の発生と消去ベリファイとを実行し、消去ベリファイ
がパスするまでこの動作を繰り返す。テストでは、ＣＰ
Ｕ１において、この消去完了パルス値保持領域２７の内
容を消去完了パルスモニタ値保持領域２８の内容と比較
し、消去完了パルス値が消去完了パルスモニタ値と同じ
場合に、フラッシュメモリに揮発があるものと判定す
る。

【００５９】以上のように、この実施の形態６によれ
ば、フラッシュメモリの消去時に、タイミング信号１７
をクロック分周回路２９で分周した分周クロック３０に
同期して作成することにより、複数のタイミング信号
（消去パルス）１７をパルス発生回路１６よりまとめて
出力することが可能となるため、フラッシュメモリ９の
消去時間を短縮することができる効果がある。

【００６０】実施の形態７．上記実施の形態６では、ク
ロック変換手段としてのクロック分周回路２９が、クロ
ック１９を消去完了パルスモニタ値保持領域２８の保持
値の半分になるように分周して、分周クロック３０を発
生する場合について説明したが、クロック１９を“１”
とし、分周クロック３０を“１”、“２”、“４”、
“８”・・・と可変して与えるようにしてもよく、上記
実施の形態６と同様の効果を奏する。

【００６１】実施の形態８．上記実施の形態６では、ク
ロック変換手段として、クロック１９を分周して分周ク
ロック３０を生成するクロック分周回路２９を用いた場
合について説明したが、分周クロック３０のハイレベル
の期間をつめてワンショットパルスとして与えるように
してもよく、上記実施の形態６と同様の効果を奏する。

【００６２】実施の形態９．上記各実施の形態において
は、データ記憶手段の各種保持領域に保持した、書き込
み時の規格電圧とフェールアドレス、あるいは消去完了
パルス値と消去完了パルスモニタ値などによってフラッ
シュメモリの揮発の判定を行う場合について説明した
が、データ記憶手段にモニタ値アドレス保持領域、モニ
タ値保持領域、および読み出し電圧保持領域を持たせ
て、それらが保持している書き込み時のモニタ値のアド
レス、消去時のモニタ値、および消去時の読み出し電圧
に基づいてフラッシュメモリの揮発を判定することも可
能である。

【００６３】図７はそのようなこの発明の実施の形態９
によるフラッシュメモリ内蔵情報処理システムの概略構
成を示すブロック図であり、上記各実施の形態の各部に
相当する部分には同一符号を付してその説明を省略す
る。図において、３１は書き込み時のモニタ値のアドレ
スが保持されるモニタ値アドレス保持領域、３２は消去
時のモニタ値が保持されるモニタ値保持領域であり、３
３は消去時の読み出し電圧が保持される読み出し電圧保
持領域である。なお、これらモニタ値アドレス保持領域
３１、モニタ値保持領域３２、および読み出し電圧保持
領域３３は、データ記憶手段としてのメモリアレイ１１
内に設定されている。

【００６４】次に動作について説明する。ここで、フラ
ッシュメモリ９のメモリアレイ１１へのデータの書き込
み動作については、実施の形態１の場合と同様であるた
め、ここではそれについての説明は省略する。書き込み
パルスとなるタイミング信号１７をタイミング発生手段
としてのパルス発生回路１６より発生した後、フラッシ
ュメモリ９の制御部（図示省略）は書き込みベリファイ
を実行し、この書き込みベリファイがパスすれば書き込
み動作を終了する。なお、この書き込みベリファイの際
に、最も書き込みにくかったビットの情報として、その
アドレスと電圧値を求めておく。そして、まずそのアド
レスをＣＰＵ１を介してデータバス８に出力し、ＣＰＵ
１よりアドレスバス７に出力されるモニタ値アドレス保
持領域３１に割り当てられたアドレスに基づいて、この
最も書き込みにくかったビットのアドレスを、書き込み
時のモニタ値のアドレスとして当該モニタ値アドレス保
持領域３１に書き込む。次にその電圧値をＣＰＵ１を介
してデータバス８に出力し、ＣＰＵ１よりアドレスバス
７に出力されるモニタ値保持領域３２に割り当てられた
アドレスに基づいて、この最も書き込みにくかったビッ
トの電圧値を、消去時のモニタ値として当該モニタ値保
持領域３２に書き込む。

【００６５】次にフラッシュメモリ９のメモリアレイ１
１の消去を行う。このメモリアレイ１１の消去時に消去
ビット毎に読み出される電圧値を、消去時の読み出し電
圧として読み出し電圧保持領域３３に保持させる。すな
わち、フラッシュメモリ９の制御部は、その消去ビット
毎に読み出される電圧値をＣＰＵ１を介してデータバス
８に出力し、それを消去時の読み出し電圧として、ＣＰ
Ｕ１よりアドレスバス７に出力される読み出し電圧保持
領域３３に割り当てられたアドレスに基づいて当該読み
出し電圧保持領域３３に書き込む。ＣＰＵ１はモニタ値
保持領域３２に保持された消去時のモニタ値と、この読
み出し電圧保持領域３３に消去ビット毎に保持された消
去時の読み出し電圧とを比較して、消去時の読み出し電
圧が消去時のモニタ値より小さくなった場合にフラッシ
ュメモリに揮発があるものとして判定し、テストを終了
する。

【００６６】なお、上記説明では、モニタ値アドレス保
持領域３１、モニタ値保持領域３２、および読み出し電
圧保持領域３３をメモリアレイ１１内に設けたものを示
したが、それらをメモリアレイ１１とは独立した別のデ
ータ記憶手段として設けてもよく、物理配置を限定する
ものではない。

【００６７】以上のように、この実施の形態９によれ
ば、読み出し電圧保持領域３３に消去ビット毎に保持さ
れている消去時の読み出し電圧を、モニタ値保持領域３
２に保持されている消去時のモニタ値と比較しているの
で、フラッシュメモリ９のより細かな揮発の判定を行う
ことが可能になるという効果がある。

【００６８】実施の形態１０．上記各実施の形態におい
ては、データ記憶手段の各種保持領域に保持した、書き
込み時の規格電圧とフェールアドレス、消去完了パルス
値と消去完了パルスモニタ値、あるいは消去時のモニタ
値と読み出し電圧などによってフラッシュメモリの揮発
の判定を行う場合について説明したが、データ記憶手段
にフェールアドレス保持領域を持たせて、それがオール
ゲートオン時のフェールアドレスを保持しているか否か
によってフラッシュメモリの揮発を判定することも可能
である。

【００６９】図８はそのようなこの発明の実施の形態１
０によるフラッシュメモリ内蔵情報処理システムの概略
構成を示すブロック図であり、上記各実施の形態の各部
に相当する部分には同一符号を付してその説明を省略す
る。図において、３４はオールゲートオン時のフェール
アドレスが保持されるフェールアドレス保持領域であ
る。なお、このフェールアドレス保持領域３４は、デー
タ記憶手段としてのメモリアレイ１１内に設定されてい
る。

【００７０】次に動作について説明する。ここで、フラ
ッシュメモリ９のメモリアレイ１１へのデータの書き込
み動作については、実施の形態１の場合と同様であるた
め、ここではそれについての説明を省略する。この書き
込み動作において、メモリアレイ１１の全てのビットに
対して“０”を書き込む。次に、電源電圧を低くして
（例えば電源電圧規格の−１０％以下でフラッシュメモ
リのしきい値以上）、メモリアレイ１１の読み出しを行
い、“１”が読み出されるビットを検出して、そのアド
レスをオールゲートオン時のフェールアドレスとしてフ
ェールアドレス保持領域３４に保持させる。すなわち、
フラッシュメモリ９の制御部は、その“１”が読み出さ
れたビットのアドレスをＣＰＵ１を介してデータバス８
に出力し、ＣＰＵ１よりアドレスバス７に出力されるフ
ェールアドレス保持領域３４に割り当てられたアドレス
に基づいて、それをオールゲートオン時のフェールアド
レスとして、当該フェールアドレス保持領域３４に書き
込む。テストでは、このフェールアドレス保持領域３４
にオールゲートオン時のフェールアドレスが保持されて
いるか否かによって、フラッシュメモリ９のメモリアレ
イ１１に揮発があるか否かを判定する。

【００７１】なお、上記説明では、フェールアドレス保
持領域３４をメモリアレイ１１内に設けたものを示した
が、それをメモリアレイ１１とは独立した別のデータ記
憶手段として設けてもよく、物理配置を限定するもので
はない。

【００７２】以上のように、この実施の形態１０によれ
ば、フェールアドレス保持領域３４が保持しているオー
ルゲートオン時のフェールアドレスの有無によって、フ
ラッシュメモリの揮発を判定することが可能となるた
め、読み出し回路を付加しなくとも揮発テストを行うこ
とができるという効果がある。

【００７３】実施の形態１１．上記各実施の形態におい
ては、データ記憶手段の各種保持領域に保持した、書き
込み時の規格電圧とフェールアドレス、消去完了パルス
値と消去完了パルスモニタ値、消去時のモニタ値と読み
出し電圧、あるいはオールゲートオン時のフェールアド
レスなどによってフラッシュメモリの揮発を判定する場
合について説明したが、しきい値の異なる複数のセンス
アンプによってそれぞれ読み出しを行い、読み出しデー
タの比較によってフラッシュメモリの揮発を判定するよ
うにしてもよい。

【００７４】図９はそのようなこの発明の実施の形態１
１によるフラッシュメモリ内蔵情報処理システムの概略
構成を示すブロック図であり、上記各実施の形態の各部
に相当する部分には同一符号を付してその説明を省略す
る。図において、３５は読み出し電圧（しきい値）が通
常の読み出し電圧値、例えば電源電圧規格の±１０％に
設定されているセンスアンプであり、３６は読み出し電
圧（しきい値）が上記センスアンプ３５よりも低い電圧
値、例えば電源電圧規格の−１０％以下でフラッシュメ
モリのしきい値以上に設定されているセンスアンプであ
る。３７はセンスアンプ３５を選択してデータバス８を
介してＣＰＵ１に接続するセンスアンプ選択スイッチで
あり、３８はセンスアンプ３６を選択してデータバス８
を介してＣＰＵ１に接続するセンスアンプ選択スイッチ
である。

【００７５】次に動作について説明する。ここで、フラ
ッシュメモリ９のメモリアレイ１１へのデータの書き込
み動作については、実施の形態１の場合と同様であるた
め、ここではそれについての説明は省略する。書き込み
の終了したメモリアレイ１１からデータを読み出す場合
には、まずセンスアンプ選択スイッチ３７をオンとし、
センスアンプ選択スイッチ３８をオフとして、センスア
ンプ３５をデータバス８に接続する。このセンスアンプ
３５は通常の読み出し電圧（例えば、電源電圧規格の±
１０％）をしきい値としてフラッシュメモリ９のメモリ
アレイ１１の読み出しを行い、この通常の読み出し電圧
を用いて判定した判定値を出力する。

【００７６】次に、センスアンプ選択スイッチ３８をオ
ンとし、センスアンプ選択スイッチ３７をオフとして、
センスアンプ３６をデータバス８に接続する。このセン
スアンプ３６は、センスアンプ３５のそれと比較して低
い電圧（例えば、電源電圧規格の−１０％以下でフラッ
シュメモリのしきい値以上）をしきい値としてフラッシ
ュメモリ９のメモリアレイ１１の読み出しを行い、この
センスアンプ３５よりも低い読み出し電圧を用いて判定
した判定値を出力する。テストでは、この２つのセンス
アンプ３５、３６による判定値を比較して、両者が同じ
場合にフラッシュメモリ９に揮発があるものとして判定
する。

【００７７】以上のように、この実施の形態１１によれ
ば、複数個用意したしきい値の異なるセンスアンプ３
５、３６の判定値を比較することにより、通常のフラッ
シュメモリの読み出し動作によってフラッシュメモリの
揮発テストを行うことが可能となるという効果がある。

【００７８】

【発明の効果】以上のように、この発明によれば、書き
込み時あるいは消去時の規格電圧を保持する規格電圧保
持領域と、書き込み時あるいは消去時のフェールアドレ
スを保持するフェールアドレス領域を有するデータ記憶
手段を備え、規格電圧保持領域とフェールアドレス領域
の保持内容に基づいて書き込み電圧範囲を判定している
ので、フラッシュメモリの初期揮発不良のスクリーニン
グのためにベークを行う必要がなくなり、テスト時間を
短縮することができ、ベークのための設備を必要としな
いフラッシュメモリ内蔵情報処理システムが得られる効
果がある。

【００７９】この発明によれば、データ記憶手段に読み
出し電圧保持領域を設けて、書き込み時あるいは消去時
のフェールアドレスの読み出し電圧を保持させ、その電
圧に合わせて消去もしくは書き込みを行うことにより、
書き込み電圧範囲または消去電圧範囲を補正することが
可能となるため、書き込み時および消去時のフラッシュ
メモリのしきい値電圧範囲を狭めることができるという
効果がある。

【００８０】この発明によれば、データ記憶手段の有す
る消去完了パルス値保持領域に保持された消去完了時の
パルス値と、消去完了パルスモニタ値保持領域に保持さ
れた消去完了時のパルスモニタ値とを比較することによ
って、フラッシュメモリの揮発を判定することが可能と
なるため、ベークによるスクリーニングの必要がなくな
って、フラッシュメモリ内蔵情報処理システムのテスト
時間を短縮することが可能となり、ベークのための設備
を不要とすることができるなどの効果がある。

【００８１】この発明によれば、クロック変換手段で変
換されたクロックに同期して消去時にタイミング信号を
作成することにより、消去のためのタイミング信号を複
数分まとめて、タイミング発生手段より出力することが
可能となるため、フラッシュメモリの消去時間を短縮す
ることができる効果がある。

【００８２】この発明によれば、書き込み時のモニタ値
のアドレスを保持するモニタ値アドレス保持領域、消去
時のモニタ値を保持するモニタ値保持領域、および消去
時の読み出し電圧を消去ビット毎に保持する読み出し電
圧保持領域を有するデータ記憶手段を備え、そのモニタ
値保持領域と読み出し電圧保持領域の保持内容を比較す
ることによってフラッシュメモリの揮発を判定している
ので、より細かなフラッシュメモリの揮発テストを実行
することが可能となる効果がある。

【００８３】この発明によれば、オールゲートオン時の
フェールアドレスの情報を保持するフェールアドレス領
域手段を有するデータ記憶手段を備え、このフェールア
ドレス保持領域の保持データの有無によってフラッシュ
メモリの揮発を判定しているので、読み出し回路の付加
を必要とせずに揮発テストを行うことができるという効
果がある。

【００８４】この発明によれば、しきい値の異なるセン
スアンプを複数個用意し、各センスアンプの判定値を比
較することによってフラッシュメモリの揮発を判定して
いるので、通常のフラッシュメモリの読み出しでフラッ
シュメモリの揮発テストを行うことが可能となり、ベー
クによるスクリーニングが不要となって、テスト時間を
短縮することができ、ベークのための設備も不要となる
などの効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるフラッシュメ
モリ内蔵情報処理システムの概略構成を示すブロック図
である。

【図２】 この発明の実施の形態２によるフラッシュメ
モリ内蔵情報処理システムの概略構成を示すブロック図
である。

【図３】 この発明の実施の形態３によるフラッシュメ
モリ内蔵情報処理システムの概略構成を示すブロック図
である。

【図４】 この発明の実施の形態４によるフラッシュメ
モリ内蔵情報処理システムの概略構成を示すブロック図
である。

【図５】 この発明の実施の形態５によるフラッシュメ
モリ内蔵情報処理システムの概略構成を示すブロック図
である。

【図６】 この発明の実施の形態６によるフラッシュメ
モリ内蔵情報処理システムの概略構成を示すブロック図
である。

【図７】 この発明の実施の形態９によるフラッシュメ
モリ内蔵情報処理システムの概略構成を示すプロック図
である。

【図８】 この発明の実施の形態１０によるフラッシュ
メモリ内蔵情報処理システムの概略構成を示すブロック
図である。

【図９】 この発明の実施の形態１１によるフラッシュ
メモリ内蔵情報処理システムの概略構成を示すブロック
図である。

【図１０】 従来のフラッシュメモリ内蔵情報処理シス
テムの概略構成を示すブロック図である。

【図１１】 フラッシュメモリの書き込みによるしきい
値分布の変化を示す説明図である。

【符号の説明】

１ ＣＰＵ（中央演算処理装置）、４ 内部クロック発
生回路（内部クロック発生手段）、６ 内部クロック、
９ フラッシュメモリ、１１ メモリアレイ（データ記
憶手段）、１６ パルス発生回路（タイミング発生手
段）、１７ タイミング信号、２１，２３ 規格電圧保
持領域、２２，２４，３４ フェールアドレス保持領
域、２５，２６，３３ 読み出し電圧保持領域、２７
消去完了パルス値保持領域、２８ 消去完了パルスモニ
タ値保持領域、２９ クロック分周回路（クロック変換
手段）、３１ モニタ値アドレス保持領域、３２ モニ
タ値保持領域、３５，３６ センスアンプ、３７，３８
センスアンプ選択スイッチ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 システム全体の制御を行う中央演算処理
   装置と、 前記中央演算処理装置を動作させるための内部クロック
   を発生する内部クロック発生手段と、 前記中央演算処理装置によってアクセスされるフラッシ
   ュメモリと、 前記フラッシュメモリの書き込みタイミングを与えるタ
   イミング信号を発生するタイミング発生手段と、 前記フラッシュメモリの書き込み時の規格電圧を保持す
   る規格電圧保持領域、および前記書き込み時の規格電圧
   に基づく書き込みベリファイによってフェールとなった
   ビットのアドレスを、その有無によって前記フラッシュ
   メモリの揮発しやすいビットの判定を行うための書き込
   み時のフェールアドレスとして保持するフェールアドレ
   ス保持領域を有するデータ記憶手段とを備えたフラッシ
   ュメモリ内蔵情報処理システム。
2. 【請求項２】 システム全体の制御を行う中央演算処理
   装置と、 前記中央演算処理装置を動作させるための内部クロック
   を発生する内部クロック発生手段と、 前記中央演算処理装置によってアクセスされるフラッシ
   ュメモリと、 前記フラッシュメモリの消去タイミングを与えるタイミ
   ング信号を発生するタイミング発生手段と、 前記フラッシュメモリの消去時の規格電圧を保持する規
   格電圧保持領域、および前記消去時の規格電圧に基づく
   消去ベリファイによってフェールとなったビットのアド
   レスを、その有無によって前記フラッシュメモリの揮発
   しやすいビットの判定を行うための消去時のフェールア
   ドレスとして保持するフェールアドレス保持領域を有す
   るデータ記憶手段とを備えたフラッシュメモリ内蔵情報
   処理システム。
3. 【請求項３】 データ記憶手段が、 規格電圧保持領域に保持された書き込み時の規格電圧に
   基づく書き込みベリファイでフェールとなったビットよ
   り読み出された電圧値を、その値に合わせてフラッシュ
   メモリの書き込み電圧範囲を補正するための書き込み時
   のフェールアドレスの読み出し電圧値として保持する読
   み出し電圧保持領域を有することを特徴とする請求項１
   記載のフラッシュメモリ内蔵情報処理システム。
4. 【請求項４】 データ記憶手段が、 規格電圧保持領域に保持された消去時の規格電圧に基づ
   く消去ベリファイでフェールとなったビットより読み出
   された電圧値を、その値に合わせてフラッシュメモリの
   消去電圧範囲を補正するための消去時のフェールアドレ
   スの読み出し電圧値として保持する読み出し電圧保持領
   域を有することを特徴とする請求項２記載のフラッシュ
   メモリ内蔵情報処理システム。
5. 【請求項５】 システム全体の制御を行う中央演算処理
   装置と、 前記中央演算処理装置を動作させるための内部クロック
   を発生する内部クロック発生手段と、 前記中央演算処理装置によってアクセスされるフラッシ
   ュメモリと、 前記フラッシュメモリの消去タイミングを与えるタイミ
   ング信号を発生するタイミング発生手段と、 前記フラッシュメモリの消去が完了するまでに繰り返さ
   れる消去ベリファイの回数を消去完了パルス値として保
   持する消去完了パルス値保持領域、および前記消去完了
   パルス値保持領域に保持された消去完了パルス値と比較
   され、その比較結果によって前記フラッシュメモリの揮
   発しやすいビットの判定を行うための、消去完了するま
   でに繰り返される消去ベリファイ回数の基準値を、消去
   完了パルスモニタ値として保持する消去完了パルスモニ
   タ値保持領域を有するデータ記憶手段とを備えたフラッ
   シュメモリ内蔵情報処理システム。
6. 【請求項６】 タイミング発生手段が複数回にわたって
   発生するフラッシュメモリの消去タイミングを与えるタ
   イミング信号を、１つにまとめて出力するためのクロッ
   ク変換手段を備えたことを特徴とする請求項５記載のフ
   ラッシュメモリ内蔵情報処理システム。
7. 【請求項７】 システム全体の制御を行う中央演算処理
   装置と、 前記中央演算処理装置を動作させるための内部クロック
   を発生する内部クロック発生手段と、 前記中央演算処理装置によってアクセスされるフラッシ
   ュメモリと、 前記フラッシュメモリの書き込みまたは消去タイミング
   を与えるタイミング信号を発生するタイミング発生手段
   と、 前記フラッシュメモリの書き込みベリファイにおいて最
   も書き込みにくかったビットのアドレスを書き込み時の
   モニタ値のアドレスとして保持するモニタ値アドレス保
   持領域、その時の電圧値を消去時のモニタ値として保持
   するモニタ値保持領域、および前記モニタ値保持領域に
   保持されている消去時のモニタ値と比較されて前記フラ
   ッシュメモリの揮発しやすいビットの判定を行うため
   の、前記フラッシュメモリの消去時に消去ビット毎に読
   み出された電圧値を、消去時の読み出し電圧として保持
   する読み出し電圧保持領域を有するデータ記憶手段とを
   備えたフラッシュメモリ内蔵情報処理システム。
8. 【請求項８】 システム全体の制御を行う中央演算処理
   装置と、 前記中央演算処理装置を動作させるための内部クロック
   を発生する内部クロック発生手段と、 前記中央演算処理装置によってアクセスされるフラッシ
   ュメモリと、 前記フラッシュメモリの書き込みまたは消去タイミング
   を与えるタイミング信号を発生するタイミング発生手段
   と、 前記フラッシュメモリの全ビットに“０”を書き込み、
   電源電圧を下げてそれを読み出した際に“１”として読
   み出されたビットのアドレスを、その有無によって前記
   フラッシュメモリの揮発しやすいビットの判定を行うた
   めのオールゲートオン時のフェールアドレスとして保持
   するフェールアドレス保持領域を有するデータ記憶手段
   とを備えたフラッシュメモリ内蔵情報処理システム。
9. 【請求項９】 システム全体の制御を行う中央演算処理
   装置と、 前記中央演算処理装置を動作させるための内部クロック
   を発生する内部クロック発生手段と、 前記中央演算処理装置によってアクセスされるフラッシ
   ュメモリと、 前記フラッシュメモリの書き込みまたは消去タイミング
   を与えるタイミング信号を発生するタイミング発生手段
   と、 前記フラッシュメモリから読み出されるデータの判定を
   行う、互いに異なったしきい値を有する複数のセンスア
   ンプと、 前記センスアンプの１つを選択して前記中央演算処理装
   置に接続するためのセンスアンプ選択スイッチとを備え
   たフラッシュメモリ内蔵情報処理システム。