JPH11121608A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11121608A JPH11121608A JP28367497A JP28367497A JPH11121608A JP H11121608 A JPH11121608 A JP H11121608A JP 28367497 A JP28367497 A JP 28367497A JP 28367497 A JP28367497 A JP 28367497A JP H11121608 A JPH11121608 A JP H11121608A
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- film
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Abstract
(57)【要約】
【課題】ＣＭＰ法によるエッチング時間のマージンを拡
大し、埋め込み素子分離領域の段差を安定して低減し得
る半導体装置の製造方法を提供する。 【解決手段】シリコン基板上にＳｉＯ2 膜を形成する工
程と、ＳｉＯ2 膜上に第１の保護膜を形成する工程と、
第１の保護膜とＳｉＯ2 膜とシリコン基板とをリソグラ
フィ方法およびドライエッチング方法を用いて順次エッ
チングして素子分離領域形成用の溝を形成する工程と、
溝を形成した後の半導体基板上に絶縁物を堆積する工程
と、溝の内部の絶縁物上に第２の保護膜を形成する工程
と、第２の保護膜を形成した後の基板上の表面をＣＭＰ
法により平坦化して溝の内部に埋め込み素子分離領域を
形成する工程とを具備し、第１の保護膜の厚さｔ1 、溝
の深さｔ2 、絶縁物の厚さｔ3 および第２の保護膜の厚
さｔ4 がｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 、ｔ2 ＜ｔ3 の関係を
満たすことを特徴とする。
大し、埋め込み素子分離領域の段差を安定して低減し得
る半導体装置の製造方法を提供する。 【解決手段】シリコン基板上にＳｉＯ2 膜を形成する工
程と、ＳｉＯ2 膜上に第１の保護膜を形成する工程と、
第１の保護膜とＳｉＯ2 膜とシリコン基板とをリソグラ
フィ方法およびドライエッチング方法を用いて順次エッ
チングして素子分離領域形成用の溝を形成する工程と、
溝を形成した後の半導体基板上に絶縁物を堆積する工程
と、溝の内部の絶縁物上に第２の保護膜を形成する工程
と、第２の保護膜を形成した後の基板上の表面をＣＭＰ
法により平坦化して溝の内部に埋め込み素子分離領域を
形成する工程とを具備し、第１の保護膜の厚さｔ1 、溝
の深さｔ2 、絶縁物の厚さｔ3 および第２の保護膜の厚
さｔ4 がｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 、ｔ2 ＜ｔ3 の関係を
満たすことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に半導体装置の埋め込み素子分離領域の
形成方法に関する。
方法に係り、特に半導体装置の埋め込み素子分離領域の
形成方法に関する。
【０００２】
【従来の技術】近年の半導体素子の高集積化と半導体表
面の平坦化の要求に伴い、従来の局所選択酸化（ＬＯＣ
ＯＳ）法に代わる新たな素子分離方法の開発が進められ
ている。例えばシリコン基板に形成した狭く深い溝の内
部に絶縁物を充填して埋め込み素子分離領域を形成する
埋め込み素子分離（ＳＴＩ）法は、従来のＬＯＣＯＳ法
に比べて素子分離領域の面積を小さくすることができ、
素子の微細化、高集積化に有利である。
面の平坦化の要求に伴い、従来の局所選択酸化（ＬＯＣ
ＯＳ）法に代わる新たな素子分離方法の開発が進められ
ている。例えばシリコン基板に形成した狭く深い溝の内
部に絶縁物を充填して埋め込み素子分離領域を形成する
埋め込み素子分離（ＳＴＩ）法は、従来のＬＯＣＯＳ法
に比べて素子分離領域の面積を小さくすることができ、
素子の微細化、高集積化に有利である。
【０００３】ここで、従来の埋め込み素子分離法につい
て図３を参照して説明する。まず、例えばシリコン（珪
素）基板１０１に、素子分離領域形成用の溝１０４を形
成する。この際、まず、Ｓｉ基板１０１の素子形成予定
領域（例えばＭＯＳトランジスタのソース・ドレイン・
ゲート形成領域）を保護するための薄い熱酸化膜（酸化
シリコン膜；ＳｉＯ2 膜）を形成し、さらに、同様の目
的で、第１の保護膜（ストッパー材；例えば多結晶シリ
コン膜）１０３を堆積する。
て図３を参照して説明する。まず、例えばシリコン（珪
素）基板１０１に、素子分離領域形成用の溝１０４を形
成する。この際、まず、Ｓｉ基板１０１の素子形成予定
領域（例えばＭＯＳトランジスタのソース・ドレイン・
ゲート形成領域）を保護するための薄い熱酸化膜（酸化
シリコン膜；ＳｉＯ2 膜）を形成し、さらに、同様の目
的で、第１の保護膜（ストッパー材；例えば多結晶シリ
コン膜）１０３を堆積する。
【０００４】次に、フォトリソグラフィ方法およびドラ
イエッチング方法等により、前記多結晶シリコン膜１０
３と熱酸化膜とシリコン基板１０１とを順次エッチング
して素子分離領域形成用の溝１０４を形成する。
イエッチング方法等により、前記多結晶シリコン膜１０
３と熱酸化膜とシリコン基板１０１とを順次エッチング
して素子分離領域形成用の溝１０４を形成する。
【０００５】次に、基板上全面に熱酸化膜（ＳｉＯ2
膜）１０２を形成した後、前記溝１０４の内部に絶縁物
を充填して素子分離領域を形成するために、基板上全面
に酸化シリコン等の絶縁物１０６を堆積する。
膜）１０２を形成した後、前記溝１０４の内部に絶縁物
を充填して素子分離領域を形成するために、基板上全面
に酸化シリコン等の絶縁物１０６を堆積する。
【０００６】次に、前記溝１０４の内部（フィールド領
域）の絶縁物１０６の膜減りを防止するために、基板上
全面に多結晶Ｓｉ膜を前記第１の保護膜１０３と同じ高
さになるように堆積した後、フォトリソグラフィ方法お
よびドライエッチング方法等によりパターニング加工
し、前記溝１０４の内部の絶縁物１０６の一部上に第２
の保護膜（ストッパー材）１０７を形成する。
域）の絶縁物１０６の膜減りを防止するために、基板上
全面に多結晶Ｓｉ膜を前記第１の保護膜１０３と同じ高
さになるように堆積した後、フォトリソグラフィ方法お
よびドライエッチング方法等によりパターニング加工
し、前記溝１０４の内部の絶縁物１０６の一部上に第２
の保護膜（ストッパー材）１０７を形成する。
【０００７】次に、ＣＭＰ（Chemical Mechanical Poli
shing ；化学機械研磨）法により半導体基板上の表面を
平坦化することにより前記溝１０４の内部に埋め込み素
子分離領域を得る。
shing ；化学機械研磨）法により半導体基板上の表面を
平坦化することにより前記溝１０４の内部に埋め込み素
子分離領域を得る。
【０００８】ところで、前記したようにＣＭＰ法により
基板上の表面を平坦化する際、その下地パターンに対応
する凹凸に応じて研磨速度が異なり、特にＣＭＰ装置の
研磨布（クロス）の応力配分によって、広いパターン形
成領域あるいはパターン間隔領域（スース領域）がエッ
チングレートが速くなる現象（以下、ディッシングと称
する）が生じるという特徴がある。
基板上の表面を平坦化する際、その下地パターンに対応
する凹凸に応じて研磨速度が異なり、特にＣＭＰ装置の
研磨布（クロス）の応力配分によって、広いパターン形
成領域あるいはパターン間隔領域（スース領域）がエッ
チングレートが速くなる現象（以下、ディッシングと称
する）が生じるという特徴がある。
【０００９】即ち、従来の埋め込み素子分離法を適用す
る際、例えば図４に示すように、半導体基板２０１上に
広い領域の第１のストッパー材２０３が形成されている
場合には、前記したようにＣＭＰ法により基板上の表面
を平坦化する際にディッシングにより前記第１のストッ
パー材１０３が速く研磨されてしまう。なお、図４中、
２０２は熱酸化膜、２０５は素子形成予定領域、２０６
は絶縁物である。
る際、例えば図４に示すように、半導体基板２０１上に
広い領域の第１のストッパー材２０３が形成されている
場合には、前記したようにＣＭＰ法により基板上の表面
を平坦化する際にディッシングにより前記第１のストッ
パー材１０３が速く研磨されてしまう。なお、図４中、
２０２は熱酸化膜、２０５は素子形成予定領域、２０６
は絶縁物である。
【００１０】この現象は、ＣＭＰ法によるエッチング時
間のマージンを狭くし、素子形成予定領域での第１のス
トッパー材１０３のオーバエッチングをまねき、埋め込
み素子分離領域と素子形成予定領域との絶対段差を低減
できない等の問題が生じる。
間のマージンを狭くし、素子形成予定領域での第１のス
トッパー材１０３のオーバエッチングをまねき、埋め込
み素子分離領域と素子形成予定領域との絶対段差を低減
できない等の問題が生じる。
【００１１】この結果、リーク電流の増加、特性のばら
つきの増加など、素子の電気的特性の劣化、信頼性の劣
化が生じる。従って、高性能、高信頼性の半導体装置を
実現するためには、ＣＭＰ前の膜構造として、前記ＣＭ
Ｐ法による研磨時のディッシングを考慮に入れた構造
（ディッシングの影響を軽減し得る構造）が必要であ
る。
つきの増加など、素子の電気的特性の劣化、信頼性の劣
化が生じる。従って、高性能、高信頼性の半導体装置を
実現するためには、ＣＭＰ前の膜構造として、前記ＣＭ
Ｐ法による研磨時のディッシングを考慮に入れた構造
（ディッシングの影響を軽減し得る構造）が必要であ
る。
【００１２】しかし、前記したような従来の埋め込み素
子分離領域の形成方法は、ＣＭＰ法による研磨時のディ
ッシングを考慮に入れた膜構造が提案されていないの
で、前述したような問題が生じるとともに、ＣＭＰ法に
よるエッチング時間のマージンが狭いことから、低い段
差の埋め込み素子分離領域の安定に再現性よく形成する
ことが困難であり、実用的ではなかった。
子分離領域の形成方法は、ＣＭＰ法による研磨時のディ
ッシングを考慮に入れた膜構造が提案されていないの
で、前述したような問題が生じるとともに、ＣＭＰ法に
よるエッチング時間のマージンが狭いことから、低い段
差の埋め込み素子分離領域の安定に再現性よく形成する
ことが困難であり、実用的ではなかった。
【００１３】
【発明が解決しようとする課題】上記したように従来の
埋め込み素子分離領域の形成方法は、ディッシングの影
響を軽減し得る構造を採用していないので、ＣＭＰ法に
よるエッチング時間のマージンが狭く、低い段差の埋め
込み素子分離領域の安定に再現性よく形成することが困
難であるという問題があった。
埋め込み素子分離領域の形成方法は、ディッシングの影
響を軽減し得る構造を採用していないので、ＣＭＰ法に
よるエッチング時間のマージンが狭く、低い段差の埋め
込み素子分離領域の安定に再現性よく形成することが困
難であるという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、ＣＭＰ法によるエッチング時間のマージンを
拡大し、埋め込み素子分離領域の段差を安定して低減し
得る半導体装置の製造方法を提供することを目的とす
る。
たもので、ＣＭＰ法によるエッチング時間のマージンを
拡大し、埋め込み素子分離領域の段差を安定して低減し
得る半導体装置の製造方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に酸化珪素膜を形成する工程
と、前記酸化珪素膜上に第１の保護膜を形成する工程
と、前記第１の保護膜と酸化珪素膜と半導体基板とをリ
ソグラフィ方法およびドライエッチング方法を用いて順
次エッチングして素子分離領域形成用の溝を形成する工
程と、前記溝を形成した後の半導体基板上に絶縁物を堆
積する工程と、前記溝の内部の絶縁物上に第２の保護膜
を形成する工程と、前記第２の保護膜を形成した後の半
導体基板上の表面を化学機械研磨法により平坦化し、前
記溝の内部に素子分離領域を形成する工程とを具備し、
前記第１の保護膜の厚さｔ1 、前記溝の深さｔ2 、前記
絶縁物の厚さｔ3 および前記第２の保護膜の厚さｔ4 が
ｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 、ｔ2 ＜ｔ3 の関係を満た
すことを特徴とする。
造方法は、半導体基板上に酸化珪素膜を形成する工程
と、前記酸化珪素膜上に第１の保護膜を形成する工程
と、前記第１の保護膜と酸化珪素膜と半導体基板とをリ
ソグラフィ方法およびドライエッチング方法を用いて順
次エッチングして素子分離領域形成用の溝を形成する工
程と、前記溝を形成した後の半導体基板上に絶縁物を堆
積する工程と、前記溝の内部の絶縁物上に第２の保護膜
を形成する工程と、前記第２の保護膜を形成した後の半
導体基板上の表面を化学機械研磨法により平坦化し、前
記溝の内部に素子分離領域を形成する工程とを具備し、
前記第１の保護膜の厚さｔ1 、前記溝の深さｔ2 、前記
絶縁物の厚さｔ3 および前記第２の保護膜の厚さｔ4 が
ｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 、ｔ2 ＜ｔ3 の関係を満た
すことを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１乃至図２は、本発明の
半導体装置の製造方法の第１の実施の形態に係る埋め込
み素子分離領域の形成工程の一部を示している。
施の形態を詳細に説明する。図１乃至図２は、本発明の
半導体装置の製造方法の第１の実施の形態に係る埋め込
み素子分離領域の形成工程の一部を示している。
【００１７】まず、図１に示すように、例えばＮ型の
（１００）結晶面を有するＳｉ基板３０１に、素子分離
領域形成用の高アスペクト比を有する深さｔ2 の溝３０
４を形成する。
（１００）結晶面を有するＳｉ基板３０１に、素子分離
領域形成用の高アスペクト比を有する深さｔ2 の溝３０
４を形成する。
【００１８】この際、まず、Ｓｉ基板３０１の素子形成
予定領域（例えばＭＯＳトランジスタのソース・ドレイ
ン・ゲート形成領域）を保護するための薄い熱酸化膜
（例えば２０ｎｍのＳｉＯ2 膜）を形成し、さらに、同
様の目的で、厚さｔ1 の第１の保護膜（ストッパー材）
３０３として例えばＣＶＤ（化学気相成長）法により多
結晶Ｓｉ膜を堆積する。
予定領域（例えばＭＯＳトランジスタのソース・ドレイ
ン・ゲート形成領域）を保護するための薄い熱酸化膜
（例えば２０ｎｍのＳｉＯ2 膜）を形成し、さらに、同
様の目的で、厚さｔ1 の第１の保護膜（ストッパー材）
３０３として例えばＣＶＤ（化学気相成長）法により多
結晶Ｓｉ膜を堆積する。
【００１９】次に、フォトリソグラフィ方法およびドラ
イエッチング方法等を用いて、前記多結晶Ｓｉ膜３０３
とＳｉＯ2 膜とＳｉ基板３０１とを順次エッチングして
溝３０４を形成する。
イエッチング方法等を用いて、前記多結晶Ｓｉ膜３０３
とＳｉＯ2 膜とＳｉ基板３０１とを順次エッチングして
溝３０４を形成する。
【００２０】次に、基板上全面に熱酸化膜（ＳｉＯ2
膜）３０２を形成した後、前記溝３０４の内部に絶縁物
を充填して素子分離領域を形成するために、基板上全面
に例えばＣＶＤ法により厚さｔ3 のＳｉＯ2 膜等の絶縁
物３０６を堆積する。
膜）３０２を形成した後、前記溝３０４の内部に絶縁物
を充填して素子分離領域を形成するために、基板上全面
に例えばＣＶＤ法により厚さｔ3 のＳｉＯ2 膜等の絶縁
物３０６を堆積する。
【００２１】次に、前記溝３０４の内部（フィールド領
域）の絶縁物３０６の膜減りを防止するために、基板上
全面に例えばＣＶＤ法により厚さｔ4 の多結晶Ｓｉ膜を
堆積した後、フォトリソグラフィ方法およびドライエッ
チング方法等によりパターニング加工し、前記溝３０４
の内部の絶縁物３０６の一部上に第２の保護膜（ストッ
パー材）３０７を形成する。
域）の絶縁物３０６の膜減りを防止するために、基板上
全面に例えばＣＶＤ法により厚さｔ4 の多結晶Ｓｉ膜を
堆積した後、フォトリソグラフィ方法およびドライエッ
チング方法等によりパターニング加工し、前記溝３０４
の内部の絶縁物３０６の一部上に第２の保護膜（ストッ
パー材）３０７を形成する。
【００２２】次に、図２に示すように、ＣＭＰ法により
基板上の表面を平坦化することにより前記溝３０４の内
部に埋め込み素子分離領域を得る。この際、ＣＭＰ前に
おける素子形成予定領域３０５と素子分離領域（フィー
ルド領域）３０６の膜構造は、図１に示したように、第
１の保護膜３０３の厚さｔ1 、前記溝３０４の深さｔ2
、前記絶縁物３０６の厚さｔ3 および前記第２の保護
膜３０７の厚さｔ4 がｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 、ｔ2 ＜
ｔ3 の関係を満たしている。
基板上の表面を平坦化することにより前記溝３０４の内
部に埋め込み素子分離領域を得る。この際、ＣＭＰ前に
おける素子形成予定領域３０５と素子分離領域（フィー
ルド領域）３０６の膜構造は、図１に示したように、第
１の保護膜３０３の厚さｔ1 、前記溝３０４の深さｔ2
、前記絶縁物３０６の厚さｔ3 および前記第２の保護
膜３０７の厚さｔ4 がｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 、ｔ2 ＜
ｔ3 の関係を満たしている。
【００２３】つまり、第２の保護膜３０７の表面高さを
第１の保護膜３０３の表面高さよりも高く設定している
ので、図２に示すようにＣＭＰ法により基板上の表面を
平坦化した際、特にＣＭＰ装置の研磨布の応力配分によ
って広い埋め込み素子分離領域あるいは広い素子形成領
域でのエッチングレートが速くなる現象（ディッシン
グ）の影響を軽減することが可能である。
第１の保護膜３０３の表面高さよりも高く設定している
ので、図２に示すようにＣＭＰ法により基板上の表面を
平坦化した際、特にＣＭＰ装置の研磨布の応力配分によ
って広い埋め込み素子分離領域あるいは広い素子形成領
域でのエッチングレートが速くなる現象（ディッシン
グ）の影響を軽減することが可能である。
【００２４】従って、ＣＭＰ法による研磨時の第１の保
護膜３０３のオーバエッチングを防止し、エッチング時
間のマージンを十分確保することが可能である。この
後、保護膜３０７を除去した後、素子形成予定領域のチ
ャネル／ウエル領域（図示せず）に対する不純物の注
入、活性化のための熱処理、素子（ＭＯＳトランジス
タ）のゲート電極の形成、素子（ＭＯＳトランジスタ）
のドレイン・ゲート電極の形成等を行って素子を作成す
る。
護膜３０３のオーバエッチングを防止し、エッチング時
間のマージンを十分確保することが可能である。この
後、保護膜３０７を除去した後、素子形成予定領域のチ
ャネル／ウエル領域（図示せず）に対する不純物の注
入、活性化のための熱処理、素子（ＭＯＳトランジス
タ）のゲート電極の形成、素子（ＭＯＳトランジスタ）
のドレイン・ゲート電極の形成等を行って素子を作成す
る。
【００２５】即ち、上記実施例の埋め込み素子分離領域
の形成方法によれば、ＣＭＰ前における保護膜の高さ位
置を規定することによって、ＣＭＰ法による研磨時のデ
ィッシングの影響を軽減（緩和）させているので、ＣＭ
Ｐ法による研磨時のエッチング時間のマージンを拡大で
きる。
の形成方法によれば、ＣＭＰ前における保護膜の高さ位
置を規定することによって、ＣＭＰ法による研磨時のデ
ィッシングの影響を軽減（緩和）させているので、ＣＭ
Ｐ法による研磨時のエッチング時間のマージンを拡大で
きる。
【００２６】これにより、低段差の埋め込み素子分離領
域を再現性よく形成することが可能になる。従って、リ
ーク電流の増加、特性のばらつきの増加など、素子の電
気的特性の劣化、信頼性の劣化を十分に抑制することが
可能になり、高性能、高信頼性の半導体装置を再現性よ
く実現することが可能になる。
域を再現性よく形成することが可能になる。従って、リ
ーク電流の増加、特性のばらつきの増加など、素子の電
気的特性の劣化、信頼性の劣化を十分に抑制することが
可能になり、高性能、高信頼性の半導体装置を再現性よ
く実現することが可能になる。
【００２７】なお、前記第１の保護膜３０３は、前記多
結晶Ｓｉ膜に限らず、他の材料、例えばＳｉまたはＳｉ
を含む金属等の導電体膜、またはシリコンナイトライド
（ＳｉＮ）、またはチタンナイトライド（ＴｉＮ）、ま
たは炭素Ｃまたは炭素Ｃを含む金属等の導電体膜、また
はタングステンＷのいずれかを用いても良い。
結晶Ｓｉ膜に限らず、他の材料、例えばＳｉまたはＳｉ
を含む金属等の導電体膜、またはシリコンナイトライド
（ＳｉＮ）、またはチタンナイトライド（ＴｉＮ）、ま
たは炭素Ｃまたは炭素Ｃを含む金属等の導電体膜、また
はタングステンＷのいずれかを用いても良い。
【００２８】同様に、前記第２の保護膜３０７は、前記
多結晶Ｓｉ膜に限らず、他の材料、例えばＳｉまたはＳ
ｉを含む金属等の導電体膜、またはチタンナイトライド
（ＴｉＮ）、またはシリコンナイトライド（ＳｉＮ）、
または炭素Ｃまたは炭素Ｃを含む金属等の導電体膜、ま
たはタングステンＷのいずれかを用いても良い。
多結晶Ｓｉ膜に限らず、他の材料、例えばＳｉまたはＳ
ｉを含む金属等の導電体膜、またはチタンナイトライド
（ＴｉＮ）、またはシリコンナイトライド（ＳｉＮ）、
または炭素Ｃまたは炭素Ｃを含む金属等の導電体膜、ま
たはタングステンＷのいずれかを用いても良い。
【００２９】
【発明の効果】上述したように本発明によれば、ＣＭＰ
法によるエッチング時間のマージンを拡大し、埋め込み
素子分離領域の段差を安定して低減し得る半導体装置の
製造方法を提供することができる。
法によるエッチング時間のマージンを拡大し、埋め込み
素子分離領域の段差を安定して低減し得る半導体装置の
製造方法を提供することができる。
【図１】本発明の半導体装置の製造方法の第１の実施の
形態に係る埋め込み素子分離領域の形成工程の一部を示
す断面図。
形態に係る埋め込み素子分離領域の形成工程の一部を示
す断面図。
【図２】図１の工程に続いてＣＭＰ法により基板上の表
面を平坦化する工程を示す断面図。
面を平坦化する工程を示す断面図。
【図３】従来の埋め込み素子分離法による埋め込み素子
分離領域の形成工程の一部を示す断面図。
分離領域の形成工程の一部を示す断面図。
【図４】図３の工程において広い素子形成予定領域上の
エッチングレートが速くなる現象（ディッシング）を説
明するために示す断面図。
エッチングレートが速くなる現象（ディッシング）を説
明するために示す断面図。
３０１…半導体基板（Ｓｉ基板）、 ３０２…熱酸化膜（ＳｉＯ2 膜）、 ３０３…第１の保護膜（多結晶Ｓｉ膜）、 ３０４…溝、 ３０５…素子形成予定領域、 ３０６…絶縁物（ＳｉＯ2 膜）、 ３０７…第２の保護膜（多結晶Ｓｉ膜）。
フロントページの続き (72)発明者 松岡 史倫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (3)
- 【請求項１】 半導体基板上に酸化珪素膜を形成する工
程と、 前記酸化珪素膜上に第１の保護膜を形成する工程と、 前記第１の保護膜と酸化珪素膜と半導体基板とをリソグ
ラフィ方法およびドライエッチング方法を用いて順次エ
ッチングして素子分離領域形成用の溝を形成する工程
と、 前記溝を形成した後の半導体基板上に絶縁物を堆積する
工程と、 前記溝の内部の絶縁物上に第２の保護膜を形成する工程
と、 前記第２の保護膜を形成した後の半導体基板上の表面を
化学機械研磨法により平坦化して前記溝の内部に埋め込
み素子分離領域を形成する工程とを具備し、 前記第１の保護膜の厚さｔ1 、前記溝の深さｔ2 、前記
絶縁物の厚さｔ3 および前記第２の保護膜の厚さｔ4 が ｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 ｔ2 ＜ｔ3 の関係を満たすことを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１の保護膜は、珪素または珪素を含む金属等の導
電体膜、またはシリコンナイトライド（ＳｉＮ）、また
はチタンナイトライド（ＴｉＮ）、または炭素または炭
素を含む金属等の導電体膜、またはタングステンのいず
れかであることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体装置の製
造方法において、 前記第２の保護膜は、珪素または珪素を含む金属等の導
電体膜、またはシリコンナイトライド（ＳｉＮ）、また
はチタンナイトライド（ＴｉＮ）、または炭素または炭
素を含む金属等の導電体膜、またはタングステンのいず
れかであることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28367497A JPH11121608A (ja) | 1997-10-16 | 1997-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28367497A JPH11121608A (ja) | 1997-10-16 | 1997-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121608A true JPH11121608A (ja) | 1999-04-30 |
Family
ID=17668605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28367497A Pending JPH11121608A (ja) | 1997-10-16 | 1997-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011223018A (ja) * | 2005-11-11 | 2011-11-04 | Hitachi Chem Co Ltd | 酸化ケイ素用研磨剤、添加液および研磨方法 |
-
1997
- 1997-10-16 JP JP28367497A patent/JPH11121608A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011223018A (ja) * | 2005-11-11 | 2011-11-04 | Hitachi Chem Co Ltd | 酸化ケイ素用研磨剤、添加液および研磨方法 |
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