JPH11122105A

JPH11122105A - 周波数合成装置

Info

Publication number: JPH11122105A
Application number: JP9263051A
Authority: JP
Inventors: Lee Seo-Jun; リーセオ−ジュン
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-09-29
Filing date: 1997-09-29
Publication date: 1999-04-30
Anticipated expiration: 2017-09-29
Also published as: JP3234974B2

Abstract

(57)【要約】【課題】雑音に強い特性を有し、外部環境の変化に関係
なく一定の周波数の信号を発生する移動通信システムに
好適な周波数合成装置を提供する。【解決手段】本周波数合成装置は、入力信号ｆｒ及び基
準信号ｆｏ／Ｎについての周波数及び位相の誤差を検出
する位相周波数検出器１０１と、差動増幅した前記誤差
に応じた制御電圧を発生するフィルタリング部１０２
と、前記制御電圧に応じた周波数の発振信号ｆｏを発生
する電圧制御発振部１０３と、発振信号ｆｏを１／Ｎ倍
数で分周し前記基準信号ｆｏ／Ｎを出力する信号分周部
１０４と、基準電圧を電圧制御発振部１０３に出力する
基準電圧発生部１０５と、を備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動通信システム
に用いられる周波数合成装置に関し、特に、ＣＭＯＳ集
積技術を用いて耐雑音特性等の高性能化を図り、次世代
の移動通信システムに適用し得るようにした周波数合成
装置に関する。

【０００２】

【従来の技術】近来、情報通信分野におけるアナログ方
式の移動通信システムにおいては、加入者の増加や通話
量の増大に従ってシステム容量の限界が問題となり、現
在、デジタル方式の移動通信システムが盛んに開発され
ている。デジタル通信方式である、例えば、デジタルセ
ルラーシステムなどは、制限された周波数スペクトルを
大勢の利用者が使用するようになっており、アナログ方
式では不可能であった多様なデジタル情報を提供すると
共に、秘密性が保障されるという利点がある。

【０００３】このようなデジタル通信方式の移動通信シ
ステムは、基準周波数の安定度及び正確度、並びにスペ
クトルの純度を維持しながら、その基準周波数に基づい
た新しい周波数を発生させる周波数合成装置を備えてい
る。また、この周波数合成装置は、位相同期ループ（以
下、ＰＬＬとする）方式を用いて周波数発生回路を構成
することによって、低廉になると共にスペクトルの純度
が高くなる。このため、ＰＬＬ方式の周波数発生回路が
周波数合成装置に広く使用されている。

【０００４】また、周波数合成装置は、入力ジッタと出
力ジッタとからなるジッタ雑音を発生し、このジッタ雑
音はＰＬＬのループ帯域と密接な関係を有している。即
ち、前記ループ帯域が狭いと、入力ジッタの除去は容易
であるが、トラッキングを遅延させるため電圧制御発振
器によるジッタが増加し、ループ帯域が広いと、電圧制
御発振器のジッタは減少するが、入力ジッタを充分に除
去することが難しい。従って、ジッタ雑音の少ない周波
数合成装置を構成するためには、ＰＬＬのループ帯域を
最適化しなければならない。

【０００５】更に、上記ジッタ雑音は、低周波数では水
晶発振器により決定され、高周波数では電圧制御発振器
により決定される。前記水晶発振器によるジッタ雑音は
電圧制御発振器によるジッタ雑音よりも少ないため、周
波数合成装置全体でのジッタ雑音は電圧制御発振器のジ
ッタ雑音の特性により決定される。そこで、ジッタ雑音
の少ない電圧制御発振器の設計が必要とされ、ＰＬＬを
構成するに際して、電圧制御発振器及び周波数分周器
（frequency divider ）の設計は速度及び電力消費の面
からも重要視されている。

【０００６】従来、高周波数帯域の電圧制御発振器及び
周波数分周器は、ＥＣＬ及びＧａＡｓのような高速チッ
プ集積技術を用いて具現していたが、近年の技術の発展
に伴い、ＣＭＯＳ素子の小型化が可能になり、そのＣＭ
ＯＳ集積技術を用いて製品の小型化が図られている。即
ち、周波数合成装置の送信機と受信機とを相互マッチン
グさせるために発振器を使用するとき、今迄はバラクタ
（varactor）を用いたＬＣタンク発振器が利用されてき
た。しかし、このＬＣタンク発振器は高価で消費電力が
大きく、端末機の体積及び重さが増加する。このため、
消費電力を低減し集積化を図ることのできる低廉なＣＭ
ＯＳリング発振器が開発され適用されるようになった。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うなＣＭＯＳリング発振器を用いて周波数合成装置を構
成すると、ＣＭＯＳリング発振器がパワー供給雑音に弱
いため、周波数合成装置の性能を低下させるという不都
合な点があった。また、パワー供給雑音に強く、温度特
性を向上できるＥＣＬと類似な形態のＣＭＯＳ電圧制御
発振器が提案されているが、これは動作周波数が低いた
め移動通信には不適であるという不都合な点があった。

【０００８】更に、周波数分周器としてＣＭＯＳプリス
ケーラーが提案され、ダイナミック回路技術を用いたプ
リスケーラーも提案されている。しかし、その回路が高
周波数で動作するようになっているためダイナミック回
路の特性上、雑音の影響を受け易いという不都合な点が
あった。本発明は上記の点に着目してなされたもので、
各ブロックを差動構造として、雑音に強い特性を有し、
外部環境の変化に関係なく一定の周波数の信号を発生す
る移動通信システムに好適な周波数合成装置を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】このため本発明のうちの
請求項１に記載の発明は、入力信号と基準信号とを比較
し周波数及び位相に対する誤差を検出して出力する差動
構造を有した位相周波数検出手段と、該位相周波数検出
手段の出力を差動増幅して、前記誤差に応じた制御電圧
を発生するフィルタリング手段と、予め設定した基準電
圧を発生して出力する基準電圧発生手段と、前記フィル
タリング手段からの制御電圧に応じた周波数で、前記基
準電圧発生手段からの基準電圧に応じた振幅の発振信号
を発生する差動構造を有した電圧制御発振手段と、該電
圧制御発振手段からの発振信号を分周した前記基準信号
を発生して前記位相周波数検出手段に出力する信号分周
手段と、を備えて構成される。

【００１０】かかる構成によれば、本周波数合成装置へ
の入力信号は、位相周波数検出手段で基準信号との周波
数及び位相の誤差が検出され、該誤差に応じた制御電圧
がフィルタリング手段から出力される。そして、電圧制
御発振手段では、制御電圧応じて発振周波数が制御さ
れ、基準電圧発生手段からの基準電圧に応じて振幅が制
御された発振信号が生成され出力される。この発振信号
の一部は、信号分周手段で分周されて位相周波数検出手
段に基準信号としてフィードバックされる。これによ
り、入力信号と基準信号の周波数が同様になるように動
作して安定した周波数の基準信号及びその基準信号に基
づいた新しい周波数の発振信号が得られるようになる。
また、本装置の各手段が差動構造を有するように構成さ
れることで、各種の雑音に強い特性が得られる。

【００１１】請求項２に記載の発明では、請求項１に記
載の発明において、前記位相周波数検出手段は、前記入
力信号をクロック入力信号として電源電圧をラッチしア
ップ信号を出力する第１Ｄフリップフロップと、前記基
準信号をクロック入力信号として電源電圧をラッチしダ
ウン信号を出力する第２Ｄフリップフロップと、前記ア
ップ信号及び前記ダウン信号の論理積を演算するＡＮＤ
ゲートと、該ＡＮＤゲートの出力を順次反転させる直列
に接続された第１、２インバーターと、を備え、前記ア
ップ信号及び前記ダウン信号が前記フィルタリング手段
に出力され、前記第２インバーターの出力により前記第
１、２Ｄフリップフロップがリセットされるものとす
る。

【００１２】更に、前記第１、２Ｄフリップフロップそ
れぞれの具体的な構成として、請求項３に記載の発明で
は、電源電圧が各ソース端子に印加される第１〜５ＰＭ
ＯＳトランジスタを有し、該第１〜３ＰＭＯＳトランジ
スタのドレイン端子及び第４ＰＭＯＳトランジスタのゲ
ート端子が共通に接続され、該接続点には、入力信号を
ラッチして出力する第１ラッチ部の一方の入力端子及び
第１ＮＭＯＳトランジスタのドレイン端子がそれぞれ接
続され、前記第５ＰＭＯＳトランジスタのドレイン端子
にソース端子が接続された第６ＰＭＯＳトランジスタの
ドレイン端子には、前記第４ＰＭＯＳトランジスタのド
レイン端子及び前記第１ＰＭＯＳトランジスタのゲート
端子が共通に接続され、該接続点には、前記第１ラッチ
部の他方の入力端子及び第２、３ＮＭＯＳトランジスタ
のドレイン端子がそれぞれ接続され、前記第３ＮＭＯＳ
トランジスタのソース端子には、第４〜６ＮＭＯＳトラ
ンジスタの各ソース端子が共通に接続され、該接続点に
は接地電圧が印加され、前記第４、５ＮＭＯＳトランジ
スタのドレイン端子及び前記第６ＮＭＯＳトランジスタ
のゲート端子には、前記第１ＮＭＯＳトランジスタのソ
ース端子が共通に接続され、前記第４ＮＭＯＳトランジ
スタのゲート端子、前記第６ＮＭＯＳトランジスタのド
レイン端子及び第７ＰＭＯＳトランジスタのドレイン端
子には、前記第２ＮＭＯＳトランジスタのソース端子が
共通に接続され、前記第５、７ＰＭＯＳトランジスタ及
び前記第３ＮＭＯＳトランジスタの各ゲート端子には、
リセット信号が印加され、前記第２、６ＰＭＯＳトラン
ジスタ及び前記第１、２ＮＭＯＳトランジスタの各ゲー
ト端子には、前記クロック入力信号が印加され、前記第
３ＰＭＯＳトランジスタ及び前記第５ＮＭＯＳトランジ
スタの各ゲート端子には、反転リセット信号が印加され
るように構成するものとする。

【００１３】請求項４に記載の発明では、請求項１に記
載の発明において、前記信号分周手段は、制御信号に応
じて前記電圧制御発振手段からの発振信号を所定の倍数
で分周する第１分周部と、該第１分周部の出力を所定の
倍数で分周して前記基準信号を生成し、前記位相周波数
検出手段に出力する第２分周部と、を備えるものとす
る。

【００１４】また、前記第１分周部の具体的な構成とし
て、請求項５に記載の発明では、前記発振信号をクロッ
ク入力信号とする第３Ｄフリップフロップと、前記発振
信号をクロック入力信号とし、前記第３Ｄフリップフロ
ップの出力信号を制御入力信号とする第４Ｄフリップフ
ロップと、該第４Ｄフリップフロップの出力をクロック
入力信号とし自己の出力信号が制御入力信号としてフィ
ードバックされる第５Ｄフリップフロップと、前記制御
信号及び前記第５Ｄフリップフロップの出力信号の論理
和を演算する第１ＯＲゲートと、該第１ＯＲゲートの出
力信号及び前記第３Ｄフリップフロップの出力信号の論
理和を演算する第２ＯＲゲートと、該第２ＯＲゲートの
出力信号及び前記第４Ｄフリップフロップの出力信号の
否定論理積を演算して前記第３Ｄフリップフロップの制
御入力端子に印加するＮＡＮＤゲートと、を備えるもの
とする。

【００１５】更に、請求項６に記載の発明では、前記第
３、４Ｄフリップフロップが、それぞれ同期カウンター
として動作するものとし、請求項７に記載の発明では、
前記第５Ｄフリップフロップが、非同期カウンターとし
て動作するものとする。加えて、前記第１分周部の各第
３〜５Ｄフリップフロップの具体的な構成として、請求
項８に記載の発明では、電源電圧が各ソース端子に印加
された第８〜１１ＰＭＯＳトランジスタを有し、該第
８、９ＰＭＯＳトランジスタの各ドレイン端子が共通に
接続され、該接続点には、前記第１０ＰＭＯＳトランジ
スタのゲート端子、第７ＮＭＯＳトランジスタのドレイ
ン端子及び入力信号をラッチして出力する第２ラッチ部
の一方の入力端子がそれぞれ接続され、前記第１０、１
１ＰＭＯＳトランジスタの各ドレイン端子が共通に接続
され、該接続点には、前記第８ＰＭＯＳトランジスタの
ゲート端子、第８ＮＭＯＳトランジスタのドレイン端子
及び前記第２ラッチ部の他方の入力端子がそれぞれ接続
され、前記制御入力信号が入力される第３インバーター
の出力端子には、前記第７ＮＭＯＳトランジスタのソー
ス端子、第９ＮＭＯＳトランジスタのドレイン端子及び
第１０ＮＭＯＳトランジスタのゲート端子がそれぞれ接
続され、反転した前記制御入力信号が入力される第４イ
ンバーターの出力端子には、前記第８ＮＭＯＳトランジ
スタのソース端子、前記第１０ＮＭＯＳトランジスタの
ドレイン端子及び前記第９ＮＭＯＳトランジスタのゲー
ト端子がそれぞれ接続され、前記第７、８ＮＭＯＳトラ
ンジスタの各ゲート端子には前記クロック入力信号が印
加され、前記９、１０ＮＭＯＳトランジスタの各ソース
端子が接地されるように構成してもよい。

【００１６】請求項９に記載の発明では、請求項１に記
載の発明において、前記電圧制御発振手段は、前記基準
電圧発生手段からの基準電圧に基づいて前記発振信号の
振幅を制御する振幅制御電圧を発生するセルバイアス部
と、前記フィルタリング手段からの制御電圧に応じて遅
延時間を変化させて発振周波数を変化させ、且つ、前記
セルバイアス部からの振幅制御電圧に応じて振幅を変化
させた前記発振信号を発生する直列に接続された３つの
遅延セル部と、を備えるものとする。

【００１７】また、前記各遅延セル部の具体的な構成と
して、請求項１０に記載の発明では、電源電圧がソース
端子に印加され前記制御電圧がゲート端子に印加される
第１２ＰＭＯＳトランジスタと、該第１２ＰＭＯＳトラ
ンジスタのドレイン端子に各ソース端子が共通して接続
され各ゲート端子には前記振幅制御電圧が共通して印加
される第１３、１４ＰＭＯＳトランジスタと、該第１
３、１４ＰＭＯＳトランジスタの各ドレイン端子にドレ
イン端子がそれぞれ接続されゲート端子には第１、２入
力信号がそれぞれ印加される第１１、１２ＮＭＯＳトラ
ンジスタと、該第１１、１２ＮＭＯＳトランジスタの各
ソース端子にドレイン端子が共通して接続されゲート端
子には前記振幅制御電圧が印加されソース端子には接地
電圧が印加される第１３ＮＭＯＳトランジスタと、を備
え、前記第１１ＮＭＯＳトランジスタ及び前記第１３Ｐ
ＭＯＳトランジスタの共通ドレイン接続点と、前記第１
２ＮＭＯＳトランジスタ及び前記第１４ＰＭＯＳトラン
ジスタの共通ドレイン接続点とから前記発振信号が出力
されるように構成するものとする。

【００１８】更に、上記各セルバイアス部の具体的な構
成として、請求項１１に記載の発明では、電源電圧がソ
ース端子に印加され前記制御電圧がゲート端子に印加さ
れる第１５ＰＭＯＳトランジスタと、該第１５ＰＭＯＳ
トランジスタのドレイン端子が反転入力端子に接続され
前記基準電圧発生手段からの第１基準電圧が非反転入力
端子に印加され第１振幅制御電圧を出力する第１増幅器
と、前記第１５ＰＭＯＳトランジスタのドレイン端子が
ソース端子に接続され前記第１振幅制御電圧がゲート端
子に印加される第１６ＰＭＯＳトランジスタと、該第１
６ＰＭＯＳトランジスタのドレイン端子がドレイン端子
に接続され前記基準電圧発生手段からの第２基準電圧が
ゲート端子に印加される第１４ＮＭＯＳトランジスタ
と、該第１４ＮＭＯＳトランジスタのドレイン端子が反
転入力端子に接続され前記基準電圧発生手段からの第３
基準電圧が非反転入力端子に印加され第２振幅制御電圧
を出力する第２増幅器と、前記第１４ＮＭＯＳトランジ
スタのソース端子がドレイン端子に接続され前記第２振
幅制御電圧がゲート端子に印加されソース端子が接地さ
れる第１５ＮＭＯＳトランジスタと、を備えるものとす
る。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本実施形態に係る周
波数合成装置の構成を示すブロック図である。図１にお
いて、本周波数合成装置は、入力信号ｆｒと基準信号ｆ
ｏ／Ｎとを比較して、周波数及び位相誤差を検出する位
相周波数検出手段としての位相周波数検出器（phase fr
equency detector）１０１と、該位相周波数検出器１０
１の出力を差動増幅して誤差を検出し、該誤差に応じた
低周波数の制御電圧Ｖｃｏｎを出力するフィルタリング
手段としてのフィルタリング部１０２と、該フィルタリ
ング部１０２からの制御電圧Ｖｃｏｎに応じた周波数の
信号ｆｏを発生する電圧制御発振手段としての電圧制御
発振部１０３と、該電圧制御発振部１０３の出力信号ｆ
ｏの周波数を１／Ｎ倍に分周して位相周波数検出器１０
１に基準信号ｆｏ／Ｎを出力する信号分周手段としての
信号分周部１０４と、第１〜３基準電圧である各基準電
圧Ｖｒｅｆ１〜Ｖｒｅｆ３を電圧制御発振部１０３に出
力する基準電圧発生手段としての基準電圧発生部１０５
と、から構成される。

【００２０】位相周波数検出器１０１への入力信号ｆｒ
は、周辺環境の変化に伴なう周波数の変化量が少なく雑
音の少ない、例えば、水晶発振器等を用いて発生させ
る。フィルタリング部１０２は、チャージポンプ１０６
及びループフィルタ１０７を備えている。電圧制御発振
部１０３は、図２に示すように、直列に接続された３つ
の遅延セル部としての差動遅延セル１１１−１，１１１
−２，１１１−３及びセルバイアス部としてのセルバイ
アス回路１１２にて構成される。

【００２１】この差動遅延セル１１１−１は、電源電圧
Ｖｄｄがソース端子に印加され、制御電圧Ｖｃｏｎがゲ
ート端子に印加される第１２ＰＭＯＳトランジスタとし
てのＰＭＯＳトランジスタＭ６と、該ＰＭＯＳトランジ
スタＭ６のドレイン端子にソース端子がそれぞれ接続さ
れ、第１振幅制御電圧である制御電圧Ｃｃｏｎがゲート
端子に共通して印加される第１３、１４ＰＭＯＳトラン
ジスタとしての２つのＰＭＯＳトランジスタＭ３，Ｍ４
と、ＰＭＯＳトランジスタＭ３のドレイン端子がドレイ
ン端子に接続され、入力信号Ａｉがゲート端子に印加さ
れる第１１ＮＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタＭ１と、ＰＭＯＳトランジスタＭ４のドレイン
端子がドレイン端子に接続され、入力信号Ｂｉがゲート
端子に印加される第１２ＮＭＯＳトランジスタとしての
ＮＭＯＳトランジスタＭ２と、それらＮＭＯＳトランジ
スタＭ１，Ｍ２の各ソース端子にドレイン端子が共通に
接続され、第２振幅制御電圧である制御電圧Ｎｃｏｎが
ゲート端子に入力され、接地電圧Ｖｓｓがソース端子に
印加される第１３ＮＭＯＳトランジスタとしてのＮＭＯ
ＳトランジスタＭ５と、を備え、ＮＭＯＳトランジスタ
Ｍ１とＰＭＯＳトランジスタＭ３の各ドレイン端子接続
点、及びＮＭＯＳトランジスタＭ２とＰＭＯＳトランジ
スタＭ４の各ドレイン端子接続点から信号Ａｏ及び信号
Ｂｏがそれぞれ出力されるように構成される。なお、他
の差動遅延セル１１１−２，１１１−３の構成は、上記
差動遅延セル１１１−１の構成と同様であるため、ここ
では説明を省略する。

【００２２】また、セルバイアス回路１１２は、電源電
圧Ｖｄｄと接地電圧Ｖｓｓの間に順次直列に連結された
第１５、１６ＰＭＯＳトランジスタとしてのＰＭＯＳト
ランジスタＭ７，Ｍ８及び第１４、１５ＮＭＯＳトラン
ジスタとしてのＮＭＯＳトランジスタＭ９，Ｍ１０を有
し、ＰＭＯＳトランジスタＭ７のゲート端子には制御電
圧Ｖｃｏｎが印加され、ＰＭＯＳトランジスタＭ８のゲ
ート端子には制御電圧Ｃｃｏｎが印加され、ＮＭＯＳト
ランジスタＭ９のゲート端子には基準電圧Ｖｒｅｆ２が
印加され、ＮＭＯＳトランジスタＭ１０のゲート端子に
は制御電圧Ｎｃｏｎが印加される。また、ＰＭＯＳトラ
ンジスタＭ７のドレイン電圧Ｖｏｂｐが反転入力端子に
印加され、非反転入力端子に基準電圧Ｖｒｅｆ１が印加
され、制御電圧Ｃｃｏｎを生成してＰＭＯＳトランジス
タＭ８のゲート端子に出力する増幅器Ａ１と、ＰＭＯＳ
トランジスタＭ８のドレイン電圧Ｖｏｃが非反転入力端
子に印加され、基準電圧Ｖｒｅｆ３が反転入力端子に印
加され、制御電圧Ｎｃｏｎを生成してＮＭＯＳトランジ
スタＭ１０のゲート端子に出力する増幅器Ａ２と、を備
える。

【００２３】信号分周部１０４は、電圧制御発振部１０
３からの発振信号ｆｏを１／６または１／８倍数で分周
する第１分周部としてのプリスケーラー１０８と、該プ
リスケーラー１０８の出力を１／３２倍数で分周して基
準信号ｆｏ／Ｎを生成し位相周波数検出器１０１に出力
する第２分周部としての分周器１０９と、を備える。プ
リスケーラー１０８は、図３に示すように、発振信号ｆ
ｏがクロック入力端子にそれぞれ印加される第３、４Ｄ
フリップフロップとしてのＤフリップフロップＤＦＦ
１，ＤＦＦ２と、制御電圧Ｍ及び出力信号Ｖｏを受ける
第１ＯＲゲートとしてのＯＲゲートＯＲ２と、該ＯＲゲ
ートＯＲ２の出力が一方の端子に入力され、他方の端子
にＤフリップフロップＤＦＦ１の出力端子Ｑからの信号
が入力されて、それらの論理和を演算する第２ＯＲゲー
トとしてのＯＲゲートＯＲ１と、該ＯＲゲートＯＲ１の
出力が一方の端子に入力され、他方の端子にＤフリップ
フロップＤＦＦ２の出力端子Ｑからの信号が入力され
て、それらの否定論理積を演算してＤフリップフロップ
ＤＦＦ１に出力するＮＡＮＤゲートＮＡ１と、Ｄフリッ
プフロップＤＦＦ２の出力をクロック入力信号として前
記出力信号Ｖｏを発生すると共に、該出力信号Ｖｏを自
己の入力端子にフィードバックさせる第５Ｄフリップフ
ロップとしてのＤフリップフロップＤＦＦ３と、を備え
る。

【００２４】また、各ＤフリップフロップＤＦＦ１〜Ｄ
ＦＦ３は、図４に示すように、電源電圧Ｖｄｄがそれぞ
れのソース端子に印加され、各ドレイン端子が共通に接
続された第８〜１１ＰＭＯＳトランジスタとしてのＰＭ
ＯＳトランジスタＭ１３，Ｍ１７，Ｍ１４，Ｍ１８を有
する。ＰＭＯＳトランジスタＭ１３，Ｍ１７のドレイン
共通接続点（ノードＮＡ）は、ＰＭＯＳトランジスタＭ
１４のゲート端子、クロック信号ＣＫの印加される第７
ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ
１５のドレイン端子、及び第２ラッチ部としてのラッチ
ＬＴ１の一方の入力端子にそれぞれ接続される。また、
ＰＭＯＳトランジスタＭ１４，Ｍ１８のドレイン共通接
続点（ノードＮＢ）は、ＰＭＯＳトランジスタＭ１３の
ゲート端子、クロック信号ＣＫの印加される第８ＮＭＯ
ＳトランジスタとしてのＮＭＯＳトランジスタＭ１６の
ドレイン端子、及びラッチＬＴ１の他方の入力端子にそ
れぞれ接続される。更に、ＰＭＯＳトランジスタＭ１
７，Ｍ１８の各ゲート端子にはクロック信号ＣＫが印加
される。また、制御入力信号であるデータＤが印加され
る第３インバーターとしてのインバーターＩＮ１の出力
端子（ノードＮＣ）は、ＮＭＯＳトランジスタＭ１５の
ソース端子、ソース端子の接地された第９ＮＭＯＳトラ
ンジスタとしてのＮＭＯＳトランジスタＭ１１のドレイ
ン端子、及びソース端子の接地された第１０ＮＭＯＳト
ランジスタとしてのＮＭＯＳトランジスタＭ１２のゲー
ト端子にそれぞれ接続される。更に、反転データ／Ｄの
印加される第４インバーターとしてのインバーターＩＮ
２の出力端子（ノードＮＤ）は、ＮＭＯＳトランジスタ
Ｍ１６のソース端子、ＮＭＯＳトランジスタＭ１２のド
レイン端子、及びＮＭＯＳトランジスタＭ１１のゲート
端子にそれぞれ接続される。前記ラッチＬＴ１は、２つ
のＮＡＮＤゲートＮＡ２，ＮＡ３にて構成される。ＮＡ
ＮＤゲートＮＡ２は、一方の端子にノードＮＡの信号が
入力され、他方の端子にはＮＡＮＤゲートＮＡ３の出力
信号が入力されて、否定論理積の演算結果が信号Ｑとし
て出力される。ＮＡＮＤゲートＮＡ３は、一方の端子に
ノードＮＢの信号が入力され、他方の端子にはＮＡＮＤ
ゲートＮＡ２の出力信号が入力されて、否定論理積の演
算結果が反転信号／Ｑとして出力される。

【００２５】位相周波数検出器１０１は、図５に示すよ
うに、入力信号ｆｒをクロック入力信号として電源電圧
Ｖｄｄをラッチし、アップ信号ＵＰを出力する第１Ｄフ
リップフロップとしてのＤフリップフロップＤＦＦ１１
と、信号分周部１０４からの基準信号ｆｏ／Ｎをクロッ
ク入力信号として電源電圧Ｖｄｄをラッチし、ダウン信
号ＤＮを出力する第２ＤフリップフロップとしてのＤフ
リップフロップＤＦＦ１２と、それらアップ信号ＵＰ及
びダウン信号ＤＮの論理積を演算するＡＮＤゲートＡＮ
１１と、該ＡＮＤゲートＡＮ１１の出力を順次反転して
ＤフリップフロップＤＦＦ１１，ＤＦＦ１２をリセット
させる第１、２インバーターとしてのインバーターＩＮ
１１，ＩＮ１２と、を備えている。

【００２６】また、各ＤフリップフロップＤＦＦ１１，
ＤＦＦ１２は、図６に示すように、電源電圧Ｖｄｄがソ
ース端子にそれぞれ印加される第１〜５ＰＭＯＳトラン
ジスタとしてのＰＭＯＳトランジスタＭ２３，Ｍ２７，
Ｍ２９，Ｍ２４，Ｍ３０を有し、ＰＭＯＳトランジスタ
Ｍ２３，Ｍ２７，Ｍ２９の各ドレイン端子及びＰＭＯＳ
トランジスタＭ２４のゲート端子が共通に接続され、該
接続点（ノードＮＡ’）が、第１ラッチ部としてのラッ
チＬＴ２の一方の入力端子、及びクロック信号ＣＫの印
加する第１ＮＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタＭ２５のドレイン端子にそれぞれ接続される。
また、ＰＭＯＳトランジスタＭ３０のドレイン端子がソ
ース端子に接続された第６ＰＭＯＳトランジスタとして
のＰＭＯＳトランジスタＭ２８は、そのドレイン端子が
ＰＭＯＳトランジスタＭ２４のドレイン端子及びＰＭＯ
ＳトランジスタＭ２３のゲート端子に接続され、該接続
点（ノードＮＢ’）が、ラッチＬＴ２の他方の入力端
子、クロック信号ＣＫの印加する第２ＮＭＯＳトランジ
スタとしてのＮＭＯＳトランジスタＭ２６、及びリセッ
ト信号Ｒの印加する第３ＮＭＯＳトランジスタとしての
ＮＭＯＳトランジスタＭ３３のドレイン端子にそれぞれ
接続される。ＮＭＯＳトランジスタＭ３３のソース端子
は、第４〜６ＮＭＯＳトランジスタとしての各ＮＭＯＳ
トランジスタＭ２１，Ｍ３１，Ｍ２２のソース端子に共
通に接続されて接地電圧Ｖｓｓが印加される。ＮＭＯＳ
トランジスタＭ２５のソース端子は、ＮＭＯＳトランジ
スタＭ３１，Ｍ２１のドレイン端子及びＮＭＯＳトラン
ジスタＭ２２のゲート端子にそれぞれ共通に接続され
る。ＮＭＯＳトランジスタＭ２６のソース端子は、ＮＭ
ＯＳトランジスタＭ２１のゲート端子、ＮＭＯＳトラン
ジスタＭ２２のドレイン端子、及び電源電圧Ｖｄｄが印
加する第７ＰＭＯＳトランジスタとしてのＰＭＯＳトラ
ンジスタＭ３２のドレイン端子にそれぞれ共通に接続さ
れる。また、上記ＰＭＯＳトランジスタＭ２７，Ｍ２８
及びＮＭＯＳトランジスタＭ２５，Ｍ２６の各ゲート端
子にはクロック信号ＣＫがそれぞれ印加され、ＰＭＯＳ
トランジスタＭ３０，Ｍ３２及びＮＭＯＳトランジスタ
Ｍ３３の各ゲート端子にはリセット信号Ｒがそれぞれ印
加され、ＰＭＯＳトランジスタＭ２９及びＮＭＯＳトラ
ンジスタＭ３１の各ゲート端子には反転リセット信号／
Ｒがそれぞれ印加される。更に、ラッチＬＴ２は、２つ
のＮＡＮＤゲートＮＡ４，ＮＡ５を備え、ＮＡＮＤゲー
トＮＡ４は、一方の端子にノードＮＡ’の信号が入力さ
れ、他方の端子にはＮＡＮＤゲートＮＡ５の出力信号が
入力されて、否定論理積の演算結果が信号Ｑ’として出
力される。ＮＡＮＤゲートＮＡ５は、一方の端子にノー
ドＮＢ’の信号が入力され、他方の端子にはＮＡＮＤゲ
ートＮＡ４の出力信号が入力されて、否定論理積の演算
結果が反転信号／Ｑ’として出力される。

【００２７】このように構成された本実施形態の動作に
ついて説明する。まず、位相周波数検出器１０１は、入
力信号ｆｒと信号分周部１０４からの基準信号ｆｏ／Ｎ
とを比較して、周波数及び位相の誤差に対応したアップ
信号ＵＰ及びダウン信号ＤＮを出力する。次いで、フィ
ルタリング部１０２のチャージポンプ１０６で位相周波
数検出器１０１からのアップ信号ＵＰとダウン信号ＤＮ
とを差動増幅し、該差動増幅された信号をループフィル
タ１０７で比較した後、位相周波数検出器１０１の検出
誤差に対応する低周波の制御電圧Ｖｃｏｎを電圧制御発
振部１０３に出力する。そして、電圧制御発振部１０３
は、ループフィルタ１０７からの制御電圧Ｖｃｏｎに応
じた周波数の発振信号ｆｏを発生する。

【００２８】その後、信号分周部１０４のプリスケーラ
ー１０８は、電圧制御発振部１０３からの発振信号ｆｏ
を受けて、該信号ｆｏの周波数を１／６または１／８倍
数でまず分周し、次に、分周器１０９は、該分周された
周波数を受けて１／３２倍数で再び分周して基準信号ｆ
ｏ／Ｎを生成し位相周波数検出器１０１に出力する。従
って、位相周波数検出器１０１は、入力信号ｆｒと信号
分周部１０４からの基準信号ｆｏ／Ｎとを比較する誤差
検出動作を反復して行い、入力信号ｆｒと基準信号ｆｏ
／Ｎとが同様になるよう動作する。その結果、出力信号
ｆｏの周波数は入力信号ｆｒの周波数のＮ倍となる。こ
の時、プリスケーラー１０８は、後述するように、信号
ｆｏが所望の周波数となるように前記分周倍数”Ｎ”の
値を調節する機能を持つ。

【００２９】ここで詳しく説明すると、一般のＣＭＯＳ
リング発振器は、パワー供給雑音の影響を受け易いため
周波数合成装置の性能を低下させるが、本実施形態では
電圧制御発振部１０３を差動遅延セルに構成し、前記パ
ワー供給雑音を除去させるものである。即ち、電圧制御
発振部１０３は、図２に示したように、各差動遅延セル
１１１−１〜１１１−３及びセルバイアス回路１１２を
有し、パワー供給雑音を除去し支持層（substrate ）雑
音も減少させる。且つ、トランジスタのインターフェー
ス雑音はＰＬＬの動作中に除去され、トランジスタの熱
的雑音はバイアス電流及び各差動遅延セルの入力素子の
大きさを調節することで最適化される。

【００３０】そして、このような差動遅延セル１１１−
１〜１１１−３の適用された電圧制御発振部１０３は、
フィルタリング部１０２から出力した制御電圧Ｖｃｏｎ
が各ＰＭＯＳトランジスタＭ６〜Ｍ６”のゲート端子に
印加して各差動遅延セル１１１−１〜１１１−３の電流
を制御し、各ＮＭＯＳトランジスタＭ５〜Ｍ５”のドレ
イン端子にソース端子が共通に接続された各ＮＭＯＳト
ランジスタＭ１〜Ｍ１”，Ｍ２〜Ｍ２”は差動インバー
ターになって、入力信号Ａi1〜Ａi3、Ｂi1〜Ｂi3に応じ
て出力信号Ａo1〜Ａo3、Ｂo1〜Ｂo3をそれぞれ発生す
る。

【００３１】また、各ＰＭＯＳトランジスタＭ３，Ｍ４
は、セルバイアス回路１１２から入力した制御電圧Ｃｃ
ｏｎにより飽和領域で負荷に動作する。セルバイアス回
路１１２は、基準電圧発生部１０５から入力した基準電
圧Ｖｒｅｆ１〜Ｖｒｅｆ３及びフィルタリング部１０２
から入力した制御電圧Ｖｃｏｎにより各差動遅延セルを
動作させる。この場合、ＰＭＯＳトランジスタＭ８は各
差動遅延セルのＰＭＯＳトランジスタＭ３〜Ｍ３”，Ｍ
４〜Ｍ４”と同様な大きさを有し、ＮＭＯＳトランジス
タＭ１０は各差動遅延セルのＮＭＯＳトランジスタＭ５
〜Ｍ５”と同様な大きさを有する。また、各トランジス
タＭ８，Ｍ９及び増幅器Ａ１，Ａ２は発振信号の振幅が
一定になるように各差動遅延セルのＰＭＯＳトランジス
タＭ３〜Ｍ３”，Ｍ４〜Ｍ４”のゲート電圧とＮＭＯＳ
トランジスタＭ５〜Ｍ５”のゲート電圧とを調節する役
割を持つ。

【００３２】即ち、電圧制御発振部１０３は、フィルタ
リング部１０２から制御電圧Ｖｃｏｎが入力すると、各
ＰＭＯＳトランジスタＭ６〜Ｍ６”は、入力電圧の変化
に従いターンオン量が変化して各差動遅延セル１１１−
１〜１１１−３に流れる電流を変化させる。これにより
各差動遅延セル１１１−１〜１１１−３の遅延時間が変
化して信号Ａo1〜Ａo3、Ｂo1〜Ｂo3の発振周波数を変化
させるようになる。

【００３３】この時、各差動遅延セルの信号Ａo1〜Ａo
3、Ｂo1〜Ｂo3が出力される出力端子に所定の寄生容量
が付加され、セルバイアス回路１１２により電圧振幅が
所定の状態に維持されると、各差動遅延セルの遅延時間
は遅延セル電流に一次的に反比例し、全体の発振周波数
は遅延セル電流に比例するようになる。また、各差動遅
延セルは、ＮＭＯＳトランジスタＭ１〜Ｍ１”，Ｍ２〜
Ｍ２”が差動インバーターになっているため、電源電圧
雑音のような共通モードの雑音に強い特性を示す。

【００３４】例えば、信号Ａi1の入力するＮＭＯＳトラ
ンジスタＭ１のゲート端子に高電圧が印加し、信号Ｂi1
の入力するＮＭＯＳトランジスタＭ２のゲート端子に低
電圧が印加する場合には、ＮＭＯＳトランジスタＭ１に
電流が流れて信号Ａo1が出力される出力端は低電圧レベ
ルを維持し、信号Ｂo1が出力される出力端は高電圧レベ
ルを維持する。この場合、ＮＭＯＳトランジスタＭ１
は、ゲート−ソース間電圧Ｖｇｓ及びドレイン−ソース
間電圧Ｖｄｓが決定され、電流の大きさが決定されて線
形領域で動作が行われる。もし、電流が固定されゲート
電圧が固定された状態であると、ソース電圧を調節して
ドレイン電圧を調節することができる。また、ここで、
高電圧レベルはＰＭＯＳトランジスタＭ６のドレイン電
圧Ｖｏｐであり、低電圧レベルはＮＭＯＳトランジスタ
Ｍ５のドレイン電圧ＶｏｎよりもＮＭＯＳトランジスタ
Ｍ１のドレイン−ソース間電圧Ｖｄｓだけ高い電圧Ｖｏ
ｎ＋Ｖｄｓである。

【００３５】このとき、セルバイアス回路１１２は、制
御電圧Ｖｃｏｎ、電源電圧及び温度の変化に関係なく、
各差動遅延セルから出力される信号Ａo1〜Ａo3、Ｂo1〜
Ｂo3を所定の電圧振幅に維持させる役割をする。即ち、
フィルタリング部１０２から入力した制御電圧Ｖｃｏｎ
により、各差動遅延セルのＰＭＯＳトランジスタＭ６〜
Ｍ６”の大きさと同様なＰＭＯＳトランジスタＭ７は、
各差動遅延セルの電流と同様な大きさの電流を順次トラ
ンジスタＭ８〜Ｍ１０に供給する。

【００３６】更に、増幅器Ａ１は、トランジスタＭ７の
ドレイン電圧がフィードバックされるように連結され、
そのトランジスタＭ７のドレイン電圧が基準電圧発生部
１０５から出力された基準電圧Ｖｒｅｆ１と同様になる
ようにトランジスタＭ８のゲート電圧（制御電圧Ｃｃｏ
ｎ）を調節する。この増幅器Ａ１の出力は、各差動遅延
セルのＰＭＯＳトランジスタＭ３〜Ｍ３”，Ｍ４〜Ｍ
４”のゲート端子に連結されて電圧Ｖｏｐのレベルを基
準電圧Ｖｒｅｆ１と同様に調節する。

【００３７】また、トランジスタＭ１〜Ｍ１”，Ｍ２〜
Ｍ２”の大きさと同様なトランジスタＭ９のゲート端子
には基準電圧Ｖｒｅｆ２が入力される。基準電圧Ｖｒｅ
ｆ２は、通常、基準電圧Ｖｒｅｆ１と同様なレベルを有
する。更に、ＮＭＯＳトランジスタＭ１０のゲート端子
に入力される増幅器Ａ２からの制御電圧Ｎｃｏｎを調節
して、ＮＭＯＳトランジスタＭ９のソース電圧を調節
し、発振信号の低電圧レベルが基準電圧Ｖｒｅｆ３に対
応したレベルになるようにする。従って、発振信号の電
圧振幅は、基準電圧Ｖｒｅｆ１が高電圧レベルになり、
基準電圧Ｖｒｅｆ３は低電圧レベルの基準となる。この
とき、各基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３は基準電圧発
生部１０５から発生し、電源電圧及び温度の変化に関係
なく所定の電圧値を有するため、発振信号の振幅も一定
になる。

【００３８】即ち、電圧制御発振部１０３は、差動イン
バーターの使用により電源電圧雑音に強い特性を有し、
各差動遅延セルに流れる電流によってのみ発振周波数が
決定されるため、バイアスの問題点による周波数制御領
域の制限がなくなって広い周波数制御領域を有するよう
になる。例えば、電源電圧が５Ｖである場合、発振信号
の電圧振幅を３Ｖ以上にするか、または、電源電圧の中
間点で上下対称に形成し、増幅器及びレベル変換機を接
続せずにＣＭＯＳ回路を駆動することができる。

【００３９】このように電圧制御発振部１０３が発振信
号ｆｏを出力するとき、該信号ｆｏの周波数を任意の倍
数（１／Ｎ）で分周する信号分周部１０４において、プ
リスケーラー１０８は、図３に示したように、デュアル
モジュラス（dual modulus）プリスケーラーであって、
２段のＤフリップフロップＤＦＦ１，ＤＦＦ２が高周波
数で動作する１／３、１／４同期カウンターを構成し、
１段のフリップフロップＤＦＦ３が非同期カウンターを
構成する。

【００４０】上記非同期カウンターを構成するＤフリッ
プフロップＤＦＦ３は、トグルフリップフロップの形態
に形成されて１／２分周動作を行い、分周比を一層大き
くさせる場合は、トグルフリップフロップの接続段数を
増加させる。具体的には、制御電圧Ｍの論理値が”１”
である場合、同期カウンターのＤフリップフロップＤＦ
Ｆ１，ＤＦＦ２を通って入力周波数を”１／４”で分周
し、非同期カウンターのＤフリップフロップＤＦＦ３が
前記同期カウンターから入力された周波数をクロックと
して”１／２”分周動作を行い、”１／８”で分周され
た周波数を分周器１０９に出力する。一方、制御電圧Ｍ
の論理値が”０”である場合は、非同期カウンターの出
力端の論理値に応じて同期カウンターの分周比が異なる
ようになる。即ち、非同期カウンター出力の論理値が”
１”である間は、制御電圧Ｍの入力値が”１”である状
態と同様に入力周波数を”１／４”で分周し、非同期カ
ウンター値が”０”になると同期カウンターの分周比は
１／３になる。従って、Ｍの入力値が”０”であると分
周比は１／６になる。

【００４１】また、ＤフリップフロップＤＦＦ１〜ＤＦ
Ｆ３は、図４に示した構成とすることで、差動動作によ
る誤差の発生率を減らし、情報を静的ノードに貯蔵して
雑音に対する特性を次のように改善する。即ち、クロッ
ク信号ＣＫが”０”に入力する場合、トランジスタＭ１
５，Ｍ１６がターンオフされてノードＮＣ，ＮＤとノー
ドＮＡ，ＮＢとが分離され、プリチャージトランジスタ
Ｍ１７，Ｍ１８がターンオンされてノードＮＡ，ＮＢは
論理値”１”にプリチャージされる。従って、ノードＮ
Ａ，ＮＢの信号が、各ＮＡＮＤゲートＮＡ２，ＮＡ３を
有するラッチＬＴ１に印加され、該ラッチＬＴ１は以前
の状態を出力値として維持する。

【００４２】更に、クロック信号ＣＫが”０”の状態で
データＤ、反転データ／Ｄのレベルが変化すると、ノー
ドＮＣ，ＮＤのレベル状態も変化するようになる。例え
ば、データＤの値が”１”で、反転データ／Ｄの値が”
０”であると、各インバーターＩＮ１，ＩＮ２によりノ
ードＮＣは”０”、ノードＮＤは”１”になる。以後、
クロック信号ＣＫの値が”１”になると、プリチャージ
トランジスタＭ１７，Ｍ１８はターンオフされ、トラン
ジスタＭ１５，Ｍ１６はターンオンされて、各ＮＭＯＳ
トランジスタＭ１１，Ｍ１２が各ＰＭＯＳトランジスタ
Ｍ１３，Ｍ１４にそれぞれ接続される。各ＮＭＯＳトラ
ンジスタＭ１１，Ｍ１２、及び各ＰＭＯＳトランジスタ
Ｍ１３，Ｍ１４は互いに交差して連結され静的ラッチを
構成する。

【００４３】また、クロック信号ＣＫが”０”の状態で
は、各ノードＮＡ，ＮＢは論理値”１”にプリチャージ
されており、各ノードＮＣ，ＮＤはデータＤ、反転デー
タ／Ｄによりそれぞれ”０”、”１”の値となるため、
クロック信号ＣＫが”１”になっても、トランジスタＭ
１６はクロック信号ＣＫの”０”の状態と同様にターン
オフされ、トランジスタＭ１５はターンオンされてノー
ドＮＡの電圧を”０”に低下させる。従って、ラッチＬ
Ｔ１の非反転出力Ｑは”１”になり、反転出力／Ｑは”
０”となる。以後、クロック信号ＣＫが再び”０”にな
ると、その出力状態は以前の状態を維持し、該出力状態
はデータＤ、反転データ／Ｄが変化しても変わらない。

【００４４】このような動作を行う各Ｄフリップフロッ
プＤＦＦ１〜ＤＦＦ３は、クロック信号ＣＫが”０”の
時点において各ノードＮＡ、ＮＢがプリチャージされる
ため、動作速度が速くなり、差動信号の処理により共通
モード雑音に強い特性を有し、何れの時点においても回
路内の全てのノードが電源電圧及び接地電圧に連結され
た静的回路であるため、電源電圧雑音にも強いという特
長を有する。

【００４５】従って、信号分周部１０４は、電圧制御発
振部１０３の出力信号ｆｏが入力し、その信号ｆｏの周
波数をプリスケーラー１０８が制御電圧Ｍに応じて”１
／６”または”１／８”で分周すると、トグルフリップ
フロップが５段に連結して構成された分周器１０９
は、”１／３２”で再び分周して信号ｆｏの周波数を１
／Ｎ倍（Ｎ＝６×３２または８×３２）した発振周波数
を有する基準信号ｆｏ／Ｎを位相周波数検出部１０１に
出力する。

【００４６】次いで、位相周波数検出器１０１は、図５
に示したように、差動回路形態に構成されて雑音を減ら
し、遅延リセット機能を働かせて入力信号ｆｒの各周期
毎にアップ信号ＵＰ及びダウン信号ＤＮをフィルタリン
グ部１０２に出力する。即ち、ＤフリップフロップＤＦ
Ｆ１１が入力信号ｆｒをクロック信号として電源電圧Ｖ
ｄｄをラッチしてアップ信号ＵＰを出力し、Ｄフリップ
フロップＤＦＦ１２は信号分周部１０４からの基準信号
ｆｏ／Ｎをクロック信号として電源電圧Ｖｄｄをラッチ
してダウン信号ＤＮを出力する。そして、ＡＮＤゲート
ＡＮ１１がそれらアップ信号ＵＰ及びダウン信号ＤＮの
論理積を演算し、該論理積された信号は各インバーター
ＩＮ１１，ＩＮ１２を順次通って各Ｄフリップフロップ
ＤＦＦ１１，ＤＦＦ１２にリセット信号として印加され
る。

【００４７】また、各ＤフリップフロップＤＦＦ１１，
ＤＦＦ１２は、図６に示したように、クロック信号ＣＫ
が”０”であるとき、各ＮＭＯＳトランジスタＭ２５，
Ｍ２６がターンオフされ、ＰＭＯＳトランジスタＭ２
７，Ｍ２８がターンオンされる。このとき、リセット信
号Ｒが”１”であると、ノードＮＡ’は”１”、ノード
ＮＢ’は”０”となって、ラッチＬＴ２は”０”の非反
転出力Ｑ’を発生すると共に”１”の反転出力／Ｑ’を
発生する。

【００４８】以後、リセット信号Ｒが”０”になると、
ＰＭＯＳトランジスタＭ３０はターンオンされ、ＮＭＯ
ＳトランジスタＭ３３はターンオフされてノードＮＢ’
がプリチャージされ、ＰＭＯＳトランジスタＭ３２がタ
ーンオンされて、ＮＭＯＳトランジスタＭ２１はターン
オンされＮＭＯＳトランジスタＭ２２はターンオフされ
る。このとき、クロック信号ＣＫが”１”となると、Ｎ
ＭＯＳトランジスタＭ２５，Ｍ２６はターンオンされて
ノードＮＡ’のレベルが”０”になる。よって、ノード
ＮＡ’は”０”、ノードＮＢ’は”１”になって、ラッ
チＬＴ２は非反転出力Ｑ’が”１”、反転出力／Ｑ’
が”０”となる。即ち、ＤフリップフロップＤＦＦ１
１，ＤＦＦ１２は差動構造を有し、非同期リセット機能
を行うようになる。

【００４９】このように動作する位相周波数検出部１０
１のアップ信号ＵＰ及びダウン信号ＤＮは、チャージポ
ンプ１０６及びループフィルター１０７を有したフィル
タリング部１０２に出力され、該フィルターリング部１
０２は、それら入力した各信号ＵＰ，ＤＮを差動増幅し
て誤差を検出し、該誤差に応じた低周波の制御電圧Ｖｃ
ｏｎを電圧制御発振部１０３に出力する。次いで、電圧
制御発振部１０３はフィルタリング部１０２からの制御
電圧Ｖｃｏｎを受けて発振信号ｆｏを出力する。

【００５０】このように構成された本実施形態に係る周
波数合成装置は、例えば、０. ８μｍＣＭＯＳ集積技術
を用いて、受動フィルタを除いた全ての部分を１つのチ
ップ内に集積させるようにするが、基準電圧発生部１０
５だけはチップ外部に接続して、チップ内部から発生す
る雑音源をキャパシタを用いてデカップリング（decoup
ling）させる。

【００５１】上記チップをレイアウトするとき、該チッ
プ内部に集積化する各回路間の雑音カップリングを防ぐ
ため、電源電圧（Ｖｄｄ）端子を数個に分離した後、チ
ップ外部で相互に連結し、それら電源電圧端子をバイア
ス回路と同様な低周波数アナログ部分、デジタル部分、
及び電圧制御発振器の３つに分離させる。また、プリス
ケーラー１０８及び分周器１０９の位相雑音を無視でき
る場合、周波数分周比１／Ｎは、例えば、１／８×１／
３２＝１／２５６であるため、分周器１０９で測定した
周波数に前記分周比の逆数を乗じて電圧制御発振部１０
３の出力信号ｆｏの周波数を算出することもできる。例
えば、分周器１０９で測定された周波数の許容範囲が
１. １ＭＨｚ〜２. ２ＭＨｚであると、電圧制御発振部
１０３の出力信号ｆｏの周波数は２８１．６ＭＨｚ〜５
６３．２ＭＨｚとなる。

【００５２】図７は、入力信号ｆｒの周波数が２ＭＨｚ
である時のロッキングの特性を示した波形図であって、
図中、上方側の波形は位相周波数検出器１０１への入力
波形を示し、下方側の波形はロッキングされた信号の波
形を示したものである。また、図８は、入力信号ｆｒの
周波数が２. ２ＭＨｚである時、ロッキングされた分周
器の出力信号をスペクトル分析器で測定した波形であ
る。

【００５３】

【発明の効果】以上説明したように本発明に係る周波数
合成装置によれば、位相周波数検出手段や電圧制御発振
手段等を差動構造としたことで、各種雑音の影響が低減
され、外部環境の変化に関係なく安定した周波数の基準
信号を得ることができ、その基準信号に基づいて新しい
周波数の発振信号を合成することが可能である。したが
って、次世代の移動通信システムに好適な高性能の周波
数合成装置を提供することができる。特に、請求項９〜
１１のいずれか１つに記載の発明のように、電圧制御発
振手段を差動形の遅延セル部及びバイアスセル部で構成
することによって、パワー供給雑音、支持層雑音、トラ
ンジスタのインターフェース雑音や熱的雑音、電源電圧
雑音などに強い特性とすることができ、また、遅延セル
部に流れる電流によってのみ発振周波数が決定されるた
め、周波数制御領域の制限がなくなって広い周波数制御
領域を実現することが可能である。

【図面の簡単な説明】

【図１】本発明の実施形態に係る周波数合成装置の構成
を示すブロック図である。

【図２】同上実施形態の電圧制御発振部の回路図であ
る。

【図３】同上実施形態の信号分周部のプリスケーラーの
回路図である。

【図４】同上実施形態のプリスケーラーに用いられるＤ
フリップフロップの回路図である。

【図５】同上実施形態の位相周波数検出器の回路図であ
る。

【図６】同上実施形態の位相周波数検出器に用いられる
Ｄフリップフロップの回路図である。

【図７】同上実施形態で周波数を固定したときの特性を
示す波形図である。

【図８】同上実施形態のスペクトル特性を示す波形図で
ある。

【符号の説明】

１０１位相周波数検出器１０２フィルタリング部１０３電圧制御発振部１０４信号分周部１０５基準電圧発生部１０８プリスケーラー１０９分周器１１１−１，１１１−２，１１１−３差動遅延セ
ル１１２セルバイアス回路Ａ１，Ａ２増幅器ＡＮ１１ＡＮＤゲートＤＦＦ１〜ＤＦＦ３，ＤＦＦ１１，ＤＦＦ１２Ｄ
フリップフロップＩＮ１，ＩＮ２，ＩＮ１１，ＩＮ１２インバータ
ーＯＲ１，ＯＲ２ＯＲゲートＬＴ１，ＬＴ２ラッチＭ１〜Ｍ３３トランジスタＮＡ１〜ＮＡ５ＮＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】入力信号と基準信号とを比較し周波数及び
位相に対する誤差を検出して出力する差動構造を有した
位相周波数検出手段と、該位相周波数検出手段の出力を差動増幅して、前記誤差
に応じた制御電圧を発生するフィルタリング手段と、予め設定した基準電圧を発生して出力する基準電圧発生
手段と、前記フィルタリング手段からの制御電圧に応じた周波数
で、前記基準電圧発生手段からの基準電圧に応じた振幅
の発振信号を発生する差動構造を有した電圧制御発振手
段と、該電圧制御発振手段からの発振信号を分周した前記基準
信号を発生して前記位相周波数検出手段に出力する信号
分周手段と、を備えて構成されたことを特徴とする周波数合成装置。
【請求項２】前記位相周波数検出手段は、前記入力信号
をクロック入力信号として電源電圧をラッチしアップ信
号を出力する第１Ｄフリップフロップと、前記基準信号
をクロック入力信号として電源電圧をラッチしダウン信
号を出力する第２Ｄフリップフロップと、前記アップ信
号及び前記ダウン信号の論理積を演算するＡＮＤゲート
と、該ＡＮＤゲートの出力を順次反転させる直列に接続
された第１、２インバーターと、を備え、前記アップ信
号及び前記ダウン信号が前記フィルタリング手段に出力
され、前記第２インバーターの出力により前記第１、２
Ｄフリップフロップがリセットされることを特徴とする
請求項１記載の周波数合成装置。
【請求項３】前記第１、２Ｄフリップフロップは、それ
ぞれ、電源電圧が各ソース端子に印加される第１〜５Ｐ
ＭＯＳトランジスタを有し、該第１〜３ＰＭＯＳトラン
ジスタのドレイン端子及び第４ＰＭＯＳトランジスタの
ゲート端子が共通に接続され、該接続点には、入力信号
をラッチして出力する第１ラッチ部の一方の入力端子及
び第１ＮＭＯＳトランジスタのドレイン端子がそれぞれ
接続され、前記第５ＰＭＯＳトランジスタのドレイン端
子にソース端子が接続された第６ＰＭＯＳトランジスタ
のドレイン端子には、前記第４ＰＭＯＳトランジスタの
ドレイン端子及び前記第１ＰＭＯＳトランジスタのゲー
ト端子が共通に接続され、該接続点には、前記第１ラッ
チ部の他方の入力端子及び第２、３ＮＭＯＳトランジス
タのドレイン端子がそれぞれ接続され、前記第３ＮＭＯ
Ｓトランジスタのソース端子には、第４〜６ＮＭＯＳト
ランジスタの各ソース端子が共通に接続され、該接続点
には接地電圧が印加され、前記第４、５ＮＭＯＳトラン
ジスタのドレイン端子及び前記第６ＮＭＯＳトランジス
タのゲート端子には、前記第１ＮＭＯＳトランジスタの
ソース端子が共通に接続され、前記第４ＮＭＯＳトラン
ジスタのゲート端子、前記第６ＮＭＯＳトランジスタの
ドレイン端子及び第７ＰＭＯＳトランジスタのドレイン
端子には、前記第２ＮＭＯＳトランジスタのソース端子
が共通に接続され、前記第５、７ＰＭＯＳトランジスタ
及び前記第３ＮＭＯＳトランジスタの各ゲート端子に
は、リセット信号が印加され、前記第２、６ＰＭＯＳト
ランジスタ及び前記第１、２ＮＭＯＳトランジスタの各
ゲート端子には、前記クロック入力信号が印加され、前
記第３ＰＭＯＳトランジスタ及び前記第５ＮＭＯＳトラ
ンジスタの各ゲート端子には、反転リセット信号が印加
されるように構成したことを特徴とする請求項２記載の
周波数合成装置。
【請求項４】前記信号分周手段は、前記電圧制御発振手
段からの発振信号を制御信号に応じた倍数で分周する第
１分周部と、該第１分周部の出力を所定の倍数で分周し
て前記基準信号を生成し、前記位相周波数検出手段に出
力する第２分周部と、を備えたことを特徴とする請求項
１記載の周波数合成装置。
【請求項５】前記第１分周部は、前記発振信号をクロッ
ク入力信号とする第３Ｄフリップフロップと、前記発振
信号をクロック入力信号とし、前記第３Ｄフリップフロ
ップの出力信号を制御入力信号とする第４Ｄフリップフ
ロップと、該第４Ｄフリップフロップの出力をクロック
入力信号とし自己の出力信号が制御入力信号としてフィ
ードバックされる第５Ｄフリップフロップと、前記制御
信号及び前記第５Ｄフリップフロップの出力信号の論理
和を演算する第１ＯＲゲートと、該第１ＯＲゲートの出
力信号及び前記第３Ｄフリップフロップの出力信号の論
理和を演算する第２ＯＲゲートと、該第２ＯＲゲートの
出力信号及び前記第４Ｄフリップフロップの出力信号の
否定論理積を演算して前記第３Ｄフリップフロップの制
御入力端子に印加するＮＡＮＤゲートと、を備えたこと
を特徴とする請求項４記載の周波数合成装置。
【請求項６】前記第３、４Ｄフリップフロップが、それ
ぞれ同期カウンターとして動作することを特徴とする請
求項５記載の周波数合成装置。
【請求項７】前記第５Ｄフリップフロップが、非同期カ
ウンターとして動作することを特徴とする請求項５記載
の周波数合成装置。
【請求項８】前記第３〜５Ｄフリップフロップは、それ
ぞれ、電源電圧が各ソース端子に印加された第８〜１１
ＰＭＯＳトランジスタを有し、該第８、９ＰＭＯＳトラ
ンジスタの各ドレイン端子が共通に接続され、該接続点
には、前記第１０ＰＭＯＳトランジスタのゲート端子、
第７ＮＭＯＳトランジスタのドレイン端子及び入力信号
をラッチして出力する第２ラッチ部の一方の入力端子が
それぞれ接続され、前記第１０、１１ＰＭＯＳトランジ
スタの各ドレイン端子が共通に接続され、該接続点に
は、前記第８ＰＭＯＳトランジスタのゲート端子、第８
ＮＭＯＳトランジスタのドレイン端子及び前記第２ラッ
チ部の他方の入力端子がそれぞれ接続され、前記制御入
力信号が入力される第３インバーターの出力端子には、
前記第７ＮＭＯＳトランジスタのソース端子、第９ＮＭ
ＯＳトランジスタのドレイン端子及び第１０ＮＭＯＳト
ランジスタのゲート端子がそれぞれ接続され、反転した
前記制御入力信号が入力される第４インバーターの出力
端子には、前記第８ＮＭＯＳトランジスタのソース端
子、前記第１０ＮＭＯＳトランジスタのドレイン端子及
び前記第９ＮＭＯＳトランジスタのゲート端子がそれぞ
れ接続され、前記第７、８ＮＭＯＳトランジスタの各ゲ
ート端子には前記クロック入力信号が印加され、前記
９、１０ＮＭＯＳトランジスタの各ソース端子が接地さ
れるように構成したことを特徴とする請求項５記載の周
波数合成装置。
【請求項９】前記電圧制御発振手段は、前記基準電圧発
生手段からの基準電圧に基づいて前記発振信号の振幅を
制御する振幅制御電圧を発生するセルバイアス部と、前
記フィルタリング手段からの制御電圧に応じて遅延時間
を変化させて発振周波数を変化させ、且つ、前記セルバ
イアス部からの振幅制御電圧に応じて振幅を変化させた
前記発振信号を発生する直列に接続された３つの遅延セ
ル部と、を備えたことを特徴とする請求項１記載の周波
数合成装置。
【請求項１０】前記各遅延セル部は、電源電圧がソース
端子に印加され前記制御電圧がゲート端子に印加される
第１２ＰＭＯＳトランジスタと、該第１２ＰＭＯＳトラ
ンジスタのドレイン端子に各ソース端子が共通して接続
され各ゲート端子には前記振幅制御電圧が共通して印加
される第１３、１４ＰＭＯＳトランジスタと、該第１
３、１４ＰＭＯＳトランジスタの各ドレイン端子にドレ
イン端子がそれぞれ接続されゲート端子には第１、２入
力信号がそれぞれ印加される第１１、１２ＮＭＯＳトラ
ンジスタと、該第１１、１２ＮＭＯＳトランジスタの各
ソース端子にドレイン端子が共通して接続されゲート端
子には前記振幅制御電圧が印加されソース端子には接地
電圧が印加される第１３ＮＭＯＳトランジスタと、を備
え、前記第１１ＮＭＯＳトランジスタ及び前記第１３Ｐ
ＭＯＳトランジスタの共通ドレイン接続点と、前記第１
２ＮＭＯＳトランジスタ及び前記第１４ＰＭＯＳトラン
ジスタの共通ドレイン接続点とから前記発振信号が出力
されるように構成したことを特徴とする請求項９記載の
周波数合成装置。
【請求項１１】前記セルバイアス部は、電源電圧がソー
ス端子に印加され前記制御電圧がゲート端子に印加され
る第１５ＰＭＯＳトランジスタと、該第１５ＰＭＯＳト
ランジスタのドレイン端子が反転入力端子に接続され前
記基準電圧発生手段からの第１基準電圧が非反転入力端
子に印加され第１振幅制御電圧を出力する第１増幅器
と、前記第１５ＰＭＯＳトランジスタのドレイン端子が
ソース端子に接続され前記第１振幅制御電圧がゲート端
子に印加される第１６ＰＭＯＳトランジスタと、該第１
６ＰＭＯＳトランジスタのドレイン端子がドレイン端子
に接続され前記基準電圧発生手段からの第２基準電圧が
ゲート端子に印加される第１４ＮＭＯＳトランジスタ
と、該第１４ＮＭＯＳトランジスタのドレイン端子が反
転入力端子に接続され前記基準電圧発生手段からの第３
基準電圧が非反転入力端子に印加され第２振幅制御電圧
を出力する第２増幅器と、前記第１４ＮＭＯＳトランジ
スタのソース端子がドレイン端子に接続され前記第２振
幅制御電圧がゲート端子に印加されソース端子が接地さ
れる第１５ＮＭＯＳトランジスタと、を備えたことを特
徴とする請求項９記載の周波数合成装置。