JPH11125660A - 半導体試験装置用タイミング発生器 - Google Patents

Abstract

(57)【要約】 【課題】 周期発生部と複数の遅延発生部との間を１bi
t の信号ラインで接続する半導体試験装置用タイミング
発生器。 【解決手段】 パターン周期データでパターン周期を算
出し整数データを出力する周期演算手段と、この整数デ
ータで基準クロックを遅延させる基準クロック遅延手段
と、遅延されて生成した周期開始データのみを出力する
周期発生部と、パターン周期データでパターン周期の端
数データを算出し、周期開始データと同期を取って端数
データを送出する周期演算手段と、この端数データと設
定遅延データとを加算して整数データと端数データとを
出力する遅延演算手段と、この整数データで基準クロッ
クを遅延させる基準クロック遅延手段と、遅延された信
号に端数データの値の遅延を与えるアナログ可変遅延手
段とを有する複数の遅延発生部。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体試験装置の
周期発生部と遅延発生部とが分かれているタイミング発
生器において、特にパーピン・テスタのフレーム・プロ
セッサ（ＦＰ）への適応に適した半導体試験装置用タイ
ミング発生器に関する。

【０００２】

【従来の技術】始めに、従来の半導体試験装置の概略に
ついて説明する。図３に半導体試験装置の基本的な構成
図を示す。テストプロセッサ３１は装置全体の制御を行
い、テスタ・バスにより各ユニットに制御信号を与え
る。パターン発生器３２はＤＵＴ（被試験デバイス）３
９に与える印加パターンとパターン比較器３７に与える
期待値パターンを生成する。タイミング発生器３３は装
置全体のテスト周期信号やテストタイミングを取るため
にタイミングパルス信号を発生して波形整形器３４やコ
ンパレータ３６やパターン比較器３７等に与え、テスト
のタイミングを取る。

【０００３】波形整形器３４はパターン発生器３２から
の印加パターンをテスト信号波形に整形しドライバ３５
を経て、ＤＵＴ３９にテスト信号を与える。ＤＵＴ３９
からの応答信号はコンパレータ３６で電圧比較され、そ
の結果の論理信号をパターン比較器３７に与える。パタ
ーン比較器３７はコンパレータ３６からの試験結果の論
理パターンとパターン発生器３２からの期待値パターン
とを論理比較して一致・不一致を検出し、ＤＵＴ３９の
良否判定を行う。不良の場合にはフェイルメモリ３８に
情報を与え、パターン発生器３２からの情報と共に記憶
させ、後に不良解析が行われる。

【０００４】タイミング発生器３３にはＲＡＴＥ設定テ
ーブルとクロック設定テーブルとがあり、ＲＡＴＥ設定
テーブルにはパターン周期（ Test Period）のデータが
メモりされ、クロック設定テーブルにはドライバ波形等
のタイミングデータがメモりされている。これらのデー
タを組み合わせて複数個のグループ、例えばＴＳ１グル
ープ、ＴＳ２グループやＴＳｎグループ等を準備して読
み出し、セット信号やリセット信号等のタイミングパル
スを生成している。

【０００５】このタイミング発生器３３において、設定
するパターン周期は、基準クロック（Reference Clock
）の整数倍に端数を生ずることが多いが、ハードでの
パターン周期の生成は基準クロックの整数倍に設定す
る。一方、タイミングパルス信号は基準クロックの１／
２、１／４、１／８、１／１６、…、１／２５６等の分
解能で精度良く生成させる。基準クロックの端数データ
（Fractional Data ）は前パターン周期からの端数デー
タと設定端数データとを加算し、加算結果の整数データ
はデジタル手段で遅延させ、端数データはアナログ可変
遅延回路を用いて遅延させる。具体的に説明する。

【０００６】図４にタイミング発生器３３の基本的な構
成図を示す。構成としては、大きく分けて、１つの周期
発生部１と複数の遅延発生部２ｉ（ｉ＝１〜ｎ）とから
構成されている。周期発生部１は、半導体試験装置全体
のテスト周期を決めるものであるから１つでよいが、遅
延発生部２ｉはＤＵＴ３９のＬＳＩの各ピンやパターン
比較器３７に与えるタイミングであるから、多数ある。
後述するが、最近、パーピン・テスタが出現して遅延発
生部２ｉはＦＰに組み入れられるので、ＬＳＩのピン数
分、例えばピン数が１，０２４ピン以上あったら遅延発
生部２ｉは１，０２４以上のものを準備している。

【０００７】図４を用いて構成と動作を説明する。パタ
ーン周期に基準クロック以下の情報がある一例のテスト
条件として、周波数１００ＭＨｚで１周期１０ｎｓ（ナ
ノ秒）の基準クロック（以下、基準クロックの周期を
「Ｔ」で表現する）を用い、パターン周期は（５＋３／
４）Ｔ、タイミング遅延時間は（３＋１／２）Ｔのタイ
ミングパルス信号を連続して発生させるものとする。そ
して、予め周期発生部１のＲＡＴＥ設定テーブルＲ１に
はパターン周期（５＋３／４）が、遅延発生部２ｉのク
ロック設定テーブルＲ２にはタイミング遅延データの
（３＋１／２）がメモリされているとする。図６にその
場合のタイミングチャートを示す。

【０００８】周期発生部１の主な構成は周期演算手段３
と基準クロック遅延手段６であり、この他にタイミング
調整用の複数のラッチ回路ｇｉと９とから構成される。
ラッチ回路はＤタイプ・フリップフロップで構成され、
ＷＥ（Write Enable）付と無いのがある。周期演算手段
３はＲＡＴＥ設定テーブルＲ１と加算器４と加算器４か
らの出力データを一時記憶するラッチ回路５より成り、
ラッチ回路５は整数データを基準クロック遅延手段６に
送り、端数データを加算器４の一方の入力端子に送ると
共にラッチ回路ｇ４〜ｇ６で送出タイミングをシステム
に合わせながら出力端子ｂ１から遅延発生部２ｉの入力
端子ａ１に送付する。基準クロック遅延手段６はダウン
カウンタ７と一致回路８より成り、パターン周期の整数
分を遅延させた信号を発生する。

【０００９】テストの開始で、入力端子ａｏからスター
ト信号が入力されると、基準クロックでラッチ回路ｇ１
に一時記憶され、周期演算手段３のラッチ回路５をクリ
アし次段のｇ２に信号を送る。周期演算手段３のラッチ
回路５は０信号（スタート信号）を基準クロック遅延手
段６に送り、基準クロック遅延手段６は周期開始信号を
ラッチ回路９と出力端子ｂ２を経て遅延発生部２ｉに送
る。次の基準クロックでｇ２はオンし、このオン信号で
周期演算手段３のラッチ回路５は加算器４のデータをラ
ッチすると共にオン信号を次段のｇ３に送る。次の基準
クロックでｇ３はオンし、基準クロック遅延手段６のダ
ウンカウンタ７はラッチ回路５の整数データをロードす
る。

【００１０】周期演算手段３のＲＡＴＥ設定テーブルＲ
１には、パターン周期（５＋３／４）がメモリされてい
る。１発目のタイミングパルスの発生においては、スタ
ート信号でラッチ回路５はクリアされているので端数デ
ータは０であり、加算器４の出力データは（５＋３／
４）である。この出力データの５の整数はダウンカウン
タ７にロードされ、３／４の端数データは加算器４の一
方の入力端子に与えられると共に、ラッチ回路ｇ４、ｇ
５、ｇ６を経て遅延発生部２ｉに送られる。

【００１１】従って、周期発生部１の周期演算手段３は
スタート信号の後、１発目の周期は５で端数データは３
／４となり、２発目の周期は６で端数データは１／２と
なり、３発目の周期は６で端数データは１／４となり、
４発目の周期は６で端数データは０となり、５発目から
は上記の繰り返しで５と３／４、６と１／２、……、と
なる。この周期データの１bit 信号と端数データの多bi
ts信号とを全ての遅延発生部２ｉに送付する。端数デー
タのビット数は、周期分解能により異なるが、通常の高
分解能データとしては、（１／２５６）の８bitsのデー
タを送付している。

【００１２】遅延発生部２ｉの主な構成は、入力手段１
０、遅延演算手段１１、基準クロック遅延手段１２、リ
タイミング手段１３及びアナログ可変遅延手段１４より
成っている。そして入力端子ａ１からは前パターン周期
の端数データが、ａ２からは周期開始（スタート）信号
が、ａ３からは基準クロックがそれぞれ入力される。ａ
２から周期開始信号が入力されると、入力手段１０のラ
ッチ回路ｆ１をライトイネーブル（Write Enable）に
し、ラッチ回路ｆ２にも周期開始信号を与える。タイミ
ング遅延データ（３＋１／２）は、既にクロック設定テ
ーブルＲ２に格納（メモリ）されている。（以下、タイ
ミング遅延データを「設定遅延データ」という）。ａ３
からの基準クロックを、ラッチ回路ｆ１に与えてａ１か
らの端数データをラッチしそのデータを遅延演算手段１
１の加算器Ｋに与え、ラッチ回路ｆ２に与えてａ２から
の周期開始信号をラッチして基準クロック遅延手段１２
にあるダウンカウンタＣのロード端子に与え加算器Ｋ出
力の整数データＮをロード（入力）する。加算器Ｋは既
に端数データと設定遅延データとを加算したデータを出
力している。ダウンカウンタＣのクロック端子にも基準
クロックを与える。

【００１３】１発目のタイミングパルスの発生におい
て、ａ１からの端数データは０であるので、遅延演算手
段１１の加算器Ｋの入力データは０と（３＋１／２）と
なり、その出力データは（３＋１／２）である。図６Ｄ
参照。３の整数データＮは基準クロック遅延手段１２の
ダウンカウンタＣに、１／２の端数データはアナログ可
変遅延手段１４のラッチ回路ｆ４に出力される。周期開
始の信号でダウンカウンタＣは３のデータをロードし、
ａ４からの基準クロックで１づつ減数し、そのデータを
データアウト端子ｄｏから出力する。３つの基準クロッ
クでデータアウト端子ｄｏの出力信号が零になると一致
回路ｈ１で零と一致を取って基準クロック遅延信号Ｓを
出力し、リタイミング手段１３のラッチ回路ｆ３とアナ
ログ可変遅延手段１４のラッチ回路ｆ４とに与える。

【００１４】リタイミング手段１３は、基準クロック遅
延信号Ｓの遅延時間がダウンカウンタＣなどによりバラ
ツキが生じるのを除去するために、基準クロックに固定
遅延器Ｄによる一定のオフセット時間を加えて、常に一
定の遅延時間のタイミングを取るための回路である。そ
こで、入力端子ａ１からリタイミング手段１３までの最
大遅延時間よりやや大きい遅延時間を有する固定遅延器
Ｄにａ４からの基準クロック信号を通し、既に開かれて
いるゲート回路ｈ２を通過させた基準クロックをタイミ
ングパルスの基準としている。図６Ｅ参照。アナログ可
変遅延手段１４ではラッチ回路ｆ４にラッチされている
端数データ（１／２）の時間を遅延させ、出力端子ｂ５
から（３＋１／２）Ｔ遅延したタイミングパルスを出力
する。図６Ｆ参照。１回目のパターン周期が終わると、
パターン周期（５＋３／４）Ｔの端数データ（３／４）
は入力端子ａ１に印加される。図５に参考としてアナロ
グ可変遅延手段１４の構成図を示す。

【００１５】２発目のタイミングパルスの遅延時間は入
力端子ａ１に印加された端数データ（３／４）とクロッ
ク設定テーブルＲ２にメモリの（３＋１／２）の和であ
り、加算器Ｋで加算され、（４＋１／４）のデータを出
力する。図６Ｃ、Ｄ参照。４の整数データはダウンカウ
ンタＣに出力され、（１／４）の端数データはアナログ
可変遅延手段１４に出力され、１発目と同様にデジタル
手段及びアナログ可変遅延手段で遅延されて、（４＋１
／４）Ｔ遅延されたタイミングパルスが出力される。図
６Ｆ参照。

【００１６】３発目において、パターン周期は１発目と
２発目のパターン周期の端数データが（３／４＋３／
４）＝（１＋１／２）となるので、１の整数データは周
期発生部１でパターン周期に組み入れて５基準クロック
に１を加算した６基準クロックをパターン周期としてい
る。図６Ａ参照。よって、パターン周期の端数データは
（１／２）となり入力端子ａ１に供給される。Ｒ２のデ
ータは（３＋１／２）であるのでその加算結果は４とな
る。よって、加算器Ｋからの４の出力データはダウンカ
ウンタＣに送られ、デジタル手段の遅延のみが行われて
タイミングパルスを発生する。図６Ｆ参照。４発目以降
も上記の動作が行われタイミングパルスを連続して送出
する。

【００１７】図４ではテスト条件として、基本クロック
は周波数１００ＭＨｚで１周期が１０ｎｓ、パターン周
期は（５＋３／４）Ｔ、タイミング遅延時間は（３＋１
／２）Ｔのタイミングパルス信号を連続して発生させ
た。つまり、パターン周期は５７．５ｎｓで、タイミン
グ遅延時間は３５ｎｓであった。このように、１パター
ン周期内では１つのタイミングパルス信号しか生成でき
ない。しかしながら、最近では１パターン周期内で２〜
４のタイミングパルスを要求する場合が多くなった。こ
の１パターン周期内で複数のタイミングパルスを発生さ
せるためにインタリーブ方式で発生させており、インタ
リーブ方式は不可欠となってきた。インタリーブ方式と
は交互配置した方式をいう。このインタリーブ方式の回
路説明は省略するが、インタリーブ方式でも周期の発生
は周期発生部１で発生させ、周期データと端数データを
遅延発生部２ｉに分配している。つまり、インタリーブ
方式での周期発生部１と遅延発生部２ｉとの間のデータ
線は、通常で周期データが２bitsで端数データが１６bi
tsになる。

【００１８】ところで、半導体ＩＣの発展はめざまし
く、益々高度に集積化され、最近のＬＳＩ（大規模集積
回路）では組合せ回路と記憶素子が複雑な順序回路で構
成されるＬＳＩも出てきた。これらの複雑なＬＳＩをテ
ストするために、ＬＳＳＤ( Level Sensitive Scan Des
ign)技法が用いられている。このようにＤＵＴ３９であ
るＬＳＩの発展に伴って、半導体試験装置も発展してい
る。従来のシェアード・リソース・テスタ(Shared Reso
urce Tester)からＶＬＳＩ用ではパーピン・リソース・
テスタ( Per-pin Resource Tester)という高度なテスタ
も現れている。シェアード・テスタとかパーピン・テス
タともいう。ここで、シェアード・テスタとは複数のリ
ソース（タイミング発生器、リファレンス電圧等）を全
てのテスタ・ピンで共有しているテスタのことをいい、
パーピン・テスタとはＤＵＴに印加するテスト・パラメ
ータが各ピン独立に設定できる機能を持つテスタをい
う。パーピン・テスタはテスト・パラメータを各ピン共
通に使用するシェアード・テスタに比べ、複雑なテスト
・パターン及びタイミング等の条件の発生が可能なため
に、高度化する論理ＩＣのテストに向いている。

【００１９】従ってパーピン・テスタでは、図３に示す
タイミング発生器３３の遅延発生部２ｉと波形整形器３
４とを各ピン毎にまとめて割り当てている。この各ピン
対応の遅延発生部２ｉと波形整形器３４等をまとめたも
のをフレーム・プロセッサ（ＦＰ： Frame Processor）
という。つまり、ＦＰとはピン信号生成部分をいい、従
来のタイミング発生器３３、波形整形器３４、パターン
比較器３７、キャリブレーションユニットをまとめたも
のを各ピンに割り付けている。この機能により、従来の
シェアード・テスタに比べて、各ピン毎に独立した自由
なタイミング、波形を出力できる。具体的にいうと、各
ピンに対して、シングルフレームと呼ばれる試験サイク
ル毎に波形を作ったフレームを組み合わせることで、試
験全体の波形を設定できる。このときのフレーム数は機
種によって異なるが、４種類から３２種類が用意されて
おり、更に１種類のフレーム内で８パターン分からの波
形選択ができる。この発明は上記のパーピン・テスタの
ＦＰで考案されたが、シェアード・テスタでも当然適応
できる。

【００２０】

【発明が解決しようとする課題】上述したように、ＤＵ
Ｔである半導体ＩＣの高密度化、高速化はめざましく、
これに伴い半導体試験装置も進歩しており、機能ブロッ
ク毎のＬＳＩ化も進んでいる。そして、半導体試験装置
のパーピン・テスタにおけるタイミング発生器３３で
は、周期発生部１は１システムに１つでよいが、タイミ
ングパルスの遅延発生部２ｉはＤＵＴ３９のＩ／Ｏピン
の数分が必要となってきた。つまり１対多数の関係にな
る。

【００２１】そこで問題になるのが、フレーム・プロセ
ッサＦＰをカスタム・ＬＳＩ化すると、周期発生部１か
ら遅延発生部２ｉへの接続信号本数がＦＰの数に比例し
て増加し、信号分配回路の増大、プリント配線基板の配
線数の増大である。この発明は、上記の問題を解決する
ために、周期発生部１から遅延発生部２ｉへの接続信号
線の数を１本にして配線ネット数の増大を防止し、ハー
ドウエア、特にプリント配線基板の増大を防止すること
を目的とする。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、この発明は最近のＬＳＩの発展に鑑み、パーピン・
テスタでは遅延発生部を含むフレーム・プロセッサをカ
スタムＬＳＩで作製し、シェアード・テスタでも遅延発
生部をカスタムＬＳＩで作製し、遅延発生部内にも周期
演算手段を設けることとした。最近の半導体ＩＣの作成
技術では、１チップに入るセル数が非常に増えて、この
程度の増加は問題にならないようになった。そして、周
期発生部の周期演算手段では端数データを含むパターン
周期データを基に演算して整数データを取り出し、周期
開始データの１bit のみを遅延発生部に送出する。

【００２３】遅延発生部内の周期演算手段も端数データ
を含むパターン周期データを基に演算して、ここでは端
数データを取り出し、周期発生部からの周期開始データ
と同期をとって、８bitsの端数データを遅延演算手段に
与えることにより解決した。遅延発生部内の他の構成は
従来と同じである。インタリーブ構成でも同様にするこ
とができる。つまり、従来のインタリーブ構成で配線数
の多い場合には、例えば１つの周期発生部から２bitsの
周期開始データ線と１６bitsの端数データ線を1,024個
のフレーム・プロセッサに分配しなければならなかった
が、この発明では、１bit の周期開始データを 1,024個
のフレーム・プロセッサに分配するだけでよくなった。
以下、発明の構成について説明する。

【００２４】第１発明は従来のシェアード・テスタに関
するものであり、タイミング発生器は周期発生部と複数
の遅延発生部から構成されている。周期発生部の主な構
成は、ＲＡＴＥ設定テーブルからの端数データを含む
パターン周期データを基にパターン周期を算出し、算出
結果の整数データを出力する周期演算手段と、この整
数データの数の基準クロックを遅延させる基準クロック
遅延手段と、遅延されて生成した周期開始データを出
力する出力端子とを有している。複数の遅延発生部の主
な構成は、ＲＡＴＥ設定テーブルからの端数データを
含むパターン周期データを基にパターン周期の端数デー
タを算出し、周期発生部から送付された周期開始データ
と同期を取って、算出結果の端数データを送出する周期
演算手段と、周期演算手段から送られた端数データと
クロック設定テーブルからの端数データを含む設定遅延
データとを加算して、算出結果の整数データと端数デー
タとを出力する遅延演算手段と、遅延演算手段からの
整数データの数の基準クロックを遅延させる基準クロッ
ク遅延手段と、基準クロック遅延手段からの遅延され
た基準クロック遅延信号に上記遅延演算手段からの端数
データの値の遅延を与えてタイミング・パルスを生成す
るアナログ可変遅延手段とを有している。

【００２５】第２の発明はインタリーブ構成に適用の場
合であり、第１発明との相違を説明する。周期発生部
の周期演算手段は２つ以上の加算器を有して１パターン
周期内に２以上の整数データを出力する周期演算手段で
ある。遅延発生部の周期演算手段は２つ以上の加算器
を有して１パターン周期内に２以上の端数データを出力
する周期演算手段である。遅延発生部の基準クロック
遅延手段とアナログ可変遅延手段とは２以上の複数の構
成である。１パターン周期内で２以上のタイミング・
パルスを生成し、出力段で論理和をとり出力する。第３
の発明は、第１発明と第２発明をパーピン・テスタのフ
レーム・プロセッサに構成したものであり、つまり、第
１発明と第２発明の遅延発生部をフレーム・プロセッサ
に構成していることを明記した。

【００２６】

【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に本発明のインタリーブ構成に適応した
一実施例の構成図を示す。図４と同一部分には同一符号
を付す。図１は図４の従来の構成でもって、この発明を
適用したものである。図１について説明する。

【００２７】図１の周期発生部１は図４の周期発生部１
から端数データの伝送回路を除いた構成である。つま
り、周期演算手段３のラッチ回路５から出力端子ｂ１ま
での端数データ伝送回路を除いたものである。他の部分
は同一である。遅延発生部２ｉは従来のものに周期演算
手段３を追加して構成し、スタート信号の入力端子ａｏ
も設けた。また、周期発生部１からの周期開始信号を分
岐して受け、同期がとれるようにしたものである。そし
て、周期演算手段３の演算結果の端数データを遅延演算
手段１１に与えるようにした。上記の構成で、従来の周
期発生部１から遅延発生部２ｉへの端数データ伝送ライ
ンを除去することができた。従って、伝送ラインは周期
開始データの１bit のラインのみとなった。

【００２８】動作を簡単に説明する。周期発生部１及び
遅延発生部２ｉの入力端子ａｏにスタート信号が入力す
ると、ラッチ回路ｇ１はオンして、周期演算手段３のラ
ッチ回路５をクリアする。次の基準クロックでラッチ回
路ｇ２がオンし、ラッチ回路５は演算結果の周期データ
をラッチする。このとき、周期発生部１では整数データ
のみ利用し、遅延発生部２ｉでは端数データのみを利用
する。

【００２９】その後は従来と同様で、周期発生部１で
は、この整数データを基準クロック遅延手段６のダウン
カウンタ７にロードして周期開始信号を生成し伝送す
る。遅延発生部２ｉでは、算出した端数データを遅延演
算手段１１の加算器に与え、整数データは基準クロック
遅延手段１２に、端数データはアナログ可変遅延手段１
４に与えてタイミング・パルスを生成する。

【００３０】図２はこの発明をインタリーブ構成に適用
した例の構成図である。周期発生部１の周期演算手段３
は２つ以上の加算器を有して１パターン周期内に２以上
の整数データを出力する周期演算手段３である。遅延発
生部２ｉの周期演算手段３は２つ以上の加算器を有して
１パターン周期内に２以上の端数データを出力する周期
演算手段３である。遅延発生部２ｉの基準クロック遅延
手段１２とアナログ可変遅延手段１４とは２以上の複数
の構成である。１パターン周期内で２以上のタイミング
・パルスを生成し、出力段で論理和をとり出力する。

【００３１】

【発明の効果】以上詳細に説明したように、この発明は
半導体試験装置用のタイミング発生器において、周期発
生部１と遅延発生部２ｉとの間の信号伝送ラインが１bi
t の１本ですむようになった。従って、伝送ラインが従
来の１／９から１／１８と非常に少なくなり、その部分
のプリント配線基板の容積が非常に小さくなった。また
ライン数が非常に少なくなったので、接続ミスや設計ミ
スが少なくなった。

【００３２】遅延発生部２ｉはカスタムＬＳＩを用いる
のが、周期演算手段３を追加しても製造コストは従来と
ほとんど変わらず、反面、設計工数が減少し、コスト的
にも有利になった。この発明はカスタムＬＳＩの特徴を
利用し、１チップ内のセル数は増加したがコスト・アッ
プにつながらず、逆にプリント配線基板の縮小となり、
半導体ＩＣ試験装置の小型化にも貢献した。このよう
に、この発明の技術的効果は大である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】本発明のインタリーブ方式における他の実施例
の構成図である。

【図３】半導体試験装置の基本的な構成図の例である。

【図４】従来のタイミング発生器の基本的な構成図の例
である。

【図５】アナログ可変手段１４の構成図の例である。

【図６】図４のタイミングチャートである。

【符号の説明】

１ 周期発生部 ２ｉ（ｉ＝１〜ｎ） 遅延発生部 ３ 周期演算手段 ４、４２ 加算器 ５、５２ ラッチ回路 ６ 基準クロック遅延手段 ７ ダウンカウンタ ８ 一致回路 ９ ラッチ回路 １０ 入力手段 １１、１１２ 遅延演算手段 １２、１２２ 基準クロック遅延手段 １３ リタイミング手段 １４、１４２ アナログ可変遅延手段 １５ｉ アナログ遅延器 １６ｉ セレクタ ３１ テストプロセッサ ３２ パターン発生器 ３３ タイミング発生器 ３４ 波形整形器 ３５ ドライバ ３６ コンパレータ ３７ パターン比較器 ３８ フェイルメモリ ３９ ＤＵＴ（被試験デバイス） Ｃ カウンタ Ｄ 固定遅延器 Ｒ１ ＲＡＴＥ設定テーブル Ｒ２、Ｒ３ クロック設定テーブル Ｎ 設定遅延データの整数値 Ｓ 基準クロック遅延信号 Ｔ 基準クロック周期 Ｋ 加算器 ｆｉ ラッチ回路 ｇｉ ラッチ回路 ｈ１ 一致回路 ｈ２ ゲート回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 周期発生部と複数の遅延発生部から構成
   されるタイミング発生器において、 ＲＡＴＥ設定テーブルからの端数データを含むパターン
   周期データを基にパターン周期を算出し算出結果の整数
   データを出力する周期演算手段と、上記整数データの数
   の基準クロックを遅延させて生成した周期開始データを
   出力する基準クロック遅延手段と、を有する１つの周期
   発生部と、 上記周期開始データを遅延発生部に伝送する１bit １本
   の伝送ラインと、 ＲＡＴＥ設定テーブルからの端数データを含むパターン
   周期データを基にパターン周期の端数データを算出し上
   記周期発生部から送付された周期開始データと同期を取
   って算出結果の端数データを送出する周期演算手段と、
   上記周期演算手段から伝送ラインで送られた端数データ
   とクロック設定テーブルからの端数データを含む設定遅
   延データとを加算して算出結果の整数データと端数デー
   タとを出力する遅延演算手段と、上記遅延演算手段から
   の整数データの数の基準クロックを遅延させる基準クロ
   ック遅延手段と、上記基準クロック遅延手段からの遅延
   された基準クロック遅延信号に上記遅延演算手段からの
   端数データの値の遅延を与えてタイミング・パルスを生
   成するアナログ可変遅延手段と、を有する複数の遅延発
   生部と、 を具備することを特徴とする半導体試験装置用タイミン
   グ発生器。
2. 【請求項２】 周期発生部の周期演算手段は２つ以上の
   加算器を有して１パターン周期内に２以上の整数データ
   を出力する周期演算手段であり、遅延発生部の周期演算
   手段は２つ以上の加算器を有して１パターン周期内に２
   以上の端数データを出力する周期演算手段であり、遅延
   発生部の基準クロック遅延手段とアナログ可変遅延手段
   とは２以上の複数の構成であり、１パターン周期内で２
   以上のタイミング・パルスを生成し、出力段で論理和を
   とるインタリーブ構成であることを特徴とする請求項１
   記載の半導体試験装置用タイミング発生器。
3. 【請求項３】 遅延発生部はフレーム・プロセッサに構
   成されていることを特徴とする請求項１又は２記載の半
   導体試験装置用タイミング発生器。