JPH11127062A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH11127062A JPH11127062A JP9287222A JP28722297A JPH11127062A JP H11127062 A JPH11127062 A JP H11127062A JP 9287222 A JP9287222 A JP 9287222A JP 28722297 A JP28722297 A JP 28722297A JP H11127062 A JPH11127062 A JP H11127062A
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- circuit
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】ロックした後の消費電力を抑えつつ、リセット
時のロックするまでの時間を短くする。 【解決手段】本発明は、供給されるクロックを分周する
分周器により分周されたレファレンスクロックと、可変
クロックとの位相を比較する位相比較回路が、両クロッ
クの位相が一致したことを検出した時に位相同期検出信
号を生成し、その位相同期検出信号により分周器の分周
比を高くして位相比較器の動作頻度を下げる。そして、
更に、非活性状態から活性状態になるリセット時に、前
記位相同期検出信号をリセットして分周器の分周比をも
との低い状態にして位相比較回路の動作頻度をもとの高
い状態にして、両クロックの位相同期までに要する時間
を短くすることを特徴とする。本発明によれば、活性状
態で位相同期が検出されると分周器の分周比が高くされ
て位相比較器の動作の頻度を下げて、消費電力を抑え
る。そして、リセット時には、その位相同期検出信号を
リセットして分周器の分周比をもとも低い状態にして位
相比較動作の頻度をあげる。
時のロックするまでの時間を短くする。 【解決手段】本発明は、供給されるクロックを分周する
分周器により分周されたレファレンスクロックと、可変
クロックとの位相を比較する位相比較回路が、両クロッ
クの位相が一致したことを検出した時に位相同期検出信
号を生成し、その位相同期検出信号により分周器の分周
比を高くして位相比較器の動作頻度を下げる。そして、
更に、非活性状態から活性状態になるリセット時に、前
記位相同期検出信号をリセットして分周器の分周比をも
との低い状態にして位相比較回路の動作頻度をもとの高
い状態にして、両クロックの位相同期までに要する時間
を短くすることを特徴とする。本発明によれば、活性状
態で位相同期が検出されると分周器の分周比が高くされ
て位相比較器の動作の頻度を下げて、消費電力を抑え
る。そして、リセット時には、その位相同期検出信号を
リセットして分周器の分周比をもとも低い状態にして位
相比較動作の頻度をあげる。
Description
【０００１】
【発明の属する技術分野】本発明は、供給されるクロッ
クの位相に同期して所定の回路動作を実現する為の制御
クロックを生成する回路を有する集積回路装置に関し、
消費電力を抑制しつつリセット時の位相同期動作を高速
化することができる制御クロック生成回路を有する集積
回路装置に関する。
クの位相に同期して所定の回路動作を実現する為の制御
クロックを生成する回路を有する集積回路装置に関し、
消費電力を抑制しつつリセット時の位相同期動作を高速
化することができる制御クロック生成回路を有する集積
回路装置に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、高速化の一途をたどっている。最
近では、システム側から与えられる外部クロックに同期
して内部動作、データ出力、データやアドレス入力を行
うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が注目されてい
る。かかるＳＤＲＡＭにおいて特徴的な点の一つは、外
部クロックに位相が同期した或いは外部クロックの位相
から所定の位相差を有するタイミングでデータを出力す
ることにある。そのために、データ出力回路を制御する
為の制御クロックを生成する制御クロック生成回路を内
部に設ける。
モリ（ＤＲＡＭ）は、高速化の一途をたどっている。最
近では、システム側から与えられる外部クロックに同期
して内部動作、データ出力、データやアドレス入力を行
うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が注目されてい
る。かかるＳＤＲＡＭにおいて特徴的な点の一つは、外
部クロックに位相が同期した或いは外部クロックの位相
から所定の位相差を有するタイミングでデータを出力す
ることにある。そのために、データ出力回路を制御する
為の制御クロックを生成する制御クロック生成回路を内
部に設ける。
【０００３】かかる制御クロック生成回路は、例えばデ
ィレード・ロック・ループ（ＤＬＬ）回路を有し、ダミ
ー出力信号をレファレンスのクロックと位相比較し、ク
ロックを遅延させる可変遅延回路の遅延量をそれらの位
相が一致する様に制御する。かかる制御クロックを生成
する回路例を、本出願人は、例えば平成８（１９９６）
年１２月１９日に出願された特願平８−３３９９８８号
で提案した。或いは、平成９（１９９７）年３月２１日
に出願された特願平９−６８８０４号で提案した。
ィレード・ロック・ループ（ＤＬＬ）回路を有し、ダミ
ー出力信号をレファレンスのクロックと位相比較し、ク
ロックを遅延させる可変遅延回路の遅延量をそれらの位
相が一致する様に制御する。かかる制御クロックを生成
する回路例を、本出願人は、例えば平成８（１９９６）
年１２月１９日に出願された特願平８−３３９９８８号
で提案した。或いは、平成９（１９９７）年３月２１日
に出願された特願平９−６８８０４号で提案した。
【０００４】
【発明が解決しようとする課題】しかしながら、クロッ
クの高速化に伴いクロックの位相比較の頻度が高くなり
すぎＤＬＬ回路の消費電力の増大を招いている。そこ
で、上記の特願平９−６８８０４号にて低消費電力化可
能な構成を提案したが、かかる構成では消費電力の低下
は実現できるが、電源オンなど活性化直後のＤＬＬ回路
の動作が低速であり、位相比較を継続して最終的に位相
が一致するまでに所定の時間を要するという問題を招い
ている。
クの高速化に伴いクロックの位相比較の頻度が高くなり
すぎＤＬＬ回路の消費電力の増大を招いている。そこ
で、上記の特願平９−６８８０４号にて低消費電力化可
能な構成を提案したが、かかる構成では消費電力の低下
は実現できるが、電源オンなど活性化直後のＤＬＬ回路
の動作が低速であり、位相比較を継続して最終的に位相
が一致するまでに所定の時間を要するという問題を招い
ている。
【０００５】そこで、本発明の目的は、低消費電力で且
つ動作開始時のクロックの位相同期までの時間を短縮す
ることができる制御クロック生成回路を有する集積回路
装置を提供することにある。
つ動作開始時のクロックの位相同期までの時間を短縮す
ることができる制御クロック生成回路を有する集積回路
装置を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、供給されるクロックを分周する分周器に
より分周されたレファレンスクロックと、可変クロック
との位相を比較する位相比較回路が、両クロックの位相
が一致したことを検出した時に位相同期検出信号を生成
し、その位相同期検出信号により分周器の分周比を高く
して位相比較器の動作頻度を下げる。そして、更に、非
活性状態から活性状態になるリセット時に、前記位相同
期検出信号をリセットして分周器の分周比をもとの低い
状態にして位相比較回路の動作頻度をもとの高い状態に
して、両クロックの位相同期までに要する時間を短くす
ることを特徴とする。
に、本発明は、供給されるクロックを分周する分周器に
より分周されたレファレンスクロックと、可変クロック
との位相を比較する位相比較回路が、両クロックの位相
が一致したことを検出した時に位相同期検出信号を生成
し、その位相同期検出信号により分周器の分周比を高く
して位相比較器の動作頻度を下げる。そして、更に、非
活性状態から活性状態になるリセット時に、前記位相同
期検出信号をリセットして分周器の分周比をもとの低い
状態にして位相比較回路の動作頻度をもとの高い状態に
して、両クロックの位相同期までに要する時間を短くす
ることを特徴とする。
【０００７】上記の発明によれば、活性状態で位相同期
が検出されると分周器の分周比が高くされて位相比較器
の動作の頻度を下げて、消費電力を抑える。そして、リ
セット時には、その位相同期検出信号をリセットして分
周器の分周比をもとの低い状態にして位相比較動作の頻
度をあげる。
が検出されると分周器の分周比が高くされて位相比較器
の動作の頻度を下げて、消費電力を抑える。そして、リ
セット時には、その位相同期検出信号をリセットして分
周器の分周比をもとの低い状態にして位相比較動作の頻
度をあげる。
【０００８】本発明は、レファレンスクロックと可変ク
ロックとの位相を比較する位相比較器と、供給されるク
ロックを分周して前記レファレンスクロックを生成する
分周器とを有する集積回路装置において、前記位相比較
器は、位相比較結果に応じて位相が変化する可変クロッ
クと前記レファレンスクロックとの位相が一致するとき
に位相同期検出信号を生成し、前記分周器は、前記供給
されるクロックを第１の分周比で分周し、前記位相同期
検出信号に応答して該第１の分周比よりも高い第２の分
周比に変更し、非活性化状態から活性化状態に変更され
るリセット時に、前記位相同期検出信号がリセットされ
て、前記分周器は前記第１の分周比で分周し、前記位相
比較器は該リセット時に短周期での位相比較を行うこと
を特徴とする。
ロックとの位相を比較する位相比較器と、供給されるク
ロックを分周して前記レファレンスクロックを生成する
分周器とを有する集積回路装置において、前記位相比較
器は、位相比較結果に応じて位相が変化する可変クロッ
クと前記レファレンスクロックとの位相が一致するとき
に位相同期検出信号を生成し、前記分周器は、前記供給
されるクロックを第１の分周比で分周し、前記位相同期
検出信号に応答して該第１の分周比よりも高い第２の分
周比に変更し、非活性化状態から活性化状態に変更され
るリセット時に、前記位相同期検出信号がリセットされ
て、前記分周器は前記第１の分周比で分周し、前記位相
比較器は該リセット時に短周期での位相比較を行うこと
を特徴とする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面を参照して説明する。しかしながら、かかる
実施の形態例が本発明の技術的範囲を限定するものでは
ない。
ついて図面を参照して説明する。しかしながら、かかる
実施の形態例が本発明の技術的範囲を限定するものでは
ない。
【００１０】図１は、本実施の形態例の制御クロック生
成回路を有するＳＤＲＡＭの全体構成を示す図である。
この例では、コラム系の回路２０がパイプライン構成さ
れる。共通のアドレス端子Ａｄｄから行アドレスとコラ
ムアドレスとが供給されるが、外部クロックＣＬＫに同
期して供給された行アドレスは、行アドレスバッファ２
３に取り込まれ、増幅され、行デコーダ２４に供給され
る。行デコーダ２４により選択されたワード線ＷＬが駆
動され、メモリセル２６が選択される。メモリセル２６
のデータはビット線ＢＬ，／ＢＬの一方に出力され、他
方のレファレンス電圧と共に、センスアンプ２７で増幅
される。ここまでが、行アドレス側の回路の動作であ
る。
成回路を有するＳＤＲＡＭの全体構成を示す図である。
この例では、コラム系の回路２０がパイプライン構成さ
れる。共通のアドレス端子Ａｄｄから行アドレスとコラ
ムアドレスとが供給されるが、外部クロックＣＬＫに同
期して供給された行アドレスは、行アドレスバッファ２
３に取り込まれ、増幅され、行デコーダ２４に供給され
る。行デコーダ２４により選択されたワード線ＷＬが駆
動され、メモリセル２６が選択される。メモリセル２６
のデータはビット線ＢＬ，／ＢＬの一方に出力され、他
方のレファレンス電圧と共に、センスアンプ２７で増幅
される。ここまでが、行アドレス側の回路の動作であ
る。
【００１１】その後、コラムアドレスが外部クロックＣ
ＬＫに同期してアドレス端子Ａｄｄに供給され、コラム
アドレスバッファ２８で増幅される。そのアドレス信号
はコラムデコーダ２９でデコードされ、コラムゲート選
択信号ＣＬによりセンスアンプ２７のうち選択されたセ
ンスアンプがデータバス線対ＤＢ，／ＤＢに接続され
る。そして、データバス線対ＤＢ，／ＤＢのデータが、
データバスアンプ３０で更に増幅される。コラム系の回
路２０のうち、ここまでの回路が例えば初段のパイプラ
イン回路に対応する。
ＬＫに同期してアドレス端子Ａｄｄに供給され、コラム
アドレスバッファ２８で増幅される。そのアドレス信号
はコラムデコーダ２９でデコードされ、コラムゲート選
択信号ＣＬによりセンスアンプ２７のうち選択されたセ
ンスアンプがデータバス線対ＤＢ，／ＤＢに接続され
る。そして、データバス線対ＤＢ，／ＤＢのデータが、
データバスアンプ３０で更に増幅される。コラム系の回
路２０のうち、ここまでの回路が例えば初段のパイプラ
イン回路に対応する。
【００１２】外部クロックＣＬＫは、一旦クロック入力
バッファ１で増幅されて、クロックＣＬＫ１として、内
部クロック生成回路であるＤＬＬ（Delayed Lock Loop
、デレイド・ロック・ループ) 回路２２に与えられ
る。ＤＬＬ回路２２では、クロックＣＬＫ１と所定の位
相関係を有する内部クロックＣＬＫ２が生成される。内
部クロックＣＬＫ２は、パイプラインゲート１３に供給
され、パイプラインゲート１３が内部クロックＣＬＫ２
に同期して開かれる。
バッファ１で増幅されて、クロックＣＬＫ１として、内
部クロック生成回路であるＤＬＬ（Delayed Lock Loop
、デレイド・ロック・ループ) 回路２２に与えられ
る。ＤＬＬ回路２２では、クロックＣＬＫ１と所定の位
相関係を有する内部クロックＣＬＫ２が生成される。内
部クロックＣＬＫ２は、パイプラインゲート１３に供給
され、パイプラインゲート１３が内部クロックＣＬＫ２
に同期して開かれる。
【００１３】更に、データバスコントロール回路３１
は、第二段のパイプライン回路に対応し、データバス選
択等の所定の制御動作が行われる。そして、更にパイプ
ラインゲート１５が制御クロックＣＬＫ３に同期して開
かれ、データバスコントロール回路３１の出力信号が出
力回路３に与えられる。そして、出力回路３から読み出
しデータがデータ出力端子ＤＱに出力される。
は、第二段のパイプライン回路に対応し、データバス選
択等の所定の制御動作が行われる。そして、更にパイプ
ラインゲート１５が制御クロックＣＬＫ３に同期して開
かれ、データバスコントロール回路３１の出力信号が出
力回路３に与えられる。そして、出力回路３から読み出
しデータがデータ出力端子ＤＱに出力される。
【００１４】内部クロックＣＬＫ１は、更に、制御クロ
ック生成回路４０にも与えられる。制御クロック生成回
路４０は、後述するＤＬＬ回路を有し、出力データのタ
イミングを制御する制御クロックＣＬＫ３を生成する。
ック生成回路４０にも与えられる。制御クロック生成回
路４０は、後述するＤＬＬ回路を有し、出力データのタ
イミングを制御する制御クロックＣＬＫ３を生成する。
【００１５】図２は、制御クロック生成回路４０の一例
のブロック図である。図２は、外部からクロックＣＬＫ
が供給される入力バッファ１、データ出力ＤＱを出力す
る出力バッファ３と、入力バッファ１から生成される内
部クロックＣＬＫ１をレファレンスクロックとして与え
られ、データ出力ＤＱを出力する為の制御クロックＣＬ
Ｋ３（Ｎ４）を、レファレンスクロックに位相同期して
生成する制御クロック生成回路４０とを示す。制御クロ
ックＣＬＫ３（Ｎ４）は、データ出力バッファ３内の内
部ゲートに与えられても良く、または、図１で示された
通り、出力バッファ３の前段のパイプラインゲート１５
に供給されても良い。
のブロック図である。図２は、外部からクロックＣＬＫ
が供給される入力バッファ１、データ出力ＤＱを出力す
る出力バッファ３と、入力バッファ１から生成される内
部クロックＣＬＫ１をレファレンスクロックとして与え
られ、データ出力ＤＱを出力する為の制御クロックＣＬ
Ｋ３（Ｎ４）を、レファレンスクロックに位相同期して
生成する制御クロック生成回路４０とを示す。制御クロ
ックＣＬＫ３（Ｎ４）は、データ出力バッファ３内の内
部ゲートに与えられても良く、または、図１で示された
通り、出力バッファ３の前段のパイプラインゲート１５
に供給されても良い。
【００１６】制御クロック生成回路４０は、内部クロッ
クＣＬＫ１を分周する分周器４を有する。分周器４の出
力クロックＮ２は、位相比較器８のレファレンス入力側
に与えられる。また、分周器４の出力クロックＮ２は、
可変遅延回路５を経由し、更にダミーデータ出力バッフ
ァ６及びダミー入力バッファ７を経由して、位相比較器
８の可変クロック入力側に与えられる。位相比較器８の
位相比較結果信号Ｎ７は、遅延制御回路９に供給され、
遅延制御回路９は両入力クロックＮ２とＮ６との位相が
一致する様に、遅延制御信号Ｎ９を生成し、可変遅延回
路５に供給する。
クＣＬＫ１を分周する分周器４を有する。分周器４の出
力クロックＮ２は、位相比較器８のレファレンス入力側
に与えられる。また、分周器４の出力クロックＮ２は、
可変遅延回路５を経由し、更にダミーデータ出力バッフ
ァ６及びダミー入力バッファ７を経由して、位相比較器
８の可変クロック入力側に与えられる。位相比較器８の
位相比較結果信号Ｎ７は、遅延制御回路９に供給され、
遅延制御回路９は両入力クロックＮ２とＮ６との位相が
一致する様に、遅延制御信号Ｎ９を生成し、可変遅延回
路５に供給する。
【００１７】上記の位相比較器８、遅延制御回路９、可
変遅延回路５、ダミーデータ出力バッファ６及びダミー
入力バッファ７により、ＤＬＬ回路が構成される。そし
て、上記の通り、ＤＬＬ回路により、クロックＮ２及び
Ｎ６との位相が一致する様に可変遅延回路５の遅延量が
制御される。従って、ダミーデータ出力バッファ６のダ
ミー出力Ｎ５の位相は、外部クロックＣＬＫの位相と一
致する様に制御される。
変遅延回路５、ダミーデータ出力バッファ６及びダミー
入力バッファ７により、ＤＬＬ回路が構成される。そし
て、上記の通り、ＤＬＬ回路により、クロックＮ２及び
Ｎ６との位相が一致する様に可変遅延回路５の遅延量が
制御される。従って、ダミーデータ出力バッファ６のダ
ミー出力Ｎ５の位相は、外部クロックＣＬＫの位相と一
致する様に制御される。
【００１８】上記の如く生成された遅延制御信号Ｎ９
は、内部クロックＣＬＫ１が供給されて伝播する可変遅
延回路２にも供給される。そして、その可変遅延回路２
の出力クロックＮ４が、制御クロックＣＬＫ３としてデ
ータ出力バッファ３に与えられる。可変遅延回路２は可
変遅延回路５と同等の回路構成であり、同じ遅延制御信
号により同じ遅延特性を有するので、データ出力ＤＱの
位相は、外部クロックＣＬＫの位相に一致する。
は、内部クロックＣＬＫ１が供給されて伝播する可変遅
延回路２にも供給される。そして、その可変遅延回路２
の出力クロックＮ４が、制御クロックＣＬＫ３としてデ
ータ出力バッファ３に与えられる。可変遅延回路２は可
変遅延回路５と同等の回路構成であり、同じ遅延制御信
号により同じ遅延特性を有するので、データ出力ＤＱの
位相は、外部クロックＣＬＫの位相に一致する。
【００１９】図２において、図示されないが分周器４の
前後または分周器４の内部に、内部クロックＣＬＫ１
（Ｎ１）の位相を所定のタイミングだけずらす位相シフ
ト回路が設けられると、データ出力ＤＱの位相は外部ク
ロックＣＬＫより所定タイミング遅れる様に制御され
る。
前後または分周器４の内部に、内部クロックＣＬＫ１
（Ｎ１）の位相を所定のタイミングだけずらす位相シフ
ト回路が設けられると、データ出力ＤＱの位相は外部ク
ロックＣＬＫより所定タイミング遅れる様に制御され
る。
【００２０】さて、上記の分周器４は、高速の内部クロ
ックＣＬＫ１をＮ分の１の周波数に分周する。そして、
その分周されたクロックＮ２がレファレンスクロックと
して位相比較器８に与えられる。分周することにより、
位相比較器８での位相比較動作の頻度を落とすことがで
き、消費電力を抑えることができる。
ックＣＬＫ１をＮ分の１の周波数に分周する。そして、
その分周されたクロックＮ２がレファレンスクロックと
して位相比較器８に与えられる。分周することにより、
位相比較器８での位相比較動作の頻度を落とすことがで
き、消費電力を抑えることができる。
【００２１】位相比較器８は、両クロックの位相を比較
し、レファレンスクロックＮ２に対して可変クロックＮ
６の位相が進んでいるか、遅れているか、或いは一致し
ているかを判別する。その判別した結果、可変クロック
Ｎ６の位相を遅らせるか、進ませるか、或いはそのまま
にするかを示す位相比較結果信号Ｎ７が生成される。
し、レファレンスクロックＮ２に対して可変クロックＮ
６の位相が進んでいるか、遅れているか、或いは一致し
ているかを判別する。その判別した結果、可変クロック
Ｎ６の位相を遅らせるか、進ませるか、或いはそのまま
にするかを示す位相比較結果信号Ｎ７が生成される。
【００２２】一般に、クロックイネーブル信号ＣＫＥに
より活性化状態が与えられるリセット時に、外部クロッ
クＣＬＫの位相とデータ出力ＤＱの位相とを合わせる様
にまたは所定のタイミングずれを持つ様に、上記のＤＬ
Ｌ回路が動作する。そして、一旦両者の位相が一致する
と、例外的な場合を除いて、両者の位相が大きくずれる
ことはない。従って、ＤＬＬ回路が一旦ロック状態にな
ると、その位相の一致を検出して分周器４の分周比を大
きく変更し、位相比較器８の動作頻度を更に低くするこ
とが好ましい。その結果、位相比較器８の消費電力を大
きく抑えることができる。そのために、図２の例では、
位相比較回路８が両入力クロックの位相の一致を検出す
ると位相同期検出信号ＪＳＴを分周器４に与える。
より活性化状態が与えられるリセット時に、外部クロッ
クＣＬＫの位相とデータ出力ＤＱの位相とを合わせる様
にまたは所定のタイミングずれを持つ様に、上記のＤＬ
Ｌ回路が動作する。そして、一旦両者の位相が一致する
と、例外的な場合を除いて、両者の位相が大きくずれる
ことはない。従って、ＤＬＬ回路が一旦ロック状態にな
ると、その位相の一致を検出して分周器４の分周比を大
きく変更し、位相比較器８の動作頻度を更に低くするこ
とが好ましい。その結果、位相比較器８の消費電力を大
きく抑えることができる。そのために、図２の例では、
位相比較回路８が両入力クロックの位相の一致を検出す
ると位相同期検出信号ＪＳＴを分周器４に与える。
【００２３】しかしながら、メモリが非活性状態にな
り、所定時間後に再度活性化状態になると、非活性状態
になる前の状態での位相同期検出信号ＪＳＴが、そのま
ま使用され、分周器４の分周比を大きい状態に制御して
しまう。ところが、非活性状態になる前の活性状態で
は、集積回路内の温度は高い状態にあり、その状態でロ
ック状態であっても、再度活性化された時の温度の低い
状態ではアンロック状態であることが多い。その場合、
位相比較器８が保持していた位相同期検出信号ＪＳＴに
より、分周器４の分周比は高いままの状態であり、位相
比較器８の位相比較動作の頻度は低いままである。従っ
て、ロック状態になるまでに長時間を要することにな
る。
り、所定時間後に再度活性化状態になると、非活性状態
になる前の状態での位相同期検出信号ＪＳＴが、そのま
ま使用され、分周器４の分周比を大きい状態に制御して
しまう。ところが、非活性状態になる前の活性状態で
は、集積回路内の温度は高い状態にあり、その状態でロ
ック状態であっても、再度活性化された時の温度の低い
状態ではアンロック状態であることが多い。その場合、
位相比較器８が保持していた位相同期検出信号ＪＳＴに
より、分周器４の分周比は高いままの状態であり、位相
比較器８の位相比較動作の頻度は低いままである。従っ
て、ロック状態になるまでに長時間を要することにな
る。
【００２４】図３は、本発明の実施の形態例の制御クロ
ック生成回路のブロック図である。図２の各部に対応す
る部分には、同じ引用番号が与えられる。図３では、上
記の図２の問題点を解決するために、制御クロック生成
回路４０は、分周比制御回路１０を有する。この分周比
制御回路１０は、位相比較器８からの位相同期検出信号
ＪＳＴと入力バッファ１からのＤＬＬイネーブル信号Ｄ
ＬＬＥＮとを供給され、分周器４の分周比を制御する制
御信号Ｎ８を生成する。分周比制御回路１０は、クロッ
クイネーブル信号ＣＫＥに位相同期したＤＬＬイネーブ
ル信号ＤＬＬＥＮが活性化状態にある場合は、位相比較
器８からの位相同期検出信号ＪＳＴに応答して、分周器
４の分周比を増加させる。また、ＤＬＬイネーブル信号
ＤＬＬＥＮが非活性状態から活性化状態に変化した場合
は、位相比較器８からの位相同期検出信号ＪＳＴの状態
にかかわらず、分周器４の分周比を低下させる。具体的
には、位相同期検出信号ＪＳＴを強制的にリセットし、
そのリセット信号Ｎ８を分周器４に与える。
ック生成回路のブロック図である。図２の各部に対応す
る部分には、同じ引用番号が与えられる。図３では、上
記の図２の問題点を解決するために、制御クロック生成
回路４０は、分周比制御回路１０を有する。この分周比
制御回路１０は、位相比較器８からの位相同期検出信号
ＪＳＴと入力バッファ１からのＤＬＬイネーブル信号Ｄ
ＬＬＥＮとを供給され、分周器４の分周比を制御する制
御信号Ｎ８を生成する。分周比制御回路１０は、クロッ
クイネーブル信号ＣＫＥに位相同期したＤＬＬイネーブ
ル信号ＤＬＬＥＮが活性化状態にある場合は、位相比較
器８からの位相同期検出信号ＪＳＴに応答して、分周器
４の分周比を増加させる。また、ＤＬＬイネーブル信号
ＤＬＬＥＮが非活性状態から活性化状態に変化した場合
は、位相比較器８からの位相同期検出信号ＪＳＴの状態
にかかわらず、分周器４の分周比を低下させる。具体的
には、位相同期検出信号ＪＳＴを強制的にリセットし、
そのリセット信号Ｎ８を分周器４に与える。
【００２５】その結果、ＤＬＬイネーブル信号ＤＬＬＥ
Ｎが活性化状態にある場合は、図２と同様にＤＬＬ回路
の位相同期検出信号ＪＳＴに応答して、分周器４の分周
比を上げて位相比較器８の比較頻度を低下させ、消費電
力を抑制することができる。そして、ＤＬＬイネーブル
信号ＤＬＬＥＮが非活性状態から活性化状態に変化した
場合は、非活性化される前の状態に基づく位相同期検出
信号ＪＳＴにかかわらず、分周器４に与えられる制御信
号Ｎ８がリセットされ、分周器４の分周比を低下させ、
位相比較器８の比較動作の頻度を高くして、高速に位相
同期したロック状態に推移させることができる。
Ｎが活性化状態にある場合は、図２と同様にＤＬＬ回路
の位相同期検出信号ＪＳＴに応答して、分周器４の分周
比を上げて位相比較器８の比較頻度を低下させ、消費電
力を抑制することができる。そして、ＤＬＬイネーブル
信号ＤＬＬＥＮが非活性状態から活性化状態に変化した
場合は、非活性化される前の状態に基づく位相同期検出
信号ＪＳＴにかかわらず、分周器４に与えられる制御信
号Ｎ８がリセットされ、分周器４の分周比を低下させ、
位相比較器８の比較動作の頻度を高くして、高速に位相
同期したロック状態に推移させることができる。
【００２６】また、図３中の破線で示される通り、位相
同期検出信号ＪＳＴをチップセット端子から外部に出力
することにより、前記位相同期状態をシステム側に伝え
ることができる。従って、システム側は、そのチップセ
ット端子の信号を確認してから正規の入力データやアド
レス信号を与えて、確実な動作制御を行うことができ
る。
同期検出信号ＪＳＴをチップセット端子から外部に出力
することにより、前記位相同期状態をシステム側に伝え
ることができる。従って、システム側は、そのチップセ
ット端子の信号を確認してから正規の入力データやアド
レス信号を与えて、確実な動作制御を行うことができ
る。
【００２７】次に、上記のＤＬＬ回路を構成する、可変
遅延回路２、５、遅延制御回路９及び位相比較器８の具
体的回路例を示す。
遅延回路２、５、遅延制御回路９及び位相比較器８の具
体的回路例を示す。
【００２８】図４は、可変遅延回路の一例を示す回路図
である。可変遅延回路２、５は同じ回路構成を有し、遅
延制御信号ｐ１〜ｐ（ｎ）（図３中はＮ９）によりその
遅延時間が選択される。この可変遅延回路は、入力端子
ＩＮに印加されるクロックを所定時間遅延させて出力端
子ＯＵＴに出力する。この例では、ｎ段の遅延回路とな
り、１段目はＮＡＮＤ711 、712 及びインバータ713 で
構成され、２段目は、ＮＡＮＤ721 、722 及びインバー
タ723 で構成され、以下同様にして、ｎ段目はＮＡＮＤ
761 、762 及び763 で構成される。
である。可変遅延回路２、５は同じ回路構成を有し、遅
延制御信号ｐ１〜ｐ（ｎ）（図３中はＮ９）によりその
遅延時間が選択される。この可変遅延回路は、入力端子
ＩＮに印加されるクロックを所定時間遅延させて出力端
子ＯＵＴに出力する。この例では、ｎ段の遅延回路とな
り、１段目はＮＡＮＤ711 、712 及びインバータ713 で
構成され、２段目は、ＮＡＮＤ721 、722 及びインバー
タ723 で構成され、以下同様にして、ｎ段目はＮＡＮＤ
761 、762 及び763 で構成される。
【００２９】遅延制御信号ｐ１〜ｐ（ｎ）は、いずれか
１つがＨレベルになり、他は全てＬレベルになる。そし
て、Ｈレベルになった遅延制御信号ｐによって対応する
ＮＡＮＤ711 、721 ，...761が１つだけ開かれ、入力Ｉ
Ｎに印加されるクロックを通過させる。他のＬレベルの
遅延制御信号ｐにより、対応する他のＮＡＮＤ711 、72
1 ，...761が全て閉じられる。図示される通り、遅延制
御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開かれ、入
力端子ＩＮから、インバータ701 、ＮＡＮＤ711 、712
及びインバータ713 を経由して出力端子ＯＵＴまでの遅
延経路が形成される。従って、ゲート４段の遅延を有す
る。
１つがＨレベルになり、他は全てＬレベルになる。そし
て、Ｈレベルになった遅延制御信号ｐによって対応する
ＮＡＮＤ711 、721 ，...761が１つだけ開かれ、入力Ｉ
Ｎに印加されるクロックを通過させる。他のＬレベルの
遅延制御信号ｐにより、対応する他のＮＡＮＤ711 、72
1 ，...761が全て閉じられる。図示される通り、遅延制
御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開かれ、入
力端子ＩＮから、インバータ701 、ＮＡＮＤ711 、712
及びインバータ713 を経由して出力端子ＯＵＴまでの遅
延経路が形成される。従って、ゲート４段の遅延を有す
る。
【００３０】遅延制御信号ｐ２がＨレベルの時はＮＡＮ
Ｄ721 が開かれる。ゲート762 の入力は共にＨレベルで
あるので、インバータ763 の出力はＨレベル、同様にイ
ンバータ753 、743...の出力もＨレベルである。従っ
て、ＮＡＮＤ722 も開かれた状態である。その結果、入
力端子ＩＮから、インバータ701 、ゲート721 〜723 ，
712 、713 を経由して出力端子ＯＵＴまでの遅延経路が
形成される。従って、ゲート６段の遅延を有する。
Ｄ721 が開かれる。ゲート762 の入力は共にＨレベルで
あるので、インバータ763 の出力はＨレベル、同様にイ
ンバータ753 、743...の出力もＨレベルである。従っ
て、ＮＡＮＤ722 も開かれた状態である。その結果、入
力端子ＩＮから、インバータ701 、ゲート721 〜723 ，
712 、713 を経由して出力端子ＯＵＴまでの遅延経路が
形成される。従って、ゲート６段の遅延を有する。
【００３１】以下、図４中に示された通り、Ｈレベルの
遅延制御信号ｐが左に移動する度に、遅延経路のゲート
数が２ゲートづつ増加する。遅延制御信号ｐ（ｎ）がＨ
レベルの時は、２＋２ｎ段のゲート数の遅延経路とな
る。
遅延制御信号ｐが左に移動する度に、遅延経路のゲート
数が２ゲートづつ増加する。遅延制御信号ｐ（ｎ）がＨ
レベルの時は、２＋２ｎ段のゲート数の遅延経路とな
る。
【００３２】図５は、遅延制御回路９の回路図である。
図５には、遅延制御回路の一部分が示され、説明の都合
上、可変遅延回路の遅延制御信号Ｎ９の一部のｐ１〜ｐ
６が示されているとする。この遅延制御回路には、位相
比較器からの位相比較結果信号（Ｎ７）Ａ〜Ｄが与えら
れ、信号Ａ，ＢによりＨレベルの遅延制御信号ｐが右側
にシフトされ、信号Ｃ、ＤによりＨレベルの遅延制御信
号ｐが左側にシフトされる。
図５には、遅延制御回路の一部分が示され、説明の都合
上、可変遅延回路の遅延制御信号Ｎ９の一部のｐ１〜ｐ
６が示されているとする。この遅延制御回路には、位相
比較器からの位相比較結果信号（Ｎ７）Ａ〜Ｄが与えら
れ、信号Ａ，ＢによりＨレベルの遅延制御信号ｐが右側
にシフトされ、信号Ｃ、ＤによりＨレベルの遅延制御信
号ｐが左側にシフトされる。
【００３３】遅延制御回路９は、シフトレジスタ構成で
あり、その各段は、例えば１段目では、ＮＡＮＤゲート
612 とインバータ613 からなるラッチ回路をそれぞれ有
する。また、位相比較結果である検出信号Ａ〜Ｄ（図３
中はＮ７）によりラッチ回路612 、613 の状態を強制的
に反転させるトランジスタ614 、615 を有する。トラン
ジスタ616 、617 は、反転の対象外の場合にトランジス
タ614、615 によってはラッチ回路が反転されないように
する為に設けられる。２段目〜６段目の回路も同様の構
成である。これらのトランジスタは全てＮチャネル型で
ある。
あり、その各段は、例えば１段目では、ＮＡＮＤゲート
612 とインバータ613 からなるラッチ回路をそれぞれ有
する。また、位相比較結果である検出信号Ａ〜Ｄ（図３
中はＮ７）によりラッチ回路612 、613 の状態を強制的
に反転させるトランジスタ614 、615 を有する。トラン
ジスタ616 、617 は、反転の対象外の場合にトランジス
タ614、615 によってはラッチ回路が反転されないように
する為に設けられる。２段目〜６段目の回路も同様の構
成である。これらのトランジスタは全てＮチャネル型で
ある。
【００３４】今仮に、４段目の出力ｐ４がＨレベルの状
態であるとする。他の出力は全てＬレベルの状態にあ
る。各段のラッチ回路の状態は、図５にＨ、Ｌで示され
る通りである。即ち、１段目から３段目までは、ラッチ
回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬ
レベルであるのに対して、４段目から６段目では、ラッ
チ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力が
Ｈレベルである。従って、グランドに接続されているト
ランジスタは、617 、627 ，637 ，647 ，646 ，656 ，
666 がそれぞれ導通状態にある。即ち、ラッチ状態の境
界の両側にある４段目の回路のトランジスタ647 と３段
目のトランジスタ636 が導通状態にあり、検出信号Ｂま
たはＣによりそのラッチ状態が反転可能な状態になって
いる。
態であるとする。他の出力は全てＬレベルの状態にあ
る。各段のラッチ回路の状態は、図５にＨ、Ｌで示され
る通りである。即ち、１段目から３段目までは、ラッチ
回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬ
レベルであるのに対して、４段目から６段目では、ラッ
チ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力が
Ｈレベルである。従って、グランドに接続されているト
ランジスタは、617 、627 ，637 ，647 ，646 ，656 ，
666 がそれぞれ導通状態にある。即ち、ラッチ状態の境
界の両側にある４段目の回路のトランジスタ647 と３段
目のトランジスタ636 が導通状態にあり、検出信号Ｂま
たはＣによりそのラッチ状態が反転可能な状態になって
いる。
【００３５】そこで、仮に、検出信号ＣにＨレベルが与
えられると、トランジスタ645 が導通し、インバータ64
3 の出力が強制的にＨレベルからＬレベルに駆動され
る。その為、ＮＡＮＤゲート642 の出力もＬレベルから
Ｈレベルに切り換えられ、その状態がラッチされる。Ｎ
ＡＮＤゲート642 の出力がＨレベルになることで，ＮＯ
Ｒゲート641 の出力ｐ４はＬレベルになり、代わってイ
ンバータ643 の出力のＬレベルへの変化によりＮＯＲゲ
ート651 の出力ｐ５がＨレベルに切り換えられる。その
結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフト
する。図６で説明した通り、Ｈレベルの遅延制御信号ｐ
が左側にシフトすることで、可変遅延回路の遅延経路が
長くなり遅延時間は長くなるように制御される。
えられると、トランジスタ645 が導通し、インバータ64
3 の出力が強制的にＨレベルからＬレベルに駆動され
る。その為、ＮＡＮＤゲート642 の出力もＬレベルから
Ｈレベルに切り換えられ、その状態がラッチされる。Ｎ
ＡＮＤゲート642 の出力がＨレベルになることで，ＮＯ
Ｒゲート641 の出力ｐ４はＬレベルになり、代わってイ
ンバータ643 の出力のＬレベルへの変化によりＮＯＲゲ
ート651 の出力ｐ５がＨレベルに切り換えられる。その
結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフト
する。図６で説明した通り、Ｈレベルの遅延制御信号ｐ
が左側にシフトすることで、可変遅延回路の遅延経路が
長くなり遅延時間は長くなるように制御される。
【００３６】一方、仮に、検出信号ＢにＨレベルが与え
られると、上記の同様の動作により、３段目のラッチ回
路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切
り換えられ、インバータ６３３の出力はＨレベルに切り
換わる。その結果、出力ｐ３がＨレベルになる。これに
より、可変遅延回路２、５の遅延経路が短くなり遅延時
間は短くなるように制御される。
られると、上記の同様の動作により、３段目のラッチ回
路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切
り換えられ、インバータ６３３の出力はＨレベルに切り
換わる。その結果、出力ｐ３がＨレベルになる。これに
より、可変遅延回路２、５の遅延経路が短くなり遅延時
間は短くなるように制御される。
【００３７】更に、出力ｐ５またはｐ３がＨレベルにな
ると、今度は、検出信号ＡまたはＤによりＨレベルの出
力がそれぞれ右側または左側にシフト制御される。即
ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制
御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト
制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ
１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、
検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨ
レベルの時にシフト制御する。
ると、今度は、検出信号ＡまたはＤによりＨレベルの出
力がそれぞれ右側または左側にシフト制御される。即
ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制
御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト
制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ
１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、
検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨ
レベルの時にシフト制御する。
【００３８】図６は、位相比較器８の回路図である。こ
の位相比較器には、可変クロックＶａｒｉＣＬＫとレフ
ァレンスクロックＲｅｆＣＬＫのクロックの位相の関係
を検出する位相検出部５１を有する。この位相検出部５
１は、ＮＡＮＤゲート501 、502 及び503 、504 からな
るラッチ回路を２つ有し、レファレンスクロックＲｅｆ
ＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が、
（１）一定時間以上進んでいる場合、（２）一定時間内
程度の位相差の関係にある場合、及び（３）一定時間以
上遅れている場合を検出する。検出出力ｎ１〜ｎ４の組
み合わせにより上記３つの状態が検出される。
の位相比較器には、可変クロックＶａｒｉＣＬＫとレフ
ァレンスクロックＲｅｆＣＬＫのクロックの位相の関係
を検出する位相検出部５１を有する。この位相検出部５
１は、ＮＡＮＤゲート501 、502 及び503 、504 からな
るラッチ回路を２つ有し、レファレンスクロックＲｅｆ
ＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が、
（１）一定時間以上進んでいる場合、（２）一定時間内
程度の位相差の関係にある場合、及び（３）一定時間以
上遅れている場合を検出する。検出出力ｎ１〜ｎ４の組
み合わせにより上記３つの状態が検出される。
【００３９】サンプリングパルス発生部５２は、ＮＡＮ
Ｄゲート505 、遅延回路506 、ＮＯＲゲート507 からな
り、２つのクロックＲｅｆＣＬＫとＶａｒｉＣＬＫが共
にＨレベルになる時にサンプリング信号をノードｎ９に
出力する。サンプリングラッチ回路部５３は、サンプリ
ング信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリン
グゲート508 〜511 によりサンプリングし、ＮＡＮＤ51
2 、513 及び514 、515 からなるラッチ回路でラッチす
る。従って、サンプリング時の検出出力ｎ１〜ｎ４がノ
ードｎ５〜ｎ８にそれぞれラッチされる。
Ｄゲート505 、遅延回路506 、ＮＯＲゲート507 からな
り、２つのクロックＲｅｆＣＬＫとＶａｒｉＣＬＫが共
にＨレベルになる時にサンプリング信号をノードｎ９に
出力する。サンプリングラッチ回路部５３は、サンプリ
ング信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリン
グゲート508 〜511 によりサンプリングし、ＮＡＮＤ51
2 、513 及び514 、515 からなるラッチ回路でラッチす
る。従って、サンプリング時の検出出力ｎ１〜ｎ４がノ
ードｎ５〜ｎ８にそれぞれラッチされる。
【００４０】２分の１分周回路５４はＪＫフリップフロ
ップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣ
ＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検
出し、その検出パルスｎ１０を２分の１分周して、逆相
のパルス信号ｎ１１とｎ１２とを生成する。デコード部
５５は、サンプリングラッチされたノードｎ５〜ｎ８の
信号をデコードして、可変クロックＶａｒｉＣＬＫがレ
ファレンスクロックＲｅｆＣＬＫより進んでいる時はダ
イオード536 の出力をＨレベルにし、両クロックの位相
が一致している時はダイオード536 と540 の出力を共に
Ｌレベルにし、更に可変クロックＶａｒｉＣＬＫがレフ
ァレンスクロックＲｅｆＣＬＫより遅れている時はダイ
オード540 の出力をＨレベルにする。出力回路部５６
は、デコード部５５の出力に応じて、逆相パルス信号ｎ
１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。
検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状
態を制御する。
ップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣ
ＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検
出し、その検出パルスｎ１０を２分の１分周して、逆相
のパルス信号ｎ１１とｎ１２とを生成する。デコード部
５５は、サンプリングラッチされたノードｎ５〜ｎ８の
信号をデコードして、可変クロックＶａｒｉＣＬＫがレ
ファレンスクロックＲｅｆＣＬＫより進んでいる時はダ
イオード536 の出力をＨレベルにし、両クロックの位相
が一致している時はダイオード536 と540 の出力を共に
Ｌレベルにし、更に可変クロックＶａｒｉＣＬＫがレフ
ァレンスクロックＲｅｆＣＬＫより遅れている時はダイ
オード540 の出力をＨレベルにする。出力回路部５６
は、デコード部５５の出力に応じて、逆相パルス信号ｎ
１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。
検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状
態を制御する。
【００４１】また、ラッチ回路５０８と５１０の２つの
ノードｎ５、ｎ８を入力とするＡＮＤゲート５１６，Ｎ
ＯＲゲート５１７及びＯＲゲート５１８が設けられ、２
つのノードｎ５，ｎ８が共にＨレベルの時または共にＬ
レベルの時に位相同期検出信号ＪＳＴが生成される。
ノードｎ５、ｎ８を入力とするＡＮＤゲート５１６，Ｎ
ＯＲゲート５１７及びＯＲゲート５１８が設けられ、２
つのノードｎ５，ｎ８が共にＨレベルの時または共にＬ
レベルの時に位相同期検出信号ＪＳＴが生成される。
【００４２】図７は、図６の動作を示すタイミングチャ
ート図である。この図では、可変クロックＶａｒｉＣＬ
ＫがレファレンスクロックＲｅｆＣＬＫより進んでいる
状態、両クロックの位相が一致している状態、そして可
変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅ
ｆＣＬＫより遅れる状態を順に示している。即ち、サン
プリングパルスｎ９がＳ１，Ｓ２の時は、可変クロック
ＶａｒｉＣＬＫが進んでいるので、それが検出され、パ
ルスｎ１２に応答して検出信号ＣがＨレベルで出力さ
れ、またパルスｎ１１に応答して検出信号ＤがＨレベル
で出力される。サンプリングパルスがＳ３の時は、位相
が一致して検出信号Ａ〜Ｄは全てＬレベルとなり、位相
同期検出信号ＪＳＴはＨレベルとなる。更に、サンプリ
ングパルスＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａ
ｒｉＣＬＫが遅れているので、それが検出され、パルス
ｎ１１に応答して検出信号Ｂが或いはパルスｎ１２に応
答して検出信号ＡがそれぞれＨレベルになる。
ート図である。この図では、可変クロックＶａｒｉＣＬ
ＫがレファレンスクロックＲｅｆＣＬＫより進んでいる
状態、両クロックの位相が一致している状態、そして可
変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅ
ｆＣＬＫより遅れる状態を順に示している。即ち、サン
プリングパルスｎ９がＳ１，Ｓ２の時は、可変クロック
ＶａｒｉＣＬＫが進んでいるので、それが検出され、パ
ルスｎ１２に応答して検出信号ＣがＨレベルで出力さ
れ、またパルスｎ１１に応答して検出信号ＤがＨレベル
で出力される。サンプリングパルスがＳ３の時は、位相
が一致して検出信号Ａ〜Ｄは全てＬレベルとなり、位相
同期検出信号ＪＳＴはＨレベルとなる。更に、サンプリ
ングパルスＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａ
ｒｉＣＬＫが遅れているので、それが検出され、パルス
ｎ１１に応答して検出信号Ｂが或いはパルスｎ１２に応
答して検出信号ＡがそれぞれＨレベルになる。
【００４３】上記の動作を以下に順番に説明する。
【００４４】［サンプリングパルスＳ１］この期間で
は、可変クロックＶａｒｉＣＬＫが進んでいるので、両
クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベル
の状態から、可変クロックＶａｒｉＣＬＫが先にＨレベ
ルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベ
ルでラッチされる。ＮＡＮＤ及びインバータ500 は、可
変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレ
メントであり、ＮＡＮＤ503 、504 でも同様にノードｎ
３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。
そこで、サンプリング発生部５２にて、両クロックＶａ
ｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミ
ングから、遅延回路506 の遅延時間分の幅を持つサンプ
リングパルスｎ９が生成され、位相比較部５１でのラッ
チ状態がサンプリングされ、ラッチ部５３でそのラッチ
状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態が
ノードｎ５〜ｎ８に転送される。
は、可変クロックＶａｒｉＣＬＫが進んでいるので、両
クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベル
の状態から、可変クロックＶａｒｉＣＬＫが先にＨレベ
ルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベ
ルでラッチされる。ＮＡＮＤ及びインバータ500 は、可
変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレ
メントであり、ＮＡＮＤ503 、504 でも同様にノードｎ
３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。
そこで、サンプリング発生部５２にて、両クロックＶａ
ｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミ
ングから、遅延回路506 の遅延時間分の幅を持つサンプ
リングパルスｎ９が生成され、位相比較部５１でのラッ
チ状態がサンプリングされ、ラッチ部５３でそのラッチ
状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態が
ノードｎ５〜ｎ８に転送される。
【００４５】そして、両クロックＶａｒｉＣＬＫ、Ｒｅ
ｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１
０が生成される。分周回路部５４は、ＮＡＮＤ524 、52
5 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とが
ゲート526 、527 及びゲート530 、531 で結合され、そ
れらのゲートは、パルスｎ１０の反転、非反転パルスで
開かれる。従って、パルスｎ１０が２分の１に分周され
る。
ｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１
０が生成される。分周回路部５４は、ＮＡＮＤ524 、52
5 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とが
ゲート526 、527 及びゲート530 、531 で結合され、そ
れらのゲートは、パルスｎ１０の反転、非反転パルスで
開かれる。従って、パルスｎ１０が２分の１に分周され
る。
【００４６】デコーダ部５５では、ノードｎ５〜ｎ８の
Ｈ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の
出力がＨレベルに、インバータ540 の出力がＬレベルに
なる。従って、パルスｎ１２に応答して、インバータ53
6 のＨレベルがＮＡＮＤ543、インバータ544 を介し
て、検出信号ＣをＨレベルにする。検出信号ＣのＨレベ
ルにより、シフトレジスタのＨレベルの出力は左側にシ
フトし、可変遅延回路の遅延経路が長くなる。その結
果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御さ
れる。また、ノードｎ５，ｎ８がＬ、Ｈレベルであるの
で、位相同期検出信号ＪＳＴはＬレベルである。
Ｈ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の
出力がＨレベルに、インバータ540 の出力がＬレベルに
なる。従って、パルスｎ１２に応答して、インバータ53
6 のＨレベルがＮＡＮＤ543、インバータ544 を介し
て、検出信号ＣをＨレベルにする。検出信号ＣのＨレベ
ルにより、シフトレジスタのＨレベルの出力は左側にシ
フトし、可変遅延回路の遅延経路が長くなる。その結
果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御さ
れる。また、ノードｎ５，ｎ８がＬ、Ｈレベルであるの
で、位相同期検出信号ＪＳＴはＬレベルである。
【００４７】［サンプリングパルスＳ２］上記の同様
に、可変クロックＶａｒｉＣＬＫが進んでいることが、
位相比較部５１で検出され、パルスｎ１１に応答して検
出信号ＤがＨレベルになる。従って、同様に遅延制御回
路の遅延制御信号Ｎ９（ｐ１〜ｐｎ）のＨレベル出力は
左側に移動し、可変遅延回路の遅延経路はより長くな
る。
に、可変クロックＶａｒｉＣＬＫが進んでいることが、
位相比較部５１で検出され、パルスｎ１１に応答して検
出信号ＤがＨレベルになる。従って、同様に遅延制御回
路の遅延制御信号Ｎ９（ｐ１〜ｐｎ）のＨレベル出力は
左側に移動し、可変遅延回路の遅延経路はより長くな
る。
【００４８】［サンプリングパルスＳ３］サンプリング
パルスＳ３が出力されるタイミングでは、両クロックＶ
ａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致す
る。遅延エレメント505 での遅延時間以内の位相ずれを
有する場合は、可変クロックＶａｒｉＣＬＫがわずかに
進んでいる時は、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態が図７に示されている。また、遅延エ
レメント505 での遅延時間以内の位相ずれを有する場合
で、可変クロックＶａｒｉＣＬＫがわずかに遅れている
時は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ となる。
パルスＳ３が出力されるタイミングでは、両クロックＶ
ａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致す
る。遅延エレメント505 での遅延時間以内の位相ずれを
有する場合は、可変クロックＶａｒｉＣＬＫがわずかに
進んでいる時は、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態が図７に示されている。また、遅延エ
レメント505 での遅延時間以内の位相ずれを有する場合
で、可変クロックＶａｒｉＣＬＫがわずかに遅れている
時は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ となる。
【００４９】いずれの場合でも、デコーダ部５５により
デコードされ、両インバータ536 、540 の出力が共にＬ
レベルとなり、検出出力Ａ〜ＤはすべてＬレベルとな
る。その結果、遅延制御回路の状態は変化せず、可変遅
延回路の遅延時間の変化しない。また、位相同期検出信
号ＪＳＴはＨレベルとなる。この状態はラッチ回路５０
８，５１０により保持される。
デコードされ、両インバータ536 、540 の出力が共にＬ
レベルとなり、検出出力Ａ〜ＤはすべてＬレベルとな
る。その結果、遅延制御回路の状態は変化せず、可変遅
延回路の遅延時間の変化しない。また、位相同期検出信
号ＪＳＴはＨレベルとなる。この状態はラッチ回路５０
８，５１０により保持される。
【００５０】［サンプリングパルスＳ４，Ｓ５，Ｓ６］
この場合は、可変クロックＶａｒｉＣＬＫが遅れてい
る。従って、位相比較部５１のラッチ状態は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となり、その結果、サンプリングされたラッチ部５３で
も、 ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態がデコーダ部５５でデコードされ、イ
ンバータ536 はＬレベル出力、インバータ540 はＨレベ
ル出力になる。従って、パルスｎ１１とｎ１２に応答し
て、検出信号ＢとＡとがそれぞれＨレベルとなる。その
結果、遅延制御回路の遅延制御信号Ｎ９のＨレベルの信
号ｐが右方向にシフトし、可変遅延回路の遅延経路を短
くして遅延時間を短くする。そのため、可変クロックＶ
ａｒｉＣＬＫが進む方向に制御される。この時、位相同
期検出信号ＪＳＴはＬレベルである。
この場合は、可変クロックＶａｒｉＣＬＫが遅れてい
る。従って、位相比較部５１のラッチ状態は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となり、その結果、サンプリングされたラッチ部５３で
も、 ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態がデコーダ部５５でデコードされ、イ
ンバータ536 はＬレベル出力、インバータ540 はＨレベ
ル出力になる。従って、パルスｎ１１とｎ１２に応答し
て、検出信号ＢとＡとがそれぞれＨレベルとなる。その
結果、遅延制御回路の遅延制御信号Ｎ９のＨレベルの信
号ｐが右方向にシフトし、可変遅延回路の遅延経路を短
くして遅延時間を短くする。そのため、可変クロックＶ
ａｒｉＣＬＫが進む方向に制御される。この時、位相同
期検出信号ＪＳＴはＬレベルである。
【００５１】図８は、入力バッファ１の回路図である。
入力バッファ１は、外部クロックＣＬＫの入力バッファ
８０と外部クロックＣＬＫが有効であることを示すクロ
ックイネーブル信号ＣＫＥの入力バッファ８１とで構成
される。この入力バッファ１は、クロックイネーブル信
号ＣＫＥが非活性化状態のＬレベルの時は、外部クロッ
クＣＬＫに応答して内部クロックＣＬＫ１を生成し、ク
ロックイネーブル信号ＣＫＥが活性化状態のＨレベルの
時は、内部クロックＣＬＫ１は生成しない。
入力バッファ１は、外部クロックＣＬＫの入力バッファ
８０と外部クロックＣＬＫが有効であることを示すクロ
ックイネーブル信号ＣＫＥの入力バッファ８１とで構成
される。この入力バッファ１は、クロックイネーブル信
号ＣＫＥが非活性化状態のＬレベルの時は、外部クロッ
クＣＬＫに応答して内部クロックＣＬＫ１を生成し、ク
ロックイネーブル信号ＣＫＥが活性化状態のＨレベルの
時は、内部クロックＣＬＫ１は生成しない。
【００５２】図８に示される通り、外部クロックの入力
バッファ８０は、Ｐ型トランジスタ３７４，３７５とＮ
型トランジスタ３７６，３７７，３７８からなる差動回
路３７３と、インバータ３７９〜３８２，３８４と、Ｎ
ＡＮＤゲート３８３とを有する。また、クロックイネー
ブル信号ＣＫＥの入力バッファ８１は、Ｐ型トランジス
タ３８６，３８７とＮ型トランジスタ３８８〜３９０か
らなる差動回路３８５と、インバータ３９１〜３９３
と、容量３９４と、トランスファーゲート３９６と、イ
ンバータ４００，４０１からなるラッチ回路３９９とを
有する。
バッファ８０は、Ｐ型トランジスタ３７４，３７５とＮ
型トランジスタ３７６，３７７，３７８からなる差動回
路３７３と、インバータ３７９〜３８２，３８４と、Ｎ
ＡＮＤゲート３８３とを有する。また、クロックイネー
ブル信号ＣＫＥの入力バッファ８１は、Ｐ型トランジス
タ３８６，３８７とＮ型トランジスタ３８８〜３９０か
らなる差動回路３８５と、インバータ３９１〜３９３
と、容量３９４と、トランスファーゲート３９６と、イ
ンバータ４００，４０１からなるラッチ回路３９９とを
有する。
【００５３】図９は、図８の入力バッファの動作タイミ
ングチャート図である。図９のタイミングチャート図で
は、クロックイネーブル信号ＣＫＥが非活性状態のＬレ
ベルから活性状態のＨレベルに遷移する場合を示す。外
部クロックＣＬＫがＬレベルの場合、トランスファー３
７６が非導通になり、インバータ３８１の出力をＬレベ
ルにする。その結果、トランスファーゲート３９６が導
通する。その時の、クロックイネーブル信号ＣＫＥの状
態が、ラッチ回路３９９に保持される。クロックイネー
ブル信号ＣＫＥがＬレベルの時は、トランジスタ３８８
が非導通となり、インバータ４００の出力はＨレベルを
保持する。即ち信号ＣＳＵＺはＨレベルとなり、ＮＡＮ
Ｄゲート３８３は出力を強制的にＨレベル、内部クロッ
クＣＬＫ１を強制的にＬレベルにする。従って、クロッ
クイネーブル信号ＣＫＥがＬレベルの間は、内部クロッ
クＣＬＫ１は生成されない。
ングチャート図である。図９のタイミングチャート図で
は、クロックイネーブル信号ＣＫＥが非活性状態のＬレ
ベルから活性状態のＨレベルに遷移する場合を示す。外
部クロックＣＬＫがＬレベルの場合、トランスファー３
７６が非導通になり、インバータ３８１の出力をＬレベ
ルにする。その結果、トランスファーゲート３９６が導
通する。その時の、クロックイネーブル信号ＣＫＥの状
態が、ラッチ回路３９９に保持される。クロックイネー
ブル信号ＣＫＥがＬレベルの時は、トランジスタ３８８
が非導通となり、インバータ４００の出力はＨレベルを
保持する。即ち信号ＣＳＵＺはＨレベルとなり、ＮＡＮ
Ｄゲート３８３は出力を強制的にＨレベル、内部クロッ
クＣＬＫ１を強制的にＬレベルにする。従って、クロッ
クイネーブル信号ＣＫＥがＬレベルの間は、内部クロッ
クＣＬＫ１は生成されない。
【００５４】そこで、クロックイネーブル信号ＣＫＥが
活性化状態のＨレベルになると、外部クロックＣＬＫの
Ｌレベル時にトランスファーゲート３９６が導通し、ラ
ッチ回路３９９がクロックイネーブル信号ＣＫＥの状態
をラッチする。その結果、信号ＣＳＵＺはＬレベルとな
り、ＮＡＮＤゲート３８３を介して外部クロックＣＬＫ
に応じた内部クロックＣＬＫ１が生成される。
活性化状態のＨレベルになると、外部クロックＣＬＫの
Ｌレベル時にトランスファーゲート３９６が導通し、ラ
ッチ回路３９９がクロックイネーブル信号ＣＫＥの状態
をラッチする。その結果、信号ＣＳＵＺはＬレベルとな
り、ＮＡＮＤゲート３８３を介して外部クロックＣＬＫ
に応じた内部クロックＣＬＫ１が生成される。
【００５５】更に、信号ＣＳＵＺに応答して、インバー
タ４０２を介して、ＤＬＬイネーブル信号ＤＬＬＥＮが
生成される。即ち、ＤＬＬイネーブル信号ＤＬＬＥＮ
は、クロックイネーブル信号ＣＫＥに位相同期した制御
信号であり、メモリ装置自体が活性状態になると、ＤＬ
Ｌイネーブル信号ＤＬＬＥＮはＨレベルとなる。
タ４０２を介して、ＤＬＬイネーブル信号ＤＬＬＥＮが
生成される。即ち、ＤＬＬイネーブル信号ＤＬＬＥＮ
は、クロックイネーブル信号ＣＫＥに位相同期した制御
信号であり、メモリ装置自体が活性状態になると、ＤＬ
Ｌイネーブル信号ＤＬＬＥＮはＨレベルとなる。
【００５６】図１０は、分周比制御回路１０の回路図で
ある。また、図１１は、図１０の分周比制御回路のタイ
ミングチャート図である。分周比制御回路１０は、イン
バータ８２〜８４，８７とＮＡＮＤゲート８５，８６を
有し、位相比較器８が入力クロックの位相が一致しロッ
ク状態となったことを検出する位相同期検出信号ＪＳＴ
と、ＤＬＬイネーブル信号ＤＬＬＥＮを供給される。分
周比制御回路１０は、ＤＬＬイネーブル信号ＤＬＬＥＮ
が活性状態（Ｈレベル）の時に位相同期検出信号ＪＳＴ
がＨレベルになると、分周比制御信号Ｎ８をＨレベルに
する。その結果、分周器４の分周比が大きく制御され
る。また、分周比制御回路１０は、ＤＬＬイネーブル信
号ＤＬＬＥＮが非活性状態（Ｌレベル）になった後、再
度活性状態（Ｈレベル）になると、インバータ８２〜８
４とＮＡＮＤゲート８５により、ノードＮ１１にワンシ
ョットパルスを生成し、位相同期検出信号ＪＳＴが入力
されるＮＡＮＤゲート８６の出力Ｎ１２をＨレベルにリ
セットし、分周比制御信号Ｎ８を強制的にＬレベルに制
御する。その結果、分周器４の分周比は強制的に小さく
制御される。
ある。また、図１１は、図１０の分周比制御回路のタイ
ミングチャート図である。分周比制御回路１０は、イン
バータ８２〜８４，８７とＮＡＮＤゲート８５，８６を
有し、位相比較器８が入力クロックの位相が一致しロッ
ク状態となったことを検出する位相同期検出信号ＪＳＴ
と、ＤＬＬイネーブル信号ＤＬＬＥＮを供給される。分
周比制御回路１０は、ＤＬＬイネーブル信号ＤＬＬＥＮ
が活性状態（Ｈレベル）の時に位相同期検出信号ＪＳＴ
がＨレベルになると、分周比制御信号Ｎ８をＨレベルに
する。その結果、分周器４の分周比が大きく制御され
る。また、分周比制御回路１０は、ＤＬＬイネーブル信
号ＤＬＬＥＮが非活性状態（Ｌレベル）になった後、再
度活性状態（Ｈレベル）になると、インバータ８２〜８
４とＮＡＮＤゲート８５により、ノードＮ１１にワンシ
ョットパルスを生成し、位相同期検出信号ＪＳＴが入力
されるＮＡＮＤゲート８６の出力Ｎ１２をＨレベルにリ
セットし、分周比制御信号Ｎ８を強制的にＬレベルに制
御する。その結果、分周器４の分周比は強制的に小さく
制御される。
【００５７】ＤＬＬイネーブル信号ＤＬＬＥＮの活性化
時に分周器４の分周比が強制的に小さくなり、位相比較
器８は、高い周波数の入力クロックＮ２，Ｎ６に応答し
て位相比較動作を行う。そして、すぐに両入力クロック
Ｎ２，Ｎ６の位相が一致する場合は、図１１の実線に示
される通り位相同期検出信号ＪＳＴがＨレベルを維持
し、分周比制御信号Ｎ８が再びＨレベルになる。また、
しばらく両入力クロックＮ２、Ｎ６の位相が一致しない
場合は、図１１の破線に示される通り、所定時間の間分
周比制御信号Ｎ８はＬレベル状態を維持し、位相比較器
８は高周波クロックに応答して位相比較動作を行う。そ
して、やがて入力クロックの位相の一致が検出されて位
相同期検出信号ＪＳＴがＨレベルとなり、分周比制御信
号Ｎ８はＨレベルとなり、分周器４の分周比は小さくな
る。
時に分周器４の分周比が強制的に小さくなり、位相比較
器８は、高い周波数の入力クロックＮ２，Ｎ６に応答し
て位相比較動作を行う。そして、すぐに両入力クロック
Ｎ２，Ｎ６の位相が一致する場合は、図１１の実線に示
される通り位相同期検出信号ＪＳＴがＨレベルを維持
し、分周比制御信号Ｎ８が再びＨレベルになる。また、
しばらく両入力クロックＮ２、Ｎ６の位相が一致しない
場合は、図１１の破線に示される通り、所定時間の間分
周比制御信号Ｎ８はＬレベル状態を維持し、位相比較器
８は高周波クロックに応答して位相比較動作を行う。そ
して、やがて入力クロックの位相の一致が検出されて位
相同期検出信号ＪＳＴがＨレベルとなり、分周比制御信
号Ｎ８はＨレベルとなり、分周器４の分周比は小さくな
る。
【００５８】図１２は、分周器４の回路図である。図１
２に示された分周器４は、内部クロックＣＬＫ１（Ｎ
１）を供給されその周波数を４分の１にする４分周器８
８と、周波数を８分の１にする８分周器８９とを有す
る。４分周器８８は、例えばＪＫフリップフロップを２
段構成にして実現され、８分周器８９はその４分周器８
８を２段構成にして実現される。そして、ＮＡＮＤゲー
ト９０、インバータ９１、ＡＮＤゲート９２を有し、分
周比制御信号Ｎ８により分周比が４と８に制御される。
２に示された分周器４は、内部クロックＣＬＫ１（Ｎ
１）を供給されその周波数を４分の１にする４分周器８
８と、周波数を８分の１にする８分周器８９とを有す
る。４分周器８８は、例えばＪＫフリップフロップを２
段構成にして実現され、８分周器８９はその４分周器８
８を２段構成にして実現される。そして、ＮＡＮＤゲー
ト９０、インバータ９１、ＡＮＤゲート９２を有し、分
周比制御信号Ｎ８により分周比が４と８に制御される。
【００５９】図１３は、図１２の分周器４の動作を示す
波形図である。内部クロックＣＬＫ１に対して、４分周
器８８は４分の１の周波数の信号Ｃ４０９を生成し、８
分周器８９は８分の１の周波数の信号を生成する。そし
て、分周比制御信号Ｎ８がＬレベルの時は、ＮＡＮＤゲ
ート９０の出力が強制的にＨレベルにされ、ノードＣ４
１０のＨレベルにより、４分周器８８の出力Ｃ４０９は
ＡＮＤゲート９２を経由して分周されたクロックＮ２と
して出力される。即ち、分周器４の分周比は少ない。
波形図である。内部クロックＣＬＫ１に対して、４分周
器８８は４分の１の周波数の信号Ｃ４０９を生成し、８
分周器８９は８分の１の周波数の信号を生成する。そし
て、分周比制御信号Ｎ８がＬレベルの時は、ＮＡＮＤゲ
ート９０の出力が強制的にＨレベルにされ、ノードＣ４
１０のＨレベルにより、４分周器８８の出力Ｃ４０９は
ＡＮＤゲート９２を経由して分周されたクロックＮ２と
して出力される。即ち、分周器４の分周比は少ない。
【００６０】また、分周比制御信号Ｎ８がＨレベルの時
は、インバータ９１及びＮＡＮＤゲート９０を介して８
分周器８９の８分の１の周波数のクロックが出力され
る。即ち、出力Ｃ４１０は内部クロックＣＬＫ１の８分
の１の周波数のクロックである。そして、ＡＮＤゲート
９２により出力Ｃ４０９とＣ４１０とが合成され、分周
されたクロックＮ２が生成される。このクロックＮ２
は、Ｈレベルのパルス幅が分周比制御信号Ｎ８がＬレベ
ルの場合のクロックＮ２と同じであり、その周波数は内
部クロックＣＬＫ１の８分の１になっている。
は、インバータ９１及びＮＡＮＤゲート９０を介して８
分周器８９の８分の１の周波数のクロックが出力され
る。即ち、出力Ｃ４１０は内部クロックＣＬＫ１の８分
の１の周波数のクロックである。そして、ＡＮＤゲート
９２により出力Ｃ４０９とＣ４１０とが合成され、分周
されたクロックＮ２が生成される。このクロックＮ２
は、Ｈレベルのパルス幅が分周比制御信号Ｎ８がＬレベ
ルの場合のクロックＮ２と同じであり、その周波数は内
部クロックＣＬＫ１の８分の１になっている。
【００６１】上記の通り、分周器４は、分周比制御信号
Ｎ８により、内部クロックＣＬＫ１を低い分周比で分周
したり高い分周比で分周したりする。そして、分周され
たクロックＮ２は、図３に示される通り、位相比較器８
のレファレンスクロック端子に供給される。
Ｎ８により、内部クロックＣＬＫ１を低い分周比で分周
したり高い分周比で分周したりする。そして、分周され
たクロックＮ２は、図３に示される通り、位相比較器８
のレファレンスクロック端子に供給される。
【００６２】図６の位相比較器８の説明から明らかな通
り、供給されるクロックＮ２の周波数が高いと、位相比
較動作の頻度も高くなり、可変遅延回路２，５への遅延
制御信号の変化も頻繁に行われる。それに対して、位相
比較器８に供給されるクロックＮ２の周波数が低いと、
位相比較動作の頻度も低くなる。従って、ＤＬＬ回路が
ロックした時に分周器４の分周比を高くしてクロックの
周波数を下げることで、位相比較器８，遅延制御回路９
及び可変遅延回路２，５の消費電力を抑えることができ
る。そして、メモリ装置が非活性状態の時には内部クロ
ックが生成されずに位相比較器８の動作はストップす
る。しかも、メモリ装置が再度活性化（リセット）され
る場合は、強制的に分周器４の分周比を小さくして位相
比較器８の位相比較動作の頻度を高めて、ロック状態に
するまでの時間を短縮することができる。
り、供給されるクロックＮ２の周波数が高いと、位相比
較動作の頻度も高くなり、可変遅延回路２，５への遅延
制御信号の変化も頻繁に行われる。それに対して、位相
比較器８に供給されるクロックＮ２の周波数が低いと、
位相比較動作の頻度も低くなる。従って、ＤＬＬ回路が
ロックした時に分周器４の分周比を高くしてクロックの
周波数を下げることで、位相比較器８，遅延制御回路９
及び可変遅延回路２，５の消費電力を抑えることができ
る。そして、メモリ装置が非活性状態の時には内部クロ
ックが生成されずに位相比較器８の動作はストップす
る。しかも、メモリ装置が再度活性化（リセット）され
る場合は、強制的に分周器４の分周比を小さくして位相
比較器８の位相比較動作の頻度を高めて、ロック状態に
するまでの時間を短縮することができる。
【００６３】図１４は、本発明の他の実施の形態例であ
るＰＬＬ回路を示す図である。ＰＬＬ回路は、レファレ
ンスクロックＲｅｆＣＬＫと可変クロックＶａｒｉＣＬ
Ｋとの位相を比較する位相比較回路１０２と、その位相
比較結果信号Ｎ２１から、位相差に応じた電圧Ｖを生成
する積分回路１０３と、その出力電圧Ｖに応じた周波数
の内部クロックｆを生成する電圧制御発振回路１０４
と、その内部クロックを分周する分周器１０５とから構
成される。
るＰＬＬ回路を示す図である。ＰＬＬ回路は、レファレ
ンスクロックＲｅｆＣＬＫと可変クロックＶａｒｉＣＬ
Ｋとの位相を比較する位相比較回路１０２と、その位相
比較結果信号Ｎ２１から、位相差に応じた電圧Ｖを生成
する積分回路１０３と、その出力電圧Ｖに応じた周波数
の内部クロックｆを生成する電圧制御発振回路１０４
と、その内部クロックを分周する分周器１０５とから構
成される。
【００６４】レファレンスクロックＲｅｆＣＬＫに対し
て可変クロックＶａｒｉＣＬＫの位相が進んでいる時
は、内部クロックｆの周波数が低くなる様な入力電圧Ｖ
が生成され、レファレンスクロックＲｅｆＣＬＫに対し
て可変クロックＶａｒｉＣＬＫの位相が遅れている時
は、内部クロックｆの周波数が高くなる様な入力電圧Ｖ
が生成されることで、レファレンスクロックＲｅｆＣＬ
Ｋに位相同期した内部クロックｆが生成される。
て可変クロックＶａｒｉＣＬＫの位相が進んでいる時
は、内部クロックｆの周波数が低くなる様な入力電圧Ｖ
が生成され、レファレンスクロックＲｅｆＣＬＫに対し
て可変クロックＶａｒｉＣＬＫの位相が遅れている時
は、内部クロックｆの周波数が高くなる様な入力電圧Ｖ
が生成されることで、レファレンスクロックＲｅｆＣＬ
Ｋに位相同期した内部クロックｆが生成される。
【００６５】本実施の形態例では、レファレンスクロッ
クＲｅｆＣＬＫは、外部クロックＣＬＫが供給される入
力バッファ１００の出力クロックＣＬＫ１を、分周器１
０１により分周することで、生成される。レファレンス
クロックＲｅｆＣＬＫを低周波数にすることで、位相比
較器１０２の動作頻度を下げて低消費電力にすることが
できる。
クＲｅｆＣＬＫは、外部クロックＣＬＫが供給される入
力バッファ１００の出力クロックＣＬＫ１を、分周器１
０１により分周することで、生成される。レファレンス
クロックＲｅｆＣＬＫを低周波数にすることで、位相比
較器１０２の動作頻度を下げて低消費電力にすることが
できる。
【００６６】かかる実施の形態例でも、上記のＤＬＬ回
路の場合と同様に、位相比較器１０２が両クロックの位
相が一致した時に位相同期検出信号ＪＳＴを生成する。
そして、その位相同期検出信号ＪＳＴに応答して、分周
比制御回路１０６は制御信号Ｎ２０により、分周器１０
１の分周比を更に上げてレファレンスクロックの周波数
を落とす。また、分周比制御回路１０６は、図１０に示
された回路構成を有し、入力バッファからのＰＬＬイネ
ーブル信号ＰＬＬＥＮが非活性状態から活性状態になる
リセット時に、上記位相同期検出信号ＪＳＴをリセット
して、制御信号Ｎ２０により、分周器１０１の分周比を
下げる。その結果、位相比較器１０２の位相比較動作の
頻度が高くなり、ＰＬＬ回路のロックオンするまでの時
間が短くなる。
路の場合と同様に、位相比較器１０２が両クロックの位
相が一致した時に位相同期検出信号ＪＳＴを生成する。
そして、その位相同期検出信号ＪＳＴに応答して、分周
比制御回路１０６は制御信号Ｎ２０により、分周器１０
１の分周比を更に上げてレファレンスクロックの周波数
を落とす。また、分周比制御回路１０６は、図１０に示
された回路構成を有し、入力バッファからのＰＬＬイネ
ーブル信号ＰＬＬＥＮが非活性状態から活性状態になる
リセット時に、上記位相同期検出信号ＪＳＴをリセット
して、制御信号Ｎ２０により、分周器１０１の分周比を
下げる。その結果、位相比較器１０２の位相比較動作の
頻度が高くなり、ＰＬＬ回路のロックオンするまでの時
間が短くなる。
【００６７】
【発明の効果】以上説明した通り、本発明によれば、供
給されるクロックの位相に同期して所定の回路動作を実
現する為の制御クロックを生成する回路を有する集積回
路装置において、制御クロック生成回路の消費電力を抑
制しつつ集積回路装置のリセット時の位相同期動作を高
速化することができる。
給されるクロックの位相に同期して所定の回路動作を実
現する為の制御クロックを生成する回路を有する集積回
路装置において、制御クロック生成回路の消費電力を抑
制しつつ集積回路装置のリセット時の位相同期動作を高
速化することができる。
【図１】本実施の形態例の制御クロック生成回路を有す
るＳＤＲＡＭの全体構成を示す図である。
るＳＤＲＡＭの全体構成を示す図である。
【図２】制御クロック生成回路の一例のブロック図であ
る。
る。
【図３】本発明の実施の形態例の制御クロック生成回路
のブロック図である。
のブロック図である。
【図４】可変遅延回路の一例を示す回路図である。
【図５】遅延制御回路の回路図である。
【図６】位相比較器の回路図である。
【図７】図６の動作を示すタイミングチャート図であ
る。
る。
【図８】入力バッファの回路図である。
【図９】図８の入力バッファの動作タイミングチャート
図である。
図である。
【図１０】分周比制御回路１０の回路図である。
【図１１】図１０の分周比制御回路のタイミングチャー
ト図である。
ト図である。
【図１２】分周器の回路図である。
【図１３】図１２の分周器の動作を示す波形図である。
【図１４】本発明の他の実施の形態例であるＰＬＬ回路
を示す図である。
を示す図である。
１ 入力バッファ ２，５ 可変遅延回路 ４ 分周器 ８ 位相比較器 ９ 遅延制御回路 １０ 分周比制御回路 ＣＬＫ 外部クロック ＣＬＫ１ 内部クロック ＪＳＴ 位相同期検出信号 Ｎ４ 制御クロック Ｎ７ 位相比較結果信号 Ｎ９ 遅延制御信号
Claims (5)
- 【請求項１】レファレンスクロックと可変クロックとの
位相を比較する位相比較器と、供給されるクロックを分
周して前記レファレンスクロックを生成する分周器とを
有する集積回路装置において、 前記位相比較器は、位相比較結果に応じて位相が変化す
る可変クロックと前記レファレンスクロックとの位相が
一致するときに位相同期検出信号を生成し、 前記分周器は、前記供給されるクロックを第１の分周比
で分周し、前記位相同期検出信号に応答して該第１の分
周比よりも高い第２の分周比に変更し、 非活性化状態から活性化状態に変更されるリセット時
に、前記位相同期検出信号がリセットされて、前記分周
器は前記第１の分周比で分周し、前記位相比較器は該リ
セット時に短周期での位相比較を行うことを特徴とする
集積回路装置。 - 【請求項２】請求項１において、 更に、非活性状態の時に前記供給されるクロックを停止
するクロック入力回路を有し、前記非活性状態の時に前
記位相比較器の動作を停止することを特徴とする集積回
路装置。 - 【請求項３】供給されるクロックの位相に対して所定の
タイミングで制御クロックを生成する制御クロック生成
回路を有する集積回路装置において、 前記制御クロック生成回路は、 前記供給されるクロックを第１の分周比で分周する分周
器と、 前記分周器により分周された分周クロックをレファレン
スクロックとして入力し、更に可変クロックを入力し、
前記レファレンスクロックと可変クロックとの位相を比
較して、位相比較結果信号を生成し、両クロックの位相
が一致する時に位相同期信号を生成する位相比較器と、 前記分周クロックを遅延させる第１の可変遅延回路と、 前記第１の可変遅延回路の出力を遅延させ前記可変遅延
回路クロックを生成するダミー遅延回路と、 前記供給されるクロックを遅延させ前記制御クロックを
生成する第２の可変遅延回路と、 前記位相比較結果信号に応答して、前記レファレンスク
ロックと可変クロックの位相が一致する様に前記第１及
び第２の可変遅延回路に遅延制御信号を供給する可変制
御回路とを有し、 前記分周器は、前記位相同期信号に応答して前記第１の
分周比よりも低い第２の分周比で分周し、非活性状態か
ら活性状態に変更されるリセット時に前記位相同期検出
信号がリセットされて、前記分周器は前記第１の分周比
で分周し、前記位相比較器は該リセット時に短周期での
位相比較を行うことを特徴とする集積回路装置。 - 【請求項４】供給されるクロックの位相に同期した内部
クロックを生成するＰＬＬ回路を有する集積回路装置に
おいて、 前記ＰＬＬ回路は、 前記前記供給されるクロックを第１の分周比で分周する
分周器と、 前記分周器により分周された分周クロックをレファレン
スクロックとして入力し、更に前記内部クロックに対応
する可変クロックを入力し、前記レファレンスクロック
と可変クロックとの位相を比較して、位相比較結果信号
を生成し、両クロックの位相が一致する時に位相同期信
号を生成する位相比較器と、 前記位相比較結果信号に応答して前記レファレンスクロ
ックと可変クロックとの位相差に対応する信号を生成す
る積分回路と、 前記位相差に対応する信号に応じた周波数の前記内部ク
ロックを生成する発振回路とを有し、 前記分周器は、前記位相同期信号に応答して前記第１の
分周比よりも低い第２の分周比で分周し、非活性状態か
ら活性状態に変更されるリセット時に前記位相同期検出
信号がリセットされて、前記分周器は前記第１の分周比
で分周し、前記位相比較器は該リセット時に短周期での
位相比較を行うことを特徴とする集積回路装置。 - 【請求項５】請求項４または５において、 更に、非活性状態の時に前記供給されるクロックを停止
するクロック入力回路を有し、前記比活性状態の時に前
記位相比較器の動作を停止することを特徴とする集積回
路装置。
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