JPH11133922A

JPH11133922A - 液晶表示装置

Info

Publication number: JPH11133922A
Application number: JP29571897A
Authority: JP
Inventors: Tetsuya Ikemoto; 哲也池本
Original assignee: Advanced Display Inc
Current assignee: Advanced Display Inc
Priority date: 1997-10-28
Filing date: 1997-10-28
Publication date: 1999-05-21

Abstract

(57)【要約】【課題】大画面、高精細のＴＦＴ−ＬＣＤにおいて、
ゲート配線の抵抗、容量によって、ＴＦＴのゲートがオ
ンするタイミングに微妙なずれが生じるという問題があ
った。【解決手段】マトリクス状に配置されたＴＦＴ４を有
する液晶パネル１のゲート線２に接続され、ＴＦＴ４の
ゲート電極に電圧を供給するゲートドライバＩＣ１３
と、液晶パネル１のデータ線３に接続され、ＴＦＴ４の
ソース電極に電圧を出力する複数のソースドライバＩＣ
１４を有すると共に、このソースドライバＩＣ１４の出
力を制御する出力制御信号をソースドライバＩＣ１４に
供給するタイミングコントローラ１５を有して、ＴＦＴ
４に供給される駆動電圧のゲート線２の配線方向の遅延
に応じてソースドライバＩＣ１４がソースドライバＩＣ
毎に遅延された駆動電圧を出力するようにしたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フラットパネル
ディスプレイの分野に係り、特に、薄膜トランジスタ
（以下、ＴＦＴ：ｔｈｉｎｆｉｌｍｔｒａｎｓｉｓ
ｔｏｒという）によるアクティブマトリックス型の液晶
表示装置（以下、ＬＣＤ：ｌｉｑｕｉｄｃｒｙｓｔａ
ｌｄｉｓｐｌａｙという）、特にその駆動方式に関す
る。

【０００２】

【従来の技術】従来のＴＦＴ−ＬＣＤの駆動方式につい
て説明する。図８は、従来の一般的なＴＦＴ−ＬＣＤの
構成を示す図である。図において、１は液晶パネル、２
はＸ軸方向に平行に配置された複数のゲート線、３はＹ
軸方向に平行に配置された複数のデータ線、４は互いに
マトリクス状に交差するゲート線２とデータ線３の交点
に配置されたＴＦＴ、６はＴＦＴ４に対応して設けられ
た画素電極である。８は共通電極、９は共通電極８と画
素電極６との間に挟まれた液晶層で、画素電極６と共通
電極８と液晶層９は画素を構成し、ＴＦＴ４と画素は表
示部である液晶パネルを構成する。１０はゲート線２に
接続されているＴＦＴ４のゲート電極、１１はデータ線
３に接続されているＴＦＴ４のソース電極、１２は対応
する画素の画素電極６に接続されているＴＦＴ４のドレ
イン電極である。１３はゲート線２に接続され、垂直走
査に伴ってＴＦＴ４のゲートをオンさせるゲートドライ
バＩＣ、１４はデータ線３に接続され、表示画像データ
を液晶駆動電圧に変換するソースドライバＩＣで、ゲー
トドライバＩＣ１３及びソースドライバＩＣ１４は、各
々の線数に応じて配置されている。１５はゲートドライ
バＩＣ１３及びソースドライバＩＣ１４のタイミングを
制御するタイミングコントローラ（以下ＴＣＯＮとい
う）である。

【０００３】図９は、従来の液晶表示装置の駆動タイミ
ングを示す図である。図１０は、従来の液晶表示装置を
示す構成図及びゲートドライバＩＣの出力波形図であ
る。図において、１〜４、８〜１０、１３、１４は図８
におけるものと同一のものである。１０ａ〜１０ｎは個
別のゲート電極１０を示している。

【０００４】次に動作の概略を説明する。ソースドライ
バＩＣ１４は、ＴＣＯＮ１５から供給されるシリアル表
示データを１ゲート線分（例えば、ゲート線２ａ）サン
プリングし、保持する。ゲート線２ａのデータがソース
ドライバＩＣ１４に保持された後、ＴＣＯＮ１５によっ
て、ゲートドライバＩＣ１３が出力を行い、ゲート線２
ａに接続されている全てのＴＦＴ４のゲート電極１０に
電圧が印加され、それらのゲートがオンされる。その
後、ＴＣＯＮ１５によって、全てのソースドライバＩＣ
１４が出力を行い、全てのデータ線３に、先ほどサンプ
リングした表示データに応じた液晶駆動電圧を供給し、
ゲート線２ａに接続されてゲート電極１０がオンされて
いるＴＦＴ４のソース電極１１を介して、ドレイン電極
１２及び画素電極６に供給し、液晶層９に電圧を印加す
る。

【０００５】この動作の中で、ソースドライバＩＣ１４
が、サンプリングした表示データを液晶駆動電圧に変換
した後、ソースドライバＩＣ１４は、ＴＣＯＮ１５から
のサンプリング開始信号によって、次のゲート線分（例
えば、ゲート線２ｂ）のシリアル表示データのサンプリ
ングを開始する。以降、この動作を繰り返すことによ
り、コンピュータ等、信号源の表示データから良好に表
示を行う。

【０００６】ところで、特開平２−３０９７７号公報
や、特開平６−１０５２６３号公報の記載するところに
よれば、ビデオ信号（アナログ信号）をソースドライバ
ＩＣにサンプリングする際、サンプリング用クロック信
号に、遅延時間を与えて分布抵抗・容量による位相のず
れを解消する手段が述べられているが、表示データがデ
ジタル信号で、サンプリング用クロック信号と同期して
送られてくる信号源（コンピュータなど）に対しては、
有効でなかった。また、特開平６−２０２５８７号公報
によれば、ゲート信号の遅延に対して、リセット信号を
用いて、ゲート信号幅を調節してゲート信号遅延に対応
する手段が述べられているが、ゲート信号幅が短くなる
ことは、画素に書き込む時間が短くなることであり、大
画面、高精細のＴＦＴ−ＬＣＤにおいては、有効でなか
った。

【０００７】

【発明が解決しようとする課題】上記のような動作を行
うＴＦＴ−ＬＣＤ（特に、大画面、高精細のＴＦＴ−Ｌ
ＣＤ）において、ゲート配線の抵抗、容量によって、ゲ
ート線２を介して、ＴＦＴ４のゲートがオンするタイミ
ングに微妙なずれが生じる問題があった。すなわち、図
１０に示すように、ゲートドライバＩＣ１３の出力端に
近いＴＦＴ４のゲート電極１０ａには、比較的早く電圧
が印加され、ゲートがオンするのに対して、ゲートドラ
イバＩＣ１３出力端から遠いＴＦＴのゲート電極１０ｎ
は、ゲート線２の抵抗、容量により、ゲートドライバＩ
Ｃ１３の出力信号が鈍って印加されることにより、時間
ｔの遅延が生じ遅くゲートがオンする。それにより、Ｔ
ＦＴ−ＬＣＤのＸ方向に輝度差が生じるなど、表示品位
を損なう問題があった。また、ソースドライバＩＣが、
同時に出力するため、同時スイッチング数が多くなり、
不要輻射ノイズ（以下ＥＭＩ：ＥｌｅｃｔｒｏＭａｇ
ｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅという）が、大
きくなる問題も発生していた。

【０００８】この発明は、上記のような課題を解決する
ためになされたもので、第一の目的は、ゲート信号の遅
延による表示品質の劣化を防止することができる液晶表
示装置を得るものである。また、第二の目的は、不要輻
射ノイズを低減させることができる液晶表示装置を得る
ものである。

【０００９】

【課題を解決するための手段】この発明に係わる液晶表
示装置においては、複数の走査線と複数の信号線との交
点にマトリクス状に配置されたスイッチング素子に、第
一の駆動回路から供給される第一の信号の走査線の配線
方向の遅延に応じて第二の駆動回路が遅延された第二の
信号を出力するように、制御信号は第二の駆動回路に遅
延されて供給されるものである。また、制御回路は、第
二の駆動回路毎に遅延した制御信号を出力するものであ
る。また、制御信号の遅延は、遅延素子を介することに
よって行われるものである。

【００１０】さらに、遅延素子は、第二の駆動回路間に
配置され、制御信号は制御回路から各第二の駆動回路に
至る経路上に配置された遅延素子を順次介して各第二の
駆動回路に供給されるものである。また、遅延素子は、
第二の駆動回路内に配置されているものである。また、
第二の駆動回路は、デジタル・アナログ変換回路を有す
るものである。

【００１１】さらにまた、複数の走査線と複数の信号線
との交点にマトリクス状に配置されたスイッチング素子
を有する表示部と、この表示部の走査線に接続され、ス
イッチング素子に第一の信号を出力する第一の駆動回路
と、表示部の信号線に接続され、スイッチング素子に第
二の信号を出力すると共にそれぞれがデジタル・アナロ
グ変換回路を有する複数の第二の駆動回路を備え、スイ
ッチング素子に供給される第一の信号の走査線の配線方
向の遅延に応じて、第二の駆動回路は遅延された第二の
信号を出力するものである。また、複数の走査線と複数
の信号線との交点にマトリクス状に配置されたスイッチ
ング素子を有する表示部と、この表示部の走査線に接続
され、スイッチング素子に第一の信号を出力する第一の
駆動回路と、表示部の信号線に接続され、スイッチング
素子に第二の信号を出力する複数の第二の駆動回路を備
え、スイッチング素子に供給される第一の信号の走査線
の配線方向の遅延に応じて、第二の駆動回路は、第二の
信号を第二の駆動回路毎に遅延して出力するものであ
る。

【００１２】また、各第二の駆動回路は、それぞれ対応
する信号線に第二の信号を出力する複数の出力端子を有
し、この出力端子から出力される第二の信号は、この第
二の信号が供給されるスイッチング素子に供給される第
一の信号の走査線の配線方向の遅延に応じて、遅延され
て出力されるものである。加えて、第二の信号は、遅延
素子を介して信号線に出力されるものである。

【００１３】

【発明の実施の形態】この発明の実施の形態を以下に説
明する。但し、この発明は以下の実施の形態に限定され
るものではない。実施の形態１．図１は、この発明の実施の形態１による
液晶表示装置を示す構成図である。図において、１〜
４、８〜１０、１３、１４は図１０におけるものと同一
のものであり、その説明を省略するが、ソースドライバ
ＩＣ１４は、個々のソースドライバＩＣを１４ａ〜１４
ｎで表している。また、１５は図８におけるものと同一
のものである。図１０に示したように、従来は、ソース
ドライバＩＣの出力制御信号は、配置されたソースドラ
イバＩＣ１４全てに並列に入力されており、全てのソー
スドライバＩＣ１４の出力は、同時に出力が行われてい
た。これに対し、図１に示すように、ソースドライバＩ
Ｃ出力制御信号を、各ソースドライバＩＣ１４ごとに、
ゲート配線、容量による遅延時間ｔを考慮したタイミン
グで供給することにより、画素に均一に液晶駆動電圧を
供給することが可能となる。図２は、この発明の実施の
形態１による液晶表示装置の駆動タイミングを示す図で
ある。

【００１４】次に、動作について説明する。ソースドラ
イバＩＣ１４は、ＴＣＯＮ１５から供給されるシリアル
表示データを１ゲート線分（例えば、ゲート線２ａ）サ
ンプリングし、保持する。ゲート線２ａのデータがソー
スドライバＩＣ１４に保持された後、ＴＣＯＮ１５によ
って、ゲートドライバＩＣ１３の出力が行われ、ゲート
線２ａに接続されている全てのＴＦＴ４のゲート電極１
０に電圧が印加され、ゲートがオンされる。この時、ゲ
ート線２ａの抵抗、容量によって、ゲートドライバＩＣ
１３の出力信号は、ゲートドライバＩＣ１３近傍端か
ら、遠方に向かって、時間ｔｄ１〜ｔｄｎの遅延が生じ
る。その後、ＴＣＯＮ１５は、各ソースドライバＩＣ１
４ａ〜１４ｎの出力制御信号を、遅延ｔｄを考慮して出
力し、それに応じて各ソースドライバＩＣ１４ａ〜１４
ｎは、データ線３に、先ほどサンプリングした表示デー
タに応じた液晶駆動電圧を供給し、ゲート線２ａに接続
されてゲート電極１０がオンされているＴＦＴ４のソー
ス電極を介して、ドレイン電極及び画素電極に供給し、
液晶層９に電圧を印加する。

【００１５】この動作の中で、ソースドライバＩＣ１４
が、サンプリングした表示データを液晶駆動電圧に変換
した後、ソースドライバＩＣ１４は、ＴＣＯＮ１５から
のサンプリング開始信号によって、次のゲート線分のシ
リアル表示データのサンプリングを開始する。ソースド
ライバＩＣ出力制御信号は、ＴＣＯＮ１５によって任意
に設定でき、ゲート線２の抵抗、容量の変化によって生
じる遅延時間ｔｄの変化に応じて設定可能である。ま
た、ソースドライバＩＣ１４の出力タイミングが、各々
ずれることにより、ソースドライバＩＣ１４の出力回路
の同時スイッチングを解消することができ、ＥＭＩを押
さえる効果がある。

【００１６】実施の形態２．図３は、この発明の実施の
形態２による液晶表示装置を示す構成図である。図にお
いて、１〜４、８〜１０、１３、１４は図１におけるも
のと同一のものである。Ｄ１〜Ｄｎは遅延素子である。
実施の形態１では、ＴＣＯＮ１５と、ソースドライバＩ
Ｃ１４間の信号接続本数が多くなるのに対し、実施の形
態２では、各ソースドライバ間に、図３のごとく各ソー
スドライバＩＣ１４間に遅延素子Ｄ１〜Ｄｎを設け、各
ソースドライバＩＣ１４にはその経路上にある遅延素子
を順次介してソースドライバＩＣ出力制御信号を供給す
ることにより、実施の形態１と同様の効果を得ている。
実施の形態２の駆動タイミングは、実施の形態１と基本
的に同じである。なお、信号線の本数を考えなければ、
ＴＣＯＮ１５と各ソースドライバＩＣ１４間にそれぞれ
大きさの異なる遅延素子を設けて、同様の効果を得るこ
とも可能である。

【００１７】実施の形態３．図４は、この発明の実施の
形態３による液晶表示装置を示す構成図である。図にお
いて、１〜４、８〜１０、１３、１４は図１におけるも
のと同一のものである。実施の形態２におけるＤ１〜Ｄ
ｎの遅延素子を、実施の形態３では、ソースドライバＩ
Ｃ１４に取り込んだもので、遅延素子の実装面積の削減
が可能であり、実施の形態２と同様の効果が得られる。
図５は、実施の形態１及び実施の形態２におけるソース
ドライバＩＣを示す構成図である。図５において、シフ
トレジスタ、データレジスタによって、サンプリングＣ
ＬＫに同期して入力されるディジタル表示データを、ソ
ースドライバＩＣ出力数分（Ｓｎ）取込み、カスケード
接続される次段ソースドライバＩＣにサンプリング開始
信号を出力する。データレジスタに取り込まれたディジ
タル表示データは、ソースドライバＩＣ出力制御信号に
より、ラッチに送られその後、レベルシフタ、Ｄ／Ａコ
ンバータによって液晶駆動電圧に変換され、出力され
る。ソースドライバＩＣ出力制御信号により、ラッチに
表示データが送られると、次の垂直走査線（ゲート線）
分の表示データを、前記と同様にシフトレジスタ、デー
タレジスタによって取込み始める。

【００１８】図６は、この発明の実施の形態３によるソ
ースドライバＩＣを示す構成図である。図６において、
各ソースドライバＩＣは、複数の出力Ｓ１〜Ｓｎを有
し、各出力が各データ線へ出力される。図６に示すよう
にソースドライバＩＣ出力制御信号に、遅延素子を配置
し、その出力を次段ソースドライバＩＣにカスケード接
続可能とした。実施の形態３の駆動タイミングは、実施
の形態２と基本的には同じである。

【００１９】実施の形態４．図７は、この発明の実施の
形態４によるソースドライバＩＣを示す構成図である。
図において、ｄ１〜ｄｎはソースドライバＩＣの各出力
に設けられた遅延素子である。すなわち図７のソースド
ライバＩＣは、図６のソースドライバＩＣの出力に遅延
素子ｄ１〜ｄｎを付加した構成である。以下図４を援用
して説明する。駆動タイミングは、実施の形態３と同様
であるが、ソースドライバＩＣ１４の出力部に各々ｄ１
〜ｄｎの遅延素子を設け、遅延時間の重み付けを行う。
例えば、ｄ１が、ゲートドライバＩＣ１３出力端近傍
側、ｄｎがゲートドライバＩＣ１３出力端遠方側とする
と、ｄ１＜＜ｄｎの遅延時間の重み付けを行う。実施の
形態１〜３では、各ソースドライバＩＣ１４ａ〜１４ｎ
ごとに出力タイミングを制御していた。

【００２０】しかし、ゲート線２の抵抗、容量によるゲ
ートドライバＩＣ１３の出力信号の遅延は、アナログ的
に遅延するため、各ソースドライバＩＣ１４ａ〜１４ｎ
ごとのタイミング制御では、ゲートドライバＩＣ１３の
出力信号遅延に完全に対応できず、実施の形態４のよう
に各ソースドライバＩＣ１４ａ〜１４ｎの各出力に遅延
素子を設けることにより、きめ細かいデータ線への出力
タイミング制御が、可能となる。したがって、実施の形
態４は、実施の形態１〜実施の形態３の液晶表示装置に
用いることができる。

【００２１】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。複数の
走査線と複数の信号線との交点にマトリクス状に配置さ
れたスイッチング素子に、第一の駆動回路から供給され
る第一の信号の走査線の配線方向の遅延に応じて第二の
駆動回路が遅延された第二の信号を出力するように、制
御信号は第二の駆動回路に遅延されて供給されるので、
第一の信号の遅延による表示品質の劣化を防止すると共
に、第二の駆動回路が同時に出力しないため輻射ノイズ
の低減ができる。また、制御回路は、第二の駆動回路毎
に遅延した制御信号を出力するので、第二の駆動回路毎
に第二の信号を遅延して出力することができる。

【００２２】また、制御信号の遅延は、遅延素子を介す
ることによって行われるので、確実に遅延を得ることが
できる。さらに、遅延素子は、第二の駆動回路間に配置
され、制御信号は制御回路から各第二の駆動回路に至る
経路上に配置された遅延素子を順次介して各第二の駆動
回路に供給されるので、制御信号の遅延のための配線が
増えることはない。

【００２３】また、遅延素子は、第二の駆動回路内に配
置されているので、遅延素子の実装面積の削減が可能で
ある。また、第二の駆動回路は、デジタル・アナログ変
換回路を有するので、デジタル信号に対応することがで
きる。

【００２４】さらにまた、複数の走査線と複数の信号線
との交点にマトリクス状に配置されたスイッチング素子
を有する表示部と、この表示部の走査線に接続され、ス
イッチング素子に第一の信号を出力する第一の駆動回路
と、表示部の信号線に接続され、スイッチング素子に第
二の信号を出力すると共にそれぞれがデジタル・アナロ
グ変換回路を有する複数の第二の駆動回路を備え、スイ
ッチング素子に供給される第一の信号の走査線の配線方
向の遅延に応じて、第二の駆動回路は遅延された第二の
信号を出力するので、デジタル信号についても第一の信
号の遅延による表示品質の劣化が防止できる。また、複
数の走査線と複数の信号線との交点にマトリクス状に配
置されたスイッチング素子を有する表示部と、この表示
部の走査線に接続され、スイッチング素子に第一の信号
を出力する第一の駆動回路と、表示部の信号線に接続さ
れ、スイッチング素子に第二の信号を出力する複数の第
二の駆動回路を備え、スイッチング素子に供給される第
一の信号の走査線の配線方向の遅延に応じて、第二の駆
動回路は、第二の信号を第二の駆動回路毎に遅延して出
力するので、第一の信号の遅延による表示品質の劣化を
防止することができる。

【００２５】また、各第二の駆動回路は、それぞれ対応
する信号線に第二の信号を出力する複数の出力端子を有
し、この出力端子から出力される第二の信号は、この第
二の信号が供給されるスイッチング素子に供給される第
一の信号の走査線の配線方向の遅延に応じて、遅延され
て出力されるので、第一の信号の遅延への対応を精度よ
く行なうことができる。加えて、第二の信号は、遅延素
子を介して信号線に出力されるので、遅延を確実に行な
うことができる。

【図面の簡単な説明】

【図１】図１は、この発明の実施の形態１による液晶
表示装置を示す構成図である。

【図２】図２は、この発明の実施の形態１による液晶
表示装置の駆動タイミングを示す図である。

【図３】図３は、この発明の実施の形態２による液晶
表示装置を示す構成図である。

【図４】図４は、この発明の実施の形態３による液晶
表示装置を示す構成図である。

【図５】図５は、この発明の実施の形態１及び実施の
形態２による液晶表示装置のソースドライバＩＣを示す
構成図である。

【図６】図６は、この発明の実施の形態３による液晶
表示装置のソースドライバＩＣを示す構成図である。

【図７】図７は、この発明の実施の形態４による液晶
表示装置のソースドライバＩＣを示す構成図である。

【図８】図８は、従来の液晶表示装置を示す構成図で
ある。

【図９】図９は、従来の液晶表示装置の駆動タイミン
グを示す図である。

【図１０】図１０は、従来の液晶表示装置を示す構成
図及びゲートドライバＩＣの出力波形図である。

【符号の説明】１液晶パネル、２ゲート線、３データ線、
４ＴＦＴ、８共通電極、９液晶層、１０ゲ
ート電極、１１ソース電極、１２ドレイン電極、
１３ゲートドライバＩＣ、１４ソースドライバＩ
Ｃ、１５タイミングコントローラ（ＴＣＯＮ）。

Claims

【特許請求の範囲】

【請求項１】複数の走査線と複数の信号線との交点に
マトリクス状に配置されたスイッチング素子を有する表
示部、この表示部の走査線に接続され、上記スイッチン
グ素子に第一の信号を出力する第一の駆動回路、上記表
示部の信号線に接続され、上記スイッチング素子に第二
の信号を出力する複数の第二の駆動回路、この第二の駆
動回路の出力を制御する制御信号を第二の駆動回路に供
給する制御回路を備え、上記スイッチング素子に供給さ
れる第一の信号の走査線の配線方向の遅延に応じて第二
の駆動回路が遅延された第二の信号を出力するように上
記制御信号は第二の駆動回路に遅延されて供給されるこ
とを特徴とする液晶表示装置。
【請求項２】制御回路は、第二の駆動回路毎に遅延し
た制御信号を出力することを特徴とする請求項１記載の
液晶表示装置。
【請求項３】制御信号の遅延は、遅延素子を介するこ
とによって行われることを特徴とする請求項１記載の液
晶表示装置。
【請求項４】遅延素子は、第二の駆動回路間に配置さ
れ、制御信号は制御回路から各第二の駆動回路に至る経
路上に配置された遅延素子を順次介して各第二の駆動回
路に供給されることを特徴とする請求項３記載の液晶表
示装置。
【請求項５】遅延素子は、第二の駆動回路内に配置さ
れていることを特徴とする請求項３または請求項４記載
の液晶表示装置。
【請求項６】第二の駆動回路は、デジタル・アナログ
変換回路を有することを特徴とする請求項１〜請求項５
のいずれか一項記載の液晶表示装置。
【請求項７】複数の走査線と複数の信号線との交点に
マトリクス状に配置されたスイッチング素子を有する表
示部、この表示部の走査線に接続され、上記スイッチン
グ素子に第一の信号を出力する第一の駆動回路、上記表
示部の信号線に接続され、スイッチング素子に第二の信
号を出力すると共にそれぞれがデジタル・アナログ変換
回路を有する複数の第二の駆動回路を備え、上記スイッ
チング素子に供給される第一の信号の走査線の配線方向
の遅延に応じて、第二の駆動回路は遅延された第二の信
号を出力することを特徴とする液晶表示装置。
【請求項８】複数の走査線と複数の信号線との交点に
マトリクス状に配置されたスイッチング素子を有する表
示部、この表示部の走査線に接続され、上記スイッチン
グ素子に第一の信号を出力する第一の駆動回路、上記表
示部の信号線に接続され、スイッチング素子に第二の信
号を出力する複数の第二の駆動回路を備え、上記スイッ
チング素子に供給される第一の信号の走査線の配線方向
の遅延に応じて、第二の駆動回路は、第二の信号を第二
の駆動回路毎に遅延して出力することを特徴とする液晶
表示装置。
【請求項９】各第二の駆動回路は、それぞれ対応する
信号線に第二の信号を出力する複数の出力端子を有し、
この出力端子から出力される第二の信号は、この第二の
信号が供給されるスイッチング素子に供給される第一の
信号の走査線の配線方向の遅延に応じて、遅延されて出
力されることを特徴とする請求項１〜請求項８のいずれ
か一項記載の液晶表示装置。
【請求項１０】第二の信号は、遅延素子を介して信号
線に出力されることを特徴とする請求項９記載の液晶表
示装置。