JPH11134061A - クロック制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 クロック断検出回路の動作確認等を行う。 【解決手段】 カウンタ１１は外部クロックCKのカウン
ト値“ｑａ，ｑｂ，ｑｃ”を出力し、該カウント値“ｑ
ａ，ｑｂ，ｑｃ”は初期値“０，０，０”から設定値
“１，１，１”に達した後、該初期値に戻って循環す
る。カウント値“ｑａ，ｑｂ，ｑｃ”はデコーダ１２で
デコードされ、該カウント値に対応した出力信号y0〜y7
が１クロックの期間だけ順次“Ｈ”から“Ｌ”に遷移す
る。ショートピン２１ｂを接続すると、出力信号y0が
“Ｌ”になっても、出力信号Ｓ２１は“Ｈ”のままであ
る。この時、出力信号Ｓ３０が“Ｈ”になっているの
で、出力信号y0に対応するパルスが欠落したクロックＳ
４０が出力される。同様に、ショートピン２２ｂ〜２８
ｂから１つ又は複数のショートピンを選択して接続して
も、対応するパルスが欠落したクロックＳ４０が出力さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、クロック
の断を検出するクロック断検出回路の動作の確認等に用
いられるクロック制御回路に関するものである。

【０００２】

【従来の技術】従来、クロックの断を検出して該断が発
生した回数が所定数に達した時に警報等を発生するクロ
ック断検出回路に対する動作確認では、該クロックの断
の回数をロジックアナライザ等を用いて測定していた。
例えば、クロックを止めてから警報が発生するまでの時
間をロジックアナライザを用いて測定し、この時間から
クロックの断の回数を計算して該回数が設計値になって
いるか否かを判定していた。

【０００３】

【発明が解決しようとする課題】しかしながら、ロジッ
クアナライザ等を用いてクロック断検出回路の動作を確
認する場合、実際にクロックの断が発生した回数を測定
し、更に机上で該クロック断検出回路の設計図からクロ
ック断の発生数を計算し、この計算値と実際にクロック
の断が発生した回数とを比較することにより、妥当性を
確認するという作業を行う必要があり、多くの時間を費
すという課題があった。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、クロック制御回路に
おいて、１クロックパルスずつ位相の異なる同一周期の
Ｎ系統（但し、Ｎは整数）のクロックを外部クロックに
同期して生成するクロック生成回路と、前記Ｎ系統のク
ロックのうちの任意のクロックを指定して断にすると共
に、他のクロックを並列に出力する第１のゲート回路
と、前記第１のゲート回路のＮ系統の出力信号のうちの
少なくとも１つに前記クロックパルスが含まれている時
に活性状態を示し、含まれていない時に非活性状態を示
す信号を出力する第２のゲート回路と、前記第２のゲー
ト回路の出力信号が活性状態を示した時にのみ前記外部
クロックを通過させる第３のゲート回路とを、備えてい
る。このような構成を採用したことにより、外部クロッ
クはクロック生成回路に入力され、該クロック生成回路
からＮ系統のクロックが生成される。第１のゲート回路
において前記Ｎ系統のクロックのうちの任意のクロック
を指定すると、該指定されたクロックが断になり、他の
クロックが並列に出力される。第１のゲート回路の出力
信号のうちの少なくとも１つに前記Ｎ系統のクロックの
クロックパルスが含まれている時、第２のゲート回路の
出力信号が活性状態を示す。第２のゲート回路の出力信
号が活性状態を示した時にのみ前記外部クロックが第３
のゲート回路を通過する。

【０００５】第２の発明では、第１の発明のクロック生
成回路は、外部クロックをカウントしてカウント値がＮ
に達した後に初期値に戻って循環するカウント値を出力
するカウンタと、前記カウント値をデコードして該カウ
ント値に対応した出力端子の出力信号を活性状態にする
ことにより、前記Ｎ系統のクロックを生成するデコーダ
とを、備えている。このような構成を採用したことによ
り、外部クロックはカウンタでカウントされ、このカウ
ント値がＮに達した後に初期値に戻って循環するカウン
ト値が出力される。このカウント値はデコーダでデコー
ドされ、該デコーダの該カウント値に対応した出力端子
の出力信号が活性状態を示す。この出力信号により、Ｎ
系統のクロックが生成される。従って、前記課題を解決
できるのである。

【０００６】

【発明の実施の形態】図１は、本発明の実施形態を示す
クロック制御回路の構成図である。このクロック制御回
路は、例えば、クロック断検出回路の動作の確認に用い
られる回路であり、一定周期で且つ１クロックパルスず
つ位相の異なる８系統のクロックｙ０〜ｙ７を外部クロ
ックＣＫに同期して生成するクロック生成回路１０を有
している。クロック生成回路１０は、外部クロックＣＫ
をカウントしてカウント値が８に達した後に初期値
（“０”）に戻って循環するカウント値"qa,qb,qc"を出
力するカウンタ１１を備えている。カウンタ１１の出力
端子QA,QB,QCには、デコーダ１２の入力端子A,B,C がそ
れぞれ接続されている。デコーダ１２は、カウント値"q
a,qb,qc"をデコードして該カウント値"qa,qb,qc"に対応
した出力端子Y0〜Y7の出力信号に活性状態を示すことに
より、８系統のクロックy0〜y7を生成する機能を有して
いる。デコーダ１２の出力端子Y0〜Y7には、第１のゲー
ト回路２０を構成する単位ゲート回路２１〜２８の入力
側がそれぞれ接続されている。

【０００７】単位ゲート回路２１は２入力のＯＲ回路２
１ａを有し、該ＯＲ回路２１ａの第１の入力端子には出
力端子Y0が接続されている。又、単位ゲート回路２１は
ショートピン２１ｂを有し、該ショートピン２１ｂの一
方の端子がグランドに接続され、他方の端子が抵抗２１
ｃを介して電源電位Vcc に接続されている。更に、ショ
ートピン２１ｂの他方の端子には、インバータ２１ｄを
介してＯＲ回路２１ａの第２の入力端子が接続されてい
る。単位ゲート回路２２〜２８も、図示しないＯＲ回路
２２ａ〜２８ａ、ショートピン２２ｂ〜２８ｂ、抵抗２
２ｃ〜２８ｃ、及びインバータ２２ｄ〜２８ｄをそれぞ
れ有し、単位ゲート回路２１と同様に接続されている。
単位ゲート回路２１〜２８中の各ＯＲ回路２１ａ〜２８
ａの出力端子には、第２のゲート回路（例えば、８入力
のＡＮＤ回路）３０の各入力端子がそれぞれ接続されて
いる。ＡＮＤ回路３０の出力端子には第３のゲート回路
（例えば、２入力のＮＯＲ回路）４０の第１の入力端子
が接続され、該ＮＯＲ回路４０の第２の入力端子には外
部クロックCKが入力されるようになっている。ＮＯＲ回
路４０の出力端子からは、ＡＮＤ回路３０の出力信号Ｓ
３０が低レベル（以下、“Ｌ”という）になった時にの
み外部クロックCKが反転されてクロックＳ４０として出
力されるようになっている。

【０００８】図２は、図１中のカウンタ１１の一例を示
す概略の構成図である。このカウンタ１１は、外部クロ
ックCKを反転して出力するインバータ１１ａを有してい
る。インバータ１１ａの出力側には、トグル・フリップ
フロップ（以下、Ｔ−ＦＦという）１１ｂのトリガ入力
端子Ｔが接続されている。Ｔ−ＦＦ１１ｂの出力端子Ｑ
には、Ｔ−ＦＦ１１ｃのトリガ入力端子Ｔ及び出力端子
ＱＡが接続されている。Ｔ−ＦＦ１１ｃの出力端子Ｑに
は、Ｔ−ＦＦ１１ｄのトリガ入力端子Ｔ及び出力端子Ｑ
Ｂが接続されている。Ｔ−ＦＦ１１ｄの出力端子Ｑに
は、出力端子ＱＣが接続されている。このカウンタ１１
では、Ｔ−ＦＦ１１ｂ，１１ｃ，１１ｄから各トリガ入
力端子Ｔに入力されるパルスの１／２の数の出力パルス
がそれぞれ出力される。そのため、外部クロックCKの８
パルス毎に各出力パルスが“０”に揃い、再び同様の経
過を繰り返す。

【０００９】図３は図１の動作を説明するための各部の
信号の第１のタイムチャート、図４は第２のタイムチャ
ートであり、縦軸に論理レベル、及び横軸に時間がとら
れている。先ず、電源がオン状態になった時、カウンタ
１１がリセットされる。リセット解除後、カウンタ１１
は外部クロックCKをカウントアップしてカウント値"qa,
qb,qc"を出力し、図３に示すように、該カウント値"qa,
qb,qc"は時刻ｔ１における初期値（図１では"0,0,0")か
ら時刻ｔ２における設定値（図１では"1,1,1" ）に達し
た後、時刻ｔ３において該初期値"0,0,0" に戻り、以
後、同様に繰り返す。この過程において、カウント値"q
a,qb,qc"が(0,0,0) 、(0,0,1) 、…、(1,1,0)、(1,1,1)
のように順次遷移する。これらのカウント値はデコー
ダ１２でデコードされ、該カウント値に対応した各出力
信号y0〜y7が１クロックの期間だけ順次高レベル（以
下、“Ｈ”という）から“Ｌ”に遷移する。

【００１０】ここで、単位ゲート回路２１〜２８中のシ
ョートピン２１ｂ〜２８ｂを全て開放状態にした場合、
出力信号y0〜y7がそのまま単位ゲート回路２１〜２８中
の各ＯＲ回路２１ａ〜２８ａから出力信号Ｓ２１〜Ｓ２
８としてそれぞれ出力される。出力信号Ｓ２１〜Ｓ２８
はＡＮＤ回路３０に入力され、該出力信号Ｓ２１〜Ｓ２
８のうちの少なくとも１つが“Ｈ”から“Ｌ”に遷移し
た時、該ＡＮＤ回路３０の出力信号Ｓ３０が“Ｈ”から
“Ｌ”に遷移する。出力信号Ｓ３０が“Ｌ”の時、外部
クロックCKはＮＯＲ回路４０で反転されてクロックＳ４
０として出力される。クロックＳ４０は、繰返して発生
するパルスS1〜S8で構成されている。一方、例えば、単
位ゲート回路２１中のショートピン２１ｂを接続する
と、出力信号y0が“Ｌ”になっても、出力信号Ｓ２１は
“Ｈ”のままである。この時、出力信号Ｓ３０が“Ｈ”
になっているので、図４に示すように、出力信号y0に対
応するパルスS1が欠落したクロックＳ４０が出力され
る。同様に、ショートピン２２ｂ〜２８ｂから１つ又は
複数のショートピンを任意に選択して接続することによ
り、パルスS1〜S8のうちの対応するパルスが欠落したク
ロックＳ４０が出力される。このクロックＳ４０をクロ
ック断検出回路に供給することにより、動作確認を行
う。

【００１１】以上のように、本実施形態では、ショート
ピン２１ｂ〜２８ｂから１つ又は複数のショートピンを
任意に選択して接続することにより、対応するパルスが
欠落したクロックＳ４０を生成するようにしたので、該
クロックＳ４０をクロック断検出回路に供給して容易に
動作確認を行うことができる。尚、本発明は上記実施形
態に限定されず、種々の変形が可能である。その変形例
としては、例えば次のようなものがある。 （ａ） 実施形態では、クロックＳ４０は、パルスS1〜
S8の８個のパルスが循環するものであったが、カウンタ
１１、デコーダ１２、ゲート回路２０，３０，４０と同
様の回路を追加することにより、クロックＳ４０は、例
えば１６個、３２個、…のパルスが循環するようにでき
る。 （ｂ） クロック生成回路１０は、例えばリングカウン
タ等で構成しても良い。 （ｃ） 実施形態では、デコーダ１２の出力信号（即
ち、クロックy0〜y7）が“Ｌ”アクティブになっている
が、これを“Ｈ”アクティブとしてもよい。但し、この
場合、単位ゲート回路２１〜２８中のＯＲ回路２１ａ〜
２８ａをそれぞれＡＮＤ回路に置き換え、且つインバー
タ２１ｄ〜２８ｄを削除する。更に、ＡＮＤ回路３０を
８入力のＯＲ回路に置き換え、ＮＯＲ回路４０を２入力
のＡＮＤ回路又はＮＡＮＤ回路に置き換える。

【００１２】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、クロック生成回路で生成したＮ系統
のクロックのうちの任意のクロックを第１のゲート回路
によって指定して断にし、対応するパルスが外部クロッ
クから欠落したクロックを生成するクロック制御回路を
構成したので、例えば、そのクロックをクロック断検出
回路に供給することにより、容易に動作確認等を行うこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施形態のクロック制御回路の構成図
である。

【図２】図１中のカウンタ１１の構成図である。

【図３】図１の第１のタイムチャートである。

【図４】図１の第２のタイムチャートである。

【符号の説明】

１０ クロック生成回路 １１ カウンタ １２ デコーダ ２０ 第１のゲート回路 ３０ ＡＮＤ回路 ４０ ＮＯＲ回路 CK 外部クロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １クロックパルスずつ位相の異なる同一
   周期のＮ系統（但し、Ｎは整数）のクロックを外部クロ
   ックに同期して生成するクロック生成回路と、 前記Ｎ系統のクロックのうちの任意のクロックを指定し
   て断にすると共に、他のクロックを並列に出力する第１
   のゲート回路と、 前記第１のゲート回路のＮ系統の出力信号のうちの少な
   くとも１つに前記クロックパルスが含まれている時に活
   性状態を示し、含まれていない時に非活性状態を示す信
   号を出力する第２のゲート回路と、 前記第２のゲート回路の出力信号が活性状態を示した時
   にのみ前記外部クロックを通過させる第３のゲート回路
   とを、備えたことを特徴とするクロック制御回路。
2. 【請求項２】 前記クロック生成回路は、 前記外部クロックをカウントしてカウント値がＮに達し
   た後に初期値に戻って循環するカウント値を出力するカ
   ウンタと、 前記カウント値をデコードして該カウント値に対応した
   出力端子の出力信号を活性状態にすることにより、前記
   Ｎ系統のクロックを生成するデコーダとを、備えたこと
   を特徴とする請求項１記載のクロック制御回路。