JPH11134174A - 演算回路 - Google Patents
演算回路Info
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- JPH11134174A JPH11134174A JP9294482A JP29448297A JPH11134174A JP H11134174 A JPH11134174 A JP H11134174A JP 9294482 A JP9294482 A JP 9294482A JP 29448297 A JP29448297 A JP 29448297A JP H11134174 A JPH11134174 A JP H11134174A
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- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
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- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【課題】 同期回路において、高速に乗算結果を得る。
【解決手段】 部分積ゲート１０は、ｍビットの被乗数
データＡ［ｍ−１：０］に対して、ｎビットの乗数Ｂ
［ｎ−１：０］のうちの最下位のビットのデータＢ0 と
の乗算を行って部分積を求める。各部分積ゲート２０−
ｘ（ｘは、１≦ｘ≦ｎ−１）は、ｍビットの被乗数デー
タＡ［ｍ−１：０］に対して、ｎビットの乗数Ｂ［ｎ−
１：０］のうちの最下位からｘビット目のデータＢx と
の乗算を行って部分積をそれぞれ求める。各部分積ゲー
ト１０及び２０−ｘで求められた部分積が加算手段３０
で総計され、ｍビットの被乗数データＡ［ｍ−１：０］
とｎビットの乗数Ｂ［ｎ−１：０］との乗算結果Σ［ｍ
＋ｎ−１：０］が求められる。
データＡ［ｍ−１：０］に対して、ｎビットの乗数Ｂ
［ｎ−１：０］のうちの最下位のビットのデータＢ0 と
の乗算を行って部分積を求める。各部分積ゲート２０−
ｘ（ｘは、１≦ｘ≦ｎ−１）は、ｍビットの被乗数デー
タＡ［ｍ−１：０］に対して、ｎビットの乗数Ｂ［ｎ−
１：０］のうちの最下位からｘビット目のデータＢx と
の乗算を行って部分積をそれぞれ求める。各部分積ゲー
ト１０及び２０−ｘで求められた部分積が加算手段３０
で総計され、ｍビットの被乗数データＡ［ｍ−１：０］
とｎビットの乗数Ｂ［ｎ−１：０］との乗算結果Σ［ｍ
＋ｎ−１：０］が求められる。
Description
【０００１】
【発明の属する技術分野】本発明は、同期回路等に組込
まれ、乗算或いは除算を行う演算回路に関するものであ
る。
まれ、乗算或いは除算を行う演算回路に関するものであ
る。
【０００２】
【従来の技術】従来の同期回路には、０番目のビットデ
ータＡ0 から（ｍ−１）番目（ｍは、正の整数）のビッ
トデータＡm-1 までのｍビットのデータで構成される被
乗数データＡ［ｍ−１：０］（ただし、［ｍ−１：０］
はビットデータの範囲を示す）と、０番目のビットデー
タＢ0 からｎ−１番目（ｎは、正の整数）のビットデー
タＢn-1 までのｎビットのデータで構成される乗数デー
タＢ［ｎ−１：０］との乗算を行う演算回路を備えたも
のがある。また、従来の同期回路には、０番目のビット
データＣ0 から（ｍ−１）番目のビットデータＣm-1 ま
でのｍビットのデータで構成される被除数データＣ［ｍ
−１：０］と、０番目のビットデータＤ0から（ｎ−
１）番目のビットデータＤn-1 までｎビットのデータで
構成される除数データＤ［ｎ−１：０］との除算を行う
演算回路を備えたものもある。これらの乗算或いは除算
を行う演算回路は、クロックに同期した動作を行い、最
終的な乗算結果である積と、除算結果である商及び余り
とをそれぞれを求めている。図２は、従来の演算回路の
乗算状態を示すタイムチャートである。
ータＡ0 から（ｍ−１）番目（ｍは、正の整数）のビッ
トデータＡm-1 までのｍビットのデータで構成される被
乗数データＡ［ｍ−１：０］（ただし、［ｍ−１：０］
はビットデータの範囲を示す）と、０番目のビットデー
タＢ0 からｎ−１番目（ｎは、正の整数）のビットデー
タＢn-1 までのｎビットのデータで構成される乗数デー
タＢ［ｎ−１：０］との乗算を行う演算回路を備えたも
のがある。また、従来の同期回路には、０番目のビット
データＣ0 から（ｍ−１）番目のビットデータＣm-1 ま
でのｍビットのデータで構成される被除数データＣ［ｍ
−１：０］と、０番目のビットデータＤ0から（ｎ−
１）番目のビットデータＤn-1 までｎビットのデータで
構成される除数データＤ［ｎ−１：０］との除算を行う
演算回路を備えたものもある。これらの乗算或いは除算
を行う演算回路は、クロックに同期した動作を行い、最
終的な乗算結果である積と、除算結果である商及び余り
とをそれぞれを求めている。図２は、従来の演算回路の
乗算状態を示すタイムチャートである。
【０００３】クロックＣｌｋに同期して乗算を行う演算
回路は、次の（ａ１）〜（ａ６）の動作を行い、乗算結
果を求める。 （ａ１） データを記憶するためのフリップフロップ等
の記憶データをすべてクリアする。 （ａ２） データＡ［ｍ−１：０］のデータに対して、
クロックＣｌｋに同期してデータＢ0 を乗算し、この乗
算結果Ｓ0 を格納する。 （ａ３） データＡ［ｍ−１：０］のデータを１ビット
分桁上げしてそれにビットデータＢ1 を乗算し、該乗算
結果に前記乗算結果Ｓ0 を累積加算し、この累積加算で
得られた加算結果Ｓ1 を記憶する。 （ａ４） データＡ［ｍ−１：０］のデータを２ビット
分桁上げしてそれにビットデータＢ2 を乗算し、該乗算
結果に前記加算結果Ｓ1 を累積加算し、この累積加算で
得られた累積結果Ｓ2 を記憶する。 （ａ５） データＡ［ｍ−１：０］のデータを３ビット
分桁上げしてそれにビットデータＢ3 を乗算し、該乗算
結果に前記累積加算結果Ｓ2 を加算し、この累積加算で
得られた累積加算結果Ｓ3 を記憶する。 （ａ６） 上述の（３）或いは（４）と同様の処理を継
続する。つまり、データＡ［ｍ−１：０］のデータをｘ
（ｘは、自然数）ビット分桁上げしてそれにビットデー
タＢx を乗算し、該乗算結果に直前に求めた累積加算結
果Ｓx-1 を加算し、この累積加算で得られた累積結果Ｓ
x を記憶する処理を、ｘがｎ−１になるまで繰返し、最
後に求め累積結果Ｓx を、被乗数データＡ［ｍ−１：
０］と乗数データＢ［ｎ−１：０］との乗算結果として
出力する。
回路は、次の（ａ１）〜（ａ６）の動作を行い、乗算結
果を求める。 （ａ１） データを記憶するためのフリップフロップ等
の記憶データをすべてクリアする。 （ａ２） データＡ［ｍ−１：０］のデータに対して、
クロックＣｌｋに同期してデータＢ0 を乗算し、この乗
算結果Ｓ0 を格納する。 （ａ３） データＡ［ｍ−１：０］のデータを１ビット
分桁上げしてそれにビットデータＢ1 を乗算し、該乗算
結果に前記乗算結果Ｓ0 を累積加算し、この累積加算で
得られた加算結果Ｓ1 を記憶する。 （ａ４） データＡ［ｍ−１：０］のデータを２ビット
分桁上げしてそれにビットデータＢ2 を乗算し、該乗算
結果に前記加算結果Ｓ1 を累積加算し、この累積加算で
得られた累積結果Ｓ2 を記憶する。 （ａ５） データＡ［ｍ−１：０］のデータを３ビット
分桁上げしてそれにビットデータＢ3 を乗算し、該乗算
結果に前記累積加算結果Ｓ2 を加算し、この累積加算で
得られた累積加算結果Ｓ3 を記憶する。 （ａ６） 上述の（３）或いは（４）と同様の処理を継
続する。つまり、データＡ［ｍ−１：０］のデータをｘ
（ｘは、自然数）ビット分桁上げしてそれにビットデー
タＢx を乗算し、該乗算結果に直前に求めた累積加算結
果Ｓx-1 を加算し、この累積加算で得られた累積結果Ｓ
x を記憶する処理を、ｘがｎ−１になるまで繰返し、最
後に求め累積結果Ｓx を、被乗数データＡ［ｍ−１：
０］と乗数データＢ［ｎ−１：０］との乗算結果として
出力する。
【０００４】図３は、従来の演算回路の除算状態を示す
タイムチャートである。除算を行う演算回路では、次の
（ｂ１）〜（ｂ５）の動作を行い、除算結果を求めてい
る。 （ｂ１） データを記憶する格納するフリップフロップ
等の記憶データをすべてクリアする。 （ｂ２） クロックＣｌｋに同期して除数データＤ［ｎ
−１：０］の２の補数Ｄ* を求め、次のクロックＣｌｋ
に同期して被除算データの上位ｎビットのデータＣ［ｍ
−１：ｍ−ｎ］に対して除数データＤ［ｎ−１：０］の
２の補数Ｄ* を加算し、該加算結果から剰余数Ｅと商Ｆ
を得る。商は加算結果が正または零のときには“１”、
加算結果が負の時には“０”となる。 （ｂ３） クロックＣｌｋに同期して除数データＤ［ｎ
−１：０］の２の補数Ｄ* を求め、次のクロックＣｌｋ
に同期して前記剰余数の上位ｎビットのデータに対して
除数データＤ［ｎ−１：０］の２の補数Ｄ* を加算し、
該加算結果から剰余数Ｅと商Ｆを得る。商は加算結果が
正または零のときには“１”、加算結果が負の時には
“０”となる。 （ｂ４） クロックＣｌｋに同期して除数データＤ［ｎ
−１：０］の２の補数Ｄ* を求め、次のクロックＣｌｋ
に同期して前記（ｂ３）の処理で求めた剰余数の上位ｎ
ビットのデータに対して除数データＤ［ｎ−１：０］の
２の補数Ｄ* を加算し、該加算結果から剰余数Ｅと商Ｆ
を得る。商は加算結果が正または零のときには“１”、
加算結果が負の時には“０”となる。 （ｂ５） 以降、前記（ｂ３），（ｂ４）の処理を順次
繰り返し、加算結果が、がデータＢよりも小さくなった
ら演算止める。そして、それまでに求めた商Ｆを最終的
な商としてパラレルに出力すると共に、最終的に得られ
たＥを余りとして出力する。
タイムチャートである。除算を行う演算回路では、次の
（ｂ１）〜（ｂ５）の動作を行い、除算結果を求めてい
る。 （ｂ１） データを記憶する格納するフリップフロップ
等の記憶データをすべてクリアする。 （ｂ２） クロックＣｌｋに同期して除数データＤ［ｎ
−１：０］の２の補数Ｄ* を求め、次のクロックＣｌｋ
に同期して被除算データの上位ｎビットのデータＣ［ｍ
−１：ｍ−ｎ］に対して除数データＤ［ｎ−１：０］の
２の補数Ｄ* を加算し、該加算結果から剰余数Ｅと商Ｆ
を得る。商は加算結果が正または零のときには“１”、
加算結果が負の時には“０”となる。 （ｂ３） クロックＣｌｋに同期して除数データＤ［ｎ
−１：０］の２の補数Ｄ* を求め、次のクロックＣｌｋ
に同期して前記剰余数の上位ｎビットのデータに対して
除数データＤ［ｎ−１：０］の２の補数Ｄ* を加算し、
該加算結果から剰余数Ｅと商Ｆを得る。商は加算結果が
正または零のときには“１”、加算結果が負の時には
“０”となる。 （ｂ４） クロックＣｌｋに同期して除数データＤ［ｎ
−１：０］の２の補数Ｄ* を求め、次のクロックＣｌｋ
に同期して前記（ｂ３）の処理で求めた剰余数の上位ｎ
ビットのデータに対して除数データＤ［ｎ−１：０］の
２の補数Ｄ* を加算し、該加算結果から剰余数Ｅと商Ｆ
を得る。商は加算結果が正または零のときには“１”、
加算結果が負の時には“０”となる。 （ｂ５） 以降、前記（ｂ３），（ｂ４）の処理を順次
繰り返し、加算結果が、がデータＢよりも小さくなった
ら演算止める。そして、それまでに求めた商Ｆを最終的
な商としてパラレルに出力すると共に、最終的に得られ
たＥを余りとして出力する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
演算回路では、次のような課題があった。乗算を行う演
算回路では、図２のように、クロックＣＫに同期して
（ａ２）〜（ａ６）の動作を行うので、演算回路におけ
る除算の状態変化が１クロックで多くても１回であり、
状態変化が多い乗算で最終的な乗算結果を得るまでに、
時間を要するという課題があった。除算を行う演算回路
においても、図３のように、クロックＣｌｋに同期して
（ｂ２）〜（ｂ５）の動作を行うので、乗算を行う演算
回路と同様に、状態変化が多い除算で最終的な除算結果
を得るまでに、時間を要するという課題があった。
演算回路では、次のような課題があった。乗算を行う演
算回路では、図２のように、クロックＣＫに同期して
（ａ２）〜（ａ６）の動作を行うので、演算回路におけ
る除算の状態変化が１クロックで多くても１回であり、
状態変化が多い乗算で最終的な乗算結果を得るまでに、
時間を要するという課題があった。除算を行う演算回路
においても、図３のように、クロックＣｌｋに同期して
（ｂ２）〜（ｂ５）の動作を行うので、乗算を行う演算
回路と同様に、状態変化が多い除算で最終的な除算結果
を得るまでに、時間を要するという課題があった。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１及び第２の発明は、ｍビットの
被乗数とｎビットの乗数との乗算を行う演算回路におい
て、次のような第１の部分積ゲート、（ｎ−１）個の第
２の部分積ゲート及び加算手段を設けている。第１の部
分積ゲートは、前記被乗数と前記乗数のうちの最下位ビ
ットの値との乗算を行って部分積を求める回路である。
各第２の部分積ゲートは、前記被乗数をそれぞれパラレ
ルに入力し、該被乗数と前記乗数のうちの前記最下ビッ
トからｘ（ｘは、１≦ｘ≦ｎ−１の自然数）ビット目の
データとの乗算を行って部分積をそれぞれ求め、該部分
積をｘ桁分桁上げした状態でそれぞれ出力するものであ
る。加算手段は、前記第１の部分積ゲート及び前記各第
２の部分積ゲートが求め０部分積を総計する手段であ
る。
に、本発明のうちの第１及び第２の発明は、ｍビットの
被乗数とｎビットの乗数との乗算を行う演算回路におい
て、次のような第１の部分積ゲート、（ｎ−１）個の第
２の部分積ゲート及び加算手段を設けている。第１の部
分積ゲートは、前記被乗数と前記乗数のうちの最下位ビ
ットの値との乗算を行って部分積を求める回路である。
各第２の部分積ゲートは、前記被乗数をそれぞれパラレ
ルに入力し、該被乗数と前記乗数のうちの前記最下ビッ
トからｘ（ｘは、１≦ｘ≦ｎ−１の自然数）ビット目の
データとの乗算を行って部分積をそれぞれ求め、該部分
積をｘ桁分桁上げした状態でそれぞれ出力するものであ
る。加算手段は、前記第１の部分積ゲート及び前記各第
２の部分積ゲートが求め０部分積を総計する手段であ
る。
【０００７】第３及び第４の発明は、ｍビットの被除数
とｎビットの除数との除算を行う演算回路において、次
のような補数手段、第１の除数ブロック、及び（ｍ−
ｎ）段の第２の除算ブロックを備えている。補数手段
は、前記除数の２の補数を求める手段である。第１の除
算ブロックは、被除数の上位ｎビットに前記２の補数を
加算し、この加算結果が正または零の値を示すときには
“１”を商として出力すると共に該加算結果の有効ビッ
トに対して該被除数の下位（ｍ−ｎ）ビットを付加して
剰余数として出力し、該加算結果が負の値を示すときに
は“０”を商として出力すると共に前記被除数をそのま
ま該剰余数として出力する構成になっている。（ｍ−
ｎ）段の各第２の除算ブロックは、前記第１の除算ブロ
ックに縦続接続され、前段から与えられた剰余数の上位
（ｎ＋１）ビットのデータに前記２の補数を加算し、こ
の加算結果が正または零の値を示すときには“１”を商
として出力すると共に該加算結果の有効ビットに対して
該前段から与えられた剰余数の下位（ｍ−ｎ−ｙ）ビッ
ト（ｙは、１≦ｙ≦ｍ−ｎの自然数）を付加して自段の
剰余数としてそれぞれ出力し、該加算結果が負の値を示
すときには“０”を商として出力すると共に該前段から
与えられた剰余数の有効ビットを該自段の剰余数として
それぞれ出力するものである。そして、前記被除数を前
記除数で割った商として前記第１の除算ブロック及び前
記各第２の除算ブロックから出力される各商をパラレル
に出力し、前記第２の除算ブロックの最終段から、該被
除数を除数で割った余りを出力する構成にしている。
とｎビットの除数との除算を行う演算回路において、次
のような補数手段、第１の除数ブロック、及び（ｍ−
ｎ）段の第２の除算ブロックを備えている。補数手段
は、前記除数の２の補数を求める手段である。第１の除
算ブロックは、被除数の上位ｎビットに前記２の補数を
加算し、この加算結果が正または零の値を示すときには
“１”を商として出力すると共に該加算結果の有効ビッ
トに対して該被除数の下位（ｍ−ｎ）ビットを付加して
剰余数として出力し、該加算結果が負の値を示すときに
は“０”を商として出力すると共に前記被除数をそのま
ま該剰余数として出力する構成になっている。（ｍ−
ｎ）段の各第２の除算ブロックは、前記第１の除算ブロ
ックに縦続接続され、前段から与えられた剰余数の上位
（ｎ＋１）ビットのデータに前記２の補数を加算し、こ
の加算結果が正または零の値を示すときには“１”を商
として出力すると共に該加算結果の有効ビットに対して
該前段から与えられた剰余数の下位（ｍ−ｎ−ｙ）ビッ
ト（ｙは、１≦ｙ≦ｍ−ｎの自然数）を付加して自段の
剰余数としてそれぞれ出力し、該加算結果が負の値を示
すときには“０”を商として出力すると共に該前段から
与えられた剰余数の有効ビットを該自段の剰余数として
それぞれ出力するものである。そして、前記被除数を前
記除数で割った商として前記第１の除算ブロック及び前
記各第２の除算ブロックから出力される各商をパラレル
に出力し、前記第２の除算ブロックの最終段から、該被
除数を除数で割った余りを出力する構成にしている。
【０００８】第１及び第２の発明によれば、以上のよう
に演算回路を構成したので、第１のの部分積ゲートと、
（ｎ−１）個の第２の部分積ゲートに、被乗数と乗数と
を与えることにより、乗算に必要な部分積がクロックに
依存せずに求められる。これらの部分積を加算すること
により、被乗数と乗数の乗算結果が即時に求められる。
第３及び第４の発明によれば、補数手段に除数を与える
ことにより、該除数の２の補数が求められる。第１の除
算ブロックに、その２の補数が与えられると、該第１の
除算ブロックにより、商と剰余数とが求められる。（ｍ
−ｎ）段の各第２の除算ブロックは、前段から与えられ
た剰余数と２の補数との加算を行い、該加算結果に応じ
た商を求めると共に、剰余数をそれぞれ求めて後段側へ
それぞれ与える。これらの動作は、クロックに同期せず
に行われる。第１の除算ブロックと、（ｍ−ｎ）段の各
第２の除算ブロックで求められた商が、パラレルに出力
されることにより、被除数を除数で割った最終的な商が
出力される。そして、その商に対応する余りが、最終段
の第２の除算ブロックから出力される。従って、前記課
題を解決できるのである。
に演算回路を構成したので、第１のの部分積ゲートと、
（ｎ−１）個の第２の部分積ゲートに、被乗数と乗数と
を与えることにより、乗算に必要な部分積がクロックに
依存せずに求められる。これらの部分積を加算すること
により、被乗数と乗数の乗算結果が即時に求められる。
第３及び第４の発明によれば、補数手段に除数を与える
ことにより、該除数の２の補数が求められる。第１の除
算ブロックに、その２の補数が与えられると、該第１の
除算ブロックにより、商と剰余数とが求められる。（ｍ
−ｎ）段の各第２の除算ブロックは、前段から与えられ
た剰余数と２の補数との加算を行い、該加算結果に応じ
た商を求めると共に、剰余数をそれぞれ求めて後段側へ
それぞれ与える。これらの動作は、クロックに同期せず
に行われる。第１の除算ブロックと、（ｍ−ｎ）段の各
第２の除算ブロックで求められた商が、パラレルに出力
されることにより、被除数を除数で割った最終的な商が
出力される。そして、その商に対応する余りが、最終段
の第２の除算ブロックから出力される。従って、前記課
題を解決できるのである。
【０００９】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す演算回路の構成
図である。この演算回路は同期回路等に設けられ、与え
られた被乗数データＡ［ｍ−１：０］と乗数データＢ
［ｎ−１：０］との乗算を行う回路であり、パラレルな
被乗数データＡ［ｍ−１：０］が入力される第１の部分
積ゲート１０と、パラレルな被乗数データＡ［ｍ−１：
０］がそれぞれ入力される（ｎ−１）個の第２の部分積
ゲート２０−1 〜２０−(n-1) とを備えている。部分積
ゲート１０，２０−1〜２０−(n-1) の出力側に、加算
手段３０が接続されている。図４（ａ），（ｂ）は、図
１中の部分積ゲートの構成例を示す回路図であり、同図
４（ａ）は部分積ゲート１０、及び同図（ｂ）は各部分
積ゲート２０−ｘ（ｘは、１≦ｘ≦ｎ−１の自然数）を
示している。部分積ゲート１０は、被乗数データＡ［ｍ
−１：０］と、乗数データＢ［ｎ−１：０］のうちのデ
ータＢ0 とを乗算して第１の部分積Ｓ１０を求めるもの
であり、各データＡ0 〜Ａm-1 が入力される入力端子列
と、データＢ0 が入力される入力端子とを有すると共
に、各データＡ0 〜Ａm-1 が一方の入力端子にそれぞれ
入力され、他方の入力端子にデータＢ0 が共通に入力さ
れるｍ個の２入力ＡＮＤゲート１１0 〜１１m-1 をそれ
ぞれ備えている。各ＡＮＤゲート１１0 〜１１m- 1 は、
データＡ0 〜Ａm-1 とデータＢ0 との積をそれぞれ求め
るものであり、これらＡＮＤゲート１１0 〜１１m-1 の
出力データが部分積Ｓ１０となる構成になっている。
図である。この演算回路は同期回路等に設けられ、与え
られた被乗数データＡ［ｍ−１：０］と乗数データＢ
［ｎ−１：０］との乗算を行う回路であり、パラレルな
被乗数データＡ［ｍ−１：０］が入力される第１の部分
積ゲート１０と、パラレルな被乗数データＡ［ｍ−１：
０］がそれぞれ入力される（ｎ−１）個の第２の部分積
ゲート２０−1 〜２０−(n-1) とを備えている。部分積
ゲート１０，２０−1〜２０−(n-1) の出力側に、加算
手段３０が接続されている。図４（ａ），（ｂ）は、図
１中の部分積ゲートの構成例を示す回路図であり、同図
４（ａ）は部分積ゲート１０、及び同図（ｂ）は各部分
積ゲート２０−ｘ（ｘは、１≦ｘ≦ｎ−１の自然数）を
示している。部分積ゲート１０は、被乗数データＡ［ｍ
−１：０］と、乗数データＢ［ｎ−１：０］のうちのデ
ータＢ0 とを乗算して第１の部分積Ｓ１０を求めるもの
であり、各データＡ0 〜Ａm-1 が入力される入力端子列
と、データＢ0 が入力される入力端子とを有すると共
に、各データＡ0 〜Ａm-1 が一方の入力端子にそれぞれ
入力され、他方の入力端子にデータＢ0 が共通に入力さ
れるｍ個の２入力ＡＮＤゲート１１0 〜１１m-1 をそれ
ぞれ備えている。各ＡＮＤゲート１１0 〜１１m- 1 は、
データＡ0 〜Ａm-1 とデータＢ0 との積をそれぞれ求め
るものであり、これらＡＮＤゲート１１0 〜１１m-1 の
出力データが部分積Ｓ１０となる構成になっている。
【００１０】各部分積ゲート２０−ｘは、被乗数データ
Ａ［ｍ−１：０］と、乗数データＢ［ｎ−１：０］のう
ちのデータＢx とを乗算して部分積Ｓ２０−ｘをそれぞ
れ求めるものであり、各データＡ0 〜Ａm-1 が入力され
る入力端子列と、データＢxが入力される入力端子とを
有すると共に、各データＡ0 〜Ａm-1 が一方の入力端子
にそれぞれ入力され、他方の入力端子にデータＢx が共
通に入力されるｍ個の２入力ＡＮＤゲート２１0 〜２１
m-1 をそれぞれ備えている。各ＡＮＤゲート２１0 〜２
１m-1 は、データＡ0 〜Ａm-1 とデータＢx との積をそ
れぞれ求めるものであり、これらＡＮＤゲート２１0 〜
２１m-1 の出力データが部分積Ｓ２０−ｘとなる構成に
なっている。なお、各部分積Ｓ２０−１が、部分積Ｓ１
０に対してｘ桁分だけそれぞれ桁上げされて加算手段３
０に入力されるように、各部分積ゲート２０−ｘに入力
される被乗数データＡ［ｍ−１：０］は、バスをずらし
て入力されている。
Ａ［ｍ−１：０］と、乗数データＢ［ｎ−１：０］のう
ちのデータＢx とを乗算して部分積Ｓ２０−ｘをそれぞ
れ求めるものであり、各データＡ0 〜Ａm-1 が入力され
る入力端子列と、データＢxが入力される入力端子とを
有すると共に、各データＡ0 〜Ａm-1 が一方の入力端子
にそれぞれ入力され、他方の入力端子にデータＢx が共
通に入力されるｍ個の２入力ＡＮＤゲート２１0 〜２１
m-1 をそれぞれ備えている。各ＡＮＤゲート２１0 〜２
１m-1 は、データＡ0 〜Ａm-1 とデータＢx との積をそ
れぞれ求めるものであり、これらＡＮＤゲート２１0 〜
２１m-1 の出力データが部分積Ｓ２０−ｘとなる構成に
なっている。なお、各部分積Ｓ２０−１が、部分積Ｓ１
０に対してｘ桁分だけそれぞれ桁上げされて加算手段３
０に入力されるように、各部分積ゲート２０−ｘに入力
される被乗数データＡ［ｍ−１：０］は、バスをずらし
て入力されている。
【００１１】図５は、図１の乗算状態を示すタイムチャ
ートであり、この図５を参照しつつ、図１の動作を説明
する。クロックＣｌｋに同期して、図１の演算回路に被
乗数データＡ［ｍ−１：０］と乗数Ｂ［ｎ−１：０］と
が与えられると、部分積ゲート１０が被乗数データＡ
［ｍ−１：０］とデータＢ0 との積を求めて部分積Ｓ１
０として出力する。各部分積ゲート２０−ｘが被乗数デ
ータＡ［ｍ−１：０］とデータＢx との積を求めて部分
積Ｓ２０−ｘとしてそれぞれ出力する。部分積Ｓ１０，
２０−ｘは、桁調整された状態で加算手段３０に与えら
れ、該加算手段３０がこれら部分積Ｓ１０及び２０−ｘ
の総計Σ［ｍ＋ｎ−１：０］を求める。これら加算手段
３０の出力する総計Σ［ｍ＋ｎ−１：０］が、被乗数デ
ータＡ［ｍ−１：０］と乗数Ｂ［ｎ−１：０］の乗算結
果になる。以上のように、この第１の実施形態では、被
乗数データＡ［ｍ−１：０］と乗数Ｂ［ｎ−１：０］と
の乗算を行う演算回路を、部分積ゲート１０と、（ｎ−
１）個の部分積ゲート２０−ｘと、加算手段３０とで構
成したので、非同期に演算が実行され、図５のように、
従来ではｎビット分のクロック時間（ｎ×１時間）だけ
乗算にかかっていた演算時間が演算回路内で発生するゲ
ート遅延のみで終了できる。
ートであり、この図５を参照しつつ、図１の動作を説明
する。クロックＣｌｋに同期して、図１の演算回路に被
乗数データＡ［ｍ−１：０］と乗数Ｂ［ｎ−１：０］と
が与えられると、部分積ゲート１０が被乗数データＡ
［ｍ−１：０］とデータＢ0 との積を求めて部分積Ｓ１
０として出力する。各部分積ゲート２０−ｘが被乗数デ
ータＡ［ｍ−１：０］とデータＢx との積を求めて部分
積Ｓ２０−ｘとしてそれぞれ出力する。部分積Ｓ１０，
２０−ｘは、桁調整された状態で加算手段３０に与えら
れ、該加算手段３０がこれら部分積Ｓ１０及び２０−ｘ
の総計Σ［ｍ＋ｎ−１：０］を求める。これら加算手段
３０の出力する総計Σ［ｍ＋ｎ−１：０］が、被乗数デ
ータＡ［ｍ−１：０］と乗数Ｂ［ｎ−１：０］の乗算結
果になる。以上のように、この第１の実施形態では、被
乗数データＡ［ｍ−１：０］と乗数Ｂ［ｎ−１：０］と
の乗算を行う演算回路を、部分積ゲート１０と、（ｎ−
１）個の部分積ゲート２０−ｘと、加算手段３０とで構
成したので、非同期に演算が実行され、図５のように、
従来ではｎビット分のクロック時間（ｎ×１時間）だけ
乗算にかかっていた演算時間が演算回路内で発生するゲ
ート遅延のみで終了できる。
【００１２】第２の実施形態 図６は、本発明の第２の実施形態を示す演算回路の構成
図である。この演算回路は、同期回路等に設けられ、与
えられた被除数データＣ［ｍ−１：０］と除数データＤ
［ｎ−１：０］との除算を行う回路であり、該除数デー
タＤ［ｎ−１：０］の２の補数Ｄ* ［ｎ−１：０］を求
める補数手段４０と、第１の除算ブロック５０と、該除
算ブロック５０の出力側に縦続接続された（ｍ−ｎ）段
の第２の除算ブロック６０−１，６０−２，…，６０−
（m-n ）とを備えている。各除算５０，６０−１〜６０
−（m-n ）には、補数手段４０で求めた２の補数Ｄ
* ［ｎ−１：０］がバスｂを介して入力される構成にな
っている。図７（ａ）（ｂ）は、図６中の除算ブロック
を示す構成図であり、同図（ａ）は除算ブロック５０を
示し、同図（ｂ）は除算ブロック６０−（m-n-y ）を示
している。但し、ｙは、１≦ｙ≦ｍ−ｎの自然数であ
る。除算ブロック５０は、加算器５１と該加算器５１に
接続された２入力セレクタ５２とを有している。加算器
５１は、例えば一般的な、ハーフアダー回路を最下位ビ
ットとして上位側をフルアダー回路で構成した２入力の
加算器で構成されている。加算器５１では、被除数デー
タＣ［ｍ−１：０］のうちの上位ｎビットのデータに２
の補数Ｄ* ［ｎ−１：０］を加算するために、被除数デ
ータＣ［ｍ−１：０］に対して２の補数Ｄ［ｎ−１：
０］が、バス位置をずらして入力されている。加算器５
１の加算結果ｓ５０の出力側がセレクタ５２の一方の入
力側に接続され、かつ、該加算器５１のキャリー信号ｃ
ａ50がセレクタ５２の選択端子に入力される接続になっ
ている。セレクタ５２の他方の入力側には、被除数デー
タＣ［ｍ−１：０］が入力される接続になっていると共
に、該セレクタ５２の出力する剰余数データＨ［ｍ−
１：０］が後段側へ出力される構成になっている。
図である。この演算回路は、同期回路等に設けられ、与
えられた被除数データＣ［ｍ−１：０］と除数データＤ
［ｎ−１：０］との除算を行う回路であり、該除数デー
タＤ［ｎ−１：０］の２の補数Ｄ* ［ｎ−１：０］を求
める補数手段４０と、第１の除算ブロック５０と、該除
算ブロック５０の出力側に縦続接続された（ｍ−ｎ）段
の第２の除算ブロック６０−１，６０−２，…，６０−
（m-n ）とを備えている。各除算５０，６０−１〜６０
−（m-n ）には、補数手段４０で求めた２の補数Ｄ
* ［ｎ−１：０］がバスｂを介して入力される構成にな
っている。図７（ａ）（ｂ）は、図６中の除算ブロック
を示す構成図であり、同図（ａ）は除算ブロック５０を
示し、同図（ｂ）は除算ブロック６０−（m-n-y ）を示
している。但し、ｙは、１≦ｙ≦ｍ−ｎの自然数であ
る。除算ブロック５０は、加算器５１と該加算器５１に
接続された２入力セレクタ５２とを有している。加算器
５１は、例えば一般的な、ハーフアダー回路を最下位ビ
ットとして上位側をフルアダー回路で構成した２入力の
加算器で構成されている。加算器５１では、被除数デー
タＣ［ｍ−１：０］のうちの上位ｎビットのデータに２
の補数Ｄ* ［ｎ−１：０］を加算するために、被除数デ
ータＣ［ｍ−１：０］に対して２の補数Ｄ［ｎ−１：
０］が、バス位置をずらして入力されている。加算器５
１の加算結果ｓ５０の出力側がセレクタ５２の一方の入
力側に接続され、かつ、該加算器５１のキャリー信号ｃ
ａ50がセレクタ５２の選択端子に入力される接続になっ
ている。セレクタ５２の他方の入力側には、被除数デー
タＣ［ｍ−１：０］が入力される接続になっていると共
に、該セレクタ５２の出力する剰余数データＨ［ｍ−
１：０］が後段側へ出力される構成になっている。
【００１３】各除算ブロック６０−（m-n-y ）は同様の
構成であり、加算器６１と該加算器６１に接続された２
入力セレクタ６２とをそれぞれ有している。加算器６１
は、例えば一般的な、ハーフアダー回路を最下位ビット
として上位側をフルアダー回路で構成した２入力の加算
器でそれぞれ構成されている。各加算器６１において
は、前段から与えられた剰余データＨ［ｍ−ｙ：０］の
うちの上位（ｎ＋１）ビットのデータに２の補数Ｄ
* ［ｎ−１：０］を加算するために、被除数データＣ
［ｍ−１：０］に対して２の補数Ｄ* ［ｎ−１：０］
が、バス位置をずらしてそれぞれ入力されている。各加
算器６１の加算結果ｓ６１の出力側がセレクタ６２の一
方の入力側に接続され、かつ、該各加算器６１のキャリ
ー信号ｃａy がセレクタ６２の選択端子に入力される接
続になっている。セレクタ６２の他方の入力側には、デ
ータＨ［ｍ−ｙ：０］が入力される接続であると共に、
該セレクタ６２の出力するデータＨ［ｍ−ｙ−１：０］
が後段側へそれぞれ出力される構成になっている。そし
て、最終段の（ｍ−ｎ）段目の第２の除算ブロック６０
−（m-n ）中のセレクタ６２の出力側から、最終的な剰
余数データＨ［ｎ−１：０］が出力される構成になって
いる。
構成であり、加算器６１と該加算器６１に接続された２
入力セレクタ６２とをそれぞれ有している。加算器６１
は、例えば一般的な、ハーフアダー回路を最下位ビット
として上位側をフルアダー回路で構成した２入力の加算
器でそれぞれ構成されている。各加算器６１において
は、前段から与えられた剰余データＨ［ｍ−ｙ：０］の
うちの上位（ｎ＋１）ビットのデータに２の補数Ｄ
* ［ｎ−１：０］を加算するために、被除数データＣ
［ｍ−１：０］に対して２の補数Ｄ* ［ｎ−１：０］
が、バス位置をずらしてそれぞれ入力されている。各加
算器６１の加算結果ｓ６１の出力側がセレクタ６２の一
方の入力側に接続され、かつ、該各加算器６１のキャリ
ー信号ｃａy がセレクタ６２の選択端子に入力される接
続になっている。セレクタ６２の他方の入力側には、デ
ータＨ［ｍ−ｙ：０］が入力される接続であると共に、
該セレクタ６２の出力するデータＨ［ｍ−ｙ−１：０］
が後段側へそれぞれ出力される構成になっている。そし
て、最終段の（ｍ−ｎ）段目の第２の除算ブロック６０
−（m-n ）中のセレクタ６２の出力側から、最終的な剰
余数データＨ［ｎ−１：０］が出力される構成になって
いる。
【００１４】図８は、図６の演算回路の除算状態を示す
タイムチャートであり、この図８を参照しつつ、図６の
動作を説明する。クロックＣｌｋに同期して、図６の演
算回路に被除数データＣ［ｍ−１：０］と除数データＤ
［ｎ−１：０］とが与えられると、補数手段４０が除数
データＤ［ｎ−１：０］の２の補数Ｄ* ［ｎ−１：０］
を求め、この２の補数Ｄ* ［ｎ−１：０］が、各除算ブ
ロック５０，６０−（m-n-y ）の加算器５１，６１にそ
れぞれ与えられる。除算ブロック５０中の加算器５１
は、被除数データＣ［ｍ−１：０］の上位ｎビットのデ
ータに２の補数Ｄ* ［ｎ−１：０］を加算し、加算結果
ｓ５０をセレクタ５２の一方の入力側に与える。これと
同時に、加算器５１は、２の補数Ｄ*［ｎ−１：０］が
被除数データＣ［ｍ−１：０］よりも大きければ、商と
して“０”のキャリー信号ｃａ50を出力し、２の補数Ｄ
* ［ｎ−１：０］が被除数データＣ［ｍ−１：０］より
も等しいか小さければ、商として“１”のキャリー信号
ｃａ50を出力する。キャリー信号ｃａ50を入力したセレ
クタ５２は、キャリー信号ｃａ50が“０”の場合には、
被除数データＣ［ｍ−１：０］をそのまま選択して剰余
数としてデータＨ［ｍ−１：０］を出力し、キャリー信
号ｃａ50が“１”の場合には、加算結果ｓ５１を選択し
て下位側に被除数データＣ［ｍ−１：０］の下位（ｍ−
ｎ）ビットを付加し、これを剰余数としてデータＨ［ｍ
−１：０］を出力する。
タイムチャートであり、この図８を参照しつつ、図６の
動作を説明する。クロックＣｌｋに同期して、図６の演
算回路に被除数データＣ［ｍ−１：０］と除数データＤ
［ｎ−１：０］とが与えられると、補数手段４０が除数
データＤ［ｎ−１：０］の２の補数Ｄ* ［ｎ−１：０］
を求め、この２の補数Ｄ* ［ｎ−１：０］が、各除算ブ
ロック５０，６０−（m-n-y ）の加算器５１，６１にそ
れぞれ与えられる。除算ブロック５０中の加算器５１
は、被除数データＣ［ｍ−１：０］の上位ｎビットのデ
ータに２の補数Ｄ* ［ｎ−１：０］を加算し、加算結果
ｓ５０をセレクタ５２の一方の入力側に与える。これと
同時に、加算器５１は、２の補数Ｄ*［ｎ−１：０］が
被除数データＣ［ｍ−１：０］よりも大きければ、商と
して“０”のキャリー信号ｃａ50を出力し、２の補数Ｄ
* ［ｎ−１：０］が被除数データＣ［ｍ−１：０］より
も等しいか小さければ、商として“１”のキャリー信号
ｃａ50を出力する。キャリー信号ｃａ50を入力したセレ
クタ５２は、キャリー信号ｃａ50が“０”の場合には、
被除数データＣ［ｍ−１：０］をそのまま選択して剰余
数としてデータＨ［ｍ−１：０］を出力し、キャリー信
号ｃａ50が“１”の場合には、加算結果ｓ５１を選択し
て下位側に被除数データＣ［ｍ−１：０］の下位（ｍ−
ｎ）ビットを付加し、これを剰余数としてデータＨ［ｍ
−１：０］を出力する。
【００１５】各除算ブロック６０−（m-n-y ) 中の加算
器６１は、前段から与えられた剰余数データＨ［ｍ−
ｙ：０］の上位（ｎ＋１）ビットに、２の補数Ｄ* ［ｎ
−１：０］を加算し、加算結果ｓ６１をセレクタ６２の
一方の入力側にそれぞれ与える。これと同時に、各加算
器６１は、２の補数Ｄ* ［ｎ−１：０］がデータＨ［ｍ
−ｙ：０］よりも大きければ、商として“０”のキャリ
ー信号ｃａy を出力し、２の補数Ｄ* ［ｎ−１：０］が
前段から与えられたデータＨ［ｍ−ｙ：０］に等しいか
小さければ、商として“１”のキャリー信号ｃａy をそ
れぞれ出力する。キャリー信号ｃａy を入力した各セレ
クタ６２は、キャリー信号ｃａy が“０”の場合には剰
余数データＨ［ｍ−ｙ：０］のうちの有効なデータＨ
［ｍ−ｙ−１：０］を選択して剰余数として出力し、キ
ャリー信号ｃａy が“１”の場合には、加算結果ｓ６１
を選択して下位側にデータＨ［ｍ−ｙ：０］の下位（ｍ
−ｎ−１）ビットを付加し、これを剰余数データＨ［ｍ
−ｙ−１：０］としてそれぞれ出力する。各ブロック５
０及び６０−（m-n-y ）中で求められたキャリー信号ｃ
ａ50，ｃａy が、被除数Ｃ［ｍ−１：０］を除数Ｄ［ｎ
−１：０］で除算した商としてパラレルに出力される。
この場合、キャリー信号ｃａ50が再上位ビットとなり、
ｃａm-n が、最下位ビットとのデータになる。また、最
終段の除算ブロック６０−（m-n ）の出力側からは、余
りとなるデータＨ［ｎ−１：０］が出力される。
器６１は、前段から与えられた剰余数データＨ［ｍ−
ｙ：０］の上位（ｎ＋１）ビットに、２の補数Ｄ* ［ｎ
−１：０］を加算し、加算結果ｓ６１をセレクタ６２の
一方の入力側にそれぞれ与える。これと同時に、各加算
器６１は、２の補数Ｄ* ［ｎ−１：０］がデータＨ［ｍ
−ｙ：０］よりも大きければ、商として“０”のキャリ
ー信号ｃａy を出力し、２の補数Ｄ* ［ｎ−１：０］が
前段から与えられたデータＨ［ｍ−ｙ：０］に等しいか
小さければ、商として“１”のキャリー信号ｃａy をそ
れぞれ出力する。キャリー信号ｃａy を入力した各セレ
クタ６２は、キャリー信号ｃａy が“０”の場合には剰
余数データＨ［ｍ−ｙ：０］のうちの有効なデータＨ
［ｍ−ｙ−１：０］を選択して剰余数として出力し、キ
ャリー信号ｃａy が“１”の場合には、加算結果ｓ６１
を選択して下位側にデータＨ［ｍ−ｙ：０］の下位（ｍ
−ｎ−１）ビットを付加し、これを剰余数データＨ［ｍ
−ｙ−１：０］としてそれぞれ出力する。各ブロック５
０及び６０−（m-n-y ）中で求められたキャリー信号ｃ
ａ50，ｃａy が、被除数Ｃ［ｍ−１：０］を除数Ｄ［ｎ
−１：０］で除算した商としてパラレルに出力される。
この場合、キャリー信号ｃａ50が再上位ビットとなり、
ｃａm-n が、最下位ビットとのデータになる。また、最
終段の除算ブロック６０−（m-n ）の出力側からは、余
りとなるデータＨ［ｎ−１：０］が出力される。
【００１６】以上のように、この第２の実施形態では、
除算を行う演算回路を補数手段４０と、第１の除算ブロ
ック５０と、（ｍ−ｎ）段の第２の除算ブロック６０−
１，６０−２，…，６０−（m-n ）とを備え、各除算ブ
ロック５０，６０−１〜６０−（m-n ）を加算器５１，
６１とセレクタ５２，６２とで構成している。そのた
め、被除数データＣ［ｍ−１：０］と除数データＤ［ｎ
−１：０］との除算を行う際に、従来では２クロック分
の時間で除算状態を変化させ、全体としては２×（ｍ−
ｎ）クロック分の時間が必要であったが、図６の構成で
は、１つのクロックに同期して被除数データＣ［ｍ−
１：０］及び除数データＤ［ｎ−１：０］を入力すれ
ば、これらの商と余りが自動的に求められる。つまり、
１クロック時間で処理が終了する。なお、本発明は、上
記実施形態に限定されず種々の変形が可能である。その
変形例としては、例えば次のようなものがある。
除算を行う演算回路を補数手段４０と、第１の除算ブロ
ック５０と、（ｍ−ｎ）段の第２の除算ブロック６０−
１，６０−２，…，６０−（m-n ）とを備え、各除算ブ
ロック５０，６０−１〜６０−（m-n ）を加算器５１，
６１とセレクタ５２，６２とで構成している。そのた
め、被除数データＣ［ｍ−１：０］と除数データＤ［ｎ
−１：０］との除算を行う際に、従来では２クロック分
の時間で除算状態を変化させ、全体としては２×（ｍ−
ｎ）クロック分の時間が必要であったが、図６の構成で
は、１つのクロックに同期して被除数データＣ［ｍ−
１：０］及び除数データＤ［ｎ−１：０］を入力すれ
ば、これらの商と余りが自動的に求められる。つまり、
１クロック時間で処理が終了する。なお、本発明は、上
記実施形態に限定されず種々の変形が可能である。その
変形例としては、例えば次のようなものがある。
【００１７】（１） 第１の実施形態では、各部分積ゲ
ート２０−ｘに入力される被乗数データＡ［ｍ−１：
０］は、バス位置をずらして入力される構成にしている
が、バス位置を固定して適宜“０”の値を入力する構成
を採っても、部分積Ｓ１０に対してｘ桁分だけそれぞれ
桁上げした状態を設定できる。 （２） 第２の実施形態では、各除算ブロック６０−
（m-n-y)において、前段から与えられた剰余データＨ
［ｍ−ｙ：０］のうちの上位（ｎ＋１）ビットのデータ
に２の補数Ｄ* ［ｎ−１：０］を加算するために、被除
数データＣ［ｍ−１：０］に対して２の補数Ｄ* ［ｎ−
１：０］が、バス位置をずらしてそれぞれ入力する構成
にしているが、バス位置を固定して適宜“０”の値を入
力する構成を採っても、同様の動作が可能であり、同様
の効果を奏する。
ート２０−ｘに入力される被乗数データＡ［ｍ−１：
０］は、バス位置をずらして入力される構成にしている
が、バス位置を固定して適宜“０”の値を入力する構成
を採っても、部分積Ｓ１０に対してｘ桁分だけそれぞれ
桁上げした状態を設定できる。 （２） 第２の実施形態では、各除算ブロック６０−
（m-n-y)において、前段から与えられた剰余データＨ
［ｍ−ｙ：０］のうちの上位（ｎ＋１）ビットのデータ
に２の補数Ｄ* ［ｎ−１：０］を加算するために、被除
数データＣ［ｍ−１：０］に対して２の補数Ｄ* ［ｎ−
１：０］が、バス位置をずらしてそれぞれ入力する構成
にしているが、バス位置を固定して適宜“０”の値を入
力する構成を採っても、同様の動作が可能であり、同様
の効果を奏する。
【００１８】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、被乗数と乗数の最下位ビットの値と
の乗算を行う第１の部分積ゲートと、被乗数と乗数の最
下ビットからｘビット目のデータとの乗算を行う複数の
第２の部分積ゲートと、第１の部分積ゲート及び各第２
の部分積ゲートが求めた部分積を総計する加算手段と
で、演算回路を構成したので、ｍビットの被乗数とｎビ
ットの乗数との乗算が、クロック時間に関係なく求めら
れ、演算時間が大幅に短縮できる。第３及び第４の発明
によれば、除数の２の補数を求める補数手段と、被除数
の上位ｎビットに２の補数を加算し、この加算結果に基
づき商と剰余数を求める第１の除算ブロックと、第１の
除算ブロックに縦続接続され、前段から与えられた剰余
数の上位（ｎ＋１）ビットのデータに２の補数を加算
し、この加算結果に基づき商と剰余数を求める複数の第
２の除算ブロックとを備え、被除数を除数で割った商と
して第１の除算ブロック及び各第２の除算ブロックから
出力される各商をパラレルに出力し、第２の除算ブロッ
クの最終段から、被除数を除数で割った余りを出力する
構成にしたので、ｍビットの被除数とｎビットの除数と
の除算が、クロック時間に関係なく求められ、演算時間
が大幅に短縮できる。
２の発明によれば、被乗数と乗数の最下位ビットの値と
の乗算を行う第１の部分積ゲートと、被乗数と乗数の最
下ビットからｘビット目のデータとの乗算を行う複数の
第２の部分積ゲートと、第１の部分積ゲート及び各第２
の部分積ゲートが求めた部分積を総計する加算手段と
で、演算回路を構成したので、ｍビットの被乗数とｎビ
ットの乗数との乗算が、クロック時間に関係なく求めら
れ、演算時間が大幅に短縮できる。第３及び第４の発明
によれば、除数の２の補数を求める補数手段と、被除数
の上位ｎビットに２の補数を加算し、この加算結果に基
づき商と剰余数を求める第１の除算ブロックと、第１の
除算ブロックに縦続接続され、前段から与えられた剰余
数の上位（ｎ＋１）ビットのデータに２の補数を加算
し、この加算結果に基づき商と剰余数を求める複数の第
２の除算ブロックとを備え、被除数を除数で割った商と
して第１の除算ブロック及び各第２の除算ブロックから
出力される各商をパラレルに出力し、第２の除算ブロッ
クの最終段から、被除数を除数で割った余りを出力する
構成にしたので、ｍビットの被除数とｎビットの除数と
の除算が、クロック時間に関係なく求められ、演算時間
が大幅に短縮できる。
【図１】本発明の第１の実施形態を示す演算回路の構成
図である。
図である。
【図２】従来の演算回路の乗算状態を示すタイムチャー
トである。
トである。
【図３】従来の演算回路の除算状態を示すタイムチャー
トである。
トである。
【図４】図１中の部分積ゲートの構成例を示す回路図で
ある。
ある。
【図５】図１の乗算状態を示すタイムチャートである。
【図６】本発明の第２の実施形態を示す演算回路の構成
図である。
図である。
【図７】図６中の除算ブロックを示す構成図である。
【図８】図６の除算状態を示すタイムチャートである。
１０ 第１の部分
積ゲート ２０−１〜２０−（n-1) 第２の部分
積ゲート ３０ 加算手段 ４０ 補数手段 ５０ 第１の除算
ブロック ６０−１〜６０−（m-n) 第２の除算
ブロック Ａ［ｍ−１：０］ 被乗数 Ｂ［ｎ−１：０］ 乗数 Ｓ１０，Ｓ２０−ｘ 部分積 Ｃ［ｍ−１：０］ 被除数 Ｄ［ｎ−１：０］ 除数 Ｈ［ｎ−１：０］，Ｈ［ｍ−ｙ−１：０］ 剰余数 ｃａ50，ｃａy キャリー信
号（商）
積ゲート ２０−１〜２０−（n-1) 第２の部分
積ゲート ３０ 加算手段 ４０ 補数手段 ５０ 第１の除算
ブロック ６０−１〜６０−（m-n) 第２の除算
ブロック Ａ［ｍ−１：０］ 被乗数 Ｂ［ｎ−１：０］ 乗数 Ｓ１０，Ｓ２０−ｘ 部分積 Ｃ［ｍ−１：０］ 被除数 Ｄ［ｎ−１：０］ 除数 Ｈ［ｎ−１：０］，Ｈ［ｍ−ｙ−１：０］ 剰余数 ｃａ50，ｃａy キャリー信
号（商）
Claims (4)
- 【請求項１】 ｍビット（ｍは、正の整数）の被乗数と
ｎビット（ｎは、正の整数）の乗数との乗算を行う演算
回路において、 前記被乗数と前記乗数のうちの最下位ビットの値との乗
算を行って部分積を求める第１の部分積ゲートと、 前記被乗数をそれぞれパラレルに入力し、該被乗数と前
記乗数のうちの前記最下ビットからｘ（ｘは、１≦ｘ≦
ｎ−１の自然数）ビット目のデータとの乗算を行って部
分積をそれぞれ求め、該部分積をｘ桁分桁上げした状態
でそれぞれ出力する（ｎ−１）個の第２の部分積ゲート
と、 前記第１の部分積ゲート及び前記各第２の部分積ゲート
が求めた部分積を総計する加算手段とを、備えたことを
特徴とする演算回路。 - 【請求項２】 同期回路に組込まれ、ｍビット（ｍは、
正の整数）の被乗数とｎビット（ｎは、正の整数）の乗
数との乗算を行う演算回路において、 前記被乗数と前記乗数のうちの最下位ビットの値との乗
算を行って部分積を求める第１の部分積ゲートと、 前記被乗数をそれぞれパラレルに入力し、該被乗数と前
記乗数のうちの前記最下ビットからｘ（ｘは、１≦ｘ≦
ｎ−１の自然数）ビット目のデータとの乗算を行って部
分積をそれぞれ求め、該部分積をｘ桁分桁上げした状態
でそれぞれ出力する（ｎ−１）個の第２の部分積ゲート
と、 前記第１の部分積ゲート及び前記各第２の部分積ゲート
が求めた部分積を総計する加算手段とを、備えたことを
特徴とする演算回路。 - 【請求項３】 ｍビット（ｍは、正の整数）の被除数と
ｎビット（ｎは、ｍ≧ｎの正の整数）の除数との除算を
行う演算回路において、 前記除数の２の補数を求める補数手段と、 前記被除数の上位ｎビットに前記２の補数を加算し、こ
の加算結果が正または零の値を示すときには“１”を商
として出力すると共に該加算結果の有効ビットに対して
該被除数の下位（ｍ−ｎ）ビットを付加して剰余数とし
て出力し、該加算結果が負の値を示すときには“０”を
商として出力すると共に前記被除数をそのまま該剰余数
として出力する第１の除算ブロックと、 前記第１の除算ブロックに縦続接続され、前段から与え
られた剰余数の上位（ｎ＋１）ビットのデータに前記２
の補数を加算し、この加算結果が正または零の値を示す
ときには“１”を商として出力すると共に該加算結果の
有効ビットに対して該前段から与えられた剰余数の下位
（ｍ−ｎ−ｙ）ビット（ｙは、１≦ｙ≦ｍ−ｎの自然
数）を付加して自段の剰余数としてそれぞれ出力し、該
加算結果が負の値を示すときには“０”を商として出力
すると共に該前段から与えられた剰余数の有効ビットを
該自段の剰余数としてそれぞれ出力する（ｍ−ｎ）段の
第２の除算ブロックとを備え、 前記被除数を前記除数で割った商として前記第１の除算
ブロック及び前記各第２の除算ブロックから出力される
各商をパラレルに出力し、前記第２の除算ブロックの最
終段から、該被除数を除数で割った余りを出力する構成
にしたことを特徴とする演算回路。 - 【請求項４】 同期回路に組込まれ、ｍビット（ｍは自
然数）の被除数とｎビット（ｎは、ｍ≧ｎの自然数）の
除数との除算を行う演算回路において、 前記除数の２の補数を求める補数手段と、 前記被除数の上位ｎビットに前記２の補数を加算し、こ
の加算結果が正または零の値を示すときには“１”を商
として出力すると共に該加算結果の有効ビットに対して
該被除数の下位（ｍ−ｎ）ビットを付加して剰余数とし
て出力し、該加算結果が負の値を示すときには“０”を
商として出力すると共に前記被除数をそのまま該剰余数
として出力する第１の除算ブロックと、 前記第１の除算ブロックに縦続接続され、前段から与え
られた剰余数の上位（ｎ＋１）ビットのデータに前記２
の補数を加算し、この加算結果が正または零の値を示す
ときには“１”を商として出力すると共に該加算結果の
有効ビットに対して該前段から与えられた剰余数の下位
（ｍ−ｎ−ｙ）ビット（ｙは、１≦ｙ≦ｍ−ｎの自然
数）を付加して自段の剰余数としてそれぞれ出力し、該
加算結果が負の値を示すときには“０”を商として出力
すると共に該前段から与えられた剰余数の有効ビットを
該自段の剰余数としてそれぞれ出力する（ｍ−ｎ）段の
第２の除算ブロックとを備え、 前記被除数を前記除数で割った商として前記第１の除算
ブロック及び前記各第２の除算ブロックから出力される
各商をパラレルに出力し、前記第２の除算ブロックの最
終段から、該被除数を除数で割った余りを出力する構成
にしたことを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9294482A JPH11134174A (ja) | 1997-10-27 | 1997-10-27 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9294482A JPH11134174A (ja) | 1997-10-27 | 1997-10-27 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134174A true JPH11134174A (ja) | 1999-05-21 |
Family
ID=17808341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9294482A Withdrawn JPH11134174A (ja) | 1997-10-27 | 1997-10-27 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102591615A (zh) * | 2012-01-16 | 2012-07-18 | 中国人民解放军国防科学技术大学 | 结构化混合位宽乘法运算方法及装置 |
-
1997
- 1997-10-27 JP JP9294482A patent/JPH11134174A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102591615A (zh) * | 2012-01-16 | 2012-07-18 | 中国人民解放军国防科学技术大学 | 结构化混合位宽乘法运算方法及装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |