JPH11134868A - メモリチップ - Google Patents
メモリチップInfo
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- JPH11134868A JPH11134868A JP10182332A JP18233298A JPH11134868A JP H11134868 A JPH11134868 A JP H11134868A JP 10182332 A JP10182332 A JP 10182332A JP 18233298 A JP18233298 A JP 18233298A JP H11134868 A JPH11134868 A JP H11134868A
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- JP
- Japan
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- signal
- active
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- output
- chip
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 ＩＣがパワーアップ中不都合な動作モードに
入るのを阻止できる冒頭に述べた制御回路を提供するこ
と。 【解決手段】 制御回路付きメモリチップにおいて、内
部コントロール信号である出力信号は、第１、第２入力
信号に応答して、アクティブ及びインアクティブ状態に
おかれ、第１又は第２出力のいずれかインアクティブ状
態におかれると、制御回路により出力がインアクティブ
状態にもたらされ、第２信号のアクティブ状態が、第１
信号のアクティブ状態に後続すると制御回路により出力
側がアクティブ状態にもたらされるように構成されてい
ること。
入るのを阻止できる冒頭に述べた制御回路を提供するこ
と。 【解決手段】 制御回路付きメモリチップにおいて、内
部コントロール信号である出力信号は、第１、第２入力
信号に応答して、アクティブ及びインアクティブ状態に
おかれ、第１又は第２出力のいずれかインアクティブ状
態におかれると、制御回路により出力がインアクティブ
状態にもたらされ、第２信号のアクティブ状態が、第１
信号のアクティブ状態に後続すると制御回路により出力
側がアクティブ状態にもたらされるように構成されてい
ること。
Description
【０００１】
【発明の属する技術分野】本発明は、制御回路付きメモ
リチップに関する。即ち、パワーアップ中メモリチップ
のようなチップ又はＩＣを制御する回路に関する。
リチップに関する。即ち、パワーアップ中メモリチップ
のようなチップ又はＩＣを制御する回路に関する。
【０００２】
【従来の技術】チップを動作させるべく初期化させるた
めパワーが加えられる場合“パワーアップ”と称され
る。初期化により、チップの内部信号が初期のロジック
レベルにセットされる。ロジックレベルは、ロジックロ
ー（low）又は零（０）及びロジックｈｉｇｈ又は１を
包含する。一般に、零（０）は零（０）Ｖに相応し、１
はＶＤＤ−これはチップの動作電圧１である−に相応す
る。
めパワーが加えられる場合“パワーアップ”と称され
る。初期化により、チップの内部信号が初期のロジック
レベルにセットされる。ロジックレベルは、ロジックロ
ー（low）又は零（０）及びロジックｈｉｇｈ又は１を
包含する。一般に、零（０）は零（０）Ｖに相応し、１
はＶＤＤ−これはチップの動作電圧１である−に相応す
る。
【０００３】一般に、ＩＣは通常モード及びテストモー
ドのような様々の動作モードを有する。様々のチップ動
作モード又は機能は、１つ又は複数の外部制御信号によ
り制御される。それらの制御信号のうちの１つ又は複数
の制御信号の起動により、チップは所定の動作モードで
動作せしめられ、特定の機能を果たす。それらの外部制
御信号又はシステムレベル信号は、システム内で他のＩ
Ｃにより発生される。典型的には、チップの所定の外部
制御信号はアクティブロー（low）信号である。
ドのような様々の動作モードを有する。様々のチップ動
作モード又は機能は、１つ又は複数の外部制御信号によ
り制御される。それらの制御信号のうちの１つ又は複数
の制御信号の起動により、チップは所定の動作モードで
動作せしめられ、特定の機能を果たす。それらの外部制
御信号又はシステムレベル信号は、システム内で他のＩ
Ｃにより発生される。典型的には、チップの所定の外部
制御信号はアクティブロー（low）信号である。
【０００４】所定の外部制御信号がアクティブロー（lo
w）であるということは、問題点を惹起する。例えば、
少なくともシステムレベルにて、種々のＩＣが種々の時
点でパワーアップする。チップはパワーアップされると
き、チップの内部信号は、初期化され、それの指定レベ
ルにセットされる。チップレディ信号は、チップが初期
化されており、動作準備レディにあることを信号化する
ため発せられる。典型的には、ＩＣの種々のサブ回路に
供給される動作電圧が所定レベルに達すると、チップレ
ディ信号が発せられる。
w）であるということは、問題点を惹起する。例えば、
少なくともシステムレベルにて、種々のＩＣが種々の時
点でパワーアップする。チップはパワーアップされると
き、チップの内部信号は、初期化され、それの指定レベ
ルにセットされる。チップレディ信号は、チップが初期
化されており、動作準備レディにあることを信号化する
ため発せられる。典型的には、ＩＣの種々のサブ回路に
供給される動作電圧が所定レベルに達すると、チップレ
ディ信号が発せられる。
【０００５】然し乍ら、システム内での種々のチップは
パワーアップするのに異なった時間長を要する。１つの
（第１）チップが他の（第２）チップより以前にチップ
レディ信号を発することが起こり得る。例えば、第２チ
ップが第１チップに対する外部制御信号を発生するチッ
プである場合、問題が起こる。第１チップに対する所定
の制御信号がアクティブロー（low）であるので、第２
チップの不完全な初期化により、第１チップの外部制御
信号が不所望のアクティブ状態ステートを来す。どの制
御信号が悪影響を受けるかにより、ＩＣは、不本意に例
えばテストモードに入らざるを得なくなる。当業者には
明らかな如く、前述の状況、事態は好ましくない、それ
というのは、チップが通常モードで動作しているもの
と、ユーザは誤認するかもしれないからである。
パワーアップするのに異なった時間長を要する。１つの
（第１）チップが他の（第２）チップより以前にチップ
レディ信号を発することが起こり得る。例えば、第２チ
ップが第１チップに対する外部制御信号を発生するチッ
プである場合、問題が起こる。第１チップに対する所定
の制御信号がアクティブロー（low）であるので、第２
チップの不完全な初期化により、第１チップの外部制御
信号が不所望のアクティブ状態ステートを来す。どの制
御信号が悪影響を受けるかにより、ＩＣは、不本意に例
えばテストモードに入らざるを得なくなる。当業者には
明らかな如く、前述の状況、事態は好ましくない、それ
というのは、チップが通常モードで動作しているもの
と、ユーザは誤認するかもしれないからである。
【０００６】従来ＩＣが所期の、又は通常モードで動作
していることを保証するため、通常動作のためＩＣをア
クセスする前に制御信号が数回も付加してサイクリック
動作される。上述の問題を明示するため、従来のランダ
ムアクセスメモリ（ＤＲＡＭ）ＩＣにおいてそのような
問題にどのように対処するかを説明する。以降の説明に
おいて、−発明の詳細な説明を含めて、−追記サフィッ
クス“ｎ”又は“ｐ”は制御信号又は頭文字語に付せら
れる。“ｎ”の指示していることは、信号がロー（lo
w）の時、アクティブであり（即ち、アクティブロー（l
ow））であり、“ｐ”が指示していることは、信号がハ
イ（high）の時、アクティブである（即ちアクティブハ
イ（high）である）ことである。
していることを保証するため、通常動作のためＩＣをア
クセスする前に制御信号が数回も付加してサイクリック
動作される。上述の問題を明示するため、従来のランダ
ムアクセスメモリ（ＤＲＡＭ）ＩＣにおいてそのような
問題にどのように対処するかを説明する。以降の説明に
おいて、−発明の詳細な説明を含めて、−追記サフィッ
クス“ｎ”又は“ｐ”は制御信号又は頭文字語に付せら
れる。“ｎ”の指示していることは、信号がロー（lo
w）の時、アクティブであり（即ち、アクティブロー（l
ow））であり、“ｐ”が指示していることは、信号がハ
イ（high）の時、アクティブである（即ちアクティブハ
イ（high）である）ことである。
【０００７】図１は、例えば、コンピュータシステムの
ＤＲＡＭチップ７及びメモリコントローラ９を示す。シ
ステムパワーアップ中動作電圧ＶDD及びグランド（ＧＮ
Ｄ）はコントローラ及びメモりチップを有する種々の回
路に供給される。チップにおけるブーストポンプ６０
は、ＶDD及びＧＮＤを受取り、レスポンスとして“ブー
ストされた”電圧Ｖppを発生する。一般にＶDDより大の
振幅を有するＶppは、チップ内の種々のサブ回路に配分
される。付加的にブーストポンプ６０は、ＣＨＲＤＹp
信号を供給する。ＶDDが所望レベルに達すると、ブース
トポンプはアクティブＣＨＲＤＹp信号を発生し、該Ｃ
ＨＲＤＹp信号は、夫々のチップが動作準備レディ状態
にあることを指示する。
ＤＲＡＭチップ７及びメモリコントローラ９を示す。シ
ステムパワーアップ中動作電圧ＶDD及びグランド（ＧＮ
Ｄ）はコントローラ及びメモりチップを有する種々の回
路に供給される。チップにおけるブーストポンプ６０
は、ＶDD及びＧＮＤを受取り、レスポンスとして“ブー
ストされた”電圧Ｖppを発生する。一般にＶDDより大の
振幅を有するＶppは、チップ内の種々のサブ回路に配分
される。付加的にブーストポンプ６０は、ＣＨＲＤＹp
信号を供給する。ＶDDが所望レベルに達すると、ブース
トポンプはアクティブＣＨＲＤＹp信号を発生し、該Ｃ
ＨＲＤＹp信号は、夫々のチップが動作準備レディ状態
にあることを指示する。
【０００８】メモリチップ及びコントローラは、ＲＡＳ
n，ＣＡＳn及びＷＥnを介して信号のやりとりをする。
信号は、コントローラから発せられ、メモリチップへ送
られ、メモリチップ機能を指示、指令するため外部制御
信号として用いられる。
n，ＣＡＳn及びＷＥnを介して信号のやりとりをする。
信号は、コントローラから発せられ、メモリチップへ送
られ、メモリチップ機能を指示、指令するため外部制御
信号として用いられる。
【０００９】殊に、ＲＡＳnは、メモリチップの外部マ
スタ制御信号である。ＲＡＳnは、動作を起動するに
は、アクティブになる必要がある。例えば正規のメモリ
アクセスサイクルは行（row）アドレスがアクティブに
なると共にロー（low）になるＲＡＳnにより起動され
る。そのとき、ＣＡＳnは、列（column）アドレスがア
クティブになると共にロー（low）になる。ＷＥｎがハ
イ（high）又はロー（low）になるかに応じてアクセス
はリード読出−又はライト書込アクセスとなる。
スタ制御信号である。ＲＡＳnは、動作を起動するに
は、アクティブになる必要がある。例えば正規のメモリ
アクセスサイクルは行（row）アドレスがアクティブに
なると共にロー（low）になるＲＡＳnにより起動され
る。そのとき、ＣＡＳnは、列（column）アドレスがア
クティブになると共にロー（low）になる。ＷＥｎがハ
イ（high）又はロー（low）になるかに応じてアクセス
はリード読出−又はライト書込アクセスとなる。
【００１０】ＲＡＳインターフェース５０は、入力とし
て、ＲＡＳnおよびＣＨＲＤＹp信号を受け取り、１つの
出力ＲＡＳ内部（ＲＩＮＴp）信号を供給する。ＲＩＮ
Ｔp信号は、ＣＡＳ及びＷＥnと共に種々のサブ回路を制
御するために使用される内部信号である。図示の如く、
ＲＩＮＴpは、両ＣＨＲＤＹp及びＲＡＳnがアクティブ
の時アクティブになる。
て、ＲＡＳnおよびＣＨＲＤＹp信号を受け取り、１つの
出力ＲＡＳ内部（ＲＩＮＴp）信号を供給する。ＲＩＮ
Ｔp信号は、ＣＡＳ及びＷＥnと共に種々のサブ回路を制
御するために使用される内部信号である。図示の如く、
ＲＩＮＴpは、両ＣＨＲＤＹp及びＲＡＳnがアクティブ
の時アクティブになる。
【００１１】メモリチップも、亦、通常及びテストモー
ドのような様々の動作モードを有する。テストモード
は、ユーザをして、メモリチップをテストすることを可
能ならしめる。テストモード中リードライトのようなア
クセスは、通常モードにおけるとは異なった振る舞い特
性を呈する。テストモードデコーダ８０は、チップの動
作モードをコントロールするために設けられている。テ
ストモードデコーダ８０は、ＲＩＮＴp，ＣＡＳn，ＷＥ
n信号を受け取り、出力信号ＴＭpを発生する。アクティ
ブなＴＭp信号は、テストモードメモリチップをして、
テストモードで動作することを可能ならしめる。ＲＩＮ
Ｔpは、ＲＡＳnから導出されるので、チップの動作モー
ドを決定する上で、有効な役割を果たす。
ドのような様々の動作モードを有する。テストモード
は、ユーザをして、メモリチップをテストすることを可
能ならしめる。テストモード中リードライトのようなア
クセスは、通常モードにおけるとは異なった振る舞い特
性を呈する。テストモードデコーダ８０は、チップの動
作モードをコントロールするために設けられている。テ
ストモードデコーダ８０は、ＲＩＮＴp，ＣＡＳn，ＷＥ
n信号を受け取り、出力信号ＴＭpを発生する。アクティ
ブなＴＭp信号は、テストモードメモリチップをして、
テストモードで動作することを可能ならしめる。ＲＩＮ
Ｔpは、ＲＡＳnから導出されるので、チップの動作モー
ドを決定する上で、有効な役割を果たす。
【００１２】従来のＤＲＡＭでは、パワーアップ中問題
が起こる。ＣＨＲＤＹpがアクティブになった時ＲＡＳ
n，ＣＡＳn，ＷＥn信号がアクティブになる場合には、
メモリチップはテストモードに入る。ＲＡＳn，ＣＡＳ
n，ＷＥn信号はアクティブロー（low）信号であるの
で、不都合なシナリオは、容易に起こり得る。例えば、
初期化するのにコントローラが、メモリチップより長い
時間掛かるならば、ＲＡＳn，ＣＡＳn，ＷＥnはＣＨＲ
ＤＹpがアクティブになると、ロー（low）になることと
なる、それというのは、コントローラは未だパワーアッ
プしていないからである。このシナリオにより、メモリ
チップは、不本意にテストモードに入らされ、それによ
り、チップは異なった動作をさせられることになる。
が起こる。ＣＨＲＤＹpがアクティブになった時ＲＡＳ
n，ＣＡＳn，ＷＥn信号がアクティブになる場合には、
メモリチップはテストモードに入る。ＲＡＳn，ＣＡＳ
n，ＷＥn信号はアクティブロー（low）信号であるの
で、不都合なシナリオは、容易に起こり得る。例えば、
初期化するのにコントローラが、メモリチップより長い
時間掛かるならば、ＲＡＳn，ＣＡＳn，ＷＥnはＣＨＲ
ＤＹpがアクティブになると、ロー（low）になることと
なる、それというのは、コントローラは未だパワーアッ
プしていないからである。このシナリオにより、メモリ
チップは、不本意にテストモードに入らされ、それによ
り、チップは異なった動作をさせられることになる。
【００１３】
【発明が解決しようとする課題】従って、前述の考察か
ら明らかなようにＩＣがパワーアップ中不都合にも所期
でない動作モードに入るのを阻止することが望ましい。
ら明らかなようにＩＣがパワーアップ中不都合にも所期
でない動作モードに入るのを阻止することが望ましい。
【００１４】而して、本発明の課題とするところは、前
述の要請を充足し、ＩＣがパワーアップ中不都合な動作
モードに入るのを阻止できる冒頭に述べた制御回路付き
チップを提供することにある。
述の要請を充足し、ＩＣがパワーアップ中不都合な動作
モードに入るのを阻止できる冒頭に述べた制御回路付き
チップを提供することにある。
【００１５】
【課題を解決するための手段】前記課題の解決のため、
本発明によれば、制御回路付きメモリチップにおいて、
前記制御回路は、内部制御信号を発生するように構成さ
れていて、第１、第２入力端子及び１つの出力端子を有
し、前記第１入力端子は、第１入力信号を受け取り、該
第１入力信号は、第１アクティブ及びインアクティブ状
態をとるものであり、前記アクティブ状態は、メモリチ
ップが動作準備レディ状態におかれていることを指示
し、前記インアクティブ状態は、動作準備レディ状態に
おかれてないことを指示し、前記第２入力端子は、第２
入力信号を受け取り、該第２入力信号は第２のアクティ
ブ及びインアクティブ状態をとるものであり、前記入力
信号は外部制御信号であり、該外部制御信号は、アクテ
ィブ状態におかれている場合、メモリチップ動作を起動
するものであり、前記出力端子は、第１、第２入力信号
に応答して、アクティブ及びインアクティブ状態をとる
ものであり、前記出力信号は内部コントロール信号であ
り、前記第１又は第２出力のいずれかインアクティブ状
態におかれると、制御回路により出力側がインアクティ
ブ状態にもたらされ、そして、第２信号のアクティブ状
態が、第１信号のアクティブ状態に後続すると制御回路
により出力側がインアクティブ状態にもたらされるよう
に構成されているのである。
本発明によれば、制御回路付きメモリチップにおいて、
前記制御回路は、内部制御信号を発生するように構成さ
れていて、第１、第２入力端子及び１つの出力端子を有
し、前記第１入力端子は、第１入力信号を受け取り、該
第１入力信号は、第１アクティブ及びインアクティブ状
態をとるものであり、前記アクティブ状態は、メモリチ
ップが動作準備レディ状態におかれていることを指示
し、前記インアクティブ状態は、動作準備レディ状態に
おかれてないことを指示し、前記第２入力端子は、第２
入力信号を受け取り、該第２入力信号は第２のアクティ
ブ及びインアクティブ状態をとるものであり、前記入力
信号は外部制御信号であり、該外部制御信号は、アクテ
ィブ状態におかれている場合、メモリチップ動作を起動
するものであり、前記出力端子は、第１、第２入力信号
に応答して、アクティブ及びインアクティブ状態をとる
ものであり、前記出力信号は内部コントロール信号であ
り、前記第１又は第２出力のいずれかインアクティブ状
態におかれると、制御回路により出力側がインアクティ
ブ状態にもたらされ、そして、第２信号のアクティブ状
態が、第１信号のアクティブ状態に後続すると制御回路
により出力側がインアクティブ状態にもたらされるよう
に構成されているのである。
【００１６】本発明の実施形態によれば、外部から供給
される動作電圧の印加にに応答して、内部動作電圧及び
内部動作電圧の状態ステートを表す第１の制御電圧を生
成するパワー供給回路が提案される。
される動作電圧の印加にに応答して、内部動作電圧及び
内部動作電圧の状態ステートを表す第１の制御電圧を生
成するパワー供給回路が提案される。
【００１７】内部動作電圧が所定の値に達すると、第１
の制御信号は、インアクティブ状態からアクティブ状態
へ移行する。第１の制御信号及び第２の制御信号−これ
は、外部から供給される−は、アクティブ及びインアク
ティブ状態をとるものであり、第１、第２制御信号に応
答するゲーティング回路は、次のような場合のみ第３の
（内部）制御信号を発生する、即ち、第２制御信号がイ
ンアクティブであり、一方第１制御信号がアクティブで
あり、そして、それに引き続いて、第２の制御信号が、
それのインアクティブ状態からアクティブ状態へ遷移
し、一方第１の制御信号は、依然としてそれのアクティ
ブ状態にとどまる場合のみ当該の第３の（内部）制御信
号を発生する。
の制御信号は、インアクティブ状態からアクティブ状態
へ移行する。第１の制御信号及び第２の制御信号−これ
は、外部から供給される−は、アクティブ及びインアク
ティブ状態をとるものであり、第１、第２制御信号に応
答するゲーティング回路は、次のような場合のみ第３の
（内部）制御信号を発生する、即ち、第２制御信号がイ
ンアクティブであり、一方第１制御信号がアクティブで
あり、そして、それに引き続いて、第２の制御信号が、
それのインアクティブ状態からアクティブ状態へ遷移
し、一方第１の制御信号は、依然としてそれのアクティ
ブ状態にとどまる場合のみ当該の第３の（内部）制御信
号を発生する。
【００１８】本発明の実施形態によれば、パワー給電回
路及びゲーティング回路は、メモリ回路の一部であり、
該メモリ回路は、行（row）及び列（column）形式で配
列されたメモリセルのアレイ及びメモりアレイの行（ro
w）を選択的に励振するための行（row）デコーダを有す
る。デコーダは、メモリアレイの所定の行（row）を選
択するためデコーディングされるべきアドレス信号を受
け取るための入力手段を有する。第３の制御信号は、行
（row）デコーダの動作性を制御するために使用され、
それにより、行（row）デコーダは、第３制御信号がそ
のアクティブ状態におかれている際のみイネーブリング
される。
路及びゲーティング回路は、メモリ回路の一部であり、
該メモリ回路は、行（row）及び列（column）形式で配
列されたメモリセルのアレイ及びメモりアレイの行（ro
w）を選択的に励振するための行（row）デコーダを有す
る。デコーダは、メモリアレイの所定の行（row）を選
択するためデコーディングされるべきアドレス信号を受
け取るための入力手段を有する。第３の制御信号は、行
（row）デコーダの動作性を制御するために使用され、
それにより、行（row）デコーダは、第３制御信号がそ
のアクティブ状態におかれている際のみイネーブリング
される。
【００１９】亦、本発明の実施形態によれば、行（ro
w）デコーダ回路に接続されたプリチャージ回路を有す
ることも可能であり、前記プリチャージ回路は、インア
クティブ状態におかれている第３制御信号に応答して、
行（row）デコーダ及びその出力を非励振状態にプリチ
ャージするものである。
w）デコーダ回路に接続されたプリチャージ回路を有す
ることも可能であり、前記プリチャージ回路は、インア
クティブ状態におかれている第３制御信号に応答して、
行（row）デコーダ及びその出力を非励振状態にプリチ
ャージするものである。
【００２０】本発明の実施形態として実現されるメモリ
回路では、外部から供給される行（row）アドレススト
ローブ信号（ＲＡＳn）は、制御回路に供給され、該制
御回路には、チップレディ（ＣＨＲＤＹp）信号も供給
される。メモリ回路を動作させるため発生された内部電
圧が動作可能レベルに達すると、アクティブになる。制
御回路は、内部行（row）アドレスストローブ（ＲＩＮ
p）信号として定義付けられた出力信号を発生する。前
記内部アドレスストローブ（ＲＩＮp）信号は、メモリ
アレイの行（row）をドライブする行（row）デコーダを
制御するために使用される。ＲＩＮＴp信号は、次のよ
うな場合のみアクティブになる、即ち、 ＲＡＳn信号
は、インアクティブであるが、ＣＨＲＤＹpは、アクテ
ィブ状態であり、そして、ついで、ＲＡＳn信号は、そ
のインアクティブ状態からアクティブ状態へ移行し、一
方ＣＨＲＤＹpは、依然としてアクティブである場合の
み、アクティブになる。これにより、チップがパワーア
ップのとき不所望のモードで動作しないことが保証され
る。
回路では、外部から供給される行（row）アドレススト
ローブ信号（ＲＡＳn）は、制御回路に供給され、該制
御回路には、チップレディ（ＣＨＲＤＹp）信号も供給
される。メモリ回路を動作させるため発生された内部電
圧が動作可能レベルに達すると、アクティブになる。制
御回路は、内部行（row）アドレスストローブ（ＲＩＮ
p）信号として定義付けられた出力信号を発生する。前
記内部アドレスストローブ（ＲＩＮp）信号は、メモリ
アレイの行（row）をドライブする行（row）デコーダを
制御するために使用される。ＲＩＮＴp信号は、次のよ
うな場合のみアクティブになる、即ち、 ＲＡＳn信号
は、インアクティブであるが、ＣＨＲＤＹpは、アクテ
ィブ状態であり、そして、ついで、ＲＡＳn信号は、そ
のインアクティブ状態からアクティブ状態へ移行し、一
方ＣＨＲＤＹpは、依然としてアクティブである場合の
み、アクティブになる。これにより、チップがパワーア
ップのとき不所望のモードで動作しないことが保証され
る。
【００２１】本発明はパワーアップ中ＩＣのレスポンス
を制御する制御回路に関する。本発明の理解を容易化す
るため本発明を下記のチップ等に関して説明する。即
ち、メモりＩＣ、又はチップ、例えばランダムアクセス
メモリ（ＲＡＭ）−これは、例えばダイナミックＲＡＭ
（ＤＲＡＭ）、スタチックＲＡＭ（ＳＲＡＭ）シンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）を包含する。猶、本発明
は、全般的ＩＣに適用可能である
を制御する制御回路に関する。本発明の理解を容易化す
るため本発明を下記のチップ等に関して説明する。即
ち、メモりＩＣ、又はチップ、例えばランダムアクセス
メモリ（ＲＡＭ）−これは、例えばダイナミックＲＡＭ
（ＤＲＡＭ）、スタチックＲＡＭ（ＳＲＡＭ）シンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）を包含する。猶、本発明
は、全般的ＩＣに適用可能である
【実施例】図２に関連して、本発明による制御回路を説
明する。制御回路は、所望のレスポンスを生ぜしめるべ
く、チップのパワーアップを制御するため使用される。
制御回路は、内部及び外部信号３２０及び３３０に応じ
て、出力３４０を発生するロジック回路である。内部信
号は、例えばチップが、パワーアップされることを指示
する信号である。制御信号である外部信号は、チップに
対するアクセスを指示する。付加的に、外部信号は、Ｉ
Ｃの動作モードを決定するために使用される。出力３４
０は、アクティブの場合にチップ動作を起こさせる内部
信号である。
明する。制御回路は、所望のレスポンスを生ぜしめるべ
く、チップのパワーアップを制御するため使用される。
制御回路は、内部及び外部信号３２０及び３３０に応じ
て、出力３４０を発生するロジック回路である。内部信
号は、例えばチップが、パワーアップされることを指示
する信号である。制御信号である外部信号は、チップに
対するアクセスを指示する。付加的に、外部信号は、Ｉ
Ｃの動作モードを決定するために使用される。出力３４
０は、アクティブの場合にチップ動作を起こさせる内部
信号である。
【００２２】制御回路は、ＩＣが、パワーアップ中不所
望の動作モードに入るのを阻止する。この実施形態で
は、外部入力信号が既にアクティブになっているか、又
は内部信号がアクティブになるのとほぼ同時にアクティ
ブになると、制御回路は、外部信号を次の状態生起まで
無視する、即ち、次に外部信号がインアクティブになっ
た後アクティブになるまで無視する。要するに、この場
合外部信号は、アクティブにっても恰もインアクティブ
であるかのように、制御回路は、動作特性を呈する。
望の動作モードに入るのを阻止する。この実施形態で
は、外部入力信号が既にアクティブになっているか、又
は内部信号がアクティブになるのとほぼ同時にアクティ
ブになると、制御回路は、外部信号を次の状態生起まで
無視する、即ち、次に外部信号がインアクティブになっ
た後アクティブになるまで無視する。要するに、この場
合外部信号は、アクティブにっても恰もインアクティブ
であるかのように、制御回路は、動作特性を呈する。
【００２３】従って、内部入力信号がアクティブになっ
たとき、外部信号がアクティブである場合、制御回路は
出力側３４０がアクティブ状態になるのを阻止する。外
部信号がインアクティブ状態に遷移し、次いでアクティ
ブ状態に戻った後、出力は、アクティブ状態に切換る。
その結果、出力信号をそれのアクティブ状態に切換るこ
とは、次のような場合１つの外部制御信号サイクルの間
遅延される、即ち、外部制御信号３３０がアクティブに
なった時、又はその後内部信号３２０がアクティブにな
った場合外部制御信号サイクルの間遅延される。これに
より信号を受けるＩＣが、動作準備レディ状態にあると
き、外部制御信号を発生するＩＣがパワーアップされ、
動作準備レディ状態におかれ、それによりＩＣが不都合
な動作モードに入るのを阻止する。他方では、外部制御
信号がアクティブ状態になった時、内部信号が既にアク
ティブ状態になっている場合、出力３４０は待機なしで
アクティブ状態へ切換わる。この場合において、次の外
部制御信号サイクル待機する必要はない、それというの
は、外部制御信号を発生するＩＣがパワーアップされ、
準備レディ状態になっているからである。
たとき、外部信号がアクティブである場合、制御回路は
出力側３４０がアクティブ状態になるのを阻止する。外
部信号がインアクティブ状態に遷移し、次いでアクティ
ブ状態に戻った後、出力は、アクティブ状態に切換る。
その結果、出力信号をそれのアクティブ状態に切換るこ
とは、次のような場合１つの外部制御信号サイクルの間
遅延される、即ち、外部制御信号３３０がアクティブに
なった時、又はその後内部信号３２０がアクティブにな
った場合外部制御信号サイクルの間遅延される。これに
より信号を受けるＩＣが、動作準備レディ状態にあると
き、外部制御信号を発生するＩＣがパワーアップされ、
動作準備レディ状態におかれ、それによりＩＣが不都合
な動作モードに入るのを阻止する。他方では、外部制御
信号がアクティブ状態になった時、内部信号が既にアク
ティブ状態になっている場合、出力３４０は待機なしで
アクティブ状態へ切換わる。この場合において、次の外
部制御信号サイクル待機する必要はない、それというの
は、外部制御信号を発生するＩＣがパワーアップされ、
準備レディ状態になっているからである。
【００２４】他の実施形態では、制御回路３００は、例
えば、図１に示すようなメモリチップのＲＡＳインター
フェースにとって替わる。ＲＡＳインターフェースとし
て使用される場合、内部信号３２０は、パワーアップ又
はチップレディ（ＣＨＲＤＹp）信号であり、外部制御
信号３３０は行（row）アドレスストローブ（ＲＡＳp）
である。ＣＨＲＤＹp及びＲＡＳnに応答して発生された
出力は、ＲＩＮＴpとして用いられる。その結果、制御
回路は、次のようにしてチップが不所望の動作モードに
入るのを阻止する、即ち、ＲＩＮＴpがアクティブＣＨ
ＲＤＹp及びＲＡＳnによりインアクティブ化される前に
アクティブになることを保証することにより、チップが
不所望の動作モードに入るのを阻止する。
えば、図１に示すようなメモリチップのＲＡＳインター
フェースにとって替わる。ＲＡＳインターフェースとし
て使用される場合、内部信号３２０は、パワーアップ又
はチップレディ（ＣＨＲＤＹp）信号であり、外部制御
信号３３０は行（row）アドレスストローブ（ＲＡＳp）
である。ＣＨＲＤＹp及びＲＡＳnに応答して発生された
出力は、ＲＩＮＴpとして用いられる。その結果、制御
回路は、次のようにしてチップが不所望の動作モードに
入るのを阻止する、即ち、ＲＩＮＴpがアクティブＣＨ
ＲＤＹp及びＲＡＳnによりインアクティブ化される前に
アクティブになることを保証することにより、チップが
不所望の動作モードに入るのを阻止する。
【００２５】図３には、制御回路３００の例を示す。制
御回路は、例えば、ＤＲＡＭ，ＳＤＲＡＭ又はＳＲＡＭ
のようなメモリチップ内に使用される。回路は、入力端
子９１及び９３を有し、前記入力端子９１には、“外
部”行（row）アドレスストローブ入力信号（ＲＡＳn）
が加えられ、前記入力端子９３には、チップレディ
（ｐ）−これは、ＣＨＲＤＹpとも称される−が加えら
れる。ＣＨＲＤＹp信号は、アクティブハイ（high）信
号である（当該信号がアクティブであるときハイ（hig
h）状態又はハイ（high）レベルになる）。内部電圧
（例えば、図１のブーストポンプ６０におけるＶpp）が
信頼性のある回路動作を確保するのに十分な振幅に達し
たとき、ＣＨＲＤＹpがパワーアップ中アクティブにな
る。内部電圧が不十分な振幅である場合、ＣＨＲＤＹp
は、それのインアクティブ状態（ロー（ｌｏｗ））にな
る。“外部から”供給された行（row）アドレスストロ
ーブ信号−これは亦、ＲＡＳnとも称される−はアクテ
ィブロー（low）信号である（即ち、当該信号がアクテ
ィブである時、ロー（low）状態又はロー（low）レベル
である）、これは、マスタコントロール信号である。本
発明の具体的実施形態では、ＲＡＳnは、ゲーティング
されて、内部ＲＡＳ信号ーＲＩＮＴpとも称されるーを
生じさせ、この内部ＲＡＳ信号は、アクティブハイ（hi
gh）信号でありチップにて内部的に使用される。
御回路は、例えば、ＤＲＡＭ，ＳＤＲＡＭ又はＳＲＡＭ
のようなメモリチップ内に使用される。回路は、入力端
子９１及び９３を有し、前記入力端子９１には、“外
部”行（row）アドレスストローブ入力信号（ＲＡＳn）
が加えられ、前記入力端子９３には、チップレディ
（ｐ）−これは、ＣＨＲＤＹpとも称される−が加えら
れる。ＣＨＲＤＹp信号は、アクティブハイ（high）信
号である（当該信号がアクティブであるときハイ（hig
h）状態又はハイ（high）レベルになる）。内部電圧
（例えば、図１のブーストポンプ６０におけるＶpp）が
信頼性のある回路動作を確保するのに十分な振幅に達し
たとき、ＣＨＲＤＹpがパワーアップ中アクティブにな
る。内部電圧が不十分な振幅である場合、ＣＨＲＤＹp
は、それのインアクティブ状態（ロー（ｌｏｗ））にな
る。“外部から”供給された行（row）アドレスストロ
ーブ信号−これは亦、ＲＡＳnとも称される−はアクテ
ィブロー（low）信号である（即ち、当該信号がアクテ
ィブである時、ロー（low）状態又はロー（low）レベル
である）、これは、マスタコントロール信号である。本
発明の具体的実施形態では、ＲＡＳnは、ゲーティング
されて、内部ＲＡＳ信号ーＲＩＮＴpとも称されるーを
生じさせ、この内部ＲＡＳ信号は、アクティブハイ（hi
gh）信号でありチップにて内部的に使用される。
【００２６】図３に示すように、インバータＩ１はＲＡ
Ｓn信号を反転する。外部制御信号がアクティブハイ（h
igh）である適用例では、インバータを除去してよい。
フリップフロップ（ＦＦ）は。反転されたＲＡＳn及び
ＣＨＲＤＹp信号を受け取る。図示のＦＦは、セット−
リセット（Ｒ−Ｓ）のタイプである。ＲーＳＦＦは、第
１、第２のナンドゲートＮＤ１，ＮＤ２を有する。ナン
ドゲートＮＤ１の１つの入力側及びナンドゲートＮＤ２
の１つの入力側は夫々、ＲＳ−ＦＦのＳ及びＲ端子と称
される。インバータＩ１の出力は、Ｓ端子に入力され、
ＣＨＲＤＹp信号は、Ｒ端子に加えられる。ＮＤ１の出
力側ＯＤ１はＮＤ２の第２入力側に接続され（フィード
バックされ）、ＮＤ２の出力側ＯＤ２は。第２入力側に
接続される（フィードバックされる）。そのように接続
されたＮＤ１及びＮＤ２は、相互に接続され、セットー
リセットＦＦを形成する。
Ｓn信号を反転する。外部制御信号がアクティブハイ（h
igh）である適用例では、インバータを除去してよい。
フリップフロップ（ＦＦ）は。反転されたＲＡＳn及び
ＣＨＲＤＹp信号を受け取る。図示のＦＦは、セット−
リセット（Ｒ−Ｓ）のタイプである。ＲーＳＦＦは、第
１、第２のナンドゲートＮＤ１，ＮＤ２を有する。ナン
ドゲートＮＤ１の１つの入力側及びナンドゲートＮＤ２
の１つの入力側は夫々、ＲＳ−ＦＦのＳ及びＲ端子と称
される。インバータＩ１の出力は、Ｓ端子に入力され、
ＣＨＲＤＹp信号は、Ｒ端子に加えられる。ＮＤ１の出
力側ＯＤ１はＮＤ２の第２入力側に接続され（フィード
バックされ）、ＮＤ２の出力側ＯＤ２は。第２入力側に
接続される（フィードバックされる）。そのように接続
されたＮＤ１及びＮＤ２は、相互に接続され、セットー
リセットＦＦを形成する。
【００２７】ＦＦの出力側であるＮＤ２のＯＤ２は、ゲ
ートＲＡＳ−内部信号； ＧＡＴＥＲＡＳ ＩＮＴＥＲ
ＮＡＬ（ＧＲＩＮＴp）信号である。（ＧＲＩＮＴp）信
号は、２入力ＮＯＲゲートＮＲ１の第２入力側に加えら
れる。ＲＡＳnは、ＮＯＲゲートＮＲ１の一方の入力側
に加えられる。制御回路の出力側であるＮＲ１の出力
は、内部ＲＩＮＴp信号である。以降述べる如く、ＲＩ
ＮＴpは、ＲＡＳnに応答してＧＲＩＮＴp の制御又は
ゲーティングを受けて生ぜしめられる。次いで、ＲＩＮ
Ｔpは、所定のチップ動作を行わせるべくチップ７の種
々の回路に、配分される。
ートＲＡＳ−内部信号； ＧＡＴＥＲＡＳ ＩＮＴＥＲ
ＮＡＬ（ＧＲＩＮＴp）信号である。（ＧＲＩＮＴp）信
号は、２入力ＮＯＲゲートＮＲ１の第２入力側に加えら
れる。ＲＡＳnは、ＮＯＲゲートＮＲ１の一方の入力側
に加えられる。制御回路の出力側であるＮＲ１の出力
は、内部ＲＩＮＴp信号である。以降述べる如く、ＲＩ
ＮＴpは、ＲＡＳnに応答してＧＲＩＮＴp の制御又は
ゲーティングを受けて生ぜしめられる。次いで、ＲＩＮ
Ｔpは、所定のチップ動作を行わせるべくチップ７の種
々の回路に、配分される。
【００２８】ＲＩＮＴpが従来システムで生成される手
法、プロセスと著しく対照的に、ＲＩＮＴpは、ＣＨＲ
ＤＹpがアクティブになった時ＲＡＳnがインアクティブ
である場合にのみアクティブになる。ＣＨＲＤＹpがア
クティブになった時ＲＡＳnがアクティブである場合に
は、ＲＩＮＴpは次のような状態生起までインアクティ
ブに保たれる、即ち、ＲＡＳnがインアクティブ状態に
遷移し、そして、アクティブ状態に戻る状態の生起まで
インアクティブに保たれる。このことにより、チップが
不所望の動作モードに入らないことが保証される。
法、プロセスと著しく対照的に、ＲＩＮＴpは、ＣＨＲ
ＤＹpがアクティブになった時ＲＡＳnがインアクティブ
である場合にのみアクティブになる。ＣＨＲＤＹpがア
クティブになった時ＲＡＳnがアクティブである場合に
は、ＲＩＮＴpは次のような状態生起までインアクティ
ブに保たれる、即ち、ＲＡＳnがインアクティブ状態に
遷移し、そして、アクティブ状態に戻る状態の生起まで
インアクティブに保たれる。このことにより、チップが
不所望の動作モードに入らないことが保証される。
【００２９】制御回路はゲーティング（制御）信号を生
成するためＣＨＲＤＹp信号を使用し、ゲーティング
（制御）信号は、ＧＲＩＮＴpと表され、これは、ＲＩ
ＮＴpをインアクティブ化するために使用され得る。Ｃ
ＨＲＤＹp信号がインアクティブ（即ちロー（low））で
あるとき、ＮＤ２の出力（これはＧＲＩＮＴp信号であ
る）は、ＲＡＳn信号Ｂの状態如何に拘わらず“ハイ（h
igh）”状態である。ＧＲＩＮＴpが“ハイ（high）”で
あるとき、ハイ（high）信号がＮＲ１の入力側に加えら
れる。これにより、信号ＲＩＮＴpを規定するＮＲ１の
出力はロー（low）レベルに保持又は励振され、該ロー
（low）レベルにより、ＲＩＮＴpは、それのインアクテ
ィブ状態におかれる。従って、ＣＨＲＤＹp信号がイン
アクティブ（それのロー（low）状態）である限り、Ｒ
ＩＮＴpもインアクティブ状態に保たれる。
成するためＣＨＲＤＹp信号を使用し、ゲーティング
（制御）信号は、ＧＲＩＮＴpと表され、これは、ＲＩ
ＮＴpをインアクティブ化するために使用され得る。Ｃ
ＨＲＤＹp信号がインアクティブ（即ちロー（low））で
あるとき、ＮＤ２の出力（これはＧＲＩＮＴp信号であ
る）は、ＲＡＳn信号Ｂの状態如何に拘わらず“ハイ（h
igh）”状態である。ＧＲＩＮＴpが“ハイ（high）”で
あるとき、ハイ（high）信号がＮＲ１の入力側に加えら
れる。これにより、信号ＲＩＮＴpを規定するＮＲ１の
出力はロー（low）レベルに保持又は励振され、該ロー
（low）レベルにより、ＲＩＮＴpは、それのインアクテ
ィブ状態におかれる。従って、ＣＨＲＤＹp信号がイン
アクティブ（それのロー（low）状態）である限り、Ｒ
ＩＮＴpもインアクティブ状態に保たれる。
【００３０】ＣＨＲＤＹpがパワーアップ中アクティブ
（それのハイ（high）状態）にある時、外部ＲＡＳnは
次のようないずれかの状態のケースをとり得る； ａ）アクティブ（即ち、それのロー（low）状態）；こ
れはケース１として定義付けられる；又は ｂ）インアクティブ（即ちそれハイ（high）状態）；こ
れは、ケース２として定義付けられる。
（それのハイ（high）状態）にある時、外部ＲＡＳnは
次のようないずれかの状態のケースをとり得る； ａ）アクティブ（即ち、それのロー（low）状態）；こ
れはケース１として定義付けられる；又は ｂ）インアクティブ（即ちそれハイ（high）状態）；こ
れは、ケース２として定義付けられる。
【００３１】ケース１ パワーアップ中ＣＨＲＤＹpがアクティブになったと
き、ＲＡＳnがアクティブ（ロー（low））である場合、
ＲＩＮＴpはＣＨＲＤＹp信号から導出されたゲーティン
グ信号（ＧＲＩＮＴp）によりインアクティブ状態にも
たらされる（ロー（low）状態に保持又は励振され
る）。ＲＩＮＴpは、次の状態生起までインアクティブ
状態に保持される、即ち、ＲＡＳnがアクティブからイ
ンアクティブ状態へ遷移し、そのとき、それのインアク
ティブ（即ちハイ（high））状態からアクティブ（即
ち、ロー（low））状態へ遷移するまで、ＲＩＮＴpのイ
ンアクティブ状態が保持される。ＲＡＳnがインアクテ
ィブになった後アクティブ状態（即ちロー（low））に
なり、そして、ＣＨＲＤＹpが依然としてハイ（high）
（アクティブ）である場合、ＲＩＮＴpはアクティブに
される。ＲＩＮＴpがそれのアクティブ（ハイ（hig
h））状態に励振されると、それにより、第１のＤＲＡ
Ｍサイクルが起動される。
き、ＲＡＳnがアクティブ（ロー（low））である場合、
ＲＩＮＴpはＣＨＲＤＹp信号から導出されたゲーティン
グ信号（ＧＲＩＮＴp）によりインアクティブ状態にも
たらされる（ロー（low）状態に保持又は励振され
る）。ＲＩＮＴpは、次の状態生起までインアクティブ
状態に保持される、即ち、ＲＡＳnがアクティブからイ
ンアクティブ状態へ遷移し、そのとき、それのインアク
ティブ（即ちハイ（high））状態からアクティブ（即
ち、ロー（low））状態へ遷移するまで、ＲＩＮＴpのイ
ンアクティブ状態が保持される。ＲＡＳnがインアクテ
ィブになった後アクティブ状態（即ちロー（low））に
なり、そして、ＣＨＲＤＹpが依然としてハイ（high）
（アクティブ）である場合、ＲＩＮＴpはアクティブに
される。ＲＩＮＴpがそれのアクティブ（ハイ（hig
h））状態に励振されると、それにより、第１のＤＲＡ
Ｍサイクルが起動される。
【００３２】信号ＣＨＲＤＹpがアクティブ（即ちハイ
（high））状態になったときアクティブ（ロー（lo
w））であるＲＡＳの条件、状況に対する制御回路のレ
スポンス、応答を検討する。ＣＨＲＤＹp信号がアクテ
ィブ（即ち“ロー（low）”から“ハイ（high）”）に
なると、それの事前のロー（low）状態は、ＮＤ２の出
力ＣＤ２をハイ（high）にさせている。ＣＨＲＤＹpが
ハイ（high）になってもＮＤ２の出力側がハイ（high）
状態に保持される。ロー（low）であるＲＡＳn状態及び
ロー（low）からハイ（high）へ移るＣＨＲＤＹp状態に
対して、ＮＤ１に対する２つの入力は、ハイ（high）に
なり、それによりそれの出力側ＯＤ１はロー（low）に
保持される。ＮＤ２の入力側へ加えられるＯＤ１におけ
るロー（low）状態は、ＮＤ２の出力側ＧＲＩＮＴpをハ
イ（high）状態におかせ、ＲＩＮＴpをそれのロー（lo
w）（インアクティブ）状態におかせる。
（high））状態になったときアクティブ（ロー（lo
w））であるＲＡＳの条件、状況に対する制御回路のレ
スポンス、応答を検討する。ＣＨＲＤＹp信号がアクテ
ィブ（即ち“ロー（low）”から“ハイ（high）”）に
なると、それの事前のロー（low）状態は、ＮＤ２の出
力ＣＤ２をハイ（high）にさせている。ＣＨＲＤＹpが
ハイ（high）になってもＮＤ２の出力側がハイ（high）
状態に保持される。ロー（low）であるＲＡＳn状態及び
ロー（low）からハイ（high）へ移るＣＨＲＤＹp状態に
対して、ＮＤ１に対する２つの入力は、ハイ（high）に
なり、それによりそれの出力側ＯＤ１はロー（low）に
保持される。ＮＤ２の入力側へ加えられるＯＤ１におけ
るロー（low）状態は、ＮＤ２の出力側ＧＲＩＮＴpをハ
イ（high）状態におかせ、ＲＩＮＴpをそれのロー（lo
w）（インアクティブ）状態におかせる。
【００３３】引き続いて、ＲＡＳnがそれのインアクテ
ィブ状態（即ちハイ（high））になると、Ｉ１の出力
（これはＲＡＳnのインバースである）はロー（low）に
なり、ＮＤ１の出力ＯＤ１をハイ（high）にさせる。Ｏ
Ｄ１はＮＤ２の一方の入力側に加えられ、そして、ＣＨ
ＲＤＹpは、ＮＤ２の他方の入力側に加えられる。ＮＤ
２の２つの入力側は、今やハイ（high）であり、そし
て、それの出力ＧＲＩＮＴpはロー（low）に励振され
る。このロー（low）は、ＮＤ１の出力がハイ（high）
に保持されることを保証する。然し乍ら、ＲＡＳnはハ
イ（high）であり、ＮＲ１の一方の入力側に加えられる
ので、ＮＲ１の出力は、ロー（low）に保持され、それ
により、ＲＩＮＴpは、それのロー（low）（又はインア
クティブ化状態）に保持される。それに引き続いて、Ｒ
ＡＳnがそれのアクティブ状態（ロー（low））になる
と、ＮＲ１の出力ＲＩＮＴpはハイ（high）になる。前
述の信号サイクルを図４−Ａに示す。
ィブ状態（即ちハイ（high））になると、Ｉ１の出力
（これはＲＡＳnのインバースである）はロー（low）に
なり、ＮＤ１の出力ＯＤ１をハイ（high）にさせる。Ｏ
Ｄ１はＮＤ２の一方の入力側に加えられ、そして、ＣＨ
ＲＤＹpは、ＮＤ２の他方の入力側に加えられる。ＮＤ
２の２つの入力側は、今やハイ（high）であり、そし
て、それの出力ＧＲＩＮＴpはロー（low）に励振され
る。このロー（low）は、ＮＤ１の出力がハイ（high）
に保持されることを保証する。然し乍ら、ＲＡＳnはハ
イ（high）であり、ＮＲ１の一方の入力側に加えられる
ので、ＮＲ１の出力は、ロー（low）に保持され、それ
により、ＲＩＮＴpは、それのロー（low）（又はインア
クティブ化状態）に保持される。それに引き続いて、Ｒ
ＡＳnがそれのアクティブ状態（ロー（low））になる
と、ＮＲ１の出力ＲＩＮＴpはハイ（high）になる。前
述の信号サイクルを図４−Ａに示す。
【００３４】図４−Ａから明らかなように、時点ｔ１に
て、ＣＨＲＤＹpがアクティブ（パワーアップ）になっ
たとき、ＲＡＳnが既にアクティブ（ロー（low））であ
る場合、ＧＲＩＮＴp信号は時点、ｔ１からＲＡＳnがイ
ンアクティブになるｔ２までＲＩＮＴpの生成を阻止す
る。ＲＡＳnがインアクティブになる時点ｔ２にて、Ｒ
ＩＮＴpは、依然として、インアクティブである。時点
ｔ３にて、ＲＡＳnはロー（low）になり、ＲＩＮＴpを
してハイ（high）にさせる。時点ｔ３までアクティブＲ
ＩＮＴp信号の生成を阻止することにより、メモリチッ
プは不都合にテストモードＤに入るのが阻止される。
て、ＣＨＲＤＹpがアクティブ（パワーアップ）になっ
たとき、ＲＡＳnが既にアクティブ（ロー（low））であ
る場合、ＧＲＩＮＴp信号は時点、ｔ１からＲＡＳnがイ
ンアクティブになるｔ２までＲＩＮＴpの生成を阻止す
る。ＲＡＳnがインアクティブになる時点ｔ２にて、Ｒ
ＩＮＴpは、依然として、インアクティブである。時点
ｔ３にて、ＲＡＳnはロー（low）になり、ＲＩＮＴpを
してハイ（high）にさせる。時点ｔ３までアクティブＲ
ＩＮＴp信号の生成を阻止することにより、メモリチッ
プは不都合にテストモードＤに入るのが阻止される。
【００３５】ケース２ ＣＨＲＤＹpがパワーアップ中（又はパワーアップの起
こるとき）そして、ＲＡＳnがインアクティブ（それの
ハイ（high）状態）になると、ＣＨＲＤＹp信号の“ハ
イ（high）”状態はゲーティング信号ＧＲＩＮＴpをそ
れのインアクティブ状態に移させる。前述のように、ア
クティブＧＲＩＮＴp１信号は、ＲＩＮＴpがアクティブ
化されるのを阻止する。而して、引き続いてＲＡＳnが
アクティブ（ロー（low））になると、ＲＩＮＴpは、そ
れのアクティブ（ハイ（high））に切換り、最初の、そ
してつづくすべてのＤＲＡＭサイクルを起動することが
できる。
こるとき）そして、ＲＡＳnがインアクティブ（それの
ハイ（high）状態）になると、ＣＨＲＤＹp信号の“ハ
イ（high）”状態はゲーティング信号ＧＲＩＮＴpをそ
れのインアクティブ状態に移させる。前述のように、ア
クティブＧＲＩＮＴp１信号は、ＲＩＮＴpがアクティブ
化されるのを阻止する。而して、引き続いてＲＡＳnが
アクティブ（ロー（low））になると、ＲＩＮＴpは、そ
れのアクティブ（ハイ（high））に切換り、最初の、そ
してつづくすべてのＤＲＡＭサイクルを起動することが
できる。
【００３６】図３の実施例では、初期的にＣＨＲＤＹp
信号がインアクティブ（即ちロー（low））になり、Ｒ
ＡＳn信号がインアクティブ（即ちハイ（high））でる
と仮定する。前記の信号状態に対して、ＮＤ２の一方の
入力側に加えられるＣＨＲＤＹpロー（low）信号は、そ
れの出力（ＧＲＩＮＴp）をハイ（high）にさせる。Ｇ
ＲＩＮＴp信号のハイ（high）状態及びＲＡＳnハイ（hi
gh）状態は双方ＮＲ１の入力側に加えられる。ハイ（hi
gh）状態のいずれもが、ＮＲ１の出力（これはＲＩＮＴ
pを規定する）をロー（low）にし、ＲＩＮＴpをそれの
インアクティブ状態にさせるのに十分である。ＲＡＳn
がハイである場合、ｉ１の出力は、ローであり、そし
て、ＮＤ１の出力は、ハイ（high）に励振される。故に
ＮＤ１及びＮＤ２の出力は、ＮＤ１１，ＮＤ２が相互に
結合されていても、即ち、たすきがけに結合されていて
も両者ともハイ（high）である。
信号がインアクティブ（即ちロー（low））になり、Ｒ
ＡＳn信号がインアクティブ（即ちハイ（high））でる
と仮定する。前記の信号状態に対して、ＮＤ２の一方の
入力側に加えられるＣＨＲＤＹpロー（low）信号は、そ
れの出力（ＧＲＩＮＴp）をハイ（high）にさせる。Ｇ
ＲＩＮＴp信号のハイ（high）状態及びＲＡＳnハイ（hi
gh）状態は双方ＮＲ１の入力側に加えられる。ハイ（hi
gh）状態のいずれもが、ＮＲ１の出力（これはＲＩＮＴ
pを規定する）をロー（low）にし、ＲＩＮＴpをそれの
インアクティブ状態にさせるのに十分である。ＲＡＳn
がハイである場合、ｉ１の出力は、ローであり、そし
て、ＮＤ１の出力は、ハイ（high）に励振される。故に
ＮＤ１及びＮＤ２の出力は、ＮＤ１１，ＮＤ２が相互に
結合されていても、即ち、たすきがけに結合されていて
も両者ともハイ（high）である。
【００３７】それに引き続いて、ＣＨＲＤＹp信号がア
クティブ（即ちハイ（high））になり、一方ＲＡＳ信号
は、インアクティブ（即ちハイ（high））のままである
場合、ＮＤ２の２つの入力はハイ（high）になり、ＮＤ
２の出力（ＧＲＩＮＴp）はロー（low）にされる。この
ロー（low）は、ＮＤ１の一方の入力側にフィードバッ
クされ、それの出力をハイ（high）に励振する。
クティブ（即ちハイ（high））になり、一方ＲＡＳ信号
は、インアクティブ（即ちハイ（high））のままである
場合、ＮＤ２の２つの入力はハイ（high）になり、ＮＤ
２の出力（ＧＲＩＮＴp）はロー（low）にされる。この
ロー（low）は、ＮＤ１の一方の入力側にフィードバッ
クされ、それの出力をハイ（high）に励振する。
【００３８】その際ＮＤ１，ＮＤ２は相互接続されてお
り、即ち、たすきがけに結合されており、ＮＤ２の出力
はロー（low）になり、ＮＤ１の出力はハイ（high）に
なる。亦留意すべきことには、ＧＲＩＮＴpがロー（lo
w）になると、ＲＩＮＴpがハイ（high）になるのを阻止
する条件、状態が除去されている。斯くて、上述のサイ
クルに引き続いて、ＲＡＳnがアクティブ（即ちロー（l
ow））になると、ＮＲ１の２つの入力は、ロー（low）
になり、ＮＲ１の出力（即ちＲＩＮＴp）はハイ（hig
h）になり、それによりＲＩＮＴpアクティブ状態（ハイ
（high））の状態条件を規定する。而して、ＲＡＳnが
ハイ（high）からロー（low）状態へ移ると、ＮＲ１の
出力ＲＩＮＴpはハイ（high）になり、最初の、そし
て、後続するすべてのＤＲＡＭサイクルを起動する。然
して、明らかになったところによれば、図１における回
路を図２の回路に置換することにより、不都合な動作モ
ードの問題が回避される。
り、即ち、たすきがけに結合されており、ＮＤ２の出力
はロー（low）になり、ＮＤ１の出力はハイ（high）に
なる。亦留意すべきことには、ＧＲＩＮＴpがロー（lo
w）になると、ＲＩＮＴpがハイ（high）になるのを阻止
する条件、状態が除去されている。斯くて、上述のサイ
クルに引き続いて、ＲＡＳnがアクティブ（即ちロー（l
ow））になると、ＮＲ１の２つの入力は、ロー（low）
になり、ＮＲ１の出力（即ちＲＩＮＴp）はハイ（hig
h）になり、それによりＲＩＮＴpアクティブ状態（ハイ
（high））の状態条件を規定する。而して、ＲＡＳnが
ハイ（high）からロー（low）状態へ移ると、ＮＲ１の
出力ＲＩＮＴpはハイ（high）になり、最初の、そし
て、後続するすべてのＤＲＡＭサイクルを起動する。然
して、明らかになったところによれば、図１における回
路を図２の回路に置換することにより、不都合な動作モ
ードの問題が回避される。
【００３９】要約的に制御回路に就いて説明すると、図
３のＲＳ−ＦＦは、ロジックロー（low）へ切換えら
れ、ＧＲＩＮＴpをインアクティブ化する。一旦、ＧＲ
ＩＮＴpがインアクティブになると、ＲＡＳnが再びアク
ティブになれば、ＲＩＮＴpは、ＮＯＲゲートＮＯＲ１
を介してアクティブになることができる。この観点から
ＲＩＮＴpは、逆方向で、ＲＡＳnの遷移状態に追従す
る。
３のＲＳ−ＦＦは、ロジックロー（low）へ切換えら
れ、ＧＲＩＮＴpをインアクティブ化する。一旦、ＧＲ
ＩＮＴpがインアクティブになると、ＲＡＳnが再びアク
ティブになれば、ＲＩＮＴpは、ＮＯＲゲートＮＯＲ１
を介してアクティブになることができる。この観点から
ＲＩＮＴpは、逆方向で、ＲＡＳnの遷移状態に追従す
る。
【００４０】ＤＲＡＭを用いて本発明を説明してある。
然し乍ら、留意すべきことには、本発明を、ＳＲＡＭ、
ＳＤＲＡＭ及び任意の他の適当なメモリシステムにて使
用できる。更に、本発明をメモリチップを使用して説明
したが、回路のパワーアップの際所定のシーケンスが望
まれる任意の適当な回路においても有用であることは明
らかである。勿論、制御回路の他の実現手法も、所定の
ロジック機能を達成するために使用することができる。
単に１例としてＮＯＲゲートで実現されたＦＦを使用で
きることを示したに過ぎない。。したがって、本発明の
範囲は前述の事項に限られるものでなく、請求の範囲の
構成要件を以てそれの等価回路の全面的範囲に及ぶべき
ものである。
然し乍ら、留意すべきことには、本発明を、ＳＲＡＭ、
ＳＤＲＡＭ及び任意の他の適当なメモリシステムにて使
用できる。更に、本発明をメモリチップを使用して説明
したが、回路のパワーアップの際所定のシーケンスが望
まれる任意の適当な回路においても有用であることは明
らかである。勿論、制御回路の他の実現手法も、所定の
ロジック機能を達成するために使用することができる。
単に１例としてＮＯＲゲートで実現されたＦＦを使用で
きることを示したに過ぎない。。したがって、本発明の
範囲は前述の事項に限られるものでなく、請求の範囲の
構成要件を以てそれの等価回路の全面的範囲に及ぶべき
ものである。
【００４１】
【発明の効果】本発明により、ＩＣがパワーアップ中不
都合な動作モードに入るのを阻止できる冒頭に述べた形
式の制御回路を実現することができるという効果が奏さ
れる。
都合な動作モードに入るのを阻止できる冒頭に述べた形
式の制御回路を実現することができるという効果が奏さ
れる。
【図１】従来技術のメモリシステムの一部をブロックダ
イヤグラムで示す構成図。
イヤグラムで示す構成図。
【図２】本発明による制御回路をブロックダイヤグラム
で示す構成図。
で示す構成図。
【図３】本発明の実施例の概念図。
【図４】本発明により生成される制御信号の波形図。
７ ＤＲＡＭチップ ９ メモリコントローラ ９１ 入力端子 ９３ 入力端子 ３００ 制御回路 ３２０ 内部信号 ３３０ 外部制御信号 ３４０ 出力 ＮＤ１ ＮＡＮＤゲート ＮＤ２ ＮＡＮＤゲート ＣＨＲＤＹp パワーアップ又はチップレディ信
号 ＲＡＳn 行（row）アドレスストローブ信
号 ＧＲＩＮＴp ゲートＲＡＳ−内部信号 ＲＩＮＴp 内部ＲＡＳ信号 ＯＤ１ ＮＤ１の出力 ＯＤ２ ＮＤ２の出力 Ｉ１ インバータ
号 ＲＡＳn 行（row）アドレスストローブ信
号 ＧＲＩＮＴp ゲートＲＡＳ−内部信号 ＲＩＮＴp 内部ＲＡＳ信号 ＯＤ１ ＮＤ１の出力 ＯＤ２ ＮＤ２の出力 Ｉ１ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランツ フライムート ドイツ連邦共和国 ミュンヘン クアパル クシュトラーセ 14 クサヴィエ フライ ムート方 (72)発明者 マイク キリアン アメリカ合衆国 ヴァーモント リッチモ ンド ストーンフェンス ロード ７ (72)発明者 宮脇 直和 東京都港区芝浦１丁目１−１ 株式会社東 芝内 (72)発明者 ティロ シャフロート ドイツ連邦共和国 レーアモース シュッ ツェンシュトラーセ １
Claims (1)
- 【請求項１】 制御回路付きメモリチップにおいて、 前記制御回路は、内部制御信号を発生するように構成さ
れていて、第１、第２入力端子及び１つの出力端子を有
し、 前記第１入力端子は、第１入力信号を受け取り、該第１
入力信号は、第１アクティブ及びインアクティブ状態を
とるものであり、前記アクティブ状態は、メモリチップ
が動作準備レディ状態におかれていることを指示し、前
記インアクティブ状態は、動作準備レディ状態におかれ
ていないことを指示し、前記第２入力端子は、第２入力
信号を受け取り、該第２入力信号は第２のアクティブ及
びインアクティブ状態をとるものであり、前記入力信号
は外部制御信号であり、該外部制御信号は、アクティブ
状態におかれている場合、メモリチップ動作を起動する
ものであり、 前記出力端子からは、第１、第２入力信号に応答して、
アクティブ及びインアクティブ状態をとる出力信号が送
出されるものであり、前記出力信号は内部コントロール
信号であり、前記第１又は第２信号のいずれかがインア
クティブ状態におかれると、制御回路により出力側がイ
ンアクティブ状態にもたらされ、そして、第２信号のア
クティブ状態が、第１信号のアクティブ状態に後続する
と制御回路により出力側がアクティブ状態にもたらされ
るように構成されていることを特徴とするメモリチッ
プ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/884081 | 1997-06-27 | ||
| US08/884,081 US5881013A (en) | 1997-06-27 | 1997-06-27 | Apparatus for controlling circuit response during power-up |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134868A true JPH11134868A (ja) | 1999-05-21 |
Family
ID=25383912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10182332A Pending JPH11134868A (ja) | 1997-06-27 | 1998-06-29 | メモリチップ |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5881013A (ja) |
| EP (1) | EP0887801B1 (ja) |
| JP (1) | JPH11134868A (ja) |
| KR (1) | KR100581444B1 (ja) |
| CN (1) | CN1171240C (ja) |
| DE (1) | DE69819606T2 (ja) |
| TW (1) | TW490928B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004199238A (ja) * | 2002-12-17 | 2004-07-15 | Toshiba Corp | 半導体装置及びその起動方法 |
| US7127598B2 (en) | 2002-12-19 | 2006-10-24 | Kabushiki Kaisha Toshiba | Semiconductor device comprising transition detecting circuit and method of activating the same |
| US7619921B2 (en) | 1999-12-10 | 2009-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
Families Citing this family (5)
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| US6141284A (en) * | 1998-03-27 | 2000-10-31 | Infineon Technologies North America Corp. | Method and apparatus for an improved reset and power-on arrangement for DRAM generator controller |
| US6675330B1 (en) * | 2000-01-07 | 2004-01-06 | National Seminconductor Corporation | Testing the operation of integrated circuits by simulating a switching-mode of their power supply inputs |
| DE10059643A1 (de) * | 2000-12-01 | 2002-06-13 | Texas Instruments Deutschland | Integrierte Halbleiterschaltung |
| US7694060B2 (en) * | 2005-06-17 | 2010-04-06 | Intel Corporation | Systems with variable link widths based on estimated activity levels |
| KR101062778B1 (ko) * | 2010-05-31 | 2011-09-06 | 주식회사 하이닉스반도체 | 파워업 신호 생성 장치 및 파워업 신호 생성 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69120483T2 (de) * | 1990-08-17 | 1996-11-14 | Sgs Thomson Microelectronics | Halbleiter-Speicher mit unterdrücktem Testmodus-Eingang während des Strom-Einschaltens |
| JPH06301452A (ja) * | 1993-04-14 | 1994-10-28 | Ricoh Co Ltd | リセット回路 |
| US5414380A (en) * | 1993-04-19 | 1995-05-09 | Motorola, Inc. | Integrated circuit with an active-level configurable and method therefor |
| US5710741A (en) * | 1994-03-11 | 1998-01-20 | Micron Technology, Inc. | Power up intialization circuit responding to an input signal |
| JP3526100B2 (ja) * | 1995-03-06 | 2004-05-10 | 株式会社ルネサステクノロジ | モード設定回路 |
| US5557579A (en) * | 1995-06-26 | 1996-09-17 | Micron Technology, Inc. | Power-up circuit responsive to supply voltage transients with signal delay |
| CN1092335C (zh) * | 1995-08-21 | 2002-10-09 | 松下电器产业株式会社 | 电压检测电路、电源通－断复位电路及半导体装置 |
| KR0177774B1 (ko) * | 1995-08-23 | 1999-04-15 | 김광호 | 반도체 메모리 장치의 초기화 회로 |
| KR970051265A (ko) * | 1995-12-29 | 1997-07-29 | 김광호 | 반도체 메모리 장치의 초기화 회로 |
-
1997
- 1997-06-27 US US08/884,081 patent/US5881013A/en not_active Expired - Lifetime
-
1998
- 1998-05-29 KR KR1019980019646A patent/KR100581444B1/ko not_active Expired - Fee Related
- 1998-06-09 CN CNB981095844A patent/CN1171240C/zh not_active Expired - Fee Related
- 1998-06-26 DE DE69819606T patent/DE69819606T2/de not_active Expired - Lifetime
- 1998-06-26 TW TW087110358A patent/TW490928B/zh not_active IP Right Cessation
- 1998-06-26 EP EP98305085A patent/EP0887801B1/en not_active Expired - Lifetime
- 1998-06-29 JP JP10182332A patent/JPH11134868A/ja active Pending
- 1998-11-06 US US09/187,153 patent/US5995436A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| US7619921B2 (en) | 1999-12-10 | 2009-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| JP2004199238A (ja) * | 2002-12-17 | 2004-07-15 | Toshiba Corp | 半導体装置及びその起動方法 |
| US7127598B2 (en) | 2002-12-19 | 2006-10-24 | Kabushiki Kaisha Toshiba | Semiconductor device comprising transition detecting circuit and method of activating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5881013A (en) | 1999-03-09 |
| EP0887801B1 (en) | 2003-11-12 |
| US5995436A (en) | 1999-11-30 |
| CN1171240C (zh) | 2004-10-13 |
| DE69819606T2 (de) | 2004-08-19 |
| TW490928B (en) | 2002-06-11 |
| DE69819606D1 (de) | 2003-12-18 |
| EP0887801A2 (en) | 1998-12-30 |
| EP0887801A3 (en) | 2000-07-26 |
| KR100581444B1 (ko) | 2006-07-25 |
| CN1206198A (zh) | 1999-01-27 |
| KR19990006508A (ko) | 1999-01-25 |
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