JPH11135512A - 電力用半導体装置及びその製造方法 - Google Patents

電力用半導体装置及びその製造方法

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JPH11135512A
JPH11135512A JP9300683A JP30068397A JPH11135512A JP H11135512 A JPH11135512 A JP H11135512A JP 9300683 A JP9300683 A JP 9300683A JP 30068397 A JP30068397 A JP 30068397A JP H11135512 A JPH11135512 A JP H11135512A
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epitaxial growth
semiconductor substrate
trench
layer
semiconductor device
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JP9300683A
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Minoru Kawakami
稔 川上
Mitsuhiro Yano
光洋 矢野
Taisuke Yamashita
泰典 山下
Hidetoshi Muneno
英俊 宗野
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Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
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Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 【課題】 トレンチゲートを有する縦型ＭＯＳＦＥＴに
於いてリーク電流の低減、主耐圧の劣化防止、ゲート酸
化膜耐圧特性の安定化を図る。 【解決手段】 シリコンウエハを母材とするＡｓを含む
ｎ+半導体基板１内には１２Ｅ１７atoms/cm3以上、２０
Ｅ１７atoms/cm3以下の濃度範囲の酸素が含まれる。半
導体基板１の第２主面１Ｓ２上には、ｎ型の第１エピタ
キシャル成長層２とｐ型の拡散層３が順次に形成され
る。エピタキシャル成長層１０の厚みは２０μｍ以下に
設定される。拡散層３の表面から第１エピタキシャル成
長層２の内部に至るまで、トレンチ６が形成される。更
にトレンチ６の底面６Ｂ及び壁面６Ｗの上にゲート酸化
膜５が形成され、導電層１１がトレンチ６内に充填され
る。また、トレンチ６の角部６Ｃにｎ型のソース層４が
形成される。その後、所定の電極等を形成して素子を完
成させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わるものであり、特にｐｎ接合を有する半
導体装置、例えばダイオードやパワーＭＯＳＦＥＴ等の
電力用半導体装置において、リーク電流の発生を抑えて
主耐圧やゲート酸化膜耐圧という電気特性を改善するた
めの技術に関する。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴや横型パワーＭ
ＯＳＦＥＴに代表される電力用半導体装置は高電圧，大
電流を取り扱うため、当該電力用半導体装置はその表面
上にエピタキシャル成長によって形成されたエピタキシ
ャル成長層を有する半導体基板と、上記エピタキシャル
成長層内に形成されたトランジスタとを中核とする構造
を備える。
【０００３】ここで、図１４は、そのような電力用半導
体装置の一例として、トレンチゲートを有する縦型ＭＯ
ＳＦＥＴの従来の構造の縦断面図を示す。
【０００４】図１４に示すように、ｎ＋半導体基板１０
１の表面上には、ｎ型不純物を含むエピタキシャル成長
層１０２及びｐ型不純物を含む拡散層１０３が順次に形
成されている。
【０００５】更に、ｐ型拡散層１０３の膜厚よりも深い
トレンチが、ｐ型拡散層１０３の表面よりｎ型エピタキ
シャル層１０２の内部に渡って形成されている。そし
て、トレンチの入口の角部にあたるｐ型拡散層１０３の
所定の領域には、ｎ型不純物層であるソース層１０４が
形成されており、トレンチ内部の壁面及びその底面に
は、ゲート酸化膜となる酸化膜１０５が形成されてい
る。更に、トレンチ内部にはトレンチ埋め込み層１１０
が充填されており、このトレンチ埋め込み層１１０は図
示しないゲート電極につながっている。また、このトレ
ンチ埋め込み層１１０の上面とトレンチ入口角部付近の
ゲート酸化膜１０５を被覆するように、層間絶縁膜１０
９が形成されている。更に、層間絶縁膜１０９及び露出
しているｐ型拡散層１０３表面を被覆するように、ソー
ス電極８が形成されている。
【０００６】次に、図１４に示した従来の縦型ＭＯＳＦ
ＥＴの動作について説明する。
【０００７】まず外部電源により、ドレイン電極１０７
とソース電極１０８との間に正の（順方向の）ドレイン
電圧Ｖｄｓを印加する。この状態で、ゲート電極（図示
せず）とソース電極１０８間に所定のゲートしきい値電
圧を超える正の（順方向の）ゲート電圧を印加する。こ
のとき、ｐ型拡散層１０３内のゲート酸化膜１０５との
界面近傍の領域に電子が誘起され、ｎ型のチャネル領域
が形成される。このチャネル領域によりｎ型ソース層１
０４とｎ型エピタキシャル成長層１０２は導通し、図示
しない外部回路側からソース電極１０８を介して流入し
た電子電流は、ｎ型ソース層１０４から、上述したｐ型
拡散層１０３内のチャネル領域、ｎ型エピタキシャル成
長層１０２、及びｎ型半導体基板１０１を介して、ドレ
イン電極１０７側へと流れ、これにより本装置はＯＮ状
態となる。
【０００８】次に、ゲート電圧を上記のゲートしきい値
電圧よりも低い電圧（逆バイアス）に変化させると、ｎ
型に反転していたチャネル領域がｐ型の層に戻り、上記
の電流経路が断たれる結果、本装置はＯＦＦ状態とな
る。
【０００９】さて、上述のようなトレンチゲートを有す
る縦型ＭＯＳＦＥＴ構造の電力用半導体装置の主耐圧
は、エピタキシャル成長層の抵抗率と厚さとに依存す
る。すなわち、ＯＦＦ状態においてドレイン電圧が上昇
すると、ｎ型エピタキシャル成長層１０２とｐ型拡散層
１０３との界面におけるｐｎ接合部に印加される逆方向
電圧が上昇し、このときｐｎ接合部における空乏層がｎ
型エピタキシャル成長層１０２及びｐ型拡散層１０３の
双方に広がり、電圧を保持する。ｐｎ接合の降伏電圧、
従って主耐圧は接合部の空乏層内の電界に依存するた
め、逆方向電圧と空乏層の幅とに密接に関係している。
更に、空乏層の幅はｎ型エピタキシャル成長層１０２及
びｐ型拡散層１０３各々の不純物濃度に依存し、また抵
抗率も不純物濃度により決まるので、空乏層の幅はエピ
タキシャル成長層の抵抗率に依存することになる。ま
た、空乏層の広がりに対して十分なエピタキシャル成長
層の厚さがなければ、上述のｐｎ接合部の降伏電圧を大
きく設定することができない。従って、上述のような構
造を有する電力用半導体装置の主耐圧は、エピタキシャ
ル成長層の抵抗率と厚さとに依存しているのである。
【００１０】
【発明が解決しようとする課題】図１４に示したトレン
チゲート型縦型ＭＯＳＦＥＴでは、(i)製造各工程にお
いて、製造装置からの発塵等によって半導体装置に金属
汚染が発生する。また、(ii)トレンチの形成時やＳｉＯ
2膜等の製膜時のダメージによって、更にはドライエッ
チング工程等のウエハプロセス実行時のダメージによっ
て、結晶欠陥がエピタキシャル層の内部に発生する。こ
のような金属汚染や結晶欠陥の発生は、次のような問題
点〜をもたらす。
【００１１】まず、第１に、上記(ii)に起因する結晶
欠陥は、エピタキシャル成長層のエネルギーバンドギャ
ップ間に深いエネルギー準位を形成し、これを介して再
結合によるリーク電流が生じる。また、上記(i)に起因
したＦｅやＣｕ等の重金属の不純物は、上記結晶欠陥に
トラップされて、リーク電流の原因となる。すなわち、
上記の原因により、図１５において曲線αとして示すよ
うに、ドレイン・ソース間のリーク電流が増大するとい
う問題点が生じるのである。しかも、このリーク電流
は逆方向バイアス特性の劣化を意味し、このリーク電流
の増大が顕著になると、図１５において曲線βとして示
すように、主耐圧までもが低下し始め、所望の電気特性
が得られないという問題点も生じる。
【００１２】また、上述した結晶欠陥は、製造プロセ
ス中に、トレンチ内のゲート酸化膜とエピタキシャル層
との界面近傍に発生しやすい。このため、当該界面付近
では応力が発生しやすく、この応力による歪みによっ
て、ゲート酸化膜の絶縁性が劣化してしまうという事態
が生じる。このようなゲート酸化膜の膜質の劣化によっ
て、図１６に示すように、ゲート酸化膜に印加可能な電
圧の範囲も低下し（ゲート酸化膜耐圧特性の劣化）、こ
の場合にも所望の電気特性が得られないという事態が生
じる。
【００１３】従って、上記の問題点〜の発生源たる
上記(i)及び(ii)の発生を抑制することが、縦型ＭＯＳ
ＦＥＴにおいては強く要望されているのである。
【００１４】このような問題点は、縦型ＭＯＳＦＥＴに
ついてのみ問題となるものではない。すなわち、ＰＮ接
合を有するダイオードやサイリスタ等においても、上記
(i)及び(ii)の発生源によって逆バイアスされた接合面
を介して、バルク内にリーク電流が生じ、それが顕
著なときには主耐圧の劣化が生じる。更に、平面ゲート
型の縦型ＭＯＳＦＥＴでも、同様に、上記問題点及び
が生じるのであり、上記発生源(i)及び(ii)の除去が
解決すべき課題として浮上する。すなわち、電力用の半
導体装置については、共通して、上記発生源(i)及び(i
i)を除去して所望の電気特性を確保することが要望され
ているのである。
【００１５】他方、上記結晶欠陥を除去する先行技術
が、ＣＭＯＳ装置の横型のＭＯＳＦＥＴについて展開さ
れている。その一つは、特開昭57-5364号に開示された
ものである。同先行文献に係る技術では、シリコン単結
晶を基板とするＭＯＳ集積回路装置に関するものであ
り、上記基板の酸素濃度とＭＯＳ集積回路の漏れ電流特
性不良率との関係から、適正な酸素濃度の範囲を規定し
ている。
【００１６】さらに、特開昭61-3415号に開示された技
術では、ダイナミックＭＯＳメモリーに関するリーク電
流、ホールド不良等の電気的特性不良を抑制するため
に、シリコン基板中の酸素及び炭素の濃度範囲を適正化
している。
【００１７】ここで留意すべき点は、本願発明者が問題
点として指摘した上記事項〜とは、バルク電流を主
電流として制御する電力用半導体装置に関する問題点で
あるということである。このような電力用半導体装置に
あたっては、バルクからの主電流への影響が非常に大き
いものと考えられ、この点の考察なしでは、上記問題点
〜の全てを克服することはできないと考えられる。
しかるに、上記先行文献では、いずれも、シリコン基板
表面内に集積回路が形成されており、基板表面内にのみ
表面電流が流れる構造のもの、いわゆる横型（平面型）
ＭＯＳ構造を有する集積回路装置に関して、酸素濃度の
適正化を図ったものにすぎないのであり、バルクからの
特性への影響については、何らこの点を提示していない
し、教唆さえもしていないのである。そのため、これら
の先行文献を上記問題点〜の解決方法として採用す
ることは到底できないと考える。
【００１８】そこで、電力用半導体装置において、上記
問題点〜を克服すべき、新たな構造を提案すること
が急務となっているのである。
【００１９】この発明は上記のような問題点を解決する
ためになされたものあり、その第１の目的とするところ
は、エピタキシャル成長層内部で生じる金属汚染や結晶
欠陥を減少させることによって、エピタキシャル成長層
内部で生じうるリーク電流を十分に低減し、以て主耐圧
の劣化を防止しうる半導体装置の新規な構造を提供する
ことにある。
【００２０】更に、この発明の第２の目的は、トレンチ
ゲート構造を有する半導体装置において、上記第１の目
的の実現と同時に、酸化膜耐圧特性をも安定化させ得る
ことにある。
【００２１】更に、この発明の第３目的は、トレンチゲ
ート構造を有する半導体装置において、トレンチゲート
構造の利点を最大限に発揮しうる構造を提供することに
ある。
【００２２】更に、この発明の第４目的は、トレンチゲ
ート構造における酸化膜の耐圧特性の改善を、半導体基
板の母材との関係から図ることにもある。
【００２３】さらに、この発明は、そのような半導体装
置に適した製造方法を提供することをも第５目的として
いる。
【００２４】
【課題を解決するための手段】請求項１にかかる発明
は、第１導電型の不純物と酸素とを備える半導体基板
と、前記半導体基板の主面上に形成されたエピタキシャ
ル成長層とを備え、前記エピタキシャル成長層は、前記
半導体基板の前記主面と第１界面をなす第１主面と前記
第１主面に対向した第２主面とを備えた、前記第１導電
型の第１エピタキシャル成長層と、前記第１エピタキシ
ャル成長層の前記第２主面と第２界面をなす第３主面と
前記第３主面に対向した第４主面とを備えた、第２導電
型の拡散層とを備えており、前記酸素の濃度は１２Ｅ１
７atoms/cm3以上に設定されていることを特徴とする。
【００２５】請求項２にかかる発明は、請求項１記載の
電力用半導体装置であって、前記拡散層の前記第４主面
から前記第２界面を介して前記第１エピタキシャル成長
層の内部に至るまで形成されたトレンチと、前記トレン
チの底面上及び壁面上に全面的に形成された酸化膜とを
更に備えることを特徴とする。
【００２６】請求項３にかかる発明は、請求項１又は２
記載の電力用半導体装置であって、前記酸素の前記濃度
は２０Ｅ１７atoms/cm3以下に設定されていることを特
徴とする。
【００２７】請求項４にかかる発明は、請求項１又は２
記載の電力用半導体装置であって、前記酸素の前記濃度
の上限値は、前記半導体基板の比抵抗が０．００６Ω・
ｃｍ以下となるように規定されていることを特徴とす
る。
【００２８】請求項５にかかる発明は、請求項３又は４
記載の電力用半導体装置であって、前記半導体基板内の
前記不純物はＡｓであることを特徴とする。
【００２９】請求項６にかかる発明は、請求項３又は４
記載の電力用半導体装置であって、前記エピタキシャル
成長層の厚みは２０μｍ以下に設定されていることを特
徴とする。
【００３０】請求項７にかかる発明は、請求項３又は４
記載の電力用半導体装置であって、前記半導体基板は、
オリエンテーションフラットを備えるシリコンウエハを
その母材として備えており、前記シリコンウエハの表面
は前記半導体基板の前記主面を形成しており、前記オリ
エンテーションフラットは前記シリコンウエハの前記表
面の法線方向をなす結晶軸に直交する別の結晶軸のいず
れかの１つをその法線方向とし、前記トレンチの長手方
向は、前記オリエンテーションフラットの前記法線方向
と平行、又は当該法線方向と直交する、前記別の結晶軸
の他方と平行であることを特徴とする。
【００３１】請求項８にかかる発明は、砒素と酸素とを
不純物として備える半導体基板と、前記半導体基板の主
面上に形成され、その厚みが２０μｍ以下であるエピタ
キシャル成長層と、前記エピタキシャル成長層の表面よ
りその内部に向けて形成されたトレンチと、前記トレン
チの底面上及び壁面上に全面的に形成された酸化膜とを
備え、前記エピタキシャル成長層は、前記半導体基板の
前記主面上に形成された第１導電型の第１エピタキシャ
ル成長層と、前記第１エピタキシャル成長層内に拡散し
て形成した第２導電型の拡散層とを備えており、前記酸
素の濃度は、前記半導体基板の比抵抗が０．００２Ω・
ｃｍから０．００６Ω・ｃｍまでの範囲内となるように
設定されていることを特徴とする。
【００３２】請求項９にかかる発明は、１２Ｅ１７atom
s/cm3以上の濃度を有する酸素を備える第１導電型の半
導体基板を準備する第１工程と、前記半導体基板の主面
上に前記第１導電型のエピタキシャル成長層を形成する
第２工程と、前記エピタキシャル成長層の表面からその
内部に向けて第２導電型の不純物層を形成して、前記第
１導電型の第１エピタキシャル成長層と前記第２導電型
の拡散層とを形成する第３工程と、前記拡散層の表面上
に膜を形成する第４工程とを備えることを特徴とする。
【００３３】請求項１０にかかる発明は、請求項９記載
の電力用半導体装置の製造方法であって、前記第３工程
は、前記拡散層の前記表面から前記第１エピタキシャル
成長層の内部に至るまでトレンチを形成する工程と、前
記トレンチの底面上及び壁面上に酸化膜を全面的に形成
し、更に前記酸化膜の表面上に導電層を形成して前記導
電層によって前記トレンチを充填する工程とを更に備え
ることを特徴とする。
【００３４】請求項１１にかかる発明は、請求項１０記
載の電力用半導体装置の製造方法であって、前記酸素の
前記濃度は２０Ｅ１７atoms/cm3以下に設定されている
ことを特徴とする。
【００３５】請求項１２にかかる発明は、請求項１１記
載の電力用半導体装置の製造方法であって、前記エピタ
キシャル成長層の厚みは２０μｍ以下に設定されている
ことを特徴とする。
【００３６】請求項１３にかかる発明は、請求項１０記
載の電力用半導体装置の製造方法であって、前記第１工
程は、オリエンテーションフラットを備えるシリコンウ
エハを前記半導体基板の母材として準備する工程を備
え、前記シリコンウエハの前記表面の法線方向をなす結
晶軸に直交する別の結晶軸のいずれかの１つをその法線
方向とし、前記トレンチの長手方向は、前記オリエンテ
ーションフラットの前記法線方向と平行、又は当該法線
方向と直交する、前記別の結晶軸の他方と平行であるこ
とを特徴とする。
【００３７】
【発明の実施の形態】
（実施の形態１）図１は、実施の形態１の電力用半導体
装置の一例として、トレンチゲートを有する縦型ＭＯＳ
ＦＥＴの構造を示す縦断面図である。
【００３８】図１において、半導体基板１はシリコンウ
エハを母材とするｎ+半導体基板であり、第１導電型の
不純物と酸素とを含む。ここでは、同基板１はＡｓを上
記第１導電型の不純物として含んでおり、Ａｓの不純物
濃度は後述する第１エピタキシャル成長層の不純物濃度
よりも大きい。同基板１内に不純物として含まれている
上記酸素の濃度は、１２Ｅ１７atoms/cm3以上、２０Ｅ
１７atoms/cm3以下の範囲内に設定されている。酸素濃
度をこのような範囲内に設定した理由は、後述する図２
〜図５についての説明より明らかとなるであろう。この
半導体基板１の第１主面１Ｓ１上には、ドレイン電極７
が形成されており、半導体基板１の第２主面１Ｓ２上に
は、エピタキシャル成長法によって形成されたエピタキ
シャル成長層１０が形成されている。
【００３９】上記エピタキシャル成長層１０は、(i)第
１導電型（ここではｎ型）の不純物を含む第１導電型の
第１エピタキシャル成長層２と、(ii)当該第１エピタキ
シャル成長層２内に拡散にて形成された、第２導電型
（ここではｐ型）の不純物を含む第２導電型の拡散層な
いしｐ型チャネル層３より形成されている。即ち、第１
エピタキシャル成長層２の第１主面２Ｓ１は半導体基板
１の第２主面１Ｓ２と第１界面をなす一方、上記第１主
面２Ｓ１と対向する第１エピタキシャル成長層２の第２
主面２Ｓ２は、拡散層３の第３主面３Ｓ１と第２界面を
なしている。
【００４０】更にエピタキシャル成長層１０の表面から
その内部に向けて同層１０が穿設されており、これによ
りトレンチ６が設けられている。即ち、第３主面３Ｓ１
に対向した、拡散層３の第４主面３Ｓ２から上記第２界
面を越えて第１エピタキシャル成長層２の内部に至るま
で、トレンチ６が形成されている。そして、トレンチ６
の底面６Ｂ及び当該底面６Ｂを取り囲むトレンチ６の壁
面ないし側面６Ｗの上に、ＳｉＯ2膜から成るゲート酸
化膜（以後、単に酸化膜と称す）５が全面的に形成され
ている。更に、トレンチ６の入口側の角部６Ｃにあたる
拡散層３の一部分、即ち、トレンチ６の壁面６Ｗの縁を
なす拡散層３の第４主面３Ｓ２の一部分から壁面６Ｗに
沿って同層３の内部に渡って、ｎ型不純物層であるソー
ス層４が形成されている。そして、上記壁面６Ｗに接し
ていない、酸化膜５の上面ないし表面上に全面的に導電
層ないしはトレンチ埋め込み層１１が形成され、かつ導
電層１１はトレンチ６内に充填されている。この導電層
１１は、図示しないゲート電極につながっている。
【００４１】更に、導電層１１の上面とトレンチ６の角
部６Ｃ付近の酸化膜５とを被覆するように、拡散層３の
第４主面３Ｓ２上に層間絶縁膜９が形成されており、層
間絶縁膜９を被覆するように上記第４主面３Ｓ２の他部
上にソース電極８が形成されている。
【００４２】ここでは、後述するように、エピタキシャ
ル成長層１０の厚みｔは２０μｍ以下に設定されてい
る。
【００４３】上述した構造を有する縦型パワーＭＯＳＦ
ＥＴの動作は図１４のデバイスについて述べた場合と同
一である。即ち、ドレイン電極７とソース電極８との間
に順方向にドレイン電圧を印加した状態において（従っ
て上記第２界面のＰＮ接合は逆バイアス状態にある）、
ゲート電極に所定のゲートしきい値電圧を越えるゲート
電圧を印加すると、外部回路からソース電極８、ソース
層４、酸化膜５と拡散層３との界面近傍のｎ型層に反転
したチャネル領域、第１エピタキシャル成長層２及び半
導体基板１を介して、ドレイン電極７側へとキャリアが
流れ、同デバイスはＯＮ状態となる。
【００４４】既述した通り、この電力用半導体装置に
は、ウエハプロセス中のドライエッチング等のダメージ
によって、エピタキシャル成長層１０内に金属汚染や結
晶欠陥が生じやすい。ところで、これらの発生源、即
ち、エピタキシャル成長層１０内の金属汚染や、結晶欠
陥は、半導体基板１内に形成される結晶欠陥によるIntr
insic Geterring効果によって減少することは、よく知
られた事実である。しかし、半導体基板１内の結晶欠陥
の密度は酸素濃度に比例するので、酸素濃度が比較的低
いときには、半導体基板１内のＯ2核の析出により生ず
るIntrinsic Geterring効果が低下してしまい、ドレイ
ン・ソース間にリーク電流が流れ、そのリーク電流の発
生が顕著になるときには、主耐圧の低下も生ずることと
なる。
【００４５】そこで、酸素濃度を増大化させる必要性が
生ずるのであるが、本電力用半導体装置では、第１エピ
タキシャル成長層２と半導体基板１というバルク内にＯ
Ｎ電流が流れるので、横型ＭＯＳＦＥＴとは異なった観
点から更なる検討が必要とみられる。即ち、酸素濃度を
高く設定すると、半導体基板１内の第１導電型不純物、
ここではＡｓの濃度が下がる傾向があるため、あまりに
酸素濃度を高く設定すると、半導体基板１の抵抗が増加
して素子のＯＮ抵抗があがってしまうという不都合が生
ずるのである。このため、本電力用半導体装置において
は、半導体基板１の抵抗の増大化の抑制と、第１エピタ
キシャル成長層２の抵抗が素子全体の抵抗に占める割合
の増大化の抑制という観点を加味して、イントリンシッ
クゲッタリング効果を十分に発揮させることができる酸
素濃度の制御範囲を導出することが必要となる。かかる
考察・着眼点に基づき、本願の発明者は、縦型ＭＯＳＦ
ＥＴ等のパワーデバイスにおける最適な酸素濃度の研究
を行ったのであり、それらの結果を以下の図面に示す。
【００４６】先ず、図２は、半導体基板１の酸素濃度
（以下、酸素濃度を記号Ｏｉで以て表わす）とゲート耐
圧との関係を与える実験結果を示す図である。
【００４７】当該実験は次の様にして行われている。既
述した問題点との関係で言えば、図２の結果は、問題点
の改善につながる酸素濃度Ｏｉの条件を与えている。
即ち、Ａｓを第１導電型の不純物として含むシリコン単
結晶のインゴットから研磨前の各シリコンウエハを採取
する。この場合、シリコン単結晶のインゴットには酸素
が不純物として含まれているが、その濃度は、インゴッ
トの引上げ方向ないし結晶成長方向に対して勾配を有す
る。そして、インゴットの各領域からシリコンウエハを
切出して、ゲート酸化膜の耐圧試験用のサンプルを生成
している。そこで、図２の横軸に示した酸素濃度Ｏｉの
値は、インゴットの各切出し領域毎の平均値として与え
られている。又、図２の縦軸は、ゲート酸化膜の特性が
失われるときの印加電圧を示している。そして、各サン
プルに形成されるエピタキシャル成長層１０の膜厚ｔは
２０μｍ以下に設定されている。又、図２中、記号σは
標準偏差を示す。
【００４８】図２より、サンプルの全てが規格値７ＭＶ
／ｃｍを超えるときの酸素濃度Ｏｉは、１２×１０17at
oms/cm3であることが理解される。
【００４９】更に、図３は、既述した問題点，に関
するものであり、半導体基板１内の酸素濃度Ｏｉとリー
ク電流不良率との関係を与える実験結果を示している。
同図３の横軸は図２の場合と同様に平均値を意味する。
【００５０】図３より理解される通り、酸素濃度Ｏｉを
１２×１０17atoms/cm3に設定するときには、リーク電
流不良率が急激に低下し、その改善が顕著に現われる。
そして、酸素濃度Ｏｉをそれよりも大きく設定すると、
リーク電流不良率は０％に向けて更に急激に低下しつづ
け、酸素濃度Ｏｉが１７×１０17atoms/cm3のときにリ
ーク電流不良率は０％に達する。従って、酸素濃度Ｏｉ
を１２×１０17atoms/cm3以上に設定すると、既述した
問題点，の改善につながるということがわかる。
【００５１】他方、図４は半導体基板１の基板抵抗と同
基板１の酸素濃度Ｏｉとの関係を与える実験結果であ
り、ウエハ表面の結晶方位が（００１）面である、５イ
ンチの、Ａｓを含むシリコンウエハを母材として、サン
プルが作られている。同図４の横軸は半導体基板１の比
抵抗ρ（Ωｃｍ）を示し、縦軸は酸素濃度Ｏｉを示す。
【００５２】又、同図４中、符号ａ，ｂで示した結果の
相違は、インゴット形成時の炉の相違に起因している。
符号ａで示したサンプルの場合は、シリコンウエハに含
み得る酸素濃度Ｏｉの上限は１８Ｅ１７atoms/cm3前後
で規律されるのが、現状の結晶成長技術である。
【００５３】同図４より、酸素濃度Ｏｉに比例して基板
１のバルク抵抗が増大することが理解される。そして、
比抵抗ρを０．００６Ωｃｍ以下の範囲内に制御するた
めには、つまり半導体基板１が有する低抵抗性を保持す
るためには、酸素濃度Ｏｉを２０×１０17atoms/cm3以
内に設定するのが望ましいと言える。そして、酸素濃度
Ｏｉの下限を１２×１０17atoms/cm3に設定するなら
ば、比抵抗ρの下限は０．００２Ωｃｍとなる。
【００５４】よって、図２〜図４の結果を統合的に考察
するならば、酸素濃度Ｏｉの適正な範囲は１２Ｅ１７at
oms/cm3〜２０Ｅ１７atoms/cm3であると言える。換言す
れば、同基板１の比抵抗ρが０．００２Ωｃｍから０．
００６Ωｃｍの範囲内となるように、酸素濃度Ｏｉは規
定されていると言える。この範囲内に酸素濃度Ｏｉをコ
ントロールするならば、上記ゲッタリング効果を実効的
に発揮させることができると共に、半導体基板１の抵抗
の増大化、従ってＯＮ抵抗の増大化をも同時に防止する
ことができる。
【００５５】以上の通り、半導体基板１の酸素濃度が予
め１２Ｅ１７（atoms/cm3）から２０Ｅ１７（atoms/c
m3）の範囲内の値に設定されているときには、エピタキ
シャル成長層１０内の金属汚染や結晶欠陥という、リー
ク電流発生源、及びゲート酸化膜耐圧特性劣化源が、In
trinsic Geterring効果によって半導体基板１内の欠陥
によって効率よくゲッタリングされる。しかも、その
際、半導体基板１自身の抵抗率を上昇させることなく、
同基板１の比抵抗を０．００２Ωｃｍ〜０．００６Ωｃ
ｍの範囲内に制御することができ、極めて低抵抗な半導
体基板１を実現することができる。このことは、既述し
た通り、素子のＯＮ抵抗の低減化をもたらす。このよう
に、ＯＮ抵抗の上昇をもたらすことなくイントリンシッ
クゲッタリング効果を十分に発揮させることができるの
で、ドレイン・ソース間にリーク電流が生じず、従って
主耐圧の特性劣化も生ぜず、且つゲート酸化膜耐圧特性
も安定した、良好な特性を有する電力用半導体装置が得
られる。その結果、電力用半導体装置の歩留まりの向上
という効果が得られる。
【００５６】又、この実施の形態では、半導体基板１内
に含まれるｎ型不純物として、Ａｓ（砒素）を用いてい
る。このＡｓを使うことによって、非常に比抵抗が小さ
い（０．００２Ωｃｍ〜０．００６Ωｃｍ）半導体基板
１を作るのが容易になる。勿論、半導体基板１の不純物
をＡｓに限定する必要もなく、他のドナーを用いても本
実施の形態で得られた効果と同様の効果を得ることが可
能である。
【００５７】本実施の形態では、エピタキシャル成長層
２の厚みｔを２０μｍ以下に設定している。これは、次
の理由ないし配慮による。即ち、上記厚みｔをドレイン
・ソース間降伏電圧に換算し直すと、それは、ドレイン
・ソース間降伏電圧が１５０Ｖ程度以下になるという関
係と等価になる。ところで、トレンチゲートが平面型ゲ
ートよりも有利な点は、トレンチゲートの方がチャネル
密度が高いため、セルでのチャネル抵抗が減少する点に
ある。そして、ドレイン・ソース間降伏電圧が１５０Ｖ
以下という低い範囲内にある場合には、エピタキシャル
成長層１０における抵抗が素子の全抵抗中に占める割合
が大きいので、ゲート構造をトレンチゲートにすること
によって、素子の全抵抗を低減することが可能となる。
しかし、ドレイン・ソース間降伏電圧が１５０Ｖよりも
高くなるときには、素子の全抵抗は第１エピタキシャル
成長層２におけるバルク抵抗によって殆ど決まってしま
うため、ゲートをトレンチゲートにしてチャネル抵抗自
体を低減化しても、その寄与度は小さく、素子全抵抗の
値としては大きな改善がもたらされない。そこで、トレ
ンチゲート構造のもつ上記利点を有効に活かすために
は、降伏電圧を１５０Ｖ以下に、従って、厚みｔを２０
μｍ以下に設定するのが好ましいと言える。
【００５８】ここで、参考として、ドレイン・ソース間
降伏電圧とｏｎ抵抗との関係を図５に示す。因みに、同
図５と同様な関係式は、例えば「トランジスタ技術（Ｃ
Ｑ出版社） １９９４年９月号」にも掲載されている。
この図５から、次の点が理解される。即ち、ドレイン・
ソース間降伏電圧が４０Ｖのときには、トレンチゲート
と平面ゲートの両ｏｎ抵抗の比率は１：４となり、降伏
電圧が１００Ｖの場合には上記比率は１：２となり、降
伏電圧が１５０Ｖの場合には、上記比率は１：１．５、
降伏電圧２００Ｖの場合には上記比率は１：１．５とな
り、降伏電圧が１５０Ｖ以上の場合には、トレンチゲー
ト構造を採用したことにより得られる効果が減少する傾
向にあることが理解される。すなわち、ドレイン・ソー
ス間降伏電圧が１５０Ｖ以下、従って、エピタキシャル
成長層１０の厚みｔが２０μｍ以下のときに、ゲート構
造としてトレンチゲート型を採用するならば、素子の全
抵抗を効果的に低減させて特性を向上させることが可能
となる。その意味で、厚みｔを２０μｍ以下に設定する
のが好ましいと言える。但し、厚みｔ≦２０μｍ以下と
いう条件は、必須の条件ではない。
【００５９】又、半導体基板１の母材であるシリコンウ
エハとしては、その表面に直交する結晶軸と直交する、
２つの他の結晶軸の一方を法線方向とするオリエンテー
ションフラットを有するものを用いるのが、好ましい。
このようにシリコンウエハの結晶軸とオリエンテーショ
ンフラットとを規定し、且つ、オリエンテーションフラ
ットの法線方向に平行に又はオリエンテーションフラッ
トの法線方向に直交する他の結晶軸の他方に平行に、ト
レンチの長手方向を設定して本電力用半導体装置を製造
する場合には、ゲートを形成するトレンチ６の側面６Ｗ
上及び底面６Ｂ上に形成される酸化膜５の膜厚を均一化
することができ、ゲート酸化膜の耐圧特性を更に向上さ
せることができる。この点を、図６（ａ），（ｂ）及び
図７（ａ），（ｂ）の両者を比較して説明しよう。
【００６０】図６（ａ）は、トレンチゲート型のＭＯＳ
ＦＥＴの母材と、従来より一般的に用いられているシリ
コンウエハの結晶軸とそのオリエンテーションフラット
ＯＦＰとの関係を示す図であり、図６（ｂ）は図６
（ａ）に示したウエハについて、＜１１０＞方向にトレ
ンチの長手方向を有するトレンチゲートを形成した場合
の当該トレンチゲート構造を模式的に拡大して示した図
である。この場合には、シリコン原子の各手の結合度が
結晶面毎に変わるため、酸化膜５Ｐの膜厚は不均一とな
る。例えば、トレンチ側面６ＷＰ上の酸化膜５Ｐの膜厚
をａとすると、底面６ＢＰ上の酸化膜５Ｐの膜厚は０．
８ａとなり、当該部分の酸化膜５Ｐは薄くなる。このよ
うに膜厚の不均一が生ずると、局所的に膜厚の薄い部分
の耐圧性が劣化するので、全体として酸化膜の耐圧特性
が低下する。
【００６１】これに対して、図７（ａ）に例示したよう
なシリコンウエハを、即ち、（０００１）面を表面の結
晶方位として有し、かつ（１００）面をオリエンテーシ
ョンフラットＯＦの結晶方位として有するシリコンウエ
ハを図１の半導体基板１の母材として用いるならば、図
７（ｂ）に示すように、トレンチ６の壁面６Ｗ上及び底
面６Ｂ上に形成される酸化膜５の膜厚はいずれも厚みａ
となり、局所的に膜厚の薄い部分の発生を効果的に防止
することができる。この場合、トレンチ６は、図７
（ａ）に記号Ｃ１として示すように、その長手方向＜１
００＞方向に平行となるように形成しても良いし、図７
（ａ）に記号Ｃ２として示すように、その長手方向が＜
０１０＞方向に平行となるように形成しても良い。前者
のケースが図７（ｂ）にあたる。
【００６２】このようにすれば、オリエンテーションフ
ラットの結晶方位をマスク位置合わせにおいて有効に利
用することができる。
【００６３】尚、シリコン単結晶は立方晶系であるの
で、図７（ａ）に例示した方位関係と等価な関係にある
シリコンウエハについても、同様な効果が成立する。
【００６４】以上のように、図７（ａ）に示すようなシ
リコンウエハ内に、トレンチの長手方向がオリエンテー
ションフラットとして形成された面の法線方向と平行
に、又はオリエンテーションフラットとして形成された
面の法線方向に直交する、ウエハ表面内に含まれる結晶
軸と平行となるように、図１の縦型ＭＯＳＦＥＴを形成
するのが好ましいと言える。しかし、図６（ａ）に示し
た一般的なシリコンウエハを用いる場合であっても、図
１〜図４に関して述べた効果は同様に得られるのであ
り、図６（ａ）のシリコンウエハを利用することもなお
可能である。その意味では、母材としてのシリコンウエ
ハとして図７（ａ）に示されたものを用いることは、こ
の発明の本質にとって必須の要件ではないと言える。
【００６５】尚、トレンチの長手方向を＜１００＞方向
に平行に設定する技術自体は、特公平４−４７９８８号
公報に開示されている。
【００６６】以上述べたように、この実施の形態では、
最適な酸素濃度（１２Ｅ１７〜２０Ｅ１７（atoms/cm
3））の酸素を含む、非常に低抵抗（比抵抗は０．００
２〜０．００６Ωｃｍ）な半導体基板１と、その表面上
にエピタキシャル成長させた層１０とを有するシリコン
ウエハを用いているので、ＯＮ抵抗を最適化しつつ、イ
ントリンシックゲッタリング効果を十分に機能させるこ
とができ、これによりドレイン・ソース間のリーク電流
の発生を防止し、且つゲート酸化膜の耐圧特性の低下を
防止することができる。そのため、歩留まりを飛躍的に
向上させ得る電力用半導体装置の製造方法を提供するこ
とも可能になる。この点を、実施の形態２として以下に
詳述する。
【００６７】尚、実施の形態１で述べた技術的思想は、
図１のトレンチゲート型の縦型ＭＯＳＦＥＴのみなら
ず、平面ゲート型の縦型ＭＯＳＦＥＴやダイオード等の
他のパワーデバイスにも適用可能である他、図１に替え
て第１導電型をｐ型，第２導電型をｎ型として構成する
場合にも適用可能である。
【００６８】（実施の形態２）実施の形態２では、実施
の形態１で具現化された本発明に係る電力用半導体装置
の一例である、トレンチゲートを有する縦型ＭＯＳＦＥ
Ｔの製造方法について言及する。
【００６９】ここで、図８は、この発明の実施の形態２
に係る、トレンチゲート構造を有する縦型ＭＯＳＦＥＴ
がシリコンウエハを母材とする半導体基板上に複数個形
成されている様子を示す上面図であり、後述する図９
(a),(b),(c)は、それぞれ図８中に示すa-a'線、b-b'
線、c-c'線における各部分の構造の縦断面図であり、各
部分をそれぞれ、セル部、引き上げ部、外周部と呼ぶこ
とにする。また、後述する図１０ないし図１３における
(a),(b),(c)の関係も同様とする。
【００７０】また、実施の形態２に係るＭＯＳＦＥＴに
おいて、引き上げ部及びＭＯＳＦＥＴが複数個形成され
た外周部に、フィールドプレート構造を形成することに
よって、後述する第４主面３Ｓ２近傍の空乏層端の電界
が緩和され、電力用半導体としての高耐圧化が実現され
ている。すなわち、後述する図１３(b)及び(c)における
ｐ型層１３と酸化膜１５と導電層１１とがフィールドプ
レート構造を形成することによって、高耐圧化が実現さ
れているのである。
【００７１】なお、図８において、符号１８はゲート層
であり、符号１９はゲート層１８と外部制御回路とを繋
ぐアルミニウム配線である。
【００７２】（第１工程）本工程では、１２Ｅ１７atom
s/cm3以上、２０Ｅ１７atoms/cm3以下の酸素濃度を有す
る第１導電型の半導体基板１（図１参照）を準備する。
ここで、半導体基板１の不純物濃度は、後述する第１導
電型の第１エピタキシャル成長層２（図１参照）に比べ
て高濃度であり、半導体基板１の比抵抗は、０．００６
Ω・ｃｍ以下となるように設定されている。また、半導
体基板１は、図７(a)に示す結晶方位を持つウエハであ
り、後述する工程において形成されるトレンチの長手方
向は、ここでは、図７(b)に示した方向に規定される。
なお、本実施の形態２では、第１導電型はｎ型にあた
り、半導体基板１はＡｓ（砒素）を第１導電型の不純物
（ドナー）として含んでいるが、ｎ型の導電型を実現す
る他の不純物、例えばＰ（リン）等であっても良い。
【００７３】（第２工程）本工程は、半導体基板１の主
面上に第１導電型のエピタキシャル成長層を形成する工
程であり、以下のように実現される。
【００７４】図９に示すように、半導体基板１の第２主
面１Ｓ２上に、エピタキシャル成長法によって第１導電
型のエピタキシャル成長層１０が形成される。ここで、
エピタキシャル成長層１０の膜厚ｔは２０μｍ以下に設
定される。
【００７５】さらに、図９(b)及び(c)に示すように、エ
ピタキシャル成長層１０の表面上に熱酸化法により酸化
膜１２が形成された後、フォトリソグラフィ技術を用い
て選択的に、開孔１６及び１７が形成される。開孔１６
及び１７を利用してイオン注入技術により、図９(b)に
示すトレンチ引き上げ部及び図９(c)に示す外周部に、
第２導電型のｐ型層１３が、所定の深さまで形成され
る。なお、第２導電型の不純物としてＢ（ボロン）等を
用いることにより、上記ｐ型層１３を形成している。ま
た、ｐ型層１３の濃度は、後述する拡散層３の不純物濃
度よりも低く設定される。
【００７６】（第３工程）本工程は、エピタキシャル成
長層１０の表面からその内部に向けて第２導電型の不純
物層を形成して、第１導電型の第１エピタキシャル成長
層２（図１参照）と第２導電型の拡散層３とを形成する
工程である。さらに、本工程は、拡散層３（図１参照）
の表面から第１エピタキシャル成長層２の内部に至るま
でトレンチ６を形成する工程と、トレンチ６（図１参
照）の底面６Ｂ上及び壁面６Ｗ上に全面的に酸化膜５
（図１参照）を形成する工程とを備えている。具体的に
は、以下のように実現される。
【００７７】まず、図９(b),(c)に示したセル部及び引
き上げ部の酸化膜１２は、図１０(a)及び同図(b)に示す
ように、除去される。
【００７８】次に、エピタキシャル成長層１０の表面か
らその内部に向けて、第２導電型の不純物、例えばＢ
（ボロン）を注入・拡散することにより、図１０(a)〜
(c)に示すように、所定の深さまで第２導電型の拡散層
３が形成される。ここで、上記の第１導電型のエピタキ
シャル成長層を第１エピタキシャル成長層２と呼ぶなら
ば、第２導電型の拡散層については、それがエピタキシ
ャル成長層を母材として形成される点に鑑みて、当該拡
散層を第２エピタキシャル成長層３と定義することも可
能である。すなわち、以下の説明において、エピタキシ
ャル成長層１０は、第１エピタキシャル成長層２と、拡
散層３と、ｐ型層１３とを含むことになる。ここで、第
１エピタキシャル成長層２の第１主面２Ｓ１は半導体基
板１の第２主面１Ｓ２と第１界面をなす一方、第１主面
２Ｓ１と対向する第１エピタキシャル成長層２の第２主
面２Ｓ２は、拡散層３の第３主面３Ｓ１と第２界面をな
している。
【００７９】さらに、図１０(b)に示すように、引き上
げ部のｐ型層１３上には、厚い酸化膜１５が形成され
る。
【００８０】次に、図１１(a)〜(c)に示すように、拡散
層３の表面内、すなわち、拡散層３の第３主面３Ｓ１に
対向した、第４主面３Ｓ２面内に、フォトリソグラフィ
技術を用いて選択的に、高濃度のｎ型不純物、例えばＡ
ｓ（砒素）を注入することにより、第１エピタキシャル
成長層２に接しないソース層４が所定の深さまで形成さ
れる。その後に、エピタキシャル成長層１０の表面上に
酸化膜１４が形成される。
【００８１】そして、拡散層３の第４主面３Ｓ２から内
部に向けて、以下に述べるようにして、トレンチ６が形
成される。
【００８２】すなわち、図１２に示すように、拡散層３
の第４主面３Ｓ２から第２界面を越えて第１エピタキシ
ャル成長層２の内部に至るまで、フォトリソグラフィ技
術及びドライエッチング技術を用いて選択的に、トレン
チ６が形成される。この際、トレンチ６はソース層４を
分断する形状で形成されるが、第２エピタキシャル層３
内のトレンチ６の角部６Ｃには、なおソース層４が残さ
れている。
【００８３】さらに、図１２(a),(b)に示すように、ト
レンチ６の底面６Ｂ及び当該底面６Ｂを取り囲むトレン
チ６の壁面６Ｗの上に、ＳｉＯ2膜から成るゲート酸化
膜５が全面的に形成される。
【００８４】（第４工程）本工程では、まず、図１３
(a),(b)に示すように、酸化膜５の上面ないし表面上に
全面的に、導電層であるトレンチ埋め込み層１１がトレ
ンチ６内に充填される。この際、図１３(b)に示すよう
に、引き上げ部では、この導電層１１がトレンチ６から
酸化膜１４及び１５上にも形成され、図示しないゲート
電極につながっている。なお、本発明では、導電層１１
は高濃度の第１導電型不純物を含む多結晶シリコンが用
いられるが、アルミニウム等の金属を用いても良い。
【００８５】次に、導電層１１の露出している上面を被
覆するように酸化膜が形成され、酸化膜１４及び酸化膜
１５と一体となる。さらに、図示はしないが、一体とな
った酸化膜１４上にＰＳＧ等の層間絶縁膜９（図１参
照）が形成される。次に、フォトリソグラフィ技術及び
エッチング技術によって、導電層１１上及びソース層４
の一部上以外の酸化膜１４及び層間絶縁膜９が除去さ
れ、第４主面３Ｓ２の他部が露出される。露出した第４
主面３Ｓ２の他部と層間絶縁膜９とを被覆するようにソ
ース電極８（図１参照）が形成され、また、半導体基板
１の第１主面１Ｓ１上にはドレイン電極７（図１参照）
が形成される。このようにして、図１に示す本発明に係
るトレンチゲートを有する縦型ＭＯＳＦＥＴが完成す
る。
【００８６】さて、上述の第１工程ないし第４工程で
は、イントリンシックゲッタリング工程は、独立した工
程として規定されていない。この理由について、以下に
述べる。
【００８７】例えば、上述した第２工程中のＰ型層１３
を形成する工程は、第２導電型であるｐ型不純物の注入
の後、１２００℃で１時間の熱処理工程を含んでいる。
同様に、第３工程中の拡散層３の形成工程は、１１００
℃で２時間の熱処理工程を含んでおり、このように第１
工程ないし第４工程には、高温熱処理工程が含まれてい
る。イントリンシックゲッタリング工程は、これらの熱
処理工程を利用しており、製造プロセス中の利用可能な
工程を積極的にかつ有効に用いている。これにより、独
立した新たな工程を設けることなく、イントリンシック
ゲッタリング工程の実用性・汎用性を実現しているので
ある。
【００８８】以上のように、この実施の形態２に係る製
造方法によれば、高濃度の第１導電型（ｎ型）の半導体
基板上に、第１導電型のエピタキシャル成長層及び第２
導電型（ｐ型）の拡散層が形成され、前記半導体基板は
１２Ｅ１７atoms/cm3以上、２０Ｅ１７atoms/cm3以下の
酸素濃度を有し、その比抵抗は、０．００６Ω・ｃｍ以
下となるように設定されているので、製造プロセス中の
熱処理工程でイントリンシックゲッタリング効果を十分
に発揮し、エピタキシャル成長層内部で生じる金属汚染
や結晶欠陥を十分に減少させることが可能になる。これ
により、エピタキシャル成長層内部で生じ得るリーク電
流を十分に低減し、以て主耐圧の劣化を防止し得る新規
な構造の半導体装置を製造することができる。
【００８９】さらに、この実施の形態２に係る製造方法
によれば、上記エピタキシャル成長層を有する前記半導
体基板に、トレンチ構造を有する半導体装置において、
上述の効果と同時に、酸化膜耐圧特性をも安定化させる
ことができ、トレンチゲート構造の利点を最大限に発揮
し得る構造の半導体装置を製造することができる。
【００９０】なお、本実施の形態２では、高濃度ｎ型シ
リコン基板上にｎ型のエピタキシャル成長層を成長させ
る場合について説明したが、高濃度ｐ型シリコン基板に
ｐ型のエピタキシャル成長層を成長させる場合について
も本発明の製造方法を基本的に適用することができるこ
とは言うまでもなく、この場合にも同様の効果を奏す
る。
【００９１】
【発明の効果】
(1)請求項１に係る発明によれば、第２導電型の拡散層
と第１導電型の第１エピタキシャル成長層とがＰＮ接合
を形成しており、第１エピタキシャル成長層は第１導電
型の半導体基板の主面上に形成されているので、拡散層
と半導体基板との間に降伏電圧（主耐圧）未満の逆方向
バイアス電圧が印加されている場合には、半導体基板と
第１エピタキシャル成長層及び拡散層とから成るバルク
内に電流が流れない。しかし、エピタキシャル成長層内
には、当該電力用半導体装置の製造プロセス工程中にお
いて、(イ)製造装置の発塵等による金属汚染や、(ロ)ドラ
イエッチング等によるダメージに起因する結晶欠陥が発
生して、これらがリーク電流の発生源となる。即ち、上
記(ロ)に起因してエピタキシャル成長層というバルク内
に結晶欠陥が生じると、結晶欠陥がエネルギーバンドギ
ャップ間に深いエネルギー準位を形成することとなるの
で、再結合によるリーク電流が生じる。しかも、上記
(イ)に起因してＦｅやＣｕ等の重金属の不純物がエピタ
キシャル成長層内に侵入すると、これらの不純物は上記
結晶欠陥によりトラップされてリーク電流が生じる。こ
のため、半導体基板とエピタキシャル成長層との間に
リーク電流が発生し、このリーク電流は上記逆方向バイ
アス電圧が大きくなるに従って増大するので、ＰＮ接合
を有する当該電力用半導体装置の逆方向バイアス特性が
劣化する。しかも、上記(イ)，(ロ)の効果が顕著である
ときには、リーク電流は顕著に大きくなるため、主耐圧
自体が低下するという問題も生ずる。しかし、請求項１
の発明では、酸素が不純物として半導体基板内に含まれ
ているので、半導体基板内に結晶欠陥が生じる。このた
め、半導体基板内の結晶欠陥によるイントリンシックゲ
ッタリング効果が生じて、エピタキシャル成長層内のリ
ーク電流の発生源たる金属汚染や結晶欠陥は減少する。
ところが、半導体基板内に形成される結晶欠陥は酸素濃
度に比例しているため、酸素濃度が比較的低いと、半導
体基板内のＯ2核の検出が減少するので、イントリンシ
ックゲッタリング効果が低下する。しかし、請求項１の
発明では、酸素濃度が１２Ｅ１７atoms/cm3以上の値に
設定されているので、半導体基板内に生ずるＯ2核析出
量が最適化され、イントリンシックゲッタリング効果の
低下が防止される。このため、当該ゲッタリング効果が
顕著に現出する結果、エピタキシャル成長層内の結晶欠
陥等が実効的に減少し、リーク電流の発生が抑制されて
顕著に低下する結果、主耐圧の劣化も防止されるという
効果が得られる。
【００９２】(2)請求項２に係る発明では、エピタキシ
ャル成長層内にトレンチ構造が形成されているため、酸
化膜とエピタキシャル成長層との界面に結晶欠陥が発生
しやすく、当該界面部分に強い応力が印加されると、酸
化膜の膜質（絶縁性）が劣化するという、新たな問題点
が発生する。そのため、酸化膜を縦型ＭＯＳＦＥＴのト
レンチゲート用酸化膜として用いるときには、ゲート酸
化膜耐圧特性が劣化するという問題点を引き起こす。し
かし、本発明によれば、半導体基板内に含有される酸素
濃度が１２Ｅ１７atoms/cm3以上に設定されているた
め、半導体基板内に生ずる結晶欠陥を最適な量に制御す
ることができ、これによりイントリンシックゲッタリン
グ効果が十分に発揮される結果、酸化膜とエピタキシャ
ル成長層との界面近傍に生ずる結晶欠陥が十分に減少さ
れ、ゲート酸化膜の耐圧が飛躍的に増大されるという効
果が得られる。
【００９３】(3)請求項３の発明によれば、半導体基板
内の酸素濃度は１２Ｅ１７atoms/cm3以上２０Ｅ１７ato
ms/cm3以内の値に制御されている。このため、半導体基
板内に生ずる結晶欠陥によるイントリンシックゲッタリ
ング効果を十分に発揮させることが可能となり、エピタ
キシャル成長層のバルク内に生ずる結晶欠陥等や酸化膜
とエピタキシャル成長層との界面近傍に生ずる結晶欠陥
を格段に低減化して、リーク電流不良率の改善及び酸化
膜耐圧の改善を図ることができる。加えて、本発明によ
れば、半導体基板内の比抵抗を０．００６Ωｃｍ以下の
範囲内に制御することができ、当該比抵抗の増大化に起
因する素子のＯＮ抵抗の増大化を抑止して、ＯＮ抵抗を
適正な所定範囲内に制御することができるという効果も
同時に得られる。即ち、酸素濃度の増大化によってイン
トリンシックゲッタリング効果が増大化する反面、半導
体基板内の第１導電型の不純物の濃度が減少するため、
半導体基板の抵抗が増加し、バルク内を流れる電流につ
いてのＯＮ抵抗を逆に増加させてしまうという、問題点
を顕在化させてしまう。そこで、この発明では酸素濃度
の上限値をも適正化しているのであり、これにより、半
導体基板の抵抗の増大化を防止しつつ上記イントリンシ
ックゲッタリング効果を十分に発揮させることが可能と
なる。
【００９４】(4)請求項４の発明では、半導体基板の比
抵抗が０．００６Ωｃｍ以下となる様に半導体基板内の
酸素濃度が制御されているので、極めて低抵抗の半導体
基板を実現しつつ、当該半導体基板内に効果的に結晶欠
陥を発生させてイントリンシックゲッタリング効果を縦
型ＭＯＳＦＥＴ等のデバイスに十分に発揮させることが
可能となる。
【００９５】(5)請求項５に係る発明によれば、実用的
なＡｓを不純物としているので、比抵抗が０．００２Ω
ｃｍ〜０．００６Ωｃｍの範囲内にある半導体基板を実
現することができる。
【００９６】(6)請求項６の発明によれば、エピタキシ
ャル成長層の厚みを２０μｍ以下に設定しているので、
素子の全抵抗に対するエピタキシャル成長層内のバルク
抵抗の割合を格段に減少させて、チャネル抵抗で以て素
子の全抵抗の値を決定することが可能となる。従って、
本発明では、平面型ゲートの場合と比べてＯＮ抵抗をよ
り一層低減することができるという、トレンチゲート構
造の利点を十分に発揮させることが可能となる。
【００９７】(7)請求項７記載の発明によれば、半導体
基板の母材をなすシリコンウエハのオリエンテーション
フラットの結晶方位とトレンチの長手方向との関係を適
正に設定しているので、トレンチの壁面及び底面に形成
される酸化膜の膜厚を均一化することができ、酸化膜の
耐圧特性を向上させることができるという効果を奏す
る。
【００９８】(8)請求項８の発明によれば、i)トレンチ
ゲート構造の利点を有効に発揮させることができる、i
i)極めて低抵抗の半導体基板を実現しつつイントリンシ
ックゲッタリング効果を十分に発揮させて、電力用半導
体装置のＯＮ抵抗の増大化を防止しつつ、電力用半導体
装置のリーク電流不良率を改善し、主耐圧低下を防止す
ると共に、酸化膜耐圧特性を向上することができる、と
いう効果を発揮する。
【００９９】(9)請求項９の発明によれば、第２工程〜
第４工程を通じてイントリンシックゲッタリング効果が
十分に促進されるので、請求項１の発明と同一の効果が
得られる。又、請求項１０の発明によれば、請求項２の
発明と同一の効果が得られる。又、請求項１１の発明に
よれば、請求項３の発明と同一の効果が得られる。又、
請求項１２の発明によれば、請求項６の発明と同一の効
果が得られる。又、請求項１３の発明によれば、請求項
７の発明と同一の効果が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る、トレンチゲ
ート構造を有する縦型ＭＯＳＦＥＴの構造を示す縦断面
図である。
【図２】 半導体基板の酸素濃度とゲート酸化膜耐圧と
の関係を示す図である。
【図３】 半導体基板の酸素濃度とリーク電流不良率と
の関係を示す図である。
【図４】 この発明の実施の形態１に係る、半導体基板
の比抵抗と酸素濃度との関係を示す図である。
【図５】 この発明の実施の形態１に係る、トレンチゲ
ート構造を有する縦型ＭＯＳＦＥＴにおける、ドレイン
・ソース間降伏電圧とＯＮ抵抗との関係を、平面ゲート
型と比較しつつ示す図である。
【図６】 従来の技術における、半導体基板の結晶方位
とトレンチの形成方向との関係を示す図である。
【図７】 この発明の実施の形態１に係る、半導体基板
の結晶方位とトレンチの形成方向との関係を示す図であ
る。
【図８】 この発明の実施の形態２に係る、トレンチゲ
ート構造を有する縦型ＭＯＳＦＥＴの上面図である。
【図９】 この発明の実施の形態２に係る、トレンチゲ
ート構造を有する縦型ＭＯＳＦＥＴの製造工程を示す縦
断面図である。
【図１０】 この発明の実施の形態２に係る、トレンチ
ゲート構造を有する縦型ＭＯＳＦＥＴの製造工程を示す
縦断面図である。
【図１１】 この発明の実施の形態２に係る、トレンチ
ゲート構造を有する縦型ＭＯＳＦＥＴの製造工程を示す
縦断面図である。
【図１２】 この発明の実施の形態２に係る、トレンチ
ゲート構造を有する縦型ＭＯＳＦＥＴの製造工程を示す
縦断面図である。
【図１３】 この発明の実施の形態２に係る、トレンチ
ゲート構造を有する縦型ＭＯＳＦＥＴの製造工程を示す
縦断面図である。
【図１４】 従来の技術における、トレンチゲート構造
を有する縦型ＭＯＳＦＥＴの製造工程を示す縦断面図で
ある。
【図１５】 トレンチゲート構造を有する縦型ＭＯＳＦ
ＥＴにおける、主耐圧と主電流の関係を示す図である。
【図１６】 トレンチゲート構造を有する縦型ＭＯＳＦ
ＥＴにおける、ゲート酸化膜の絶縁特性を示す図であ
る。
【符号の説明】
１ ｎ+型半導体基板、２ ｎ型第１エピタキシャル成
長層、３ ｐ型拡散層、４ ｎ型ソース層、５ ゲート
酸化膜、６ トレンチ、６Ｂ トレンチ底面、６Ｗ ト
レンチ壁面、７ ドレイン電極、８ ソース電極、９
層間膜、１０エピタキシャル成長層、１１ トレンチ埋
め込み層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢野 光洋 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 山下 泰典 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 宗野 英俊 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の不純物と酸素とを備える半
    導体基板と、 前記半導体基板の主面上に形成されたエピタキシャル成
    長層とを備え、 前記エピタキシャル成長層は、 前記半導体基板の前記主面と第１界面をなす第１主面と
    前記第１主面に対向した第２主面とを備えた、前記第１
    導電型の第１エピタキシャル成長層と、 前記第１エピタキシャル成長層の前記第２主面と第２界
    面をなす第３主面と前記第３主面に対向した第４主面と
    を備えた、第２導電型の拡散層とを備えており、 前記酸素の濃度は１２Ｅ１７atoms/cm3以上に設定され
    ていることを特徴とする、電力用半導体装置。
  2. 【請求項２】 請求項１記載の電力用半導体装置であっ
    て、 前記拡散層の前記第４主面から前記第２界面を介して前
    記第１エピタキシャル成長層の内部に至るまで形成され
    たトレンチと、 前記トレンチの底面上及び壁面上に全面的に形成された
    酸化膜とを更に備えることを特徴とする、電力用半導体
    装置。
  3. 【請求項３】 請求項１又は２記載の電力用半導体装置
    であって、 前記酸素の前記濃度は２０Ｅ１７atoms/cm3以下に設定
    されていることを特徴とする、電力用半導体装置。
  4. 【請求項４】 請求項１又は２記載の電力用半導体装置
    であって、 前記酸素の前記濃度の上限値は、前記半導体基板の比抵
    抗が０．００６Ω・ｃｍ以下となるように規定されてい
    ることを特徴とする、電力用半導体装置。
  5. 【請求項５】 請求項３又は４記載の電力用半導体装置
    であって、 前記半導体基板内の前記不純物はＡｓであることを特徴
    とする、電力用半導体装置。
  6. 【請求項６】 請求項３又は４記載の電力用半導体装置
    であって、 前記エピタキシャル成長層の厚みは２０μｍ以下に設定
    されていることを特徴とする、電力用半導体装置。
  7. 【請求項７】 請求項３又は４記載の電力用半導体装置
    であって、 前記半導体基板は、オリエンテーションフラットを備え
    るシリコンウエハをその母材として備えており、 前記シリコンウエハの表面は前記半導体基板の前記主面
    を形成しており、 前記オリエンテーションフラットは前記シリコンウエハ
    の前記表面の法線方向をなす結晶軸に直交する別の結晶
    軸のいずれかの１つをその法線方向とし、 前記トレンチの長手方向は、前記オリエンテーションフ
    ラットの前記法線方向と平行、又は当該法線方向と直交
    する、前記別の結晶軸の他方と平行であることを特徴と
    する、電力用半導体装置。
  8. 【請求項８】 砒素と酸素とを不純物として備える半導
    体基板と、 前記半導体基板の主面上に形成され、その厚みが２０μ
    ｍ以下であるエピタキシャル成長層と、 前記エピタキシャル成長層の表面よりその内部に向けて
    形成されたトレンチと、 前記トレンチの底面上及び壁面上に全面的に形成された
    酸化膜とを備え、 前記エピタキシャル成長層は、 前記半導体基板の前記主面上に形成された第１導電型の
    第１エピタキシャル成長層と、 前記第１エピタキシャル成長層内に拡散して形成した第
    ２導電型の拡散層とを備えており、 前記酸素の濃度は、前記半導体基板の比抵抗が０．００
    ２Ω・ｃｍから０．００６Ω・ｃｍまでの範囲内となる
    ように設定されていることを特徴とする、電力用半導体
    装置。
  9. 【請求項９】 １２Ｅ１７atoms/cm3以上の濃度を有す
    る酸素を備える第１導電型の半導体基板を準備する第１
    工程と、 前記半導体基板の主面上に前記第１導電型のエピタキシ
    ャル成長層を形成する第２工程と、 前記エピタキシャル成長層の表面からその内部に向けて
    第２導電型の不純物層を形成して、前記第１導電型の第
    １エピタキシャル成長層と前記第２導電型の拡散層とを
    形成する第３工程と、 前記拡散層の表面上に膜を形成する第４工程とを備える
    ことを特徴とする、電力用半導体装置の製造方法。
  10. 【請求項１０】 請求項９記載の電力用半導体装置の製
    造方法であって、 前記第３工程は、 前記拡散層の前記表面から前記第１エピタキシャル成長
    層の内部に至るまでトレンチを形成する工程と、 前記トレンチの底面上及び壁面上に酸化膜を全面的に形
    成し、更に前記酸化膜の表面上に導電層を形成して前記
    導電層によって前記トレンチを充填する工程とを更に備
    えることを特徴とする、電力用半導体装置の製造方法。
  11. 【請求項１１】 請求項１０記載の電力用半導体装置の
    製造方法であって、 前記酸素の前記濃度は２０Ｅ１７atoms/cm3以下に設定
    されていることを特徴とする、電力用半導体装置の製造
    方法。
  12. 【請求項１２】 請求項１１記載の電力用半導体装置の
    製造方法であって、 前記エピタキシャル成長層の厚みは２０μｍ以下に設定
    されていることを特徴とする、電力用半導体装置の製造
    方法。
  13. 【請求項１３】 請求項１０記載の電力用半導体装置の
    製造方法であって、 前記第１工程は、 オリエンテーションフラットを備えるシリコンウエハを
    前記半導体基板の母材として準備する工程を備え、 前記シリコンウエハの前記表面の法線方向をなす結晶軸
    に直交する別の結晶軸のいずれかの１つを前記オリエン
    テーションフラットの法線方向とし、 前記トレンチの長手方向は、前記オリエンテーションフ
    ラットの前記法線方向と平行、又は当該法線方向と直交
    する、前記別の結晶軸の他方と平行であることを特徴と
    する、電力用半導体装置の製造方法。
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