JPH11135532A - 半導体チップ及び半導体装置 - Google Patents
半導体チップ及び半導体装置Info
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- JPH11135532A JPH11135532A JP9314228A JP31422897A JPH11135532A JP H11135532 A JPH11135532 A JP H11135532A JP 9314228 A JP9314228 A JP 9314228A JP 31422897 A JP31422897 A JP 31422897A JP H11135532 A JPH11135532 A JP H11135532A
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Abstract
(57)【要約】
【課題】 従来のＦＥＴ半導体チップでは、外部への電
極引出しは、各電極に接続された金属薄膜配線部分に金
線を接続して行っているが、このような外部接続構造は
寄生抵抗や寄生インダクタンスを大きくし、特性悪化の
一因となる。また、放熱効果を上げるために半導体基板
を薄く削り、これに厚メッキする方法があるが、割れの
発生を生じ易く、作業性を悪くする。これらの問題点を
解消する。 【解決手段】 くし形構造のＦＥＴ半導体チップにおい
て、ドレイン及びゲートのそれぞれの同種単位電極を接
続する金属薄膜よりなる引出し配線部を設け、該引出し
配線部及び各単位ソース電極にそれぞれボンディング用
バンプを設け、この半導体チップを実装基板にボンディ
ングして小型パッケージの半導体装置を作る。
極引出しは、各電極に接続された金属薄膜配線部分に金
線を接続して行っているが、このような外部接続構造は
寄生抵抗や寄生インダクタンスを大きくし、特性悪化の
一因となる。また、放熱効果を上げるために半導体基板
を薄く削り、これに厚メッキする方法があるが、割れの
発生を生じ易く、作業性を悪くする。これらの問題点を
解消する。 【解決手段】 くし形構造のＦＥＴ半導体チップにおい
て、ドレイン及びゲートのそれぞれの同種単位電極を接
続する金属薄膜よりなる引出し配線部を設け、該引出し
配線部及び各単位ソース電極にそれぞれボンディング用
バンプを設け、この半導体チップを実装基板にボンディ
ングして小型パッケージの半導体装置を作る。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用のＳｉＦＥ
ＴやＧａＡｓＦＥＴ等のＦＥＴチップ、及びそれらのＦ
ＥＴチップを実装基板に取り付けて構成した半導体装置
に関する。
ＴやＧａＡｓＦＥＴ等のＦＥＴチップ、及びそれらのＦ
ＥＴチップを実装基板に取り付けて構成した半導体装置
に関する。
【０００２】
【従来の技術】従来、電力用のＳｉＦＥＴ、ＧａＡｓＦ
ＥＴ等では、電流を大きくとるためにくし形構造のもの
が広く用いられている。
ＥＴ等では、電流を大きくとるためにくし形構造のもの
が広く用いられている。
【０００３】図６に、従来の電力用ＦＥＴ半導体素子の
電極配線、外部への配線接続の一例を示す。
電極配線、外部への配線接続の一例を示す。
【０００４】図中、１はＳｉＦＥＴ、ＧａＡｓＦＥＴ等
の半導体チップを示す。ドレイン、ゲート、ソースの各
電極はそれぞれ複数個の単位電極２、３、４により構成
されており、これら単位電極はくし形に交互に配列され
ている。
の半導体チップを示す。ドレイン、ゲート、ソースの各
電極はそれぞれ複数個の単位電極２、３、４により構成
されており、これら単位電極はくし形に交互に配列され
ている。
【０００５】５、６及び７はそれぞれ単位電極２、３及
び４に接続された金属薄膜よりなるドレイン引出し配線
部、ゲート引出し配線部及びソースの引出し配線部であ
り、ドレイン引出し配線部５とゲート引出し配線部６と
は二層配線構造により交差している。
び４に接続された金属薄膜よりなるドレイン引出し配線
部、ゲート引出し配線部及びソースの引出し配線部であ
り、ドレイン引出し配線部５とゲート引出し配線部６と
は二層配線構造により交差している。
【０００６】外部回路への引出しは、上記引出し配線部
５、６、７を接続端子とし、それらに金線８をボンディ
ングして行われる。
５、６、７を接続端子とし、それらに金線８をボンディ
ングして行われる。
【０００７】また、電力用ＦＥＴでは、発生する熱の伝
導をよくするため、半導体基板の裏面を薄く（例えば１
００μｍ以下に）削り、そこに金、銀等を厚メッキして
密着性のよい放熱電極（ＰＨＳ：ｐｌａｔｅｄ ｈｅａ
ｔ ｓｉｎｋ）を形成させたものも用いられている。
導をよくするため、半導体基板の裏面を薄く（例えば１
００μｍ以下に）削り、そこに金、銀等を厚メッキして
密着性のよい放熱電極（ＰＨＳ：ｐｌａｔｅｄ ｈｅａ
ｔ ｓｉｎｋ）を形成させたものも用いられている。
【０００８】
【発明が解決しようとする課題】図６に例示したような
従来のＦＥＴの外部接続構造では、金属薄膜配線部分、
特に金線部分の寄生抵抗や寄生インダクタンスが大きく
なり、ＦＥＴの特性を悪化させる一因となっている。
従来のＦＥＴの外部接続構造では、金属薄膜配線部分、
特に金線部分の寄生抵抗や寄生インダクタンスが大きく
なり、ＦＥＴの特性を悪化させる一因となっている。
【０００９】また、放熱効果を上げるために半導体基板
を薄く削る方法をとると、その後の工程で割れの発生を
生じ易く、作業性が悪くなるという問題があった。
を薄く削る方法をとると、その後の工程で割れの発生を
生じ易く、作業性が悪くなるという問題があった。
【００１０】本発明は、上記問題点を解消し、寄生抵抗
や寄生インダクタンスが小さく、放熱特性が改善された
ＦＥＴ半導体チップ及び半導体装置を提供しようとする
ものである。
や寄生インダクタンスが小さく、放熱特性が改善された
ＦＥＴ半導体チップ及び半導体装置を提供しようとする
ものである。
【００１１】
【課題を解決するための手段】本発明は、上記問題点を
解消するために、半導体基板の一表面にドレイン、ゲー
ト、ソースの各複数個の単位電極をくし形に配列してな
るＦＥＴを設けた半導体チップにおいて、前記ドレイン
／又はソース、及びゲートのそれぞれの同種単位電極を
接続する金属薄膜よりなる引出し配線部を設け、該引出
し配線部及び各前記単位ソース電極／又は単位ドレイン
電極にそれぞれボンディング用バンプを設けた。
解消するために、半導体基板の一表面にドレイン、ゲー
ト、ソースの各複数個の単位電極をくし形に配列してな
るＦＥＴを設けた半導体チップにおいて、前記ドレイン
／又はソース、及びゲートのそれぞれの同種単位電極を
接続する金属薄膜よりなる引出し配線部を設け、該引出
し配線部及び各前記単位ソース電極／又は単位ドレイン
電極にそれぞれボンディング用バンプを設けた。
【００１２】前記半導体チップのボンディング用バンプ
として、金バンプ等の比較的硬質のバンプ、又は該バン
プの上面に錫、ハンダ等の低融点金属材料を被覆したも
のを用いた。
として、金バンプ等の比較的硬質のバンプ、又は該バン
プの上面に錫、ハンダ等の低融点金属材料を被覆したも
のを用いた。
【００１３】また、前記ドレイン用、ゲート用及びソー
ス用の各バンプは、それぞれ整列して互いに並列となる
ように配置させた。
ス用の各バンプは、それぞれ整列して互いに並列となる
ように配置させた。
【００１４】更に、前記半導体チップを、フリップチッ
プ方式で実装基板にボンディングし、小型パッケージ組
み込みの半導体装置とした。
プ方式で実装基板にボンディングし、小型パッケージ組
み込みの半導体装置とした。
【００１５】前記実装基板として窒化アルミニウム基板
を用い、また、実装基板に設けるドレイン用、ゲート用
及びソース用の各配線は、それぞれ金属薄膜よりなる一
体化した配線として設けた。
を用い、また、実装基板に設けるドレイン用、ゲート用
及びソース用の各配線は、それぞれ金属薄膜よりなる一
体化した配線として設けた。
【００１６】
【発明の実施の形態】図１に、本発明の半導体チップの
一実施例の平面図、図２に、その右側面図を示す。
一実施例の平面図、図２に、その右側面図を示す。
【００１７】半導体チップ１の一表面に、ドレイン、ゲ
ート、ソースの各複数個の単位電極２、３、４がくし形
に交互に配列されており、単位ドレイン電極２同志及び
単位ゲート電極３同志は、それぞれ金属薄膜よりなるド
レイン引出し配線部５、ゲート引出し配線部６により接
続されている。
ート、ソースの各複数個の単位電極２、３、４がくし形
に交互に配列されており、単位ドレイン電極２同志及び
単位ゲート電極３同志は、それぞれ金属薄膜よりなるド
レイン引出し配線部５、ゲート引出し配線部６により接
続されている。
【００１８】これら引出し配線部５、６にはそれぞれ複
数個のボンディング用のドレインバンプ９、ゲートバン
プ１０が整列して設けられ、単位ソース電極の各々に
は、電極と同一形状の短冊状のソースバンプ１１が設け
られている。
数個のボンディング用のドレインバンプ９、ゲートバン
プ１０が整列して設けられ、単位ソース電極の各々に
は、電極と同一形状の短冊状のソースバンプ１１が設け
られている。
【００１９】これらのバンプは、熱圧着、超音波圧着等
によるボンディングの際の高温、圧力にくずれるおそれ
のない比較的硬質の金バンプ等を用いるか、又は図３に
示したように、金バンプ等をコアバンプ１２とし、その
上面に錫、ハンダ等の低融点金属材料の皮膜１３を設け
たものを用いる。後者の場合、加熱のみでのボンディン
グが可能となる。
によるボンディングの際の高温、圧力にくずれるおそれ
のない比較的硬質の金バンプ等を用いるか、又は図３に
示したように、金バンプ等をコアバンプ１２とし、その
上面に錫、ハンダ等の低融点金属材料の皮膜１３を設け
たものを用いる。後者の場合、加熱のみでのボンディン
グが可能となる。
【００２０】図４は、上記半導体チップを実装基板に接
着して構成した半導体装置の一実施例の平面図、図５
は、右側面図である。
着して構成した半導体装置の一実施例の平面図、図５
は、右側面図である。
【００２１】実装基板１４には、予めその一表面の上記
バンプに対応する部分及び側面の一部（図５参照）には
幅広の金属薄膜よりなるドレイン配線１５、ソース配線
１７、ゲート配線１６を形成しておき、その上に半導体
チップをフェイスダウンして載せ、いわゆるフリップチ
ップ方式で、両者を接着する。
バンプに対応する部分及び側面の一部（図５参照）には
幅広の金属薄膜よりなるドレイン配線１５、ソース配線
１７、ゲート配線１６を形成しておき、その上に半導体
チップをフェイスダウンして載せ、いわゆるフリップチ
ップ方式で、両者を接着する。
【００２２】実装基板１４には、上記のようにドレイン
配線１５、ソース配線１７、ゲート配線１６がその上
面、側面及び下面の一部に形成されているので、それら
の所要箇所を外部接続用の端子として構成することによ
り、小型パッケージの半導体装置として仕上げることが
できる。
配線１５、ソース配線１７、ゲート配線１６がその上
面、側面及び下面の一部に形成されているので、それら
の所要箇所を外部接続用の端子として構成することによ
り、小型パッケージの半導体装置として仕上げることが
できる。
【００２３】本発明の半導体装置は上記のようにしては
作られ、半導体チップが実装基板にコンパクトなバンブ
で接続されるので、寄生抵抗や寄生インダクタンスを小
さく、放熱特性が改善されたＦＥＴ半導体装置が得られ
る。
作られ、半導体チップが実装基板にコンパクトなバンブ
で接続されるので、寄生抵抗や寄生インダクタンスを小
さく、放熱特性が改善されたＦＥＴ半導体装置が得られ
る。
【００２４】実装基板としては、アルミナ基板等も利用
できるが、熱伝導率が同基板に比べ数倍高い窒化アルミ
ニウム基板を用いることで、放熱効果はより改善され
る。
できるが、熱伝導率が同基板に比べ数倍高い窒化アルミ
ニウム基板を用いることで、放熱効果はより改善され
る。
【００２５】なお、上述の実施例の説明では、半導体チ
ップのボンディング用バンプを設ける箇所について、ド
レイン及びゲートのそれぞれの（金属薄膜よりなる）引
出し配線部と各単位ソース電極に設けた例のみについて
述べたが、本発明の対象とするＦＥＴは、一般にドレイ
ン部とソース部は対称的に同一構造に形成されるので、
ドレインをソース、ソースをドレインと読み替えた構成
の半導体チップ、及び該半導体チップを実装基板に取り
付けて構成した半導体装置も可能であり、本発明の一形
態をなすものである。
ップのボンディング用バンプを設ける箇所について、ド
レイン及びゲートのそれぞれの（金属薄膜よりなる）引
出し配線部と各単位ソース電極に設けた例のみについて
述べたが、本発明の対象とするＦＥＴは、一般にドレイ
ン部とソース部は対称的に同一構造に形成されるので、
ドレインをソース、ソースをドレインと読み替えた構成
の半導体チップ、及び該半導体チップを実装基板に取り
付けて構成した半導体装置も可能であり、本発明の一形
態をなすものである。
【００２６】
【発明の効果】以上説明したように、本発明のくし形構
成のＦＥＴ半導体チップは、ドレイン／又はソース、及
びゲートのそれぞれの同種単位電極を接続する金属薄膜
よりなる引出し配線部を設け、該引出し配線部及び各前
記単位ソース電極／又は単位ドレイン電極にそれぞれボ
ンディング用バンプを設けた構造としたので、この半導
体チップを、フリップチップ方式により実装基板に直接
ボンディングすることにより、小型パッケーシの半導体
装置とすることができ、特性悪化の一因となる寄生抵抗
や寄生インダクタンスの小さい、ＦＥＴ特性が改善され
たＦＥＴ半導体装置を実現できる。
成のＦＥＴ半導体チップは、ドレイン／又はソース、及
びゲートのそれぞれの同種単位電極を接続する金属薄膜
よりなる引出し配線部を設け、該引出し配線部及び各前
記単位ソース電極／又は単位ドレイン電極にそれぞれボ
ンディング用バンプを設けた構造としたので、この半導
体チップを、フリップチップ方式により実装基板に直接
ボンディングすることにより、小型パッケーシの半導体
装置とすることができ、特性悪化の一因となる寄生抵抗
や寄生インダクタンスの小さい、ＦＥＴ特性が改善され
たＦＥＴ半導体装置を実現できる。
【００２７】また、バンプによる接続構造により、ＦＥ
Ｔにより発生する熱はボンディング部を通して熱抵抗小
さく実装基板側へ放熱されるので、半導体基板を薄く削
る等の必要がなく、作業性が向上する。また、実装基板
として窒化アルミニウム基板を用いることにより、放熱
効果は更に高められる。
Ｔにより発生する熱はボンディング部を通して熱抵抗小
さく実装基板側へ放熱されるので、半導体基板を薄く削
る等の必要がなく、作業性が向上する。また、実装基板
として窒化アルミニウム基板を用いることにより、放熱
効果は更に高められる。
【００２８】また、半導体チップに設けるドレイン用、
ゲート用及びソース用の各バンプは、それぞれ整列して
互いに並列となるように配置させ、ボンディングされる
実装基板に設けるドレイン用、ゲート用及びソース用の
各配線は、上記配置に対応しそれぞれ金属薄膜よりなる
一体化した配線とすることにより、配線をコンパクトに
まとめることができ、特性改善効果を高めることができ
る。
ゲート用及びソース用の各バンプは、それぞれ整列して
互いに並列となるように配置させ、ボンディングされる
実装基板に設けるドレイン用、ゲート用及びソース用の
各配線は、上記配置に対応しそれぞれ金属薄膜よりなる
一体化した配線とすることにより、配線をコンパクトに
まとめることができ、特性改善効果を高めることができ
る。
【００２９】また、半導体チップのボンディング用バン
プとして、金バンプ等の比較的硬質のバンプ、又は該バ
ンプの上面に錫、ハンダ等の低融点金属材料を被覆した
ものを用いることにより、バンプ間ショートの生じない
安定したボンディングが可能となる。
プとして、金バンプ等の比較的硬質のバンプ、又は該バ
ンプの上面に錫、ハンダ等の低融点金属材料を被覆した
ものを用いることにより、バンプ間ショートの生じない
安定したボンディングが可能となる。
【００３０】また、本発明の半導体チップは、ソース電
極用の引出し配線部を設けないので、半導体チップを小
さくできる利点をもっている。
極用の引出し配線部を設けないので、半導体チップを小
さくできる利点をもっている。
【００３１】また、本発明の半導体チップは、バンプ形
成のための工程が必要となる反面、電極引出し配線の交
差部をもたないので、複雑な二層配線部形成の工程が不
要となる。
成のための工程が必要となる反面、電極引出し配線の交
差部をもたないので、複雑な二層配線部形成の工程が不
要となる。
【図１】本発明の半導体チップの一実施例の平面図であ
る。
る。
【図２】同上実施例の右側面図である。
【図３】バンプの構成説明図である。
【図４】本発明の半導体装置の一実施例の平面図であ
る。
る。
【図５】同上実施例の右側面図である。
【図６】ＦＥＴ半導体チップの従来例の平面図である。
１：半導体チップ ２：単位ドレイン電極 ３：単位ゲート電極 ４：単位ソース電極 ５：ドレイン引出し配線部 ６：ゲート引出し配線部 ７：ソース引き出し配線部 ８：金線 ９：ドレインバンプ １０：ゲートバンプ １１：ソースバンプ １２：コアバンプ １３：溶着用金属皮膜 １４：実装基板 １５：ドレイン配線 １６：ゲート配線 １７：ソース配線。
Claims (6)
- 【請求項１】 半導体基板の一表面にドレイン、ゲー
ト、ソースの各複数個の単位電極をくし形に配列してな
るＦＥＴを設けた半導体チップにおいて、前記ドレイン
／又はソース、及びゲートのそれぞれの同種単位電極を
接続する金属薄膜よりなる引出し配線部を設け、該引出
し配線部及び各前記単位ソース電極／又は単位ドレイン
電極にそれぞれボンディング用バンプを設けたことを特
徴とする半導体チップ。 - 【請求項２】 ボンディング用バンプとして、金バンプ
等の比較的硬質のバンプ、又は該バンプの上面に錫、ハ
ンダ等の低融点金属材料を被覆したものを用いたことを
特徴とする請求項１の半導体チップ。 - 【請求項３】 ドレイン用、ゲート用及びソース用の各
バンプは、それぞれ整列して互いに並列となるように配
置させたことを特徴とする請求項１の半導体チップ。 - 【請求項４】 請求項１、２又は３の半導体チップを、
フリップチップ方式で実装基板にボンディングしてなる
ことを特徴とする半導体装置。 - 【請求項５】 実装基板として窒化アルミニウム基板を
用いることを特徴とする請求項４の半導体装置。 - 【請求項６】 実装基板に設けるドレイン用、ゲート用
及びソース用の各配線は、それぞれ金属薄膜よりなる一
体化した配線として設けることを特徴とする請求項４の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9314228A JPH11135532A (ja) | 1997-10-30 | 1997-10-30 | 半導体チップ及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9314228A JPH11135532A (ja) | 1997-10-30 | 1997-10-30 | 半導体チップ及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135532A true JPH11135532A (ja) | 1999-05-21 |
Family
ID=18050834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9314228A Pending JPH11135532A (ja) | 1997-10-30 | 1997-10-30 | 半導体チップ及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135532A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439409B1 (ko) * | 2002-07-16 | 2004-07-09 | 삼성전기주식회사 | Ｃｓｐ형 반도체 소자 및 그 제조방법 |
| CN1315195C (zh) * | 2000-02-10 | 2007-05-09 | 国际整流器有限公司 | 在单面上带块形连接的垂直导电倒装芯片式器件 |
| JP2007194305A (ja) * | 2006-01-18 | 2007-08-02 | Renesas Technology Corp | 半導体装置 |
| CN102376681A (zh) * | 2010-08-06 | 2012-03-14 | 联发科技股份有限公司 | 封装基板 |
| CN114141723A (zh) * | 2020-09-03 | 2022-03-04 | 台达电子工业股份有限公司 | 封装结构 |
-
1997
- 1997-10-30 JP JP9314228A patent/JPH11135532A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100439409B1 (ko) * | 2002-07-16 | 2004-07-09 | 삼성전기주식회사 | Ｃｓｐ형 반도체 소자 및 그 제조방법 |
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