JPH11142477A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH11142477A
JPH11142477A JP9304137A JP30413797A JPH11142477A JP H11142477 A JPH11142477 A JP H11142477A JP 9304137 A JP9304137 A JP 9304137A JP 30413797 A JP30413797 A JP 30413797A JP H11142477 A JPH11142477 A JP H11142477A
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JP
Japan
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signal
clock
selector
output
latch circuit
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Withdrawn
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JP9304137A
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Inventor
Hiroaki Sugano
寛明 菅野
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318583—Design for test
    • G01R31/318586—Design for test with partial scan or non-scannable parts

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Abstract

(57)【要約】 【課題】 ＬＳＳＤ方式とＭＵＸ−Ｄ方式とを混在させ
ることにより、適切規模でかつ、信頼性の高い半導体集
積回路を提供することを目的とする。 【解決手段】 半導体集積回路であって、それぞれ第１
又は第２クロックを選択する第１セレクタと、第１クロ
ックの反転信号又は第３クロックを選択する第２セレク
タと、第１データ信号又は第１スキャン信号を選択する
第３セレクタと、第３セレクタの出力をラッチする第１
ラッチ回路と、第１ラッチ回路の出力をラッチする第２
ラッチ回路とを有する複数の第１ＦＦからなる第１シフ
トレジスタと、それぞれ第２データ信号又は第２スキャ
ン信号を選択する第４セレクタと、第４セレクタの出力
をラッチする第３ラッチ回路と、第３ラッチ回路の出力
信号をラッチする第４ラッチ回路とを有する複数の第２
ＦＦからなる第２シフトレジスタを具備して構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体チップ上に形
成された半導体集積回路に関し、特に、半導体集積回路
のフリップフロップ（以下、ＦＦと呼ぶ）の構成に関す
るものである。
【０００２】
【従来の技術】半導体チップ上には、カウンタやレジス
タなどに複数のＦＦが使用されるため、ＦＦ自体の動作
確認のテストを行う必要がある。各ＦＦ単体でのテスト
は、テスト回路による回路規模が大きくなるため、複数
のＦＦをテスト用にシフトレジスタ構成して、シフトレ
ジスタのシフト動作の確認をすることによって、構成す
るＦＦのテストを行うこととしている。
【０００３】一般に半導体チップに形成される半導体集
積回路は、設計効率の観点などから、回路を構成するＦ
Ｆなどの基本回路をライブラリにセルとして登録して、
セルを引用することによりレイアウト設計が行われる。
このＦＦのセルには、ＬＳＳＤ方式のセルと、ＭＵＸ−
Ｄ方式のセルとがある。
【０００４】ＬＳＳＤ方式のＦＦのセルは、選択信号に
従って、システムクロックと第１クロック（Ａクロッ
ク）のいずれかを選択する第１セレクタと、システムク
ロックを反転信号するインバータ、選択信号に従って、
インバータの出力信号と第２クロック（Ｂクロック）の
いずれかを選択する第２セレクタと、選択信号に従っ
て、データ信号とスキャン信号のいずれかを選択する第
３セレクタと、第１セレクタの出力をクロック入力し
て、第３選択信号の出力信号をクロックの立ち上がりで
取り込むトランスミッションゲートなどで構成した第１
ラッチ回路と、第２セレクタの出力をクロック入力し
て、第１ラッチ回路の出力を取り込むトランスミッショ
ンゲートなどで構成した第２ラッチ回路とを有する。
【０００５】そして、ＬＳＳＤ方式のＦＦの出力を後段
のＦＦにスキャン信号として入力して、システムクロッ
ク、Ａクロック及びＢクロックを共通に入力して、複数
のＦＦからなるシフトレジスタを構成して、シフトレジ
スタの先頭のＦＦにスキャン信号を外部から入力するこ
とにより、レジスタを構成する。
【０００６】一方、ＭＵＸ−Ｄ方式のセルは、選択信号
に従って、システムクロックを反転信号するインバー
タ、選択信号に従って、データ信号とスキャン信号のい
ずれかを選択する第４セレクタと、システムクロックを
クロック入力して、第４セレクタの出力信号をクロック
の立ち上がりで取り込むトランスミッションゲートなど
で構成した第３ラッチ回路と、インバータの出力信号を
クロック入力して、第３ラッチ回路の出力を取り込むト
ランスミッションゲートなどで構成した第４ラッチ回路
を有する。
【０００７】そして、ＭＵＸ−Ｄ方式のＦＦの出力を後
段のＦＦにスキャン信号として入力して、システムクロ
ックを共通に入力して、複数のＦＦからなるシフトレジ
スタを構成して、シフトレジスタの先頭のＦＦにスキャ
ン信号を外部から入力することにより、レジスタを構成
する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路では、１つの半導体チップ上に、ＬＳＳ
Ｄ方式のもののみか、ＭＵＸ−Ｄ方式のもののみにより
シフトレジスタを構成しており、ＬＳＳＤ方式のもの
と、ＭＵＸ−Ｄ方式のものとを混在して構成していなか
った。
【０００９】そのため、ＬＳＳＤ方式のものを採用した
場合は、独立した２つの専用クロック、即ち、Ａクロッ
ク及びＢクロックを使用してシフトレジスタのテストを
行うために、ＡクロックとＢクロックとのパルスの期間
の重なりを確実に無くすことができ、パルスの期間の重
なりによるＦＦの誤動作が無くなり、スキャン動作でタ
イミングエラーの不具合が発生しないという利点がある
が、第１〜第３セレクタの回路及び３本のクロックの配
線により、ＦＦの回路が複雑になり、半導体チップの回
路規模が大きくなるという欠点があった。
【００１０】一方、ＭＵＸ−Ｄ方式のものでは、ＬＳＳ
Ｄ方式のものに比べて回路規模は小さくなるという利点
があるが、システムクロックと、反転したシステムクロ
ックとを使用するため、２つのクロックのパルスの重な
りによって、スキャン動作でタイミングエラーが発生し
易いという欠点があった。
【００１１】上記のように、ＬＳＳＤ方式及びＭＵＸ−
Ｄ方式のいずれか一方の方式のみを採用する従来の半導
体集積回路では、適切な規模でかつ、信頼性の高いスキ
ャン回路を構成することができなかった。
【００１２】よって本発明の目的は、２つの専用クロッ
クを使用するＬＳＳＤ方式と、１個のクロックを使用す
るＭＵＸ−Ｄ方式とを混在させることにより、適切規模
でかつ、ＦＦのテストの信頼性が高い半導体集積回路を
提供することである。
【００１３】
【課題を解決するための手段】本発明の第１の側面によ
ると、半導体チップ上に形成された半導体集積回路であ
って、第１クロック信号に基づきスキャンデータをラッ
チする第１ラッチ回路と、該第１クロック信号の反転信
号に基づき該第１ラッチ回路の出力データをラッチする
第２ラッチ回路とを含んでなる第１フリップフロップを
複数有し、該第２ラッチ回路の出力を後段の第１フリッ
プフロップのスキャンデータとする第１シフトレジスタ
と、第２クロック信号に基づきスキャンデータをラッチ
する第３ラッチ回路と、第３クロック信号に基づき前記
第３ラッチ回路の出力データをラッチする第４ラッチ回
路とを含んでなる第２フリップフロップを複数有し、該
第４ラッチ回路の出力を後段の第２フリップフロップの
スキャンデータとする第２シフトレジスタとを具備した
ことを特徴とする半導体集積回路が提供される。
【００１４】本発明の第２の側面によると、半導体チッ
プ上に形成された半導体集積回路であって、それぞれ第
１クロック信号又はその反転信号と第２クロック信号の
いずれかを選択する第１セレクタと、前記第１クロック
信号又はその反転信号と第３クロック信号のいずれかを
選択する第２セレクタと、第１データ信号と第１スキャ
ン信号のいずれかを選択する第３セレクタと、前記第１
セレクタの出力信号に基づいて、前記第３セレクタの出
力信号をラッチする第１ラッチ回路と、前記第２セレク
タの出力信号に基づいて、前記第１ラッチ回路の出力信
号をラッチする第２ラッチ回路とを有する複数の第１フ
リップフロップと、それぞれ第２データ信号と第２スキ
ャン信号のいずれかを選択する第４セレクタと、第４ク
ロック信号又はその反転信号に基づいて、前記第４セレ
クタの出力信号をラッチする第３ラッチ回路と、前記第
４クロック信号又はその反転信号に基づいて、前記第３
ラッチ回路の出力信号をラッチする第４ラッチ回路とを
有する複数の第２フリップフロップとを具備し、第１シ
ステムクロック、第１及び第２テストクロック信号を、
前記第１、第２及び第３クロック信号としてそれぞれ共
通に入力し、前段の第１フリップフロップの出力信号を
後段の第１フリップフロップの前記第１スキャン信号と
して入力して、複数の前記第１フリップフロップからな
る第１シフトレジスタを構成し、第２システムクロック
を、前記第４クロック信号として共通に入力し、前段の
第２フリップフロップの出力信号を後段の第２フリップ
フロップの前記第２スキャン信号として入力して、複数
の前記第２フリップフロップからなる第２シフトレジス
タを構成したことを特徴とする半導体集積回路が提供さ
れる。
【００１５】
【発明の実施の形態】図１は、本発明の半導体集積回路
の基本ブロック図である。この図に示すように、半導体
集積回路は、半導体チップ上に形成された複数の第１Ｆ
Ｆ１２−ｉ（ｉ＝１〜ｎ）により構成された第１シフト
レジスタ１４及び複数の第２ＦＦ２２−ｊ（ｊ＝１〜
ｍ）により構成された第２シフトレジスタ２４を具備す
る。
【００１６】第１ＦＦ１２−ｉは、第１，第２，第３セ
レクタ２，４，６及び第１，第２ラッチ回路８，１０を
有する。第１セレクタ２は、第１，第２クロックのいず
れかを選択するものである。
【００１７】第２セレクタ４は、第１クロックのインバ
ター５による反転信号又は第３クロックを選択するもの
である。第３セレクタ６は、データ信号ＤＩ１又１スキ
ャン信号ＳＩ１を選択するものである。
【００１８】第１ラッチ回路８は、第１セレクタ２の出
力信号をクロック入力して、第３セレクタの出力信号を
ラッチするものである。第２ラッチ回路１０は、第２セ
レクタ４の出力信号をクロック入力して、第１ラッチ回
路８の出力信号をラッチするものである。
【００１９】第１シフトレジスタ１４は、前段の第１Ｆ
Ｆ１２−（ｉ−１）（ｉ＝２〜ｎ）の出力信号ＳＯを後
段の第１ＦＦ１２−ｉのスキャン信号ＳＩ１として入力
し、各第１ＦＦ１２−ｉ（ｉ＝１〜ｎ）には、第１，第
２，第３クロックとして、第１システムクロックＳＣＫ
１，第１テストクロックＣＬＫＡ，第２テストクロック
ＣＬＫＢを共通に入力する構成である。
【００２０】第２ＦＦ１２−ｉは、第４セレクタ１６及
び第３，第４ラッチ回路１８，２０を有する。第４セレ
クタ１６は、データ信号ＤＩ２又はスキャン信号ＳＩ２
を選択するものである。
【００２１】第３ラッチ回路１８は、第４クロックをク
ロック入力して、第４セレクタの出力信号をラッチする
ものである。第４ラッチ回路２０は、第４クロックのイ
ンバータ１９による反転信号をクロック入力して、第３
ラッチ回路１８の出力信号をラッチするものである。
【００２２】第２シフトレジスタ２４は、前段の第２Ｆ
Ｆ２２−（ｊ−１）（ｊ＝２〜ｍ）の出力信号ＳＯを後
段の第２ＦＦ２２−ｊのスキャン信号ＳＩ２として入力
し、各第２ＦＦ２２−ｊ（ｊ＝１〜ｍ）には、第４クロ
ックとして、第２システムクロックＳＣＫ２を共通に入
力する構成である。
【００２３】以上のような構成によれば、第１シフトレ
ジスタ１４は、テスト時には、第１テストクロックＣＬ
ＫＡに同期して、スキャン信号ＳＩ１をラッチして、第
２テストクロックＣＬＫＢに同期して、ラッチしたスキ
ャン信号ＳＩ１を出力して、シフト動作をする。
【００２４】第１シフトレジスタ１４は、独立な第１テ
ストクロックＣＬＫＡ，第２テストクロックＣＬＫＢに
基づいて、ラッチ動作をするので、第１テストクロック
ＣＬＫＡ，第２テストクロックＣＬＫＢをパルスの期間
が重ならないようにすることにより、タイミングエラー
による誤動作をすることがない。
【００２５】しかし、第１シフトレジスタ１４は、回路
規模が大きくなるので、例えば、クロックスキューが大
きくなるような場合に適用すればよい。第２シフトレジ
スタ２４は、テスト時には、第２システムクロックＳＣ
Ｋ２の立ち上がりなどに同期して、スキャン信号ＳＩ２
をラッチして、第２システムクロックＳＣＫ２の立ち下
がりなどに同期して、ラッチしたスキャン信号ＳＩ１を
出力して、シフト動作をする。
【００２６】第２シフトレジスタ２４は、第２システム
クロックＳＣＫ２に基づいて、ラッチ動作をするので、
クロックスキューによるタイミングエラー起こし易い
が、回路規模を小さくすることができる。例えば、第２
シフトレジスタ２４は、クロックスキューが小さい場合
に適用すればよい。
【００２７】これにより、レジスタを構成したときのレ
ジスタのクロックスキューや回路規模を基準にＦＦを選
択することにより、最適な半導体集積回路を実現するこ
とが可能となる。
【００２８】図２は、本発明の実施形態による半導体集
積回路の構成図である。この半導体集積回路は、１個の
半導体チップ上に形成されており、システムクロック入
力端子４０、スキャン制御信号入力端子４２、スキャン
データ入力端子４６、テストクロック入力端子４８、複
数のスキャン出力端子５０、複数の遅延素子５６、複数
のドライバ５２，５４，５８，６０，６２，６４，６
６，６８，７０，７２、ＬＳＳＤ方式のシフトレジスタ
８０，８２、ＭＵＸ−Ｄ方式のシフトレジスタ８４，８
６及び図示しない組合わせ回路や同期式ＲＡＭ回路など
を具備する。
【００２９】システムクロック入力端子４０は、システ
ムクロックＳＣＬＫを入力する端子である。尚、システ
ムクロックＳＣＬＫが複数個必要とする場合は、システ
ムクロック入力端子４０が複数個必要となる。
【００３０】スキャン制御信号入力端子４２は、半導体
集積回路の運用／テストのいずれかを指定するスキャン
制御信号ＳＣＴＬを入力する端子であり、例えば、ハイ
レベルでテスト、ローレベルで運用とする。
【００３１】スキャン信号入力端子４６は、テスト時
に、スキャン信号ＳＩを入力する端子であり、例えば、
ＬＳＩテスタなどによって、スキャン信号ＳＩが入力さ
れる。尚、このスキャン信号入力端子４６は、ＬＳＳＤ
方式、ＭＵＸ方式などの方式毎などに、複数個、設けて
もよい。
【００３２】テストクロック入力端子４８は、テスト時
に、テストクロックＴＣＬＫを入力する端子であり、例
えば、ＬＳＩテスタなどによって、テストクロックＴＣ
ＬＫが入力される。
【００３３】スキャン出力端子５０は、スキャン信号Ｓ
Ｏを出力する端子であり、例えば、テスト時に、ＬＳＩ
テスタと接続することによって、ストローブポイントで
の出力信号のレベルが測定され、期待値と比較されて、
シフトレジスタ８０，８２，８４，８６を構成するＦＦ
の故障が判断される。
【００３４】ドライバ５２は、クロックスキュー低減の
ためのシステム動作用メインクロック・ドライバであ
る。ドライバ５４は、クロックスキュー低減のためのド
ライバ５２の出力側とクロック配線との間に設けられた
システム動作用グローバルクロックドライバである。
【００３５】複数のドライバ５８，６０，６２は、クロ
ックスキュー低減のために、遅延素子５６の出力側とク
ロック配線との間に設けられたシステム動作用グローバ
ルクロックドライバである。遅延素子５６は、システム
クロックＳＣＬＫを各ブロックに分配した際の負荷アン
バランスによるスキューの吸収用のためなどのものであ
る。
【００３６】クロック発生回路６３は、テストクロック
ＴＣＬＫから第１，第２，第３テストクロックＣＬＫ
Ａ，ＣＬＫＢ，ＣＬＫＭを生成するものである。第３テ
ストクロックＣＬＫＭは、テストクロックＴＣＬＫと同
じクロック周期であり、例えば、テストクロックＴＣＬ
Ｋをスルーしたクロックである。
【００３７】第１テストクロックＣＬＫＡは、テストク
ロックＴＣＬＫと同じクロック周期であり、テストクロ
ックＴＣＬＫの立ち上がりから一定のパルス幅のクロッ
クである。第２テストクロックＣＬＫＢは、テストクロ
ックＴＣＬＫと同じクロック周期であり、テストクロッ
クＴＣＬＫの立ち下がりから一定のパルス幅のクロック
である。
【００３８】第１，第２テストクロックＣＬＫＡ，ＣＬ
ＫＢのパルス幅を適当に設定することによって、２つの
テストクロックＣＬＫＡ，ＣＬＫＢ間で、パルスの期間
が重なることを余裕をもって防止している。
【００３９】ドライバ６４は、ＭＵＸ−Ｄ方式のシフト
レジスタ８に第３テストクロックＣＬＫＭを分配した時
のクロックスキュー低減のためのスキャンのシフト動作
用グローバルクロックドライバである。
【００４０】セレクタ６５は、スキャン制御信号ＳＣＴ
Ｌに基づいて、システムクロックＳＣＬＫ又は第３テス
トクロックＣＬＫＭのいずれかを選択するものであり、
例えば、スキャン制御信号ＳＣＴＬがハイレベルの時、
第３テストクロックＣＬＫＭを選択し、スキャン制御信
号ＳＣＴＬがローレベルの時、システムクロックＳＣＬ
Ｋを選択する。
【００４１】ドライバ６６は、ＭＵＸ−Ｄ方式のシフト
レジスタ８４を構成するＦＦのファンインによるクロッ
クスキュー低減のためのスキャンのシフト動作用のロー
カルクロックドライバである。
【００４２】ドライバ６８，７０は、第１，第２テスト
クロックＣＬＫＡ，ＣＬＫＢのためのものであり、ドラ
イバ６４と同様の役割を果たすスキャンのシフト動作用
グローバルクロックドライバである。
【００４３】ドライバ７２，７４は、第１，第２テスト
クロックＣＬＫＡ，ＣＬＫＢのためのものであり、ドラ
イバ６６と同様の役割を果たすスキャンのシフト動作用
ローカルクロックドライバである。
【００４４】本実施形態では、ＬＳＳＤ方式のシフトレ
ジスタ８０（タイプ１）、ＬＳＳＤ方式のシフトレジス
タ８２（タイプ２）、ＭＵＸ−Ｄ方式のシフトレジスタ
８４（タイプ３）及びＭＵＸ−Ｄ方式のシフトレジスタ
８６（タイプ４）の４種類のシフトレジスタが有る。
【００４５】タイプ１のシフトレジスタ８０は、ドライ
バ６２から分配されたシステムクロックＳＣＬＫを他の
シフトレジスタ８２，８４，８６と共用しないＬＳＳＤ
方式のものである。
【００４６】タイプ２のシフトレジスタ８２は、ドライ
バ６０から分配されたシステムクロックＳＣＬＫをＭＵ
Ｘ−Ｄ方式のシフトレジスタ８４と共用するＬＳＳＤ方
式のものである。
【００４７】タイプ３のシフトレジスタ８４は、ドライ
バ６０から分配されたシステムクロックＳＣＬＫがＬＳ
ＳＤ方式のシフトレジスタ８４と共用するＭＵＸ−Ｄ方
式のものである。
【００４８】タイプ４のシフトレジスタ８６は、ドライ
バ６０から分配されたシステムクロックＳＣＬＫが他の
シフトレジスタ８０，８２，８４と共用しないＭＵＸ−
Ｄ方式のものである。
【００４９】タイプ１のシフトレジスタ８０は、テスト
時に、独立な２本のテストクロックＣＬＫＡ，ＣＬＫＢ
を使用するので、タイミングエラーが発生し難く、しか
も、運用時において、システムクロックＳＣＬＫがセレ
クタ６５から分配されることもなく、ドライバ６２の出
力のシステムクロックＳＣＬＫを使用するので、システ
ムクロックＳＣＬＫの遅延時間が小さいというメリット
があるが、回路規模が大きくなるというデメリットがあ
る。
【００５０】タイプ２のシフトレジスタ８２は、テスト
時に、独立な２本のテストクロックＣＬＫＡ，ＣＬＫＢ
を使用するので、タイミングエラーが発生し難いという
メリットがあるが、タイプ１とは異なり、ドライバ６０
の出力のシステムクロックＳＣＬＫをＭＵＸ−Ｄ方式の
レフトレジスタ８４と共用するので、システムクロック
ＳＣＬＫの遅延時間が懸念される上に、回路規模が大き
くなるというデメリットがある。
【００５１】タイプ３のシフトレジスタ８４は、シフト
レジスタ８０，８２に比べて、回路規模が小さくなると
いうメリットがあるが、セレクタ６５の出力の１個のク
ロックを使用するために、クロックスキューにより、タ
イミングエラーがシフトレジスタ８０，８２に比べて生
じ易いというデメリットがある。
【００５２】但し、セレクタ６５を用いて、第３テスト
クロックＣＬＫＭをシフトレジスタ８４に分配して、シ
フトレジスタ８４のテストを行うので、テスト時にシス
テムクロックＳＣＬＫを使用する場合に比べて、クロッ
クスキューが小さくなって、シフトレジスタ８４がタイ
ミングエラーを起こし難くなっている反面、運用時にお
いて、システムクロックＳＣＬＫがセレクタ６５を通し
て出力されるため、システムクロックＳＣＬＫの遅れに
より、出力の遅れがクリティカルパスなどにおいては、
懸念される。
【００５３】タイプ４のシフトレジスタ８６は、シフト
レジスタ８０，８２に比べて、回路規模が小さくなると
いうメリットがあるが、テスト時に、ドライバ６０の出
力のシステムクロックＳＣＬＫを使用するために、クロ
ックスキューにより、タイミングエラーがシフトレジス
タ８０，８２に比べて生じ易いというデメリットがあ
る。
【００５４】図３は、図２中のＬＳＳＤ方式のシフトレ
ジスタの構成図である。この図に示すように、各ＬＳＳ
Ｄ方式のシフトレジスタ８０，８２は、ＬＳＳＤ方式の
ＦＦ９０−ｉ（ｉ＝１〜ｎ）によりシフトレジスタを構
成しており、初段のＦＦ９０−１の端子ＳＩには、スキ
ャン信号ＳＩが入力され、最終段のＦＦ９０−ｎの端子
ＳＯから、スキャン出力端子５０に出力する。
【００５５】各ＦＦ９０−ｉは、端子ＤＩ，ＳＣＫ、Ｓ
Ｉ、ＳＭ、ＣＫＡ，ＣＫＢ、ＤＯ及びＳＯ、図示しない
インバータ、図示しない第１〜第３セレクタ及び図示し
ない第１，第２ラッチ回路を有する。
【００５６】端子ＤＩは、組合わせ回路９２などからデ
ータを入力する端子である。端子ＳＣＫは、システムク
ロックＳＣＬＫを入力するクロック端子である。端子Ｓ
Ｉは、スキャン信号ＳＩを入力する端子である。端子Ｓ
Ｍは、スキャン制御信号ＳＣＴＬを入力する端子であ
る。
【００５７】端子ＣＫＡ，ＣＫＢは、第１，第２テスト
クロックＣＬＫＡ，ＣＬＫＢを入力するクロック端子で
ある。端子ＤＯは、組合わせ回路９２などにデータを出
力する端子である。端子ＳＯは、スキャン信号ＳＩを出
力する端子である。インバータは、システムクロックＳ
ＣＬＫを反転するものである。
【００５８】第１セレクタは、スキャン制御信号ＳＣＴ
Ｌに従って、システムクロックＳＣＬＫ又は第１テスト
クロックＣＬＫＡのいずれかを選択するものであり、例
えば、スキャン制御信号ＳＣＴＬがハイレベルの時に、
第１テストクロックＣＬＫＡを選択し、スキャン制御信
号ＳＣＴＬがローレベルの時に、システムクロックＳＣ
ＬＫを選択するものとする。
【００５９】第２セレクタは、スキャン制御信号ＳＣＴ
Ｌに従って、インバータの出力信号のシステムクロック
ＳＣＬＫの反転信号又は第２テストクロックＣＬＫＢの
いずれかを選択するものであり、例えば、スキャン制御
信号ＳＣＴＬがハイレベルの時に、第２テストクロック
ＣＬＫＢを選択し、スキャン制御信号ＳＣＴＬがローレ
ベルの時に、システムクロックＳＣＬＫの反転信号を選
択する。
【００６０】第３セレクタは、スキャン制御信号ＳＣＴ
Ｌに従って、データ信号ＤＩ又はスキャン信号ＳＩのい
ずれかを選択するものであり、例えば、スキャン制御信
号ＳＣＴＬがハイレベルの時に、スキャン信号ＳＩを選
択し、スキャン制御信号ＳＣＴＬがローレベルの時に、
データ信号ＤＩを選択する。
【００６１】第１ラッチ回路は、第１セレクタの出力の
クロックがハイレベルになると、第３セレクタの出力信
号をラッチして、出力するトランスミッションゲートな
どである。
【００６２】第２ラッチ回路は、第２セレクタの出力の
クロックがハイレベルになると、第１ラッチ回路の出力
をラッチして、端子ＤＯ，ＳＯより出力するトランスミ
ッションゲートなどである。
【００６３】従って、各ＦＦ９０−ｉは、テスト時にお
いては、第１テストクロックＣＬＫＡの立ち上がりで、
スキャンデータＳＩをラッチして、第２テストクロック
ＣＬＫＢの立ち上がりで、それを端子ＳＯに出力し、運
用時においては、システムクロックＳＣＬＫの立ち上が
りで、データＤＩをラッチして、システムクロックＳＣ
ＬＫの立ち下がりで、それを端子ＤＯから出力する。
【００６４】図４は、図２中のＭＵＸ−Ｄ方式のシフト
レジスタ８４の構成図である。図２中のＭＵＸ−Ｄ方式
のシフトレジスタ８４は、ＭＵＸ−Ｄ方式のＦＦ１００
−ｊ（ｊ＝１〜ｍ）によりシフトレジスタを構成してお
り、初段のＦＦ１００−１の端子ＳＩには、スキャン信
号ＳＩが入力され、最終段のＦＦ１００−ｍの端子ＳＯ
から、スキャン出力端子５０に出力する。
【００６５】各ＦＦ１００−ｊは、端子ＤＩ，ＣＫ、Ｓ
Ｉ、ＳＭ、ＤＯ及びＳＯ、図示しないインバータ、図示
しない第４セレクタ及び図示しない第３，第４ラッチ回
路を有する。
【００６６】端子ＤＩは、組合せ回路１０２などからデ
ータを入力する端子である。端子ＣＫは、ドライバ６６
を通して、セレクタ６５の出力のクロックを入力するク
ロック端子である。端子ＳＩは、スキャン信号ＳＩを入
力する端子である。端子ＳＭは、スキャン制御信号ＳＣ
ＴＬを入力する端子である。
【００６７】端子ＤＯは、組合せ回路１０２などにデー
タを出力する端子である。端子ＳＯは、スキャン信号Ｓ
Ｉを出力する端子である。インバータは、端子ＣＫに入
力されたクロックを反転させるものである。
【００６８】第４セレクタは、スキャン制御信号ＳＣＴ
Ｌに従って、端子ＤＩに入力されたデータ信号又は端子
ＳＩに入力されたスキャン信号のいずれかを選択するも
のであり、例えば、スキャン制御信号ＳＣＴＬがハイレ
ベルの時に、スキャン信号ＳＩを選択し、スキャン制御
信号ＳＣＴＬがローレベルの時に、データ信号ＤＩを選
択する。
【００６９】第３ラッチ回路は、端子ＣＫのクロックが
ハイレベルになると、第４セレクタの出力信号をラッチ
して、出力するものである。第４ラッチ回路は、インバ
ータの出力のクロックがハイレベルになると、第３ラッ
チ回路の出力をラッチして、端子ＤＯ，ＳＯより出力す
るものである。
【００７０】従って、各ＦＦ１００−ｊは、テスト時に
おいては、第３テストクロックＣＬＫＭの立ち上がり
で、スキャンデータＳＩをラッチして、第３テストクロ
ックＣＬＫＭの立ち下がりで、それを端子ＳＯに出力
し、運用時においては、システムクロックＳＣＬＫの立
ち上がりで、データＤＩをラッチして、システムクロッ
クＳＣＬＫの立ち下がりで、それを端子ＤＯから出力す
る。
【００７１】本例では、ＦＦ９０−ｉ（ｉ＝１〜ｎ），
ＦＦ１００−ｊ（ｊ＝１〜ｍ）の入出力を組合せ回路９
２，１０２に入出力する構成としているが、ＦＦ９０−
ｉ，１００−ｊがレジスタやカウンタなどの順序回路を
構成する場合などでは、ＦＦ９０−（ｉ＋１），ＦＦ１
００−（ｊ＋１）などの端子ＤＩに出力される。
【００７２】ＭＵＸ−Ｄ方式のシフトレジスタ８６の構
成はシフトレジスタ８４と同一であるが、クロック入力
をセレクタ６５からの出力ではなく、システムクロック
ＳＣＬＫのみを入力する点でシフトレジスタ８４と異な
る。
【００７３】以下、図２の半導体集積回路の設計方法及
び動作について説明をする。 （ａ） 半導体集積回路の設計 半導体集積回路のシステム設計で決めれた仕様を基にし
て、機能ブロック間の関係と機能ブロック内部の動作を
決め、各機能ブロックを基本ゲートの組合せで構成す
る。
【００７４】トランジスタレベルの電子回路と素子の特
性を決めて、その素子の特性、仕様及びクロック配線の
配線遅延などから、ドライバ５２，５４，５８，６０，
６２，６４，６６，６８，７０，７２、クロック発生回
路６３、セレクタ６５、遅延素子５６の配置及び使用す
るトランジスタ、組合せ回路９０，１００に使用するセ
ル及びＦＦのセル（ＬＳＳＤ方式又はＭＵＸ−Ｄ方式）
を決定する。
【００７５】ここで、ＦＦのセルをＬＳＳＤ方式にする
かＭＵＸ−Ｄ方式にするかを決定する判断基準の一例と
しては、以下のようなものが考えられる。 （Ｔ１） ＬＳＳＤ方式のシフトレジスタ８０を使用す
る場合 シフトレジスタ８０は、ＭＵＸ−Ｄ方式を採用すると、
テスト時において、クロックスキューが大きくなり、タ
イミングエラーが生じ易い、例えば、シフトレジスタの
ビット数が、大きな場合に採用する。
【００７６】（Ｔ２） ＬＳＳＤ方式のシフトレジスタ
８２を使用する場合 シフトレジスタ８２は、ブロック内にＦＦが多数存在し
て、ＭＵＸ−Ｄ方式のシフトレジスタ８４とに分割をし
なければならず、しかも、分割したＦＦについて、ステ
ムクロックＳＣＬＫが遷移してから、ＦＦの端子ＤＯの
出力が遷移するまでの時間が、仕様上、一定時間内であ
ることが要求されるもの（クリティカルパス）である時
に使用する。
【００７７】クリティカルパスの場合に適用するのは、
ＭＵＸ−Ｄ方式のシフトレジスタ８４でＦＦを構成する
と、運用時に、システムクロックＳＣＬＫがセレクタ６
５を通過して、ＦＦに入力されるため、システムクロッ
クＳＣＬＫの遅延が問題となるからである。
【００７８】（Ｔ３） ＭＵＸ−Ｄ方式のシフトレジス
タ８４を使用する場合 ＭＵＸ−Ｄ方式のシフトレジスタ８４は、同一ブロック
内に、ＬＳＳＤ方式のシフトレジスタ８２が存在し、且
つ、クロックスキューにより、タイミングエラーを生じ
難い、例えば、シフトレジスタ８４のビット数が小さい
場合などに採用する。
【００７９】（Ｔ４） ＭＵＸ−Ｄ方式のシフトレジス
タ８６を使用する場合 ＭＵＸ−Ｄ方式のシフトレジスタ８４は、同一ブロック
内に、ＬＳＳＤ方式のシフトレジスタ８２が存在せず、
且つ、クロックスキューにより、タイミングエラーを生
じ難い、例えば、シフトレジスタ８４のビット数が小さ
い場合などに採用する。
【００８０】セルライブラリに登録されたＬＳＳＤ方式
のセル及びＭＵＸ−Ｄ方式のセルなどのセルを用いて、
図２に示す半導体集積回路の配置・配線を行って、ＬＳ
ＳＤ方式のシフトレジスタ８０，８２、ＭＵＸ−Ｄ方式
のシフトレジスタ８４，８６などの配置・配線をマニュ
アル又は自動配置配線ツールによって行い、マスク作製
などをして、半導体集積回路のチップを作製する。
【００８１】（ｂ） 半導体集積回路のテスト 図２に示す半導体集積回路のテストは、ＩＣテスタなど
を使用して、端子４０にシステムクロックＳＣＬＫ、端
子４２に、スキャン制御信号ＳＣＴＬ、例えば、ハイレ
ベル、端子４６にクロックＴＣＬＫ，ＳＣＬＫに同期し
て、スキャン信号ＳＩ、端子４８にテストクロックＴＣ
ＬＫをそれぞれ印加する。
【００８２】端子４０に印加されたシステムクロックＳ
ＣＬＫは、ドライバ５２，５４，５８，６０，６２によ
り分配されて、ＬＳＳＤ方式のシフトレジスタ８０，８
２及びＭＵＸ−Ｄ方式のシフトレジスタ８４，８６に入
力される。
【００８３】端子４２に入力されたスキャン制御信号Ｓ
ＣＴＬは、セレクタ６５、ＬＳＳＤ方式のレジスタ８
０，８２及びＭＵＸ−Ｄ方式のレジスタ８４，８６に入
力される。端子４６に入力されたスキャン信号ＳＩは、
ＬＳＳＤ方式のレジスタ８０，８２及びＭＵＸ−Ｄ方式
のレジスタ８４，８６の初段のＦＦ９０−１，１００−
１の端子ＳＩに入力される。
【００８４】端子４８に入力されたテストクロックＴＣ
ＬＫは、クロック発生回路６３に入力されて、端子Ｍよ
り、例えば、テストクロックＴＣＬＫをスルーして、第
３テストクロックＣＬＫＭ、端子Ａより、テストクロッ
クＴＣＬＫの立ち上がりから一定幅のパルスの第１テス
トクロックＣＬＫＡ、端子Ｂより、テストクロックＴＣ
ＬＫの立ち下がりから一定幅のパルスの第２テストクロ
ックＣＬＫＢを出力する。
【００８５】セレクタ６５は、第３テストクロックＣＬ
ＫＭを選択して、ドライバ６６に出力する。ドライバ６
６は、第３テストクロックＣＬＫＭをＭＵＸ−Ｄ方式の
シフトレジスタ８４に分配する。
【００８６】ドライバ６８，７２は、第１テストクロッ
クＣＬＫＡをＬＳＳＤ方式のシフトレジスタ８０，８２
に分配する。ドライバ７０，７４は、第２テストクロッ
クＣＬＫＢをＬＳＳＤ方式のシフトレジスタ８０，８２
に分配する。
【００８７】ＬＳＳＤ方式のシフトレジスタ８０，８２
は、第１テストクロックＣＬＫＡの立ち上がりでラッチ
して、端子ＳＯより、第２テストクロックＣＬＫＢの立
ち下がりで出力して、テストクロックＴＣＬＫに同期し
て、１ビットずつ、スキャン信号ＳＩをシフトをする。
【００８８】ＭＵＸ−Ｄ方式のシフトレジスタ８４は、
第３テストクロックＣＬＫＭの立ち上がりでラッチし
て、端子ＳＯより、第３テストクロックＣＬＫＭの立ち
下がりで出力して、テストクロックＴＣＬＫに同期し
て、１ビットずつ、スキャン信号ＳＩをシフトをする。
【００８９】この時、ＭＵＸ−Ｄ方式のシフトレジスタ
８４は、第３テストクロックＣＬＫＭを使用して、シフ
ト動作を行い、ＬＳＳＤ方式のシフトレジスタ８２に
は、第３テストクロックＣＬＫＭが分配されないので、
クロックスキューによるタイミングエラーが起き難くな
る。
【００９０】ＭＵＸ−Ｄ方式のシフトレジスタ８６は、
システムクロックＳＣＬＫの立ち上がりでラッチして、
端子ＳＯより、システムクロックＳＣＬＫの立ち下がり
で出力して、システムクロックＳＣＬＫに同期して、１
ビットずつ、スキャン信号ＳＩをシフトをする。
【００９１】この時、ＭＵＸ−Ｄ方式のシフトレジスタ
８６は、クロックスキューによるタイミングエラーが生
じ難い構成としているので、タイミングエラーが生じ難
いとともに、回路構成が簡単となっている。
【００９２】端子ＳＯから出力されたスキャン信号ＳＯ
は、ストローブポイントにて、ＩＣテスタなどにより論
理レベルが測定されて、期待値のパターンと比較され、
ＬＳＳＤ方式のシフトレジスタ８０，８２，ＭＵＸ−Ｄ
方式のシフトレジスタ８４，８６の故障が診断される。
【００９３】以上説明した実施形態によれば、半導体チ
ップ上に、ＬＳＳＤ方式のレジスタ８０，８２とＭＵＸ
−Ｄ方式のレジスタ８４，８６を混在させることができ
るので、シフトレジスタのビット数、クリティカルパス
／ノンクリティカルパス、回路規模などのファクタによ
って、最適なＦＦを選択することができ、チップサイズ
の最適化を図ることができるとともに、テスト時のタイ
ミングエラーをより効果的に防止することができる。
【００９４】
【発明の効果】本発明によると、第１ＦＦによる第１シ
フトレジスタと第２ＦＦによる第２シフトレジスタとを
混在させることができるので、シフトレジスタのビット
数、クリティカルパス／ノンクリティカルパス、チップ
サイズなどのファクタによって、最適なＦＦを選択する
ことができ、チップサイズの最適化を図ることができる
とともに、テスト時のタイミングエラーをより効果的に
防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の基本ブロック図であ
る。
【図２】本発明の実施形態による半導体集積回路の構成
図である。
【図３】図２中のＬＳＳＤ方式のシフトレジスタの構成
図である。
【図４】図２中のＭＵＸ−Ｄ方式のシフトレジスタの構
成図である。
【符号の説明】 ＳＣＫ１ 第１システムクロック ＣＬＫＡ 第１テストクロック ＣＬＫＢ 第２テストクロック ＳＣＫ２ 第２システムクロック ２ 第１セレクタ ４ 第２セレクタ ６ 第３セレクタ ８ 第１ラッチ回路 １０ 第２ラッチ回路 １２−ｉ（ｉ＝１〜ｎ） 第１ＦＦ １４ 第１シフトレジスタ １６ 第４セレクタ １８ 第３ラッチ回路 ２０ 第４ラッチ回路 ２２−ｊ（ｊ＝１〜ｍ） 第２ＦＦ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ上に形成された半導体集積
    回路であって、 第１クロック信号に基づきスキャンデータをラッチする
    第１ラッチ回路と、該第１クロック信号の反転信号に基
    づき該第１ラッチ回路の出力データをラッチする第２ラ
    ッチ回路とを含んでなる第１フリップフロップを複数有
    し、該第２ラッチ回路の出力を後段の第１フリップフロ
    ップのスキャンデータとする第１シフトレジスタと、 第２クロック信号に基づきスキャンデータをラッチする
    第３ラッチ回路と、第３クロック信号に基づき前記第３
    ラッチ回路の出力データをラッチする第４ラッチ回路と
    を含んでなる第２フリップフロップを複数有し、該第４
    ラッチ回路の出力を後段の第２フリップフロップのスキ
    ャンデータとする第２シフトレジスタと、 を具備したことを特徴とする半導体集積回路。
  2. 【請求項２】 所定のクロック信号から少なくとも１つ
    のテストクロック信号を生成するクロック生成回路と、 システムクロック及び前記クロック生成回路で生成され
    たテストクロック信号のうち、いずれか１つを前記第１
    クロック信号として選択するセレクタと、 を更に具備したことを特徴とする請求項１記載の半導体
    集積回路。
  3. 【請求項３】 前記クロック生成回路は、テストクロッ
    ク信号として、前記第２クロック信号と前記第３クロッ
    ク信号を生成することを特徴とする請求項２記載の半導
    体集積回路。
  4. 【請求項４】 前記セレクタが出力する前記第１クロッ
    ク信号を前記第１シフトレジスタに供給するドライバを
    有することを特徴とする請求項２記載の半導体集積回
    路。
  5. 【請求項５】 半導体チップ上に形成された半導体集積
    回路であって、 それぞれ第１クロック信号又はその反転信号と第２クロ
    ック信号のいずれかを選択する第１セレクタと、前記第
    １クロック信号又はその反転信号と第３クロック信号の
    いずれかを選択する第２セレクタと、第１データ信号と
    第１スキャン信号のいずれかを選択する第３セレクタ
    と、前記第１セレクタの出力信号に基づいて、前記第３
    セレクタの出力信号をラッチする第１ラッチ回路と、前
    記第２セレクタの出力信号に基づいて、前記第１ラッチ
    回路の出力信号をラッチする第２ラッチ回路とを有する
    複数の第１フリップフロップと、 それぞれ第２データ信号と第２スキャン信号のいずれか
    を選択する第４セレクタと、第４クロック信号又はその
    反転信号に基づいて、前記第４セレクタの出力信号をラ
    ッチする第３ラッチ回路と、前記第４クロック信号又は
    その反転信号に基づいて、前記第３ラッチ回路の出力信
    号をラッチする第４ラッチ回路とを有する複数の第２フ
    リップフロップとを具備し、 第１システムクロック、第１及び第２テストクロック信
    号を、前記第１、第２及び第３クロック信号としてそれ
    ぞれ共通に入力し、前段の第１フリップフロップの出力
    信号を後段の第１フリップフロップの前記第１スキャン
    信号として入力して、複数の前記第１フリップフロップ
    からなる第１シフトレジスタを構成し、 第２システムクロックを、前記第４クロック信号として
    共通に入力し、前段の第２フリップフロップの出力信号
    を後段の第２フリップフロップの前記第２スキャン信号
    として入力して、複数の前記第２フリップフロップから
    なる第２シフトレジスタを構成した、 ことを特徴とする半導体集積回路。
  6. 【請求項６】 半導体チップ上に形成された半導体集積
    回路であって、 それぞれ第１クロック信号又はその反転信号と第２クロ
    ック信号のいずれかを選択する第１セレクタと、前記第
    １クロック信号又はその反転信号と第３クロック信号の
    いずれかを選択する第２セレクタと、第１データ信号と
    第１スキャン信号のいずれかを選択する第３セレクタ
    と、前記第１セレクタの出力信号に基づいて、前記第３
    セレクタの出力信号をラッチする第１ラッチ回路と、前
    記第２セレクタの出力信号に基づいて、前記第１ラッチ
    回路の出力信号をラッチする第２ラッチ回路とを有する
    複数の第１フリップフロップと、 それぞれ第２データ信号と第２スキャン信号のいずれか
    を選択する第４セレクタと、第４クロック信号又はその
    反転信号に基づいて、前記第４セレクタの出力信号をラ
    ッチする第３ラッチ回路と、前記第４クロック信号又は
    その反転信号に基づいて、前記第３ラッチ回路の出力信
    号をラッチする第４ラッチ回路とを有する複数の第２フ
    リップフロップと、 第５クロック信号と第６クロック信号のいずれかを選択
    する第５セレクタとを具備し、 第１システムクロック及び第１テストクロック信号を、
    前記第５及び第６クロック信号として前記第５セレクタ
    に入力し、 前記第１システム、第２及び第３テストクロック信号
    を、前記第１、第２及び第３クロック信号としてそれぞ
    れ共通に入力し、前段の第１フリップフロップの出力信
    号を後段の第１フリップフロップの前記第１スキャン信
    号として入力して、複数の第１フリップフロップからな
    る第１シフトレジスタを構成し、 前記第５セレクタの出力信号を、前記第４クロック信号
    として共通に入力し、前段の第２フリップフロップの出
    力信号を後段の第２フリップフロップの第２スキャン信
    号として入力して、複数の前記第２フリップフロップか
    らなる第２シフトレジスタを構成した、 ことを特徴とする半導体集積回路。
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