JPH11142481A - 半導体集積回路検査点の解析方法，解析装置 - Google Patents

Abstract

(57)【要約】 【課題】検査点挿入による信号遅延のオーバーヘッドを
低減する。 【解決手段】回路情報１２２と、挿入可能な検査点型と
回路変形方法を指定した検査点挿入ライブラリ１２３
と、検査点挿入を禁止する信号線と検査点型の組を指定
した検査点挿入禁止情報１２４から、回路内の各信号線
に対し、検査点型毎に検査点挿入可能／不可能の区別と
検査点挿入可能な場合の回路変形方法を計算する。次に
検査点挿入可能な検査点候補に対する検査点指標を計算
し、この指標に基づいてテスト容易性の大きい検査点候
補を選択し、それを検査点情報１２７に登録する。以上
の処理を、予め設定されている検査点解析処理の終了条
件を満たすまで繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おける検査点の挿入位置とその回路変形方法を決定する
解析方法および解析装置に関するものである。

【０００２】

【従来の技術】半導体集積回路のテスト容易化技術の１
つに、回路中に検査点を挿入する方法がある。一般に、
検査点には、信号線を１に制御するし易さ（以下、１可
制御性と呼ぶ）を向上させる「１制御点」と、信号線を
０に制御するし易さ（以下、０可制御性と呼ぶ）を向上
させる「０制御点」と、信号線の信号値を観測できるし
易さ（以下可観測性と呼ぶ）を向上させる「観測点」が
ある。

【０００３】この検査点の回路や挿入位置の解析方法に
ついては、文献Proceeding of 2ndEuropean Test Confe
rence（1991年）の２５３頁から２６２頁に掲載されて
いる、B.Seiss等による「Test Points Insertion for S
can−Based BIST」や、特開平6−331709 号「試験可能性
を改善した回路および回路の試験可能性を改善する方
法」などに詳しく論じられている。

【０００４】特に、前者の文献で述べられている検査点
の解析方法は、ＣＯＰ（Controllability Observabilit
y Procedure)と呼ばれる確率的なテスト容易性尺度を用
いて目的関数（以下、テストコストと呼ぶ）を定義し、
それを最小化するように１つずつ検査点を決定する。す
なわち、１つの検査点を求める手順として、まず検査点
の候補（以下、検査点候補と呼ぶ）を、それを挿入した
ときのテストコストの近似値に基づいて選び、各検査点
候補に対して挿入した場合の実際のテストコストを計算
した後、テストコストが最小になる検査点候補を検査点
に決定する。そして、この処理を検査点の個数分、繰り
返す。なお、この検査点の解析方法は、乱数パターンテ
ストの容易化には有効であることが実験により確認され
ている。

【０００５】さらに、前記B.Seiss 等の方法を、検査点
挿入による信号遅延の悪化を抑えるように改良した検査
点の解析方法が、文献Proceeding of International Te
stConference（１９９５年）の５０６頁から５１４頁に
掲載されている、K.-T.Cheng 等による「Timing−Drive
n Test Point Insertion for Full−Scan andPartial−
Scan BIST」に論じられている。この方法は、前述した
B.Seiss 等の方法における１つの検査点を求める手順の
中で、回路内の各信号線における信号遅延の余裕値を計
算し、前記検査点候補の条件として前記信号遅延の余裕
値が事前に与えられたしきい値以上であることが要求さ
れる。それ以外の処理は前述したB.Seiss 等の方法と同
じである。なお、端子あるいは記憶素子間のパスにおけ
る信号遅延の余裕値とは、設計上許容された信号遅延か
ら実際の信号遅延を引いた値であり、各信号線における
信号遅延の余裕値は、それを含むパスの信号遅延の余裕
値の最小値である。

【０００６】

【発明が解決しようとする課題】従来例で述べた検査点
の解析方法の中で、B.Seiss 等の方法では、検査点挿入
による信号遅延の悪化により、半導体集積回路の性能が
落ちるなど問題がある。一方、K.−T.Cheng 等の方法で
は、１つの検査点を求める毎に各信号線における信号遅
延の余裕値を計算する必要があるため、この処理がネッ
クとなって、大規模な論理回路に対して実用的な時間内
で処理が終わらないという問題がある。

【０００７】また、半導体集積回路における検査点の実
現方法として、１制御点のときは２入力ＯＲゲート、０
制御点のときは２入力ＡＮＤゲートを挿入することが一
般的であるが、この場合、検査点挿入後の半導体集積回
路は、信号遅延や回路面積のオーバーヘッドの点から最
適化の余地が残る回路であることが多い。

【０００８】本発明の目的は上記問題点に鑑み、検査点
挿入による信号遅延や回路面積のオーバーヘッドを低減
し、高速に処理され、使い勝手のよい、半導体集積回路
の検査点解析方法，解析装置を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的は、複数のセ
ルを信号線で接続してなる半導体集積回路に対して、テ
スト容易性が向上するように、検査点の挿入位置と回路
変形方法を決定する半導体集積回路検査点の解析方法に
おいて、半導体集積回路内のセルとそのピン番号で特定
される信号線に対する、挿入可能な検査点型と挿入可能
な場合の回路変形方法を指定することを目的として、検
査点挿入可能なセル型名とピン番号と検査点型と回路変
形方法の組を列挙した情報である検査点挿入ライブラリ
を用い、前記検査点挿入ライブラリで指定されたセル型
名とピン番号に該当する前記回路内の信号線と検査点型
のみを対象として、その中から検査点の挿入位置と回路
変形方法を決定することによって達成される。

【００１０】または、検査点挿入を禁止する前記回路内
の信号線と検査線と検査点型の組を指定した情報であ
る、検査点挿入禁止情報を用い、前記検査点挿入禁止情
報で指定された前記回路内の信号線と検査点型を検査点
の対象外として、検査点の挿入位置と回路変形方法を決
定することによって達成される。

【００１１】さらに、前記検査点挿入ライブラリと前記
検査点挿入禁止情報を用いて、前記検査点挿入ライブラ
リで指定されたセル型名とピン番号に該当する前記回路
内の信号線と検査点型であって、前記検査点挿入禁止情
報で指定された前記回路内の信号線と検査点型でないも
のを対象として、その中から検査点の挿入位置と回路変
形方法を決定することによって、上記の目的がより効率
良く達成される。

【００１２】本発明の方法を適用した半導体集積回路検
査点解析装置は、半導体集積回路内のセルとそのピン番
号で特定される信号線に対する、挿入可能な検査点型と
挿入可能な場合の回路変形方法を指定することを目的と
して、前記検査点挿入ライブラリと、前記検査点挿入禁
止情報と、半導体集積回路の回路情報と前記検査点挿入
ライブラリから、前記回路内の各信号線に対し、検査点
型毎に検査点挿入可能／不可能の区別と、検査点挿入可
能な場合の回路変形方法を対応させた情報である検査点
挿入位置情報を計算する検査点挿入位置限定部と、前記
回路に検査点の設定が無いまたは有る状態で、検査点挿
入可能な信号線とその検査点型に対し、検査点を挿入す
ると仮定した場合のテスト容易性の度合いを表す指標を
計算する検査点指標計算部と、検査点挿入可能な信号線
とその検査点型の中で、前記テスト容易性の度合いを表
す指標から判断してテスト容易性が大きい信号線とその
検査点型を検査点に決定する検査点決定部とを備える。

【００１３】

【発明の実施の形態】以下、本発明の実施例について、
図面を参照しながら詳細に説明する。

【００１４】図１に、半導体集積回路検査点の解析装置
の構成を示す。本解析装置は、半導体集積回路のセルや
信号線に関する情報を入力するデータ入力装置１０１
と、検査点の挿入位置決定などの演算処理を行う演算処
理装置１０２と、回路情報122，検査点挿入ライブラリ
１２３，検査点挿入禁止情報１２４，検査点挿入位置情
報１２５，検査点指標情報１２６，検査点情報１２７な
どを記憶する記憶装置１０３と、演算結果である検査点
情報１２７などを出力するデータ出力装置104から構成
される。

【００１５】回路情報１２２は、半導体集積回路におけ
る各セルとセル間を接続する信号線の情報、仮定故障の
情報を含む。半導体集積回路におけるセルの情報とし
て、各セルに固有の名前であるセル名と、セルの種別を
表すセル型名と、ピン番号とそれに接続する信号線名が
与えられる。なお、半導体集積回路におけるセルは、半
導体集積回路の製造技術に依存するものであるが、型に
よって論理的に等価な動作をする論理回路が与えられて
いる。これにより、本実施例の検査点指標情報を計算す
る処理等については半導体集積回路を論理回路としてモ
デル化して扱う。検査点挿入ライブラリ１２３は、半導
体集積回路内のセルとそのピン番号で特定される信号線
に対する、挿入可能な検査点型と挿入可能な場合の回路
変形方法を指定するためのもので、検査点挿入可能なセ
ル型名とピン番号と検査点型と回路変形方法の組を列挙
した情報である。

【００１６】検査点挿入禁止情報１２４は、検査点挿入
を禁止する信号線と検査点型の組を列挙した情報であ
る。信号線はそれを含むパスの始点と終点として表さ
れ、パスの始点または終点が信号線名あるいは端子名あ
るいはセル位置とピン番号の組で表される。また、検査
点型は、「１制御点」，「０制御点」，「観測点」等で
ある。

【００１７】検査点挿入位置情報１２５は、半導体集積
回路内の各信号線に対し、検査点型毎に検査点挿入可能
／不可能の区別と、検査点挿入可能な場合の回路変形方
法を対応させた情報である。

【００１８】検査点指標情報１２６は、検査点候補に対
して、その解査点候補を挿入した場合の回路全体のテス
ト容易性を反映した数値情報であり、検査点指標を対応
させたテーブルで表される。ここで、検査点候補は、信
号線と検査点型の組で表す。検査点情報１２７は、検査
点の挿入位置と回路変形方法に関する情報で、信号線
（セル名とピン番号で特定）と検査点挿入ライブラリ１
２３に記述された回路変形方法の組で表す。

【００１９】演算処理装置１０２は、回路情報１２２と
検査点挿入ライブラリ１２３と検査点挿入禁止情報１２
４から検査点挿入位置情報１２５を計算する検査点挿入
位置限定部１１１と、回路情報１２２と検査点挿入位置
情報１２５を用いて検査点指標情報１２６を計算する検
査点指標計算部１１２と、検査点指標情報１２６から検
査点情報１２７を計算する検査点決定部１１３からな
る。

【００２０】図２は、半導体集積回路検査点解析装置の
処理手順を示すフローチャートである。

【００２１】ステップＳ１０１はデータ入力処理で、デ
ータ入理装置１０１により回路情報１２２，検査点挿入
ライブラリ１２３，検査点挿入禁止情報１２４を入力
し、記憶装置１０３に格納する。

【００２２】ステップＳ１０２は検査点挿入位置限定部
１１１による検査点挿入位置限定処理で、回路情報１２
２と検査点挿入ライブラリ１２３と検査点挿入禁止情報
124から、回路内の各信号線に対し、検査点型毎に検査
点挿入可能／不可能の区別と検査点挿入可能な場合の回
路変形方法を計算し、検査点挿入位置情報１２５を作成
する。

【００２３】ステップＳ１０３は検査点指標計算部１１
２による検査点指標計算処理で、検査点挿入位置情報１
２５から検査点挿入可能な検査点候補に対する検査点指
標を計算し、検査点指標情報１２６を作成する。

【００２４】ステップＳ１０４は検査点指標計算部１１
２による検査点決定処理で、検査点指標情報１２６に基
づいて最もテスト容易性の大きい検査点候補を選択し、
それを検査点情報１２７に登録する。

【００２５】ステップＳ１０７では、予め設定されてい
る検査点解析処理の終了条件について判定する。終了条
件を満足しない場合、ステップＳ１０３に戻り、既に決
定されている検査点を含んで半導体集積回路の検査点指
標計算処理を行う。そして、既に決定された検査点を除
く検査点候補に対する検査点指標に基づき、新しい検査
点を決定する検査点決定処理を行い、終了条件を満足す
るまで、検査点指標計算処理と、検査点決定処理を繰り
返す。なお、終了条件は、たとえば、検査点数の上限，
検査点指標のしきい値，打ち切り処理時間等による。

【００２６】ステップＳ１０７で終了条件を満足する場
合、ステップＳ１０８へ進み、データ出力装置１０４に
より、記憶装置１０３に格納されている検査点情報１２
７を、半導体集積回路検査点解析装置の結果として出力
される。

【００２７】以下では、半導体集積回路の一例を用い
て、本実施例における各情報，各処理の詳細を説明して
いく。

【００２８】図３は、半導体集積回路の例と、それに検
査点を挿入した例を説明する回路図である。図３（ａ）
は、半導体集積回路の例で、ＩＮＶゲート，ＡＮＤゲー
ト，ＯＲゲート，ＮＡＮＤゲート，ＮＯＲゲート，入力
端子，出力端子を用いた論理回路と等価な論理動作を
し、１つのゲートが１つのセルに対応する。各セルのセ
ル型名は、セル２５１〜２５７，２６２〜２６６に対
し、順に、ＡＮＤ３，ＮＡＮＤ３，ＡＮＤ３，ＮＡＮＤ
３，ＯＲ２，ＡＮＤ２，ＩＮＶ１，ＮＡＮＤ２，ＯＲ
３，ＮＯＲ３，ＡＮＤ２，ＯＲ２とする。各セルのピン
番号については、入力ピンで図上部から順に１，２と増
加させ、出力ピンのピン番号は（入力ピン数＋１）とす
る。例えば、セル２５１では、端子２２１，２２２，２
２３に接続するピン番号が順に１，２，３であり、信号
線２０１に接続するピン番号が４である。また、故障集
合に関しては、セルの出力ピン、すなわち、信号線２０
１〜２０６，２１２〜２１６が信号値０に縮退する故障
（０縮退故障）と信号値１に縮退する故障（１縮退故
障）を仮定する。

【００２９】さらに、この半導体集積回路の例では、複
数のセル，信号線をグループ化した部分回路の情報であ
る、ブロック情報が与えられている。ブロック２０００
は、セル２５１を含む部分回路であり、ブロック２１０
０は、セル２５２〜２５７を含む部分回路であり、ブロ
ック２２００は、セル２６２〜２６６を含む部分回路で
ある。なお、一般にブロックの情報は、半導体集積回路
の設計時に、小さな機能をもつブロックからそれらを利
用したより複雑な機能をもつブロックへと階層的に設計
するための場合に用いられる。

【００３０】図３（ｂ）は、図３（ａ）の回路に、従来
の検査点解析方法（前掲B.Seiss 等の文献で述べられて
いる方法）によって、３つの検査点を挿入した回路例で
ある。信号線２０２には１制御点２７１，信号線２１２
には０制御点２８１，信号線２０３には観測点２９１が
挿入されている。

【００３１】１制御点２７１は、信号線２０２の１可制
御性を向上させる。２入力ＯＲゲートのセル２７３とス
キャン機能付きフリップフロップ２７４から構成され、
セル２７３の入力ピンは、信号線２０２の入力側部分２
７２と、スキャン機能付きフリップフロップ２７４に接
続し、出力ピンは、信号線２０２に接続する。なお、ス
キャン機能付きフリップフロップは、テスト時にはスキ
ャンチェーンで入力される信号値を出力するが、通常動
作時には常に信号値０を出力する。

【００３２】０制御点２８１は、信号線２１２の０可制
御性を向上させる。２入力ＡＮＤゲートのセル２８３と
スキャン機能付きフリップフロップ２８４から構成さ
れ、セル２８３の入力ピンは、信号線２１２の入力側部
分２８２と、スキャン機能付きフリップフロップ２８４
に接続し、出力ピンは、信号線２１２に接続する。な
お、スキャン機能付きフリップフロップは、テスト時に
はスキャンチェーンで入力される信号値を出力するが、
通常動作時には常に信号値１を出力する。

【００３３】観測点２９１は、信号線２０３の可観測性
を向上させる。信号線２０３から分岐した信号線２９２
に、スキャン機能付きフリップフロップ２９３が接続す
る。次に、検査点挿入ライブラリ１２３について、図４
（ａ）と図５を参照しながら説明する。

【００３４】図４（ａ）は、検査点挿入ライブラリ１２
３の一例である。図中、列４０１は検査点挿入ライブラ
リの各要素の番号、列４０２，４０３はセル型名とピン
番号で、検査点挿入可能な信号線を特定する。列４０４
は検査点挿入の目的を表す検査点型で、列４０５は実際
の回路変形方法である。回路変形方法では、それが一意
であるように、各ピンに対する接続方法を定めた列４０
６の情報を付記している。

【００３５】行４１１〜４１７は、検査点挿入ライブラ
リの各要素で、それぞれが、検査点挿入可能なセル型
名，ピン番号，検査点型，回路変形方法の組である。ま
た、図５（１)〜(７）は、図４（ａ）の４１１〜４１７
における回路変形方法を図示したものである。

【００３６】検査点挿入ライブラリの番号１（行４１
１）は、セル型名ＩＮＶ１のピン２に接続する信号線の
１制御点を挿入可能で、回路変形方法はセルＩＮＶ１を
セルＮＡＮＤ２に変換することを表す。すなわち、図５
（１）に示すように、ＩＮＶゲートの機能をもつセル５
１１をＮＡＮＤゲートの機能をもつセル５１３に交換
し、そのピン１，３はそれぞれ交換前のセル５１１のピ
ン１，２に対応し、ピン２はスキャン機能付きフリップ
フロップ５１５の出力ピンへの信号線に接続する。

【００３７】検査点挿入ライブラリの番号２（行４１
２）は、セル型名ＩＮＶＩのピン２に接続する信号線の
０制御点を挿入可能で、回路変形方法はセルＩＮＶ１を
セルＮＯＲ２に変換することを表す。すなわち、図５
（２）に示すように、ＩＮＶゲートの機能をもつセル５
２１をＮＯＲゲートの機能をもつセル５２３に交換し、
そのピン１，３はそれぞれ交換前のセル５２１のピン
１，２に対応し、ピン２はスキャン機能付きフリップフ
ロップ５２５の出力ピンへの信号線に接続する。

【００３８】検査点挿入ライブラリの番号３（行４１
３）は、セル型名ＢＵＦ１のピン１に接続する信号線の
０制御点を挿入可能で、回路変形方法はセルＢＵＦ１を
セルＡＮＤ２に変換することを表す。すなわち、図５
（３）に示すように、ＢＵＦゲートの機能をもつセル５
３１をＡＮＤゲートの機能をもつセル５３３に交換し、
そのピン１，３はそれぞれ交換前のセル５３１のピン
１，２に対応し、ピン２はスキャン機能付きフリップフ
ロップ５３５の出力ピンへの信号線に接続する。

【００３９】検査点挿入ライブラリの番号４（行４１
４）は、セル型名ＮＡＮＤ２のピン３に接続する信号線
の０制御点を挿入可能で、回路変形方法はセルＮＡＮＤ
２をセルＡＮＤＯＲに変換することを表す。すなわち、
図５（４）に示すように、NANDゲートの機能をもつセル
５４１をＡＮＤゲート５４４とＮＯＲゲート５４５の機
能をもつセル５４３に交換し、そのピン１，２，４はそ
れぞれ交換前のセル541のピン１，２，３に対応し、ピ
ン３はスキャン機能付きフリップフロップ５４６の出力
ピンへの信号線に接続する。

【００４０】検査点挿入ライブラリの番号５（行４１
５）は、セル型名ＡＮＤ３のピン４に接続する信号線の
１制御点を挿入可能で、回路変形方法はセルＯＲ２を挿
入することを表す。すなわち、図５（５）に示すよう
に、ＡＮＤゲートの機能をもつセル５５１のピン４に接
続する信号線に、ＯＲゲートの機能をもつセル５５３に
挿入し、そのピン１，３は挿入された信号線の入力側と
出力側部分に対応し、ピン２はスキャン機能付きフリッ
プフロップ５５６の出力ピンへの信号線に接続する。

【００４１】検査点挿入ライブラリの番号６（行４１
６）は、セル型名ＡＮＤ３のピン４に接続する信号線の
観測点を挿入可能で、回路変形方法は信号線を分岐しス
キャン機能付きフリップフロップに接続することを表
す。すなわち、図５（６）に示すように、ＡＮＤゲート
の機能をもつセル５６１のピン４に接続する信号線か
ら、信号線５６３を分岐し、スキャン機能付きフリップ
フロップ５６４のデータ入力ピンへ接続する。

【００４２】検査点挿入ライブラリの番号７（行４１
７）は、セル型名ＯＲ３のピン４に接続する信号線の観
測点を挿入可能で、回路変形方法は信号線を分岐しスキ
ャン機能付きフリップフロップに接続することを表す。
すなわち、図５（７）に示すように、ＯＲゲートの機能
をもつセル５７１のピン４に接続する信号線から、信号
線５７３を分岐し、スキャン機能付きフリッププロップ
５７４のデータ入力ピンへ接続する。

【００４３】次に、検査点挿入禁止情報１２４につい
て、図６（ａ）を参照しながら説明する。

【００４４】図６(ａ)は検査点挿入禁止情報の一例であ
る。この例では、検査点挿入を禁止する信号線をパスで
表した禁止パス情報６０１と、検査点挿入を禁止する信
号線をブロックで表した禁止ブロック情報６０２からな
る。なお、行６１５〜６１８，６２４〜６２５の内容
は、図３（ａ）の半導体集積回路に対する例である。

【００４５】禁止パス情報６０１は、番号６１１，検査
点挿入を禁止するパスのパス始点６１２とパス終点６１
３，禁止する検査点型６１４からなる。例えば、行６１
５では、端子２２６から端子２４２に至るパス上の信号
線、すなわち、端子２２６に接続する信号線と、信号線
２１２，２１３，２１５に対して、観測点（１制御点と
０制御点）の挿入を禁止するという意味である。同様
に、行６１６では、信号線２１２から信号線２１５に至
るパス上の信号線、すなわち、信号線２１２，２１３，
２１５に対して、観測点の挿入を禁止するという意味で
ある。行６１７では、セル２５１のピン４からセル２５
２のピン３に至るパス上の信号線、すなわち、信号線２
０１に対して、制御点の挿入を禁止するという意味であ
る。行６１８では、端子２３６から信号線２１４に至る
パス上の信号線、すなわち、端子２３６に接続する信号
線と、信号線２１４に対して、制御点の挿入を禁止する
という意味である。なお、行６１５〜６１８で示したよ
うに、パス始点およびパス終点は、端子名あるいは信号
線名あるいはセル名とピン番号の組など、パスの両端を
特定できるものであればいずれでもよい。

【００４６】禁止ブロック情報６０２は、番号６２１，
検査点挿入を禁止するブロックのブロック名６２２，禁
止する検査点型６２３からなる。例えば、行６２４で
は、ブロック２０００に含まれる信号線、すなわち、端
子２２１〜２２３に接続する信号線と信号線２０１に対
して、制御点の挿入を禁止するという意味である。同様
に、行６２５では、ブロック２２００に含まれる信号
線、すなわち、端子２２６，２３３〜２３８に接続する
信号線と信号線２１２〜２１６に対して、制御点の挿入
を禁止するという意味である。

【００４７】図１３は検査点挿入禁止情報の別の例であ
る。図１３(ａ)は半導体集積回路の例で、１３０１〜１
３０６は入力端子、セル１３１０のセル型名は「セレク
タ」でピンが５個あるとする。図１３（ｂ）はその回路
に対する禁止パス情報1331である。禁止パス情報１３３
１の構成は禁止パス情報６０１と同じであるが、パスの
始点および終点の指定方法が異なる。例えば、行１３４
５の場合、パスの始点は全ての入力端子および入力可能
な素子で、入力端子１３０１〜１３０６を意味し、パス
の終点はセル型名「セレクタ」の２ピンを意味し、その
結果特定されるパスは信号線１３２０，１３２１，１３
２２，１３２３である。同様に行1346で特定されるパス
は信号線１３２０，１３２１，１３２４である。どちら
の行も検査点型は制御点なので、これら２つのパス上の
制御点は禁止されることになる。参考までに、このよう
な特定方法が使われる場合として、半導体集積回路の検
査に組込み自己検査（Built−InSelf−Test,BIST）方式
を採用し、入力条件では不定値（０か１か不定）を出力
するセルを使用する場合がある。そのセルの例として上
記のセレクタ１３１０があり、ピン２とピン４への入力
値が（０，０）や（１，１）では出力が不定値となる
（セルの構成に依存する）。検査点の挿入前はその入力
条件を避けるように回路が構成されており、それを維持
するためにピン２とピン４の入力側に制御点の挿入を禁
止する。

【００４８】次に、検査点挿入位置情報１２５につい
て、図７を参照しながら説明する。

【００４９】図７（ａ）は検査点挿入位置情報の一例で
ある。検査点挿入位置情報は、信号線名７０１と、その
信号線に対する０制御点の情報７０２，１制御点の情報
705，観測名の情報７０８からなる。信号線に対する各
検査点毎の情報は、その検査点を挿入可能か不可能かの
区別を表した可能フラグ（７０３，７０６，７０９）
と、検査点挿入可能な場合の回路変形方法に表したライ
ブラリ番号（７０４，７０７，７１０）からなる。図
中、可能フラグは、検査点挿入可能な場合「○」，検査
点挿入不可能な場合「×」で表している。ライブラリ番
号は、検査点挿入ライブラリ１２３の要素の番号を表
し、対応する検査点挿入ライブラリの回路変形方法を指
す。なお図中の内容は、図３（ａ）の半導体集積回路に
対する例であり、検査点挿入ライブラリは図４（ａ）で
示したものを想定している。例えば、図７（ａ）の信号
線２０１の行は、信号線２０１に対し、０制御点挿入不
可能であり、１制御点は挿入可能で、挿入する場合は、
図４（ａ）の行４１５の番号５にあるようにセルＯＲ２
を挿入する回路変形を行い、観測点は挿入可能で、挿入
する場合は、図４（ａ）の行４１６の番号６にあるよう
にスキャン機能付きフリップフロップへの分岐させる、
という意味である。

【００５０】以下に、図２の各ステップで行われる演算
処理装置の各部の処理手順を順に説明する。

【００５１】図８は、ステップＳ１０２の検査点挿入位
置限定処理の詳細フローを示す。本処理は検査点挿入位
置限定部１１１で行われ、検査点挿入ライブラリ１２３
と検査点挿入禁止情報１２４を用いて、検査点挿入位置
情報１２５を作成する。検査点挿入ライブラリは図４
（ａ）で示した例、検査点挿入禁止情報は図６で示した
例、検査点位置情報は図７で示した例として、説明す
る。

【００５２】ステップ８０１で、半導体集積回路内の信
号線を選択し、それに対して０制御点，１制御点，観測
点等の検査点型を選択する。ステップ８０２で、選択し
た信号線に対応するセルとピンに対し、そのセルのセル
型名とピンのピン番号を求める。なお、ここで述べる信
号線は、セルとピンの組と一対一の対応がついていると
する。ステップ８０３で、セル型名，ピン番号，検査点
型が、検査点挿入ライブラリに一致する要素（セル型
名，ピン番号，検査点型，回路変形方法の組）があるか
検索する。もし一致する要素がある場合、ステップ８０
４へ進み、検査点挿入位置情報の該当する信号線，検査
点型に対する可能フラグに検査点挿入可能を表す「○」
を設定し、ステップ８０５で、検査点挿入ライブラリ内
の一致する要素の番号をライブラリ番号に設定して、回
路変形方法が特定できるようにする。ステップ８０３で
検査点挿入ライブラリ内に一致する要素がない場合、ス
テップ８０６で、検査点型に対する可能フラグに検査点
挿入禁止を表す「×」を設定する。ステップ８０７で、
全ての信号線と検査点型の組について上記ステップ８０
１〜８０６の処理が終了したかを判定する。処理が終了
していなければ、ステップ８０１へ戻り、まだ処理され
ていない信号線と検査点型の組を選択し、ステップ８０
２〜８０６の処理を行う。処理が終了していれば、ステ
ップ８０８に進む。ステップ８０８では、検査点挿入禁
止情報の禁止パス情報で指定されたパス上の信号線に対
し、指定された検査点型に対する可能フラグに、検査点
挿入禁止を表す「×」を設定する。ステップ８０９で
は、検査点挿入禁止情報の禁止ブロック情報で指定され
たブロップ内の信号線に対し、指定された検査点型に対
する可能フラグに、検査点挿入禁止を表す「×」を設定
する。

【００５３】上記の検査点位置限定処理は、検査点挿入
ライブラリと検査点挿入禁止情報がどちらも存在する場
合であった。もし、検査点挿入禁止情報という概念がな
く、検査点挿入ライブラリのみを入力とする場合は、図
８のフローで、検査点挿入禁止情報に対する処理である
ステップ８０８〜８０９を処理しないでよい。したがっ
て、ステップ８０１〜８０７で作成される検査点位置情
報を用いて、図２の全体処理フローのＳ１０３以降の処
理を続ければよい。

【００５４】一方、検査点挿入ライブラリという概念が
なく、検査点挿入禁止情報のみを入力とする場合、検査
点位置情報は、ライブラリ番号の意味がなく、検査点挿
入可能／禁止の区別を表す可能フラグのみとなる。検査
点挿入位置限定処理は、まず、全信号線，全検査点型に
対する可能フラグに検査点挿入可能を表す「○」を設定
し、ステップ８０８〜８０９の処理を行って、検査点位
置情報を作成する。

【００５５】次に、ステップＳ１０３の検査点指標計算
処理で行われる、検査点指標計算部１１２の処理手順を
説明する。まず、検査点挿入位置情報１２５から、可能
フラグが検査点挿入可能を表す「○」であるような信号
線と検査点型の組を選択する。その信号線と検査点型の
組に対して、検査点を挿入すると仮定した場合のテスト
容易性の度合いを表す指標（検査点指標）を計算する。
この処理を、可能フラグが検査点挿入可能を表す「○」
である全ての信号線と検査点型の組に対して行う。

【００５６】検査点指標として、前述したＣＯＰと呼ば
れる確率的なテスト容易性の尺度で、回路全体のテスト
容易性を反映するテストコストを用いるが、テスト容易
性の度合いを表す指標であれば、これに限らない。

【００５７】ここで、ＣＯＰの計算方法を説明する。ま
ず入力から出力側に向かって可制御性（１可制御性）を
計算し、出力から入力側に向かって可観測性を計算す
る。そして、仮定された各故障に対し、故障のある信号
線で正常時と故障時で異なる信号値をとるための確率
と、その信号線の故障を観測できる確率を掛け合わした
数値である。故障検出確率を計算する。すなわち、０縮
退故障の故障検出確率は、１可制御性と可観測性の積で
あり、１縮退故障の故障検出確率は、０可制御性と可観
測性の積である。なお、０可制御性＝１−１可制御性で
ある。さらに、目標関数であるテストコストを、全故障
に対して故障検出確率の逆数を加えた数値として定義す
る。これは、１つの故障を検出するためのテストパター
ン数の期待値と等価な数値であり、回路全体のテスト容
易性を反映する。このテストコストに基づけば、その数
値が小さいほどテスト容易性が大きい。

【００５８】なお、上で検査点指標を計算する処理を検
査点挿入可能である全ての信号線と検査点型の組に対し
て行うと述べたが、それでは処理時間がかかる。それを
回避するための効率的な検査点指標の計算方法が、前掲
B.Seiss 等の文献に述べられている。その方法の概略を
説明する。

【００５９】まず、検査点挿入前のＣＯＰを計算する。
次に、各信号線において、可観測性に関するテストコス
トの微分係数と、可制御性に関するテストコストの微分
係数を計算する。この計算方法の詳細は、文献IEEE Tra
nsactions on Computer−Aided Design Vol.CAD−６
（１９８７年）の１０８２頁から１０８７頁に掲載され
ている、R.Lisanke等による「Testability−Driven Ran
dom Test−PatternGeneration」に述べられている。そ
して、ＣＲＦ(Cost Reduction Factor）と呼ばれる。検
査点挿入によるテストコストの差分の近似値、すなわ
ち、検査点を挿入する前のテストコストから検査点候補
を挿入した場合のテストコストを引いた数値の近似値
を、検査点挿入可能である全ての信号線と検査点型の組
に対して計算する。なお、ＣＲＦの計算方法の詳細は、
前掲B.Seiss 等の文献に述べられており、ＣＲＦの数値
が大きいほどその信号線に検査点を挿入した方が望まし
い。ただし、ＣＲＦは近似値であるために、精度が要求
される場合は、実際の検査点の挿入した場合のテストコ
ストを計算する必要がある。さらに、ＣＲＦに基づいて
条件を満たすものを検査点候補とし、その集合を作成す
る。検査点候補となるＣＲＦの条件としては、ＣＲＦの
降順で予め定めておいた検査点候補の上限という条件
や、ＣＲＦの最大値に対する一定割合以上などである。
最後に、作成した検査点候補の集合の全要素に対し、検
査点候補を挿入した場合のＣＯＰ（可制御性，可観測
性，テストコスト）を計算する。それにより、検査点候
補と検査点指標（テストコスト）の組の集合である。検
査点指標情報１２６を作成する。

【００６０】上記に述べた検査点指標計算処理Ｓ１０３
について、テスト容易性が大きい検査点候補に対する検
査点指標が計算された検査点指標情報を作成する処理で
あれば、上記の処理に限らない。

【００６１】次に、ステップＳ１０４の検査点決定処理
で行われる、検査点決定部１１３の処理を説明する。検
査点候補と検査点指標の組を列挙した情報である。検査
点指標情報１２６の中で、検査点指標から判断して最も
テスト容易性が大きくなる検査点候補を検査点として決
定し、検査点情報１２７に、信号線名と検査点の型を登
録する。すなわち、検査点指標として、上記のＣＯＰに
基づくテストコストを用いた場合、テストコストが最小
の検査点候補を検査点として決定する。

【００６２】以上、本実施例による半導体集積回路検査
点解析装置の構成と処理手順を説明した。以下では、図
３（ａ）の半導体集積回路に適用した具体的な動作を、
図２の処理フローに従って説明する。なお、検査点挿入
ライブラリ１２３は図４(ａ)で示した例、検査点挿入禁
止情報１２４は図６（ｂ）で示されるものとし、処理フ
ロー中のステップＳ１０７の終了条件は、ここでは新規
定決定される検査点数が３個とする。

【００６３】まず、ステップＳ１０１で、回路情報１２
２として図３（ａ）の情報を入力する。なお、仮定故障
は、各素子の出力線、すなわち、信号線２０１〜２０
６，２１２〜２１６上の０縮退故障と１縮退故障とす
る。また、制御点，観測点が挿入可能な信号線は、とも
に各素子の出力線、すなわち、信号線２０１〜２０７，
２１２〜２１６とする。

【００６４】次に、ステップＳ１０２の検査点挿入位置
限定処理における、ステップ８０１〜８０７で、回路情
報と検査点挿入ライブラリから検査点挿入位置情報を作
成する。ステップ８０７の判定が「Ｙ」である時点にお
ける検査点挿入位置情報を図７（ａ）に示す。

【００６５】ステップ８０１で、信号線２０１と０制御
点を選択した場合、ステップ８０２で、信号線２０１に
対応するセル型名ＡＮＤ３とピン番号４を求める。ステ
ップ８０３で、ＡＮＤ３，ピン番号４，０制御点の検査
点挿入ライブラリの番号を探索するが該当するものはな
い。そのため、ステップ８０６へ進み、可能フラグに
「×」を設定する。ステップ８０１に戻って、信号線２
０１と１制御点を選択した場合、ステップ８０３で、Ａ
ＮＤ３，ピン番号４，１制御点の検査点挿入ライブラリ
の番号を探索すると、検査点挿入ライブラリの５番（行
４１５）に該当する。ステップ８０４で、可能フラグに
「○」を設定し、ステップ８０５で、ライブラリ番号を
５番に設定する。さらにステップ８０１に戻って、信号
線２０１と観測点を選択した場合、ステップ８０３で、
ＡＮＤ３，ピン番号４，観測点の検査点挿入ライブラリ
の番号を探索すると、検査点挿入ライブラリの６番（行
416)に該当する。ステップ８０４で、可能フラグに
「○」を設定し、ステップ８０５で、ライブラリ番号を
６番に設定する。

【００６６】同様に、信号線２０２〜２１６と、０制御
点，１制御点，観測点の組み合わせを順次選択し、上記
の処理を行う。検査点挿入可能となる信号線と検査点型
の組は、セル型名ＡＮＤ３とピン番号４に対応する信号
線２０３の１制御点と観測点，セル型名ＩＮＶ１とピン
番号２に対応する信号線２０７の０制御点と１制御点，
セル型名ＮＡＮＤ２とピン番号３に対応する信号線２１
２の０制御点，セル型名ＯＲ３とピン番号４に対応する
信号線２１３の観測点である。これらに対しては、ステ
ップ８０４で可能フラグに「○」を設定し、ステップ８
０５でライブラリ番号を該当する番号に設定する。それ
以外の信号線と検査点型の組は、検査点挿入禁止であ
り、可能フラグに「×」を設定する。

【００６７】ステップ８０７で、全ての信号線と検査点
型に対する可能フラグ，ライブラリ番号の設定が終了し
たと判定されたならば、ステップ８０８〜８０９で、図
６（ａ）の検査点挿入禁止情報１２４に対する処理を行
う。ステップ８０９まで終了した時点での検査点挿入位
置情報を、図７（ｂ）に示す。

【００６８】ステップ８０８で、禁止パス情報６３１に
記述された、端子２２６から端子２４２に至るパス上の
信号線、すなわち、信号線２１２，２１３，２１５に対
して、制御点（０制御点と１制御点）の挿入を禁止す
る。図７（ａ）の検査点挿入位置情報では、信号線２１
２の０制御点は検査点挿入可能であるが、本処理によ
り、可能フラグに検査点挿入禁止を表す「×」を設定す
る。

【００６９】ステップ８０９で、禁止ブロック情報６０
２に記述された、ブロック２０００内の信号線、すなわ
ち、信号線２０１に対して、制御点（０制御点と１制御
点）の挿入を禁止する。図７（ａ）の検査点挿入位置情
報では、信号線２０１の１制御点は検査点挿入可能であ
るが、本処理により、可能フラグに検査点挿入禁止を表
す「×」を設定する。

【００７０】ステップＳ１０３の検査点指標計算処理で
は、検査点挿入位置情報１２５で検査点挿入可能となっ
ている信号線と検査点型の組、すなわち検査点候補に対
し、それを挿入した場合の検査点指標を計算し、検査点
指標情報１２６を作成する。検査点指標は、上述したＣ
ＯＰに基づくテストコストである。図９(ａ)は、１個目
の検査点を決定する処理の中で作成した検査点指標情報
であり、信号線９０３と検査点型９０４の組である検査
点候補９０２に対応する検査点指標（テストコスト）９
０５をテーブルで表している。

【００７１】ステップＳ１０４の検査点決定処理では、
図９（ａ）で示した検査点指標情報１２６で、検査点指
標から判断してテスト容易性が最も大きい検査点候補、
すなわち、テストコストが最も小さい検査点候補であ
る、信号線２０７の１制御点を検査点として決定し、検
査点情報１２７に登録する。図１０は、検査点情報の例
で、信号線に対応するセル名１００３とピン番号１００
４の組と、回路変形方法を示す検査点挿入ライブラリの
番号１００５からなる。先程決定した信号線207の１制
御点は、行１０１１に検査点番号１として登録され、信
号線２０７に対応するセル２５７のピン番号２を設定
し、ライブラリ番号は、図７（ｂ）で示した検査点挿入
位置情報における信号線２０７の１制御点に対するライ
ブラリ番号を参照して、１番を設定する。

【００７２】ステップＳ１０７では、上で設定した検査
点数＝３の条件を満たさないため、ステップＳ１０３に
戻り、２個目の検査点を決定する処理を入る。ステップ
S103で、検査点番号１の検査点を挿入した回路を前提
に、検査点候補とそれを挿入した場合のテストコストを
計算する。図９（ｂ）は、２個目の検査点を決定する処
理の中で作成した検査点指標情報である。ステップＳ１
０４で、テストコストが最小である検査点候補、すなわ
ち、信号線２１３の観測点を、検査点番号２の検査点と
して、検査点情報に登録する（図１０の行１０１２）。

【００７３】同様に、ステップＳ１０７からステップＳ
１０３に戻り、検査点指標計算処理を行う。図９（ｃ）
は、３個目の検査点を決定する処理の中で作成した検査
点指標情報である。そして、ステップＳ１０４で、信号
線２０３の観測点を、検査点番号３の検査点として、検
査点情報に登録する（図１０の行１０１３）。

【００７４】この結果、ステップＳ１０７で、検査点数
＝３の終了条件を満たすので、ステップＳ１０８のデー
タ出力処理へと進む。データ出力処理では、検査点情報
127として、図１０の内容を出力する。

【００７５】以上により、図３（ａ）の半導体集積回路
は、検査点を挿入されて図１１で示す半導体集積回路と
なる。各検査点は、検査点番号１から順に、「１制御
点」１１１１，「観測点」１１２１，「観測点」１１３
１となる。

【００７６】ここで、検査点挿入前の半導体集積回路
（図３（ａ))と、従来の方法（前掲B.Seiss 等の方法）
で検査点挿入した半導体集積回路（図３（ｂ))と、本実
施例により検査点挿入した半導体集積回路（図１１）
で、テスト容易性を比べる。それぞれについて、上述し
たＣＯＰに基づくテストコストを求めると、図３（ａ）
では「１８１０」，図３（ｂ）では「３２４」，図１１
では「３４４」となる。テスト容易性は、従来の方法に
より検査点挿入した回路でも、本実施例により検査点挿
入した回路でも、検査点挿入前の回路に比べて大幅に向
上していることがわかる。本実施例により検査点挿入し
た回路のテスト容易性は、従来の方法により検査点挿入
した回路よりやや劣っているが、ほぼ同等である。これ
は、本実施例では検査点挿入可能な信号線を限定したに
もかかわらず、その中で最適な検査点を求めて、検査点
挿入可能な信号線を限定しない場合（従来の方法）とほ
ぼ同等なテスト容易性が得られることを示すものであ
る。

【００７７】このように、本発明における半導体集積回
路検査点解析装置は、半導体集積回路の設計者が検査点
挿入ライブラリ１２３、あるいは検査点挿入禁止情報１
２４、あるいはその両方を用いることにより、容易に検
査点挿入可能な信号線とその検査点型を限定することが
でき、設計者が禁止する検査点挿入を避けて、テスト容
易化の効果が最大となるような検査点の指摘を行うこと
ができるという効果がある。

【００７８】以下では、信号遅延の影響の小さい検査点
挿入の解析方法について述べる。

【００７９】まず、回路情報１２２に関して、検査点挿
入可能なセル型名とピン番号と検査点型と回路変形方法
の組のすべてが、検査点挿入前のセルの各入力ピンから
出力ピンへの信号遅延と、検査点挿入後のセルの各入力
ピンから出力ピンへの信号遅延とが、同等あるいは、そ
の差が２入力ＡＮＤまたは２入力ＯＲの機能を持つセル
の各入力ピンから出力ピンへの信号遅延より小さいよう
に設定する。このセルの信号遅延は、セルの構成すなわ
ち半導体製造技術に依存するため、上記の条件を満たす
検査点挿入可能な論理ゲートのレベルだけでは論じられ
ないが、例を示す。

【００８０】例えば、図４（ａ）の行４１１〜４１４の
ような制御点挿入のセル交換が挙げられる。挿入後のセ
ルは、挿入前のセルに検査点の機能を追加したセル構成
する際、信号遅延のオーバーヘッドを小さくすることが
可能である。また、図４(ａ)の行４１６〜４１７のよう
な観測点挿入は、上記の条件を満たす検査点挿入可能な
組に挙げられる。観測点挿入の場合、挿入前と挿入後で
信号遅延のオーバーヘッドは小さい。図４（ｂ）は、検
査点挿入による信号遅延のオーバーヘッド低減の観点か
ら作成した検査点挿入ライブラリの例である。制御点挿
入は、セルINV1をセルＮＡＮＤ２またはＮＯＲ２に置換
する回路変形（行４３１，４３２）のみであり、観測点
挿入は、全信号線を対象とする（行４３３）。

【００８１】一方、検査点挿入ライブラリ１２３に関し
て、検査点挿入を禁止される前記回路内の信号線と検査
点型の組が、端子または記憶素子と端子または記憶素子
の間のパスの信号遅延の余裕値が小さいパス上の信号線
に挿入する制御点であるように設定する。この信号遅延
を考慮した検査点挿入禁止情報の作成の例を説明する。

【００８２】まず、半導体集積回路の信号遅延を計算す
るツール等を用いて、パスに信号遅延の余裕値を対応さ
せたテーブルを作成する。図１２は、図３（ａ）の半導
体集積回路において、端子または記憶素子と端子または
記憶素子の間のパスの信号遅延を求めて、信号遅延の余
裕値が小さいパスを列挙した例である。パス始点1202と
パス終点１２０３で特定されるパスに対し、信号遅延の
余裕値（ディレイ余裕値）１２０４を対応させたテーブ
ルである。行１２１１から行１２１９はディレイ余裕値
の昇順で列挙している。なお、図中の信号遅延の余裕値
は、説明のために与えた数値であり、実際の計算値では
ない。

【００８３】検査点挿入による信号遅延のオーバーヘッ
ド低減の観点から、制御点挿入を禁止するパスを、この
テーブルを用いて選択する。例えば、ディレイ余裕値12
04の小さい行１２１１〜１２１３のパスの制御点を禁止
するとした場合、検査点挿入禁止情報の禁止パス情報は
図６（ｂ）の６３１のようになる。図１２の行1211〜１
２１２がそれぞれ図６（ｂ）の行６４５〜６４７に対応
する。

【００８４】図３（ａ）の半導体集積回路に対して、上
記の図４（ｂ）で示す検査点挿入ライブラリと、図６
（ｂ）で示す検査点挿入禁止情報を用いたときの、検査
点解析処理を考える。検査点挿入位置限定処理Ｓ１０２
では、検査点挿入可能な信号線と検査点型の組が、信号
線２０７の１制御点および０制御点と、全信号線の観測
点であるような検査点挿入位置情報を作成する。これに
基づいて、検査点指標計算処理Ｓ１０３と検査点決定処
理Ｓ１０４を、予め設定した検査点数＝３を満たすまで
繰り返す。その結果得られる検査点情報は、検査点解析
処理の第一の実施例と同じ、図１０で示したテーブルと
なる。

【００８５】ここで、従来の方法（前掲B.Seiss 等の方
法）で検査点挿入した半導体集積回路（図３（ｂ))と、
本実施例により検査点挿入した半導体集積回路（図１
１）で、検査点挿入による信号遅延のオーバーヘッドを
比べる。端子２２１，２２２，２２３から端子２４２へ
至るパスでは、従来例は０制御点２８１として挿入した
ＡＮＤ２セル２８３に相当する信号遅延がオーバーヘッ
ドとなるが、本実施例は観測点１１２１の挿入による信
号遅延オーバーヘッドのみである。また、端子２２１，
２２２，２２３から端子２３９へ至るパスでは、従来例
は１制御点271として挿入したＯＲ２セル２７３に相当
する信号遅延と観測点２９１の挿入による信号遅延がオ
ーバーヘッドとなるが、本実施例は１制御点１１１１と
して挿入するためにＩＮＶ１セル２５７をＮＯＲ２セル
１１１２に交換した場合の信号遅延の差と観測点２９１
の挿入による信号遅延がオーバーヘッドとなる。なお、
観測点の挿入による信号遅延のオーバーヘッドは、分岐
信号線による信号遅延のオーバーヘッドのみでほとんど
無視できる。したがって、検査点挿入による信号遅延の
オーバーヘッドは、従来の方法による半導体集積回路で
は大きいが、本実施例による半導体集積回路では従来の
方法によるものに比べて非常に小さいことがわかる。

【００８６】さらに、上記の２回路の検査点挿入による
回路面積オーバーヘッドを、増加したセル数で比較す
る。従来例の回路では、制御点で用いるＡＮＤ２セルお
よびＯＲ２セルと、スキャン機能付きフリップフロップ
３個のセルが増加する。本実施例の回路では、増加する
セルがスキャン機能付きフリップフロップ３個のみであ
る。したがって、検査点挿入による回路面積のオーバー
ヘッドは、従来の方法による半導体集積回路より本実施
例による半導体集積回路の方が小さいといえる。

【００８７】一方、上記の２回路のテスト容易性は、上
述したように、ほとんど同等である。

【００８８】以上のように、本発明による半導体集積回
路検査点解析装置は、検査点挿入ライブラリ１２３と検
査点挿入禁止情報１２４を信号遅延を考慮して設定する
ことにより、検査点挿入による信号遅延や回路面積のオ
ーバーヘッドを低減し、テスト容易化の効果がほぼ同程
度な検査点の指摘を行うという効果がある。また、本発
明の検査点解析処理は信号遅延の計算をしないため、高
速に処理できるという効果がある。

【００８９】

【発明の効果】本発明によれば、検査点挿入による信号
遅延や回路面積のオーバーヘッドを低減し、高速に処理
され、使い勝手のよい、半導体集積回路の検査点解析方
法，解析装置を提供することにある。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる半導体集積回路検査
点解析装置の構成図。

【図２】半導体集積回路検査点解析装置の処理手順の一
実施例を示すフロー図。

【図３】一例による半導体集積回路の回路および検査点
を挿入した半導体集積回路の回路図。

【図４】検査点挿入ライブラリの例を示すテーブル。

【図５】検査点挿入の回路変形方法を説明する回路図。

【図６】検査点挿入禁止情報の例を示すテーブル。

【図７】検査点挿入位置情報の例を示すテーブル。

【図８】図２の検査点挿入位置限定処理の処理手順を示
すフロー図。

【図９】検査点指標情報の処理過程での遷移内容を示す
テーブル。

【図１０】検査点情報の例を示すテーブル。

【図１１】本発明の一実施例による検査点挿入した半導
体集積回路の回路図。

【図１２】パスに対応する信号遅延の余裕値の例を示し
たテーブル。

【図１３】検査点挿入禁止情報を示した図。

【符号の説明】

１１１…検査点挿入位置限定部、１１２…検査点指標計
算部、１１３…検査点決定部、１２２…回路情報、１２
３…検査点挿入ライブラリ、１２４…検査点挿入禁止情
報、１２５…検査点挿入位置情報、１２６…検査点指標
情報、１２７…検査点情報、Ｓ１０２…検査点挿入位置
限定処理、Ｓ１０３…検査点指標計算処理、Ｓ１０４…
検査点決定処理。

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数のセルを信号線で接続してなる半導体
   集積回路の検査点の挿入位置と回路変形方法を決定する
   半導体集積回路検査点の解析方法であって、 上記半導体集積回路を構成する上記複数のセル及び信号
   線について予め用意した検査点挿入可能なセル型名とピ
   ン番号と検査点型と回路変形方法の組を列挙した情報で
   ある検査点挿入ライブラリに基づいて検査点の挿入位置
   とこの検査点の挿入による回路変形方法を決定すること
   を特徴とする、半導体集積回路検査点の解析方法。
2. 【請求項２】請求項１記載の半導体集積回路検査点の解
   析方法において、 前記検査点挿入ライブラリの検査点挿入可能なセル型名
   とピン番号と検査点型と回路変形方法の組に、検査点挿
   入前のセルの各入力ピンから出力ピンへの信号遅延と、
   検査点挿入後のセルの各入力ピンから出力ピンへの信号
   遅延とが、同等あるいは、その差が２入力ＡＮＤまたは
   ２入力ＯＲの機能を持つセルの各入力ピンから出力ピン
   への信号遅延より小さいものを含むことを特徴とする、
   半導体集積回路検査点の解析方法。
3. 【請求項３】複数のセルを信号線で接続してなる半導体
   集積回路の検査点の挿入位置と回路変形方法を決定する
   半導体集積回路検査点の解析装置であって、 検査点挿入可能なセル型名とピン番号と検査点型と回路
   変形方法の組を列挙した情報である検査点挿入ライブラ
   リと、 半導体集積回路の回路情報と前記検査点挿入ライブラリ
   から、前記回路内の各信号線に対し、検査点型毎に検査
   点挿入可能／不可能の区別と、検査点挿入可能な場合の
   回路変形方法を対応させた情報である検査点挿入位置情
   報を計算する検査点挿入位置限定部と、 検査点挿入可能な信号線とその検査点型に対し、検査点
   を挿入すると仮定した場合のテスト容易性の度合いを表
   す指標を計算する検査点指標計算部と、 検査点挿入可能な信号線とその検査点型の中で、前記テ
   スト容易性の度合いを表す指標が大きい信号線とその検
   査点型を検査点に決定する検査点決定部と、を有するこ
   とを特徴とする半導体回路検査点解析装置。
4. 【請求項４】請求項３記載の半導体集積回路検査点解析
   装置において、 前記検査点挿入ライブラリの検査点挿入可能なセル型名
   とピン番号と検査点型と回路変形方法の組に、検査点挿
   入前のセルの各入力ピンから出力ピンへの信号遅延と、
   検査点挿入後のセルの各入力ピンから出力ピンへの信号
   遅延とが、同等あるいは、その差が２入力ＡＮＤまたは
   ２入力ＯＲの機能を持つセルの各入力ピンから出力ピン
   への信号遅延より小さいものを含むことを特徴とする、
   半導体集積回路検査点の解析装置。
5. 【請求項５】複数のセルを信号線で接続してなる半導体
   集積回路の検査点の挿入位置と回路変形方法を決定する
   半導体集積回路検査点の解析方法であって、 上記半導体集積回路を構成する上記複数のセル及び信号
   線について、予め用意した検査点挿入を禁止する前記回
   路内の信号線と検査点型の組の集合を特定した情報であ
   る検査点挿入禁止情報を用い、前記検査点挿入禁止情報
   で指定された前記回路内の信号線と検査点型を検査点の
   対象外とし、予め用意した検査点挿入可能なセル型名と
   ピン番号と検査点型と回路変形方法の組を列挙した情報
   である検査点挿入ライブラリを用い、検査点の挿入位置
   と回路変形方法を決定することを特徴とする、半導体集
   積回路検査点の解析方法。
6. 【請求項６】請求項５記載の半導体集積回路検査点の解
   析方法において、 前記検査点禁止情報が、パスの始点と終点で特定される
   パスを指定することによりそのパス上の信号線を検査点
   挿入を禁止する前記回路内の信号線として特定し、前記
   パスの始点または終点が信号線名あるいは端子名あるい
   はセル位置とピン番号の組あるいは、セル型名とピン番
   号の組、あるいは全ての入力端子／制御可能な素子、あ
   るいは全ての出力端子／観測可能な素子で表した情報を
   含むことを特徴とする、半導体集積回路検査点の解析方
   法。
7. 【請求項７】請求項５記載の半導体集積回路検査点の解
   析方法において、 前記検査点禁止情報が、部分回路の情報であるブロック
   を指定することによりそのブロック内の信号線を検査点
   挿入を禁止する前記回路内の信号線として特定した情報
   を含むことを特徴とする、半導体集積回路検査点の解析
   方法。
8. 【請求項８】請求項５，６又は７記載の半導体集積回路
   検査点の解析方法において、 前記検査点禁止情報における検査点挿入を禁止される前
   記回路内の信号線と検査点型の組に、端子または記憶素
   子と端子または記憶素子の間のパスの信号遅延の余裕値
   が小さいパス上の信号線に挿入する制御点を含むことを
   特徴とする、半導体集積回路検査点の解析方法。
9. 【請求項９】複数のセルを信号線で接続してなる半導体
   集積回路の検査点の挿入位置と回路変形方法を決定する
   半導体集積回路検査点の解析装置であって、 検査点挿入を禁止する前記回路内の信号線と検査点型の
   組を指定した情報である検査点挿入禁止情報と、 半導体集積回路の回路情報と前記検査点挿入禁止情報か
   ら、前記回路内の各信号線に対し、検査点型毎に検査点
   挿入可能／不可能の区別を対応させた情報である検査点
   挿入位置情報を計算する検査点挿入位置限定部と、 前記回路に検査点の設定が無いまたは有る状態で、検査
   点挿入可能な信号線とその検査点型に対し、検査点を挿
   入すると仮定した場合のテスト容易性の度合いを表す指
   標を計算する検査点指標計算部と、 検査点挿入可能な信号線とその検査点型の中で、前記テ
   スト容易性の度合いを表す指標から判断してテスト容易
   性が大きい信号線とその検査点型を検査点に決定する検
   査点決定部と、を備えることを特徴とする半導体回路検
   査点解析装置。
10. 【請求項１０】請求項９記載の半導体集積回路検査点解
    析装置において、 前記検査点禁止情報が、パスの始点と終点で特定される
    パスを指定することによりそのパス上の信号線を検査点
    挿入を禁止する前記回路内の信号線として特定し、前記
    パスの始点または終点が信号線名あるいは端子名あるい
    はセル位置とピン番号の組で表した情報を含むことを特
    徴とする、半導体集積回路検査点の解析装置。
11. 【請求項１１】請求項９記載の半導体集積回路検査点解
    析装置において、 前記検査点禁止情報が、部分回路の情報であるブロック
    を指定することによりそのブロック内の信号線を検査点
    挿入を禁止する前記回路内の信号線として特定した情報
    を含むことを特徴とする、半導体集積回路検査点の解析
    装置。
12. 【請求項１２】請求項９，１０または１１記載の半導体
    集積回路検査点の解析装置において、 前記検査点禁止情報における検査点挿入を禁止される前
    記回路内の信号線と検査点型の組に、端子または記憶素
    子と端子または記憶素子の間のパスの信号遅延の余裕値
    が小さいパス上の信号線に挿入する制御点を含むことを
    特徴とする、半導体集積回路検査点の解析装置。
13. 【請求項１３】複数のセルを信号線で接続してなる半導
    体集積回路の検査点の挿入位置と回路変形方法を決定す
    る半導体集積回路検査点の解析装置において、 半導体集積回路のセルとそのピン番号で特定される信号
    線に対する、挿入可能な検査点型と挿入可能な場合の回
    路変形方法を指定することを目的として、検査点挿入可
    能なセル型名とピン番号と検査点型と回路変形方法の組
    を列挙した情報である検査点挿入ライブラリと、 検査点挿入を禁止する前記回路内の信号線と検査点型の
    組を指定した情報である検査点挿入禁止情報と半導体集
    積回路の回路情報と前記検査点挿入ライブラリと前記検
    査点挿入禁止情報から、前記回路内の各信号線に対し、
    検査点型毎に検査点挿入可能／不可能の区別と、検査点
    挿入可能な場合の回路変形方法を対応させた情報である
    検査点挿入位置情報を計算する検査点挿入位置限定部
    と、 前記回路に検査点の設定が無いまたは有る状態で、検査
    点挿入可能な信号線とその検査点型に対し、検査点を挿
    入すると仮定した場合のテスト容易性の度合いを表す指
    標を計算する検査点指標計算部と、 検査点検挿入可能な信号線とその検査点型の中で、前記
    テスト容易性の度合いを表す指標から判断してテスト容
    易性が大きい信号線とその検査点型を検査点に決定する
    検査点決定部と、を備えることを特徴とする半導体回路
    検査点解析装置。