JPH11142879A - アクティブマトリクス型ｔｆｔ素子アレイ - Google Patents
アクティブマトリクス型ｔｆｔ素子アレイInfo
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- JPH11142879A JPH11142879A JP9322161A JP32216197A JPH11142879A JP H11142879 A JPH11142879 A JP H11142879A JP 9322161 A JP9322161 A JP 9322161A JP 32216197 A JP32216197 A JP 32216197A JP H11142879 A JPH11142879 A JP H11142879A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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-
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- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】製造工程数の増加がなく、製造歩留の高いアク
ティブマトリクス型ＴＦＴ素子アレイの提供。 【解決手段】ドレイン配線方向に隣接する画素電極の間
に、半導体膜を細長く島状にパターン形成することによ
り凸部を設け、フォトレジスト膜残りが生じた場合にも
画素電極間の短絡を防止する。
ティブマトリクス型ＴＦＴ素子アレイの提供。 【解決手段】ドレイン配線方向に隣接する画素電極の間
に、半導体膜を細長く島状にパターン形成することによ
り凸部を設け、フォトレジスト膜残りが生じた場合にも
画素電極間の短絡を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型ＴＦＴ素子アレイに関し、特にアクティブマトリ
クス型液晶ディスプレイに用いて好適な、絶縁基板上に
設けられたアクティブマトリクス型ＴＦＴ素子アレイに
関する。
クス型ＴＦＴ素子アレイに関し、特にアクティブマトリ
クス型液晶ディスプレイに用いて好適な、絶縁基板上に
設けられたアクティブマトリクス型ＴＦＴ素子アレイに
関する。
【０００２】
【従来の技術】近年、液晶ディスプレイの需要が高まっ
ているが、中でも薄膜電界効果トランジスタを一方のガ
ラス基板に一つ一つ画素のスイッチとしてアレイ状に配
設したアクティブマトリクス型液晶ディスプレイが、高
画質ゆえに益々需要が広がっている。
ているが、中でも薄膜電界効果トランジスタを一方のガ
ラス基板に一つ一つ画素のスイッチとしてアレイ状に配
設したアクティブマトリクス型液晶ディスプレイが、高
画質ゆえに益々需要が広がっている。
【０００３】図７は、アクティブマトリクス型液晶ディ
スプレイに用いられている従来の薄膜電界効果型トラン
ジスタ素子アレイの構造を示す図であり、図７（ａ）は
平面図、図７（ｂ）は図７（ａ）のＡ−Ａ′線の断面
図、図７（ｃ）は図７（ａ）のＢ−Ｂ′線の断面図であ
る。
スプレイに用いられている従来の薄膜電界効果型トラン
ジスタ素子アレイの構造を示す図であり、図７（ａ）は
平面図、図７（ｂ）は図７（ａ）のＡ−Ａ′線の断面
図、図７（ｃ）は図７（ａ）のＢ−Ｂ′線の断面図であ
る。
【０００４】図７において、Ａ−Ａ′部が薄膜電界効果
型トランジスタであり、ゲート金属膜２が制御線、ドレ
イン金属膜６ａが信号線、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉ
ｎＯｘｉｄｅ）８ａ、８ｂが画素電極として機能する。
ＩＴＯ膜８ａは、コンタクトホール９を介してドレイン
金属膜６ｂに接続されている。なお、図７に示された薄
膜電界効果型トランジスタは、アモルファスシリコン半
導体膜４ａとｎ+アモルファスシリコン膜５を有する逆
スタガ構造の薄膜トランジスタである。
型トランジスタであり、ゲート金属膜２が制御線、ドレ
イン金属膜６ａが信号線、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉ
ｎＯｘｉｄｅ）８ａ、８ｂが画素電極として機能する。
ＩＴＯ膜８ａは、コンタクトホール９を介してドレイン
金属膜６ｂに接続されている。なお、図７に示された薄
膜電界効果型トランジスタは、アモルファスシリコン半
導体膜４ａとｎ+アモルファスシリコン膜５を有する逆
スタガ構造の薄膜トランジスタである。
【０００５】このような従来の薄膜電界効果型トランジ
スタ素子アレイの問題点を以下に説明する。
スタ素子アレイの問題点を以下に説明する。
【０００６】図８（ａ）〜図８（ｄ）は、図９のＢ−
Ｂ′線断面図であり、ＩＴＯ膜８のパターニングの際
に、フォトレジスト膜の残りが生じた場合を工程順に示
す断面図である、図９は平面図である。
Ｂ′線断面図であり、ＩＴＯ膜８のパターニングの際
に、フォトレジスト膜の残りが生じた場合を工程順に示
す断面図である、図９は平面図である。
【０００７】図８（ａ）に示すように、透光性絶縁基板
１上にゲート金属膜２の形成およびパターニングを行な
い、続いてゲート絶縁膜３を形成する。図８には示され
ていないが、続いて、ドレイン金属膜の形成およびパタ
ーニングを行なった後、絶縁膜７を形成する。
１上にゲート金属膜２の形成およびパターニングを行な
い、続いてゲート絶縁膜３を形成する。図８には示され
ていないが、続いて、ドレイン金属膜の形成およびパタ
ーニングを行なった後、絶縁膜７を形成する。
【０００８】図８（ｂ）に示すように、ＩＴＯ膜８を形
成した後、フォトレジスト膜１０を塗布する。
成した後、フォトレジスト膜１０を塗布する。
【０００９】図８（ｃ）に示すように、露光および現像
を行なった際に、フォトレジスト膜残り１１が生じるこ
とがある。
を行なった際に、フォトレジスト膜残り１１が生じるこ
とがある。
【００１０】この場合、ＩＴＯ膜８のエッチングを行な
っても、ＩＴＯ膜８はエッチングされず、フォトレジス
ト膜１０を除去すると、図８（ｄ）に示すように、ＩＴ
Ｏ膜８ａとＩＴＯ膜８ｂは分離されず接続されままとな
る。
っても、ＩＴＯ膜８はエッチングされず、フォトレジス
ト膜１０を除去すると、図８（ｄ）に示すように、ＩＴ
Ｏ膜８ａとＩＴＯ膜８ｂは分離されず接続されままとな
る。
【００１１】この状態は、図９に示すように、縦方向の
画素電極が接続された状態である。このようなトランジ
スタ素子アレイを用いて、アクティブマトリクスディス
プレーを作成すると２画素連続の欠陥が生じ、製造歩留
が大きく低下してしまうという問題点がある。
画素電極が接続された状態である。このようなトランジ
スタ素子アレイを用いて、アクティブマトリクスディス
プレーを作成すると２画素連続の欠陥が生じ、製造歩留
が大きく低下してしまうという問題点がある。
【００１２】フォトレジスト膜残りが生じた場合の短絡
を防ぐ方法として、例えば特開昭６２−１７１１４２号
公報には、コンタクトホールの間に絶縁膜に凸部を形成
し凸部の縁部の上方のレジスト内で光の乱反射が生じ、
それによってレジストの露光される部分の縁部分が強く
露光するので、レジストの残りが発生しなくなり、配線
間の短絡を防止する半導体装置の配線形成方法が提案さ
れている。図１０にその断面図を示す。半導体基板１２
上に素子１３が形成され、その上に絶縁膜１４が形成さ
れている。隣接する素子間の中央に、絶縁膜突起部１５
が形成され、コンタクトホールを介して配線１６ａ、１
６ｂが素子１３と接続されている。
を防ぐ方法として、例えば特開昭６２−１７１１４２号
公報には、コンタクトホールの間に絶縁膜に凸部を形成
し凸部の縁部の上方のレジスト内で光の乱反射が生じ、
それによってレジストの露光される部分の縁部分が強く
露光するので、レジストの残りが発生しなくなり、配線
間の短絡を防止する半導体装置の配線形成方法が提案さ
れている。図１０にその断面図を示す。半導体基板１２
上に素子１３が形成され、その上に絶縁膜１４が形成さ
れている。隣接する素子間の中央に、絶縁膜突起部１５
が形成され、コンタクトホールを介して配線１６ａ、１
６ｂが素子１３と接続されている。
【００１３】このような構造においては、配線１６ａ，
１６ｂのパターニングの際に、配線１６ａと１６ｂの間
にフォトレジスト膜残りが生じた場合でも、絶縁膜突起
部上には、フォトレジスト膜は残りにくく、配線を構成
する金属膜は、絶縁膜突起部上には残らない。したがっ
て配線１６ａと１６ｂは分離された状態となる。この結
果、配線の短絡による製造歩留の低下を抑えることがで
きる。
１６ｂのパターニングの際に、配線１６ａと１６ｂの間
にフォトレジスト膜残りが生じた場合でも、絶縁膜突起
部上には、フォトレジスト膜は残りにくく、配線を構成
する金属膜は、絶縁膜突起部上には残らない。したがっ
て配線１６ａと１６ｂは分離された状態となる。この結
果、配線の短絡による製造歩留の低下を抑えることがで
きる。
【００１４】しかし、図１０に示す方法においては、絶
縁膜突起部を設けるためにリソグラフィー工程を１回追
加しており、製造工程数が増加するという問題点を有し
ている。
縁膜突起部を設けるためにリソグラフィー工程を１回追
加しており、製造工程数が増加するという問題点を有し
ている。
【００１５】フォトレジスト膜残りが生じた場合の短絡
を防ぐ他の方法として、例えば特開平７−２３４４１９
号公報には、画素電極の周辺を囲むように溝を設けた薄
膜トランジスタ基板が提案されている。図１１に、その
断面図を示す。
を防ぐ他の方法として、例えば特開平７−２３４４１９
号公報には、画素電極の周辺を囲むように溝を設けた薄
膜トランジスタ基板が提案されている。図１１に、その
断面図を示す。
【００１６】図１１を参照すると、透光性絶縁基板１７
上に絶縁膜１８が形成され、溝１９が形成された後、Ｉ
ＴＯ膜を形成しパターニングを行なう。このパターニン
グの際、本来ＩＴＯ膜２０ａとＩＴＯ膜２０ｂは分離さ
れるよう設計されている。
上に絶縁膜１８が形成され、溝１９が形成された後、Ｉ
ＴＯ膜を形成しパターニングを行なう。このパターニン
グの際、本来ＩＴＯ膜２０ａとＩＴＯ膜２０ｂは分離さ
れるよう設計されている。
【００１７】図１１に示した薄膜トランジスタ基板にお
いては、フォトレジスト膜残りが生じた場合において
も、溝１９を形成しているために、ＩＴＯ膜２０ａとＩ
ＴＯ膜２０ｂは、溝１９の部分で分離されており、その
結果、製造歩留りの低下を抑えることができる。
いては、フォトレジスト膜残りが生じた場合において
も、溝１９を形成しているために、ＩＴＯ膜２０ａとＩ
ＴＯ膜２０ｂは、溝１９の部分で分離されており、その
結果、製造歩留りの低下を抑えることができる。
【００１８】しかし、このような構成も、溝１９を設け
るために、リソグラフィー工程を１回追加しており、製
造工程数が増加するという問題点を有している。
るために、リソグラフィー工程を１回追加しており、製
造工程数が増加するという問題点を有している。
【００１９】
【発明が解決しようとする課題】上記したように、従来
技術は下記記載の問題点を有している。
技術は下記記載の問題点を有している。
【００２０】第１の問題点として、図６乃至図９を参照
して説明した従来技術においては、製造歩留が低下して
しまう、ということである。
して説明した従来技術においては、製造歩留が低下して
しまう、ということである。
【００２１】その理由は、ＩＴＯ膜のパターニングの際
に、フォトレジスト膜残りが生じた場合、ＩＴＯ膜が分
離されず、２画素連続の欠陥が生じてしまう、ためであ
る。
に、フォトレジスト膜残りが生じた場合、ＩＴＯ膜が分
離されず、２画素連続の欠陥が生じてしまう、ためであ
る。
【００２２】第２の問題点として、図１０または図１１
に示した従来技術においては、製造工程数が増加してし
まう、ということである。
に示した従来技術においては、製造工程数が増加してし
まう、ということである。
【００２３】その理由は、図１０に示した配線形成方法
においては絶縁膜突起部を形成するために、また図１１
に示した薄膜トランジスタ基板においては溝を形成する
ために、それぞれリソグラフィー工程を１回追加してい
る、ためである。
においては絶縁膜突起部を形成するために、また図１１
に示した薄膜トランジスタ基板においては溝を形成する
ために、それぞれリソグラフィー工程を１回追加してい
る、ためである。
【００２４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、製造工程数を増
加させることなく、歩留り低下を抑えることができるア
クティブマトリクス型ＴＦＴ素子アレイを提供すること
である。
てなされたものであって、その目的は、製造工程数を増
加させることなく、歩留り低下を抑えることができるア
クティブマトリクス型ＴＦＴ素子アレイを提供すること
である。
【００２５】
【課題を解決するための手段】前記目的を達成するた
め、本発明のアクティブマトリクス型ＴＦＴ素子アレイ
は、透光性絶縁基板上にゲート配線、ドレイン配線、ア
モルファスシリコン薄膜電界効果型トランジスタおよび
画素電極を有し、ドレイン配線がゲート配線より上層に
形成されており、ドレイン配線方向に隣接する画素電極
の間のゲート配線上にアモルファスシリコン薄膜電界効
果トランジスタを構成するアモルファスシリコン半導体
膜と同層のアモルファスシリコン半導体膜をドレイン配
線の間隔以下の長さで島状に設けたことを特徴とする。
め、本発明のアクティブマトリクス型ＴＦＴ素子アレイ
は、透光性絶縁基板上にゲート配線、ドレイン配線、ア
モルファスシリコン薄膜電界効果型トランジスタおよび
画素電極を有し、ドレイン配線がゲート配線より上層に
形成されており、ドレイン配線方向に隣接する画素電極
の間のゲート配線上にアモルファスシリコン薄膜電界効
果トランジスタを構成するアモルファスシリコン半導体
膜と同層のアモルファスシリコン半導体膜をドレイン配
線の間隔以下の長さで島状に設けたことを特徴とする。
【００２６】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の好ましい実施の形態は、透光性絶
縁基板上に、ゲート配線、ドレイン配線、アモルファス
シリコン薄膜電界効果トランジスタ、および画素電極を
有し、該ドレイン配線が該ゲート配線より上層に形成さ
れているアクティブマトリクス型ＴＦＴ素子アレイにお
いて、前記ドレイン配線方向に隣接する画素電極（図
１、図３の８ａ，８ｂ）の間の、前記ゲート配線（図
１、図３の２）上に、前記アモルファスシリコン薄膜電
界効果型トランジスタを構成するアモルファスシリコン
半導体膜と同層のアモルファスシリコン半導体膜（図
１、図３の４ｃ）を、前記ドレイン配線の間隔以下の長
さで島状に設ける。
に説明する。本発明の好ましい実施の形態は、透光性絶
縁基板上に、ゲート配線、ドレイン配線、アモルファス
シリコン薄膜電界効果トランジスタ、および画素電極を
有し、該ドレイン配線が該ゲート配線より上層に形成さ
れているアクティブマトリクス型ＴＦＴ素子アレイにお
いて、前記ドレイン配線方向に隣接する画素電極（図
１、図３の８ａ，８ｂ）の間の、前記ゲート配線（図
１、図３の２）上に、前記アモルファスシリコン薄膜電
界効果型トランジスタを構成するアモルファスシリコン
半導体膜と同層のアモルファスシリコン半導体膜（図
１、図３の４ｃ）を、前記ドレイン配線の間隔以下の長
さで島状に設ける。
【００２７】本発明の実施の形態においては、ドレイン
配線方向に隣接する画素電極の間にアモルファスシリコ
ンを設けることにより突起部を形成し、画素電極を構成
するＩＴＯ膜のパターニングの際に、フォトレジスト膜
残りが生じた場合にも、突起部上には、フォトレジスト
膜が残りにくいので、隣接する画素電極の短絡を防ぐこ
とができる。その結果、製造歩留の低下を抑えることが
できる。
配線方向に隣接する画素電極の間にアモルファスシリコ
ンを設けることにより突起部を形成し、画素電極を構成
するＩＴＯ膜のパターニングの際に、フォトレジスト膜
残りが生じた場合にも、突起部上には、フォトレジスト
膜が残りにくいので、隣接する画素電極の短絡を防ぐこ
とができる。その結果、製造歩留の低下を抑えることが
できる。
【００２８】また、本発明の実施の形態においては、ア
モルファスシリコン半導体膜の形成は薄膜トランジスタ
の素子部の形成と同時に行なうことができるので、製造
工程数が増加することもない。
モルファスシリコン半導体膜の形成は薄膜トランジスタ
の素子部の形成と同時に行なうことができるので、製造
工程数が増加することもない。
【００２９】
【実施例】次に、上記した本発明の実施の形態について
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。
【００３０】図１は、本発明の一実施例を説明するため
の平面図である。また図２は、図１のＡ−Ａ′線の断面
図であり、図３は、図１のＢ−Ｂ′線の断面面である。
の平面図である。また図２は、図１のＡ−Ａ′線の断面
図であり、図３は、図１のＢ−Ｂ′線の断面面である。
【００３１】図１乃至図３を参照すると、本発明の一実
施例は、ガラスなどの透光性絶縁基板１上に、ゲート金
属膜２が形成され薄膜電界効果型トランジスタのゲート
電極および素子アレイの制御線を構成している。ゲート
絶縁膜３をはさんでアモルファスシリコン半導体膜４
ａ、および、その上にｎ+アモルファスシリコン膜５が
形成され、それぞれ薄膜電界効果トランジスタの活性層
およびオーミック層を構成している。そして、ｎ+アモ
ルファスシリコン膜５に接するようにドレイン金属膜６
ａ，６ｂが形成されており、ドレイン金属膜６ａは、素
子アレイの信号線と一体となっている。さらに、絶縁膜
７およびＩＴＯ膜８ａ，８ｂが形成されており、ＩＴＯ
膜８ａは、コンタクトホール９を介してドレイン金属膜
６ｂと接続されている。ＩＴＯ膜８ａ，８ｂは画素電極
として機能する。
施例は、ガラスなどの透光性絶縁基板１上に、ゲート金
属膜２が形成され薄膜電界効果型トランジスタのゲート
電極および素子アレイの制御線を構成している。ゲート
絶縁膜３をはさんでアモルファスシリコン半導体膜４
ａ、および、その上にｎ+アモルファスシリコン膜５が
形成され、それぞれ薄膜電界効果トランジスタの活性層
およびオーミック層を構成している。そして、ｎ+アモ
ルファスシリコン膜５に接するようにドレイン金属膜６
ａ，６ｂが形成されており、ドレイン金属膜６ａは、素
子アレイの信号線と一体となっている。さらに、絶縁膜
７およびＩＴＯ膜８ａ，８ｂが形成されており、ＩＴＯ
膜８ａは、コンタクトホール９を介してドレイン金属膜
６ｂと接続されている。ＩＴＯ膜８ａ，８ｂは画素電極
として機能する。
【００３２】制御線を構成するゲート金属膜２と信号線
を構成するドレイン金属膜６ａの交差部分に存在するア
モルファスシリコン半導体膜４ｂは、ゲート金属膜２と
ドレイン金属膜６ａとの間の絶縁耐圧を向上させるため
に設けられている。
を構成するドレイン金属膜６ａの交差部分に存在するア
モルファスシリコン半導体膜４ｂは、ゲート金属膜２と
ドレイン金属膜６ａとの間の絶縁耐圧を向上させるため
に設けられている。
【００３３】制御線を構成するゲート金属膜２に沿っ
て、細長く島状に、アモルファスシリコン半導体膜４ｃ
が設けられており、この凸部が存在するためにＩＴＯ膜
８ａとＩＴＯ膜８ｂとの短絡による製造歩留低下を抑制
することができる。
て、細長く島状に、アモルファスシリコン半導体膜４ｃ
が設けられており、この凸部が存在するためにＩＴＯ膜
８ａとＩＴＯ膜８ｂとの短絡による製造歩留低下を抑制
することができる。
【００３４】次に、本発明の一実施例の製造工程につい
て説明する。図４（ａ）〜図４（ｅ）は、本発明の一実
施例を製造工程順に説明するための工程断面図であり、
図１のＢ−Ｂ′線の位置の断面図である。
て説明する。図４（ａ）〜図４（ｅ）は、本発明の一実
施例を製造工程順に説明するための工程断面図であり、
図１のＢ−Ｂ′線の位置の断面図である。
【００３５】図４（ａ）に示すように、透光性絶縁基板
１上にＣｒ等により構成されるゲート金属膜２を膜厚１
００ｎｍ（１０００オングストローム）程度形成しパタ
ーニングを行なう。
１上にＣｒ等により構成されるゲート金属膜２を膜厚１
００ｎｍ（１０００オングストローム）程度形成しパタ
ーニングを行なう。
【００３６】続いて図４（ｂ）に示すように、シリコン
窒化膜やシリコン酸化膜などにより構成されるゲート絶
縁膜３を厚さ３００ｎｍ程度形成した後，アモルファス
シリコン半導体膜４を厚さ３００ｎｍ程度、ｎ+アモル
ファスシリコン膜５を厚さ５０ｎｍ程度形成し、パター
ニングを行なう。このパターニングは、薄膜電界効果型
トランジスタの活性層のパターニングと同時に行なう。
窒化膜やシリコン酸化膜などにより構成されるゲート絶
縁膜３を厚さ３００ｎｍ程度形成した後，アモルファス
シリコン半導体膜４を厚さ３００ｎｍ程度、ｎ+アモル
ファスシリコン膜５を厚さ５０ｎｍ程度形成し、パター
ニングを行なう。このパターニングは、薄膜電界効果型
トランジスタの活性層のパターニングと同時に行なう。
【００３７】次に図４に示す領域外において、Ｃｒ等に
より構成されるドレイン金属膜６ａ、６ｂ（図２参照）
を１００ｎｍ程度パターン形成する。
より構成されるドレイン金属膜６ａ、６ｂ（図２参照）
を１００ｎｍ程度パターン形成する。
【００３８】続いて薄膜電界効果型トランジスタのオー
ミック層を構成するｎ+アモルファスシリコン膜５のエ
ッチングを行ない、図４（ｃ）に示すように、アモルフ
ァスシリコン半導体膜４ｃを細長く島状のパターンに形
成する。
ミック層を構成するｎ+アモルファスシリコン膜５のエ
ッチングを行ない、図４（ｃ）に示すように、アモルフ
ァスシリコン半導体膜４ｃを細長く島状のパターンに形
成する。
【００３９】図４（ｄ）のように、シリコン窒化膜やシ
リコン酸化膜等により構成される絶縁膜７を２００ｎｍ
程度形成し、図４（ｅ）に示すように、図示領域外でコ
ンタクトホール９（図１及び図２参照）を形成し、ＩＴ
Ｏ膜を１００ｎｍ程度形成してパターニングを行ない、
ＩＴＯ膜８ａ，８ｂをパターン形成する。
リコン酸化膜等により構成される絶縁膜７を２００ｎｍ
程度形成し、図４（ｅ）に示すように、図示領域外でコ
ンタクトホール９（図１及び図２参照）を形成し、ＩＴ
Ｏ膜を１００ｎｍ程度形成してパターニングを行ない、
ＩＴＯ膜８ａ，８ｂをパターン形成する。
【００４０】このようにして、本発明の一実施例のアク
ティブマトリクス型ＴＦＴ素子アレイが完成する。
ティブマトリクス型ＴＦＴ素子アレイが完成する。
【００４１】ＩＴＯ膜８ａ，８ｂはそれぞれドレイン配
線方向に隣接する画素電極を構成しており、アモルファ
スシリコン半導体膜４ｃを設けたことによる凸部が存在
するために、隣接画素電極間の短絡による製造歩留低下
を抑制することができる。
線方向に隣接する画素電極を構成しており、アモルファ
スシリコン半導体膜４ｃを設けたことによる凸部が存在
するために、隣接画素電極間の短絡による製造歩留低下
を抑制することができる。
【００４２】次に本発明の一実施例が、製造歩留低下を
抑制する構造であることを、さらに詳しく説明する。図
５（ａ）〜図５（ｄ）はＩＴＯ膜のパターニングの際に
フォトレジスト膜残りが生じた場合を説明するための製
造工程順断面図であり、図１のＢ−Ｂ′線の位置の断面
図である。また、図６はその場合の平面図である。
抑制する構造であることを、さらに詳しく説明する。図
５（ａ）〜図５（ｄ）はＩＴＯ膜のパターニングの際に
フォトレジスト膜残りが生じた場合を説明するための製
造工程順断面図であり、図１のＢ−Ｂ′線の位置の断面
図である。また、図６はその場合の平面図である。
【００４３】前述した製造工程に従い図５（ａ）に示す
ように、絶縁膜７までの形成を行なう（図４（ｄ））と
同じ）。
ように、絶縁膜７までの形成を行なう（図４（ｄ））と
同じ）。
【００４４】図５（ｂ）に示すように、ＩＴＯ膜８を形
成しフォトレジスト膜１０を塗布する。露光および現像
を行なった際、図５（ｃ）に示すように、フォトレジス
ト膜残り１１が発生する場合がある。
成しフォトレジスト膜１０を塗布する。露光および現像
を行なった際、図５（ｃ）に示すように、フォトレジス
ト膜残り１１が発生する場合がある。
【００４５】ところが本実施例においては、ゲート金属
膜２上にアモルファスシリコン膜４ｃを形成して凸部を
設けているため、凸部上はフォトレジスト膜が残りにく
くなっている。
膜２上にアモルファスシリコン膜４ｃを形成して凸部を
設けているため、凸部上はフォトレジスト膜が残りにく
くなっている。
【００４６】この状態でＩＴＯ膜８のエッチングを行な
うと、図５（ｄ）に示すように、ＩＴＯ膜８ａとＩＴＯ
膜８ｂは分離される。
うと、図５（ｄ）に示すように、ＩＴＯ膜８ａとＩＴＯ
膜８ｂは分離される。
【００４７】すなわち図６に示すように、画素電極を構
成するＩＴＯ膜８ａとＩＴＯ膜８ｂがアモルファスシリ
コン膜４の細長い島状のパターンの部分で分離される。
したがって、本実施例においては、フォトレジスト膜残
りが生じた場合にも、画素電極間の短絡による製造歩留
の低下が抑えられる構造になっている。
成するＩＴＯ膜８ａとＩＴＯ膜８ｂがアモルファスシリ
コン膜４の細長い島状のパターンの部分で分離される。
したがって、本実施例においては、フォトレジスト膜残
りが生じた場合にも、画素電極間の短絡による製造歩留
の低下が抑えられる構造になっている。
【００４８】また、本実施例においては、アモルファス
シリコン膜４ｃの細長いパターンを薄膜電界効果型トラ
ンジスタの活性領域の形成と同時に行なうことができる
ので、製造工程数の増加がなく、安価なアクティブマト
リクス型ＴＦＴ素子アレイの構造となっている。
シリコン膜４ｃの細長いパターンを薄膜電界効果型トラ
ンジスタの活性領域の形成と同時に行なうことができる
ので、製造工程数の増加がなく、安価なアクティブマト
リクス型ＴＦＴ素子アレイの構造となっている。
【００４９】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００５０】本発明の第１の効果は、画素電極間の短絡
を防止することにより製造歩留を向上させることができ
る、ということである。
を防止することにより製造歩留を向上させることができ
る、ということである。
【００５１】その理由は、本発明においては、画素電極
の間にアモルファスシリコン膜による凸部を設けたため
に、フォトレジスト膜残りが生じにくいからである。
の間にアモルファスシリコン膜による凸部を設けたため
に、フォトレジスト膜残りが生じにくいからである。
【００５２】本発明の第２の効果は、製造工程数の増加
がないために、安価なアクティブマトリクス型ＴＦＴ素
子アレイを提供することができる、ということである。
がないために、安価なアクティブマトリクス型ＴＦＴ素
子アレイを提供することができる、ということである。
【００５３】その理由は、本発明においては、凸部を形
成しているアモルファスシリコン膜のパターニングを薄
膜電界効果型トランジスタの活性領域のパターニングと
同時に行なうことができるからである。
成しているアモルファスシリコン膜のパターニングを薄
膜電界効果型トランジスタの活性領域のパターニングと
同時に行なうことができるからである。
【図１】本発明の一実施例の構成を示す平面図である。
【図２】図１のＡ−Ａ′線に沿った断面図である。
【図３】図１のＢ−Ｂ′線に沿った断面図である。
【図４】本発明の一実施例を製造工程順に示す工程断面
図である。
図である。
【図５】本発明の一実施例の作用効果を説明するための
図であり、製造工程順に示した断面図である。
図であり、製造工程順に示した断面図である。
【図６】本発明の一実施例の作用効果を説明するための
平面図である。
平面図である。
【図７】第１の従来技術の構成を示す図であり、（ａ）
は平面図、（ｂ）は（ａ）のＡ−Ａ′線断面図、（ｃ）
は（ａ）のＢ−Ｂ′線断面図である。
は平面図、（ｂ）は（ａ）のＡ−Ａ′線断面図、（ｃ）
は（ａ）のＢ−Ｂ′線断面図である。
【図８】第１の従来技術の問題点を説明するための図で
あり、製造工程順に示した断面図である。
あり、製造工程順に示した断面図である。
【図９】第１の従来技術の問題点を説明するための平面
図である。
図である。
【図１０】第２の従来技術を説明するための断面図であ
る。
る。
【図１１】第３の従来技術を説明するための断面図であ
る。
る。
１ 透光性絶縁基板 ２ ゲート金属膜 ３ ゲート絶縁膜 ４ａ，４ｂ，４ｃ アモルファスシリコン半導体膜 ５ ｎ+アモルファスシリコン膜 ６ａ，６ｂ ドレイン金属膜 ７ 絶縁膜 ８，８ａ，８ｂ ＩＴＯ膜 ９ コンタクトホール １０ フォトレジスト膜 １１ フォトレジスト膜残り １２ 半導体基板 １３ 素子 １４ 絶縁膜 １５ 絶縁膜突起部 １６ａ，１６ｂ 配線 １７ 透光性絶縁膜基板 １８ 絶縁膜 １９ 溝 ２０ａ，２０ｂ ＩＴＯ膜
Claims (6)
- 【請求項１】透光性絶縁基板上に、ゲート配線、ドレイ
ン配線、アモルファスシリコン薄膜電界効果トランジス
タ、および画素電極を有し、該ドレイン配線が該ゲート
配線より上層に形成されているアクティブマトリクス型
ＴＦＴ素子アレイにおいて、 前記ドレイン配線方向に隣接する画素電極の間の、前記
ゲート配線上に、前記アモルファスシリコン薄膜電界効
果型トランジスタを構成するアモルファスシリコン半導
体膜と同層のアモルファスシリコン半導体膜を、前記ド
レイン配線の間隔以下の長さで島状に設けたことを特徴
とするアクティブマトリクス型ＴＦＴ素子アレイ。 - 【請求項２】ドレイン配線方向に隣接する画素電極の間
に、細長い半導体膜のパターンを残して凸部を設けたこ
とを特徴とするアクティブマトリクス型ＴＦＴ素子アレ
イ。 - 【請求項３】絶縁基板上に信号線と制御線とが格子状に
配設され、前記信号線と前記制御線との交差部に、前記
信号線に第１信号電極が接続され、前記制御線にゲート
電極が接続され半導体膜を含む薄膜トランジスタと、該
薄膜トランジスタの第２信号電極に接続された画素電極
と、を備えたアクティブマトリクス型ＴＦＴ素子アレイ
において、 前記信号線の配線方向に隣接する前記画素電極の間に、
前記制御線上に前記制御線に沿って絶縁膜を介して半導
体膜を細長く島状パターンとして形成してなる凸部を設
けたことを特徴とするアクティブマトリクス型ＴＦＴ素
子アレイ。 - 【請求項４】前記半導体膜が、前記薄膜トランジスタを
構成する半導体層と同層であり、前記絶縁膜が前記薄膜
トランジスタのゲート絶縁膜と同層の絶縁膜よりなる、
ことを特徴とする請求項３記載のアクティブマトリクス
型ＴＦＴ素子アレイ。 - 【請求項５】前記島状パターンの前記制御線方向に沿っ
た長さが隣り合う信号線の間隔よりも短いことを特徴と
する請求項３記載のアクティブマトリクス型ＴＦＴ素子
アレイ。 - 【請求項６】前記薄膜トランジスタが、アモルファスシ
リコン半導体膜を含む逆スタガ構造のトランジスタであ
ることを特徴とする請求項５記載のアクティブマトリク
ス型ＴＦＴ素子アレイ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9322161A JP3019047B2 (ja) | 1997-11-07 | 1997-11-07 | アクティブマトリクス型ｔｆｔ素子アレイ |
| TW087118277A TW556014B (en) | 1997-11-07 | 1998-11-03 | Active matrix type TFT elements array |
| EP98121006A EP0915366A3 (en) | 1997-11-07 | 1998-11-05 | Array of active-matrix type TFT elements |
| US09/186,285 US6232620B1 (en) | 1997-11-07 | 1998-11-05 | Active matrix type TFT elements array having protrusion on gate lines |
| KR1019980047559A KR100345992B1 (ko) | 1997-11-07 | 1998-11-06 | 액티브매트릭스형tft소자어레이 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9322161A JP3019047B2 (ja) | 1997-11-07 | 1997-11-07 | アクティブマトリクス型ｔｆｔ素子アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11142879A true JPH11142879A (ja) | 1999-05-28 |
| JP3019047B2 JP3019047B2 (ja) | 2000-03-13 |
Family
ID=18140626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9322161A Expired - Fee Related JP3019047B2 (ja) | 1997-11-07 | 1997-11-07 | アクティブマトリクス型ｔｆｔ素子アレイ |
Country Status (5)
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|---|---|
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| EP (1) | EP0915366A3 (ja) |
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| TW (1) | TW556014B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732820B2 (en) | 2004-05-25 | 2010-06-08 | Sharp Kabushiki Kaisha | Substrate for display device having a protective layer provided between the pixel electrodes and wirings of the active matrix substrate, manufacturing method for same and display device |
| US8964152B2 (en) | 2011-02-16 | 2015-02-24 | Sharp Kabushiki Kaisha | Active matrix substrate, display panel, display device, and television reception device |
| US8964151B2 (en) | 2011-02-16 | 2015-02-24 | Sharp Kabushiki Kaisha | Active matrix substrate, display panel, display device, and television reception device |
Families Citing this family (4)
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|---|---|---|---|---|
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| KR100492325B1 (ko) * | 1999-12-31 | 2005-05-31 | 엘지.필립스 엘시디 주식회사 | 횡전계방식 액정표시장치 |
| JP4596101B2 (ja) * | 2000-10-18 | 2010-12-08 | 日本電気株式会社 | 液晶表示装置 |
| WO2005047258A2 (en) * | 2003-11-10 | 2005-05-26 | Wyeth | Methods and compositions for selectin inhibition |
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|---|---|---|---|---|
| US4904056A (en) * | 1985-07-19 | 1990-02-27 | General Electric Company | Light blocking and cell spacing for liquid crystal matrix displays |
| JPS62171142A (ja) | 1986-01-24 | 1987-07-28 | Fujitsu Ltd | 配線形成方法 |
| JP2801104B2 (ja) * | 1992-01-29 | 1998-09-21 | シャープ株式会社 | アクテイブマトリックス駆動方式散乱型液晶表示装置の製造方法 |
| KR100303134B1 (ko) * | 1995-05-09 | 2002-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자및그제조방법. |
| KR100223153B1 (ko) * | 1996-05-23 | 1999-10-15 | 구자홍 | 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치 |
-
1997
- 1997-11-07 JP JP9322161A patent/JP3019047B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-03 TW TW087118277A patent/TW556014B/zh not_active IP Right Cessation
- 1998-11-05 US US09/186,285 patent/US6232620B1/en not_active Expired - Fee Related
- 1998-11-05 EP EP98121006A patent/EP0915366A3/en not_active Withdrawn
- 1998-11-06 KR KR1019980047559A patent/KR100345992B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732820B2 (en) | 2004-05-25 | 2010-06-08 | Sharp Kabushiki Kaisha | Substrate for display device having a protective layer provided between the pixel electrodes and wirings of the active matrix substrate, manufacturing method for same and display device |
| US8964152B2 (en) | 2011-02-16 | 2015-02-24 | Sharp Kabushiki Kaisha | Active matrix substrate, display panel, display device, and television reception device |
| US8964151B2 (en) | 2011-02-16 | 2015-02-24 | Sharp Kabushiki Kaisha | Active matrix substrate, display panel, display device, and television reception device |
Also Published As
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