JPH11143597A - マイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロプロセッサ装置の動作状態が実質的
に休止状態にあるか否かに応じて、当該マイクロプロセ
ッサ装置又は外部回路を低消費電力状態に変更するため
の低消費電力モード信号ＰＳＭを比較的簡単な回路で提
供する。 【解決手段】 命令デコーダ３２で分岐命令と判定され
た場合、分岐先が当該分岐命令のプログラムアドレス自
体の自己アドレスであることを、低消費電力判定回路２
０で判定する。又自己アドレスであると判定された場合
には、低消費電力モードを有効にする信号ＰＳＭを低消
費電力判定回路２０は出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、実行中のプログ
ラムアドレスを変更する分岐命令を含め、外部から命令
をアドレス順に取り込み解釈し、実行するマイクロプロ
セッサ装置に係り、特に、マイクロプロセッサ装置の動
作状態が実質的に休止状態にあるか否かに応じて、当該
マイクロプロセッサ装置又は外部回路を低消費電力状態
に変更するための低消費電力モード信号を比較的簡単な
回路で提供することで、マイクロプロセッサ装置の利用
者がプログラムの設計時等にマイクロプロセッサ装置の
動作が休止状態にあるか否か予測したり、該予測に応じ
て低消費電力低速動作状態の変更を操作する手間を省
き、設計の省力化等を図ることができるマイクロプロセ
ッサ装置に関する。

【０００２】

【従来の技術】マイクロプロセッサあるいはマイコン等
と呼ばれるマイクロプロセッサ装置は、ワンチップ化さ
れたものやワンボード化されたもの等に係わりなく、実
行中のプログラムアドレスを変更する分岐命令を含め、
外部から命令をアドレス順に取り込み解釈し、実行す
る。このようなマイクロプロセッサ装置は、今日広く活
用されている。なお以降これらを単にマイクロプロセッ
サ装置と総称する。

【０００３】マイクロプロセッサ装置を含め半導体集積
回路の集積度が上がり、又マイクロプロセッサ装置の動
作速度等の性能が向上している。これに伴ってマイクロ
プロセッサ装置や、その周辺回路の消費電力が大きくな
り問題になっている。

【０００４】このためほとんどのマイクロプロセッサ装
置は、アイドル状態など、高速な処理を必要としない状
況では、マイクロプロセッサ装置やその周辺回路の回路
全体、あるいはその一部分の動作を制御するクロック信
号を停止したり、周波数を低下させたりする、低消費電
力モードを提供している。ＣＭＯＳ（complementarymet
al oxide semiconductor ）等では、内部回路の論理状
態が変化する時に消費電力が発生する。従ってこのよう
にクロック信号を停止したり、周波数を低下させたりす
ると、消費電力を削減することができる。

【０００５】又この低消費電力モードに入るための変更
操作は、通常プログラムによりソフトウエア的に行って
おり、例えば該低消費電力モード変更操作を行うための
専用の特殊な命令をマイクロプロセッサ装置に備えるよ
うにしている。あるいは特殊なレジスタや回路をマイク
ロプロセッサ装置やその周辺回路に備え、例えばあらか
じめ決められた値の設定や操作をこのような特殊なレジ
スタや回路に対して行うことによってなされる。

【０００６】従ってマイクロプロセッサ装置のプログラ
ムを書いているプログラマは、低消費電力モードにプロ
グラム中のどこで変更すべきか常に考慮しながらソフト
ウエアを設計しなければならないだけでなく、該低消費
電力モード変更操作をプログラムに反映するように意識
して書く必要がある。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うなプログラマの設計やコーディング等の労力は削減す
る必要がある。又マイクロプロセッサ装置を含んだシス
テムが複雑化するにつれ、そのプログラムも大規模化
し、複数のプログラマが開発を行うようになる。する
と、低消費電力モードに変更すべき箇所を見落とした
り、低消費電力モード変更操作のプログラミングを忘れ
ることが多くなってくる。

【０００８】このため、自動的に低消費電力モードが適
用できる状況を検出し、低消費電力モード変更操作を行
う機構が必要とされている。例えば特開平６−１２４１
５０では、マイクロプロセッサ装置がプログラムを実行
する状態を外部回路で監視して自動的に低消費電力モー
ドが適用できる状況を検出している。又該検出結果に従
って、マイクロプロセッサ装置に供給するクロック信号
の周波数を制御するようにしている。具体的にはマイク
ロプロセッサ装置の出すアドレスの変化状況を監視する
ことによって低消費電力モードが適用できるアイドル状
態の検出を行い、クロックを自動的に低くする。又、キ
ーボードやマウス操作による割り込み発生を、ＣＰＵが
割り込みルーチンのアドレスをアクセスすることを検出
して捉え、このタイミングで低消費電力モードからの復
帰を行う。

【０００９】しかしながら該特開平６−１２４１５０で
は、低消費電力モードが適用できる状況を検出する外部
回路は、アドレス監視回路や、アドレス検出回路や、状
態判定回路を備え、複雑である。例えば該状態判定回路
は、マイクロプロセッサ装置が実行する実行中のプログ
ラムアドレスを常時取り込み、学習しながら、低消費電
力モードが適用できる状況を検出しており、構成が非常
に複雑である。

【００１０】本願発明は、前記従来の問題点を解決する
べくなされたもので、マイクロプロセッサ装置の動作状
態が実質的に休止状態にあるか否かに応じて、当該マイ
クロプロセッサ装置又は外部回路を低消費電力状態に変
更するための低消費電力モード信号を比較的簡単な回路
で提供することで、マイクロプロセッサ装置の利用者が
プログラムの設計時等にマイクロプロセッサ装置の動作
が休止状態にあるか否か予測したり、該予測に応じて低
消費電力低速動作状態の変更を操作する手間を省き、設
計の省力化等を図ることができるマイクロプロセッサ装
置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本願発明は、実行中のプ
ログラムアドレスを変更する分岐命令を含め、外部から
命令をアドレス順に取り込み解釈し、実行するマイクロ
プロセッサ装置において、取り込んだ命令が分岐命令で
あることを判定する分岐命令判断機能を有する命令デコ
ーダと、分岐命令と判定された場合、分岐先が当該分岐
命令のプログラムアドレス自体の自己アドレスであるこ
とを判定する自己アドレス分岐判断機能と共に、該自己
アドレスであると判定された場合には、低消費電力モー
ドを有効にする信号を出力する機能を有する分岐先判定
回路とを備え、該低消費電力モードが有効の場合には、
当該マイクロプロセッサ装置の動作が実質的に休止状態
にあるとして、当該マイクロプロセッサ装置又は外部回
路を低消費電力状態に変更できるように、該低消費電力
モードの信号を提供するようにしたことにより、前記課
題を解決したものである。

【００１２】又、前記マイクロプロセッサ装置におい
て、前記分岐命令判断機能が、無条件分岐命令であるこ
とを判定する無条件分岐命令判断機能であると共に、無
条件分岐命令と判定された場合、前記自己アドレス分岐
判断機能が、分岐先が当該分岐命令のプログラムアドレ
ス自体の自己アドレスであることを判定する自己アドレ
ス無条件分岐判断機能であることで、無条件分岐命令に
対応することができる。

【００１３】又、前記マイクロプロセッサ装置におい
て、前記分岐命令判断機能が、命令自体に分岐先のプロ
グラムアドレスを示すデータを含む、ＰＣ相対分岐命令
であることを判定するＰＣ相対分岐命令判断機能である
と共に、前記命令デコーダが、該プログラムアドレスに
基づいて前記分岐先判定回路の機能を実行する回路をも
有していることで、ＰＣ相対分岐命令に対応することが
できる。

【００１４】上記では相対アドレスはビット長が短いと
いう特徴に着目し、該相対アドレスの値の判定をマイク
ロプロセッサ装置が従来から備える命令デコーダの例え
ばデコーダ回路を流用して行うことができる。後述する
実施形態では８ビットの命令デコード用のデコーダは、
本願発明を適用する同じく８ビットの相対アドレスのデ
コードに流用することもできる。上記ではこのように更
に全体的としてより単純な構成とすることができる。な
おここでＰＣ相対分岐命令のＰＣとは、プログラムカウ
ンタ（program counter ）を示す。このようなＰＣ相対
分岐命令は大抵のＣＰＵが有しており、例えば後述する
実施形態におけるＣＰＵ（Ｚ８０）も有している。

【００１５】又、前記マイクロプロセッサ装置におい
て、前記分岐命令判断機能が、命令とは別に独立して、
該命令のオペコードが書き込まれたプログラムアドレス
の次のアドレスに、分岐先のプログラムアドレスを示す
データが書き込まれている絶対アドレス分岐命令である
ことを判定する絶対アドレス分岐命令判断機能であり、
該絶対アドレス分岐命令のプログラムコードが書き込ま
れているプログラムアドレスを書き込むアドレスレジス
タを備えると共に、前記自己アドレス分岐判断機能が、
前記命令デコーダで絶対アドレス分岐命令と判定された
場合、該絶対アドレス分岐命令の前記分岐先プログラム
アドレスに相当するオペランドを取り込んだ後、該分岐
先プログラムアドレスと前記アドレスレジスタの値とを
比較することで、該絶対アドレス分岐命令の分岐先が該
絶対アドレス分岐命令のプログラムアドレス自体である
と判定する自己アドレス絶対分岐判断機能であることに
より、絶対アドレス分岐命令にも対応することができ
る。

【００１６】なお上記のアドレスレジスタは文字通りに
レジスタである必要はない。該アドレスレジスタは、絶
対アドレス分岐命令のプログラムコードが書き込まれて
いるプログラムアドレスを得ることができるものであれ
ばよく、例えば計算によって求めるものであってもよ
い。例えば後述する第２実施形態では、アドレスレジス
タ４４の１６ビットレジスタの代わりに用いる、現在の
アドレスから差分で計算する回路という変形例について
言及している。

【００１７】又、前記マイクロプロセッサ装置におい
て、前記命令デコーダが、前記分岐命令判断機能に加え
て、何ら実質的処理をしないＮＯＰ命令であることを判
定するＮＯＰ命令判断機能を有するものであり、該命令
デコーダでＮＯＰ命令であると判定された場合、連続す
る複数の該ＮＯＰ命令のプログラムコードが書き込まれ
ているＮＯＰ命令列の一連のプログラムアドレスの内、
先頭のアドレスを書き込む先頭アドレスレジスタを備え
ると共に、前記分岐先判定回路が、前記自己アドレス分
岐判断機能を有すると共に、前記命令デコーダで前記Ｎ
ＯＰ命令列に続く命令が分岐命令と判定された場合、該
分岐命令の前記分岐先プログラムアドレスに相当するオ
ペランドを取り込んだ後、該分岐先プログラムアドレス
と前記先頭アドレスレジスタの値とを比較することで、
該分岐命令の分岐先が前記ＮＯＰ命令列のプログラムア
ドレス自体であると判定する実質自己アドレス分岐判断
機能を有するものであることにより、ＮＯＰ命令が含ま
れるような場合でも何ら実質的処理を行わないプログラ
ム部分を繰り返し実行して、マイクロプロセッサ装置の
動作状態が実質的に休止状態にあることを判定できるよ
うにすることができる。

【００１８】以下、本願発明の作用について簡単に説明
する。

【００１９】本願発明ではマイクロプロセッサ装置の動
作状態が実質的に休止状態にある状態（以降アイドル状
態と称する）か、自動的に判定する。本願発明ではこの
ようなアイドル状態として特に、分岐先がその分岐命令
のプログラムアドレス自体の自己アドレスである状態、
あるいは実質的にこれと同じ状態（以降これらをセルフ
ジャンプと称する）に着目している。ここで、例えば何
ら実質的処理をしないＮＯＰ命令が含まれる部分を含ん
でいるために、結果的に分岐先がその分岐命令のプログ
ラムアドレス自体の自己アドレスである状態と同じは、
実質的にセルフジャンプと同じ状態である。このような
分岐の場合にも、マイクロプロセッサ装置の動作状態が
実質的に休止状態になる。

【００２０】ここでマイクロプロセッサ装置が実行す命
令は、命令の種別を示すオペコードと、オペランドとで
構成される。このオペランドは例えばアドレスデータ
等、その命令の処理過程で用いられるデータである。こ
こで便宜上これらオペコード及びオペランドを合わせ
て、単に命令、あるいはプログラムコードと称するもの
とする。

【００２１】本願発明では実行中のプログラムアドレス
を変更する分岐命令を含め、外部から命令をアドレス順
に取り込み解釈し、実行するマイクロプロセッサ装置に
おいて、まず、取り込んだ命令が分岐命令であることを
判定する分岐命令判断機能を有する命令デコーダを備え
る。

【００２２】又、該命令デコーダで分岐命令と判定され
た場合、分岐先が当該分岐命令のプログラムアドレス自
体の自己アドレスであることを判定する自己アドレス分
岐判断機能と共に、該自己アドレスであると判定された
場合には、低消費電力モードを有効にする信号を出力す
る機能を有する分岐先判定回路を備える。該分岐先判定
回路では、該当する分岐命令が前述のアイドル状態にあ
るセルフジャンプを行うものであるか判定する。

【００２３】従って、該低消費電力モードが有効の場合
には、当該マイクロプロセッサ装置の動作が実質的に休
止状態にあるとして、当該マイクロプロセッサ装置又は
外部回路を低消費電力状態に変更できるように、該低消
費電力モードの信号を提供することができる。このよう
な信号によって低消費電力モードに変更するための制御
を行うことができる。

【００２４】ここで本願発明の上記の命令デコーダは、
取り込んだ命令を解釈するために、該命令のオペコード
をデコードするというもので、比較的簡単な構成であ
る。又本願発明の分岐先判定回路についても、上記の命
令デコーダの判定結果が得られた後に、単純なアドレス
比較をするという回路であり、比較的簡単な構成であ
る。このように本願発明の構成は全体としても簡単な構
成とすることができる。例えば前述した特開平６−１２
４１５０と比べても簡単な構成である。

【００２５】なお本願発明において、上記の命令デコー
ダの基本的な動作原理は、取り込んだ命令を解釈するた
めに、該命令のオペコードをデコードするマイクロプロ
セッサ装置が従来から備えている命令デコーダと同じで
ある。従って本願発明の命令デコーダにこのような従来
からの命令デコーダの少なくとも一部機能を流用するよ
うにしてもよい。

【００２６】なお本願発明において低消費電力モードに
変更する手段として、本願発明特有のものに加えて、従
来からのものを併設してもよいことはいうまでもない。
例えば前述したように、低消費電力モード変更操作を行
うための専用の特殊な命令をマイクロプロセッサ装置に
備えるようにしてもよい。あるいは例えば前述したよう
に、特殊なレジスタや回路をマイクロプロセッサ装置や
その周辺回路に備え、例えばあらかじめ決められた値の
設定や操作をこのような特殊なレジスタや回路に対して
行うようにしてもよい。

【００２７】なお本発明では低消費電力モードから復帰
する手段や方法を特に規定していない。例えば、リセッ
トや割り込みの発生で復帰するようにすれば問題ない。

【００２８】又、本発明では前記分岐命令判断機能に用
いる命令デコーダをどのように備えるか限定するもので
はない。例えば後述する実施形態の如く、従来からＣＰ
Ｕが有していた命令デコーダの少なくとも一部回路を流
用してもよい。あるいは専用の命令デコーダを備えるよ
うにしてもよい。

【００２９】以上説明したように本願発明によれば、マ
イクロプロセッサ装置の動作状態が実質的に休止状態に
あるか否かに応じて、当該マイクロプロセッサ装置又は
外部回路を低消費電力状態に変更するための低消費電力
モード信号を比較的簡単な回路で提供することで、マイ
クロプロセッサ装置の利用者がプログラムの設計時等に
マイクロプロセッサ装置の動作が休止状態にあるか否か
予測したり、該予測に応じて低消費電力低速動作状態の
変更を操作する手間を省き、設計の省力化等を図ること
ができる。

【００３０】

【発明の実施の形態】以下、図を用いて本願発明の実施
の形態を詳細に説明する。

【００３１】なお以下に述べるいずれの実施形態も、ザ
イログ社のＺ８０と称する型式名称の８ビットＣＰＵ
（central processing unit ）と同等のＣＰＵの集積回
路パターンのマクロを用いて作り込んだ、あるカスタム
半導体集積回路チップが例とされている。該ＣＰＵの集
積回路パターンによる回路部分は図１〜図３においてＣ
ＰＵ１０である。又該ＣＰＵは本願発明の適用等、Ｚ８
０の回路や集積回路パターンに若干の変更を行ってい
る。

【００３２】ここでこのＺ８０は、ＰＣ相対分岐命令と
して２バイトで構成される、ニーモニックコードが『Ｊ
Ｒｅ』という、無条件分岐するＰＣ（プログラムカウン
タ）相対ジャンプ命令を備える。ここでこの『ＪＲｅ』
の『ｅ』は相対アドレスを示し、当該ＰＣ相対ジャンプ
命令が書き込まれるプログラムアドレスを基準として相
対的に、分岐先のアドレスを示す。例えばｅ＝０であれ
ば『ＪＲ０』と記述され、当該ＰＣ相対ジャンプ命令が
あるプログラムアドレス自体に分岐することになり、前
述したセルフジャンプとなる。なお『ＪＲｅ』は、『Ｊ
Ｒ』を表わす１バイトのオペコード“１８Ｈ”、及び
『ｅ』の相対アドレスを示す１バイトのデータ（オペラ
ンド）との、合計２バイトで構成される。上記のオペコ
ードのデータを表わす際に用いた“Ｈ”は、そのデータ
が１６進表記であることを示す。

【００３３】又このＺ８０は、絶対アドレス分岐命令と
して３バイトで構成される、ニーモニックコードが『Ｊ
Ｐｎｎ』という、無条件分岐する絶対アドレスジャンプ
命令を備える。ここでこの『ＪＰｎｎ』の『ｎｎ』は１
６ビットで表わされる絶対アドレスを示し、分岐先のア
ドレスを示す。例えばｎｎの値が当該絶対アドレスジャ
ンプ命令が書き込まれるプログラムアドレス自体であれ
ば、前述したセルフジャンプとなる。なお『ＪＰｎｎ』
は、『ＪＰ』を表わす１バイトのオペコード“Ｃ３
Ｈ”、及び『ｎｎ』の絶対アドレスを示す２バイトのデ
ータ（オペランド）との、合計３バイトで構成される。

【００３４】ここで以下に述べる実施形態では、Ｚ８０
のＰＣ相対ジャンプ命令や絶対アドレスジャンプ命令の
セルフジャンプを判定し、低消費電力モード信号を真に
している。従って回路増加量、回路遅延とも大きなもの
ではない。

【００３５】なお本願発明はこのようなＣＰＵに限定さ
れるものではないことはいうまでもない。その他のＣＰ
Ｕでも上述したようなＰＣ相対ジャンプ命令や絶対アド
レスジャンプ命令の少なくとも１つを備えており、備え
ている分岐命令に応じて以下に説明する実施形態と同様
に本願発明を適用することができる。

【００３６】まず図１は本願発明が適用された第１実施
形態の主要部の構成を示すブロック図である。

【００３７】まず図１において、符号１０はＣＰＵ部分
である。符号１２はパワーセーブモード回路であり、低
消費電力モード信号ＰＳＭが真の時に、ＣＰＵ１０その
他の回路で用いるクロック信号の周波数を低減あるいは
停止する。又クロック信号が周波数を低減あるいは停止
されると、該クロック信号を用いている回路の消費電力
は通常低下させることができる。

【００３８】低消費電力判定回路２０は、命令デコーダ
３２と制御回路３４とにより構成される。なおＣＰＵ１
０の命令レジスタ２６及び命令デコーダ３２は、従来か
らのＺ８０が備える命令レジスタや命令デコーダを流用
している。

【００３９】ここでこの低消費電力判定回路２０におい
て、本願発明の分岐命令判断機能や自己アドレス分岐判
断機能や低消費電力モード信号を出力する機能、又分岐
先判定回路が実現されている。特に本実施形態では該低
消費電力判定回路２０において、本願発明の分岐命令判
断機能や自己アドレス分岐判断機能は主として命令デコ
ーダ３２で構成される。又低消費電力モード信号を出力
する機能は主として制御回路３４で構成される。

【００４０】命令レジスタ２６を経由して取り込まれる
ＣＰＵ１０の命令を命令デコーダ３２が解釈し、解釈し
た命令をＣＰＵ１０その他の部分で実行する。ここでこ
の命令デコーダ３２でＪＲｅという命令が判定され、か
つ該命令デコーダ３２でｅの値が０であると判定される
特殊な条件の時、低消費電力モードを起動するために制
御回路３４を経由して低消費電力モード信号ＰＳＭを真
とすればよい。

【００４１】Ｚ８０のＣＰＵが従来から備える命令デコ
ーダでは、８ビットのビット長のオペコードを解読する
ことが行われており、このＪＲｅ命令についても解読す
ることが行われている。従って、該命令デコーダ３２を
Ｚ８０の従来からの命令デコーダとした場合、８ビット
のビット長のｅの値が０である条件を判定する機能だ
け、該命令デコーダ３２に追加すればよい。又このｅの
値が０である条件を判定することも、該命令デコーダ３
２の８ビットの従来からのデコーダ回路で実現できる。
このように命令デコーダ３２については回路増加量、回
路遅延とも大きなものではない。又本実施形態では本願
発明の適用は、ほとんどこの命令デコーダ３２にてなさ
れている。

【００４２】なお上記の機能をまとめると、Ｚ８０ＣＰ
Ｕの命令レジスタに相当する命令レジスタ２６にラッチ
されたオペコードがＪＲに相当する１８Ｈの時、それに
続くオペランドが００Ｈであれば、ＣＰＵ１０外部のパ
ワーセーブモード回路１２を起動するＰＳＭという信号
を１とする。ここでこの一連の制御手順の機能を解かり
易いようにＣ言語的な言語で記述すると、以下の１００
０〜１００２の通りとなる。なおこの機能は実際には、
ハードワイヤードロジックあるいはＰＬＡ（programmab
le logic array）などのロジック回路、あるいはマイク
ロプログラムで記述される。

【００４３】 １０００ ｉｆ （ｏｐｃｏｄｅ＝１８Ｈ（ＪＲ）） ＆＆ １００１ （ｅ＝００Ｈ） １００２ ＰＳＭ＝１

【００４４】以上説明した本実施形態によれば、比較的
簡単な構成の命令デコーダ３２や制御回路３４で、ＰＣ
相対分岐命令のセルフジャンプを自動的に検出すること
ができる。

【００４５】次に図２は本願発明が適用された第２実施
形態の主要部の構成を示すブロック図である。

【００４６】まず図２においてＣＰＵ１０は、命令レジ
スタ２６及び低消費電力判定回路２０に加え、プログラ
ムカウンタ４０及びアドレスレジスタ４４を備える。な
お低消費電力判定回路２０については前述の第１実施形
態と若干異なるが、その他の同符号のものは同じであ
る。

【００４７】ここでこの低消費電力判定回路２０におい
て、本願発明の分岐命令判断機能や自己アドレス分岐判
断機能や低消費電力モード信号を出力する機能、又分岐
先判定回路が実現されている。特に本実施形態では該低
消費電力判定回路２０において、本願発明の分岐命令判
断機能は主として命令デコーダ３２で構成される。又自
己アドレス分岐判断機能や低消費電力モード信号を出力
する機能は主として制御回路３４で構成される。

【００４８】この第２実施形態では、本願発明を適用す
るセルフジャンプとして、前述したＪＰｎｎというジャ
ンプ命令を対象としている。これはｎｎという１６ビッ
トの絶対アドレスに無条件分岐する命令であるが、この
ｎｎがこのジャンプ命令がおかれるアドレスであればセ
ルフジャンプになる。

【００４９】本実施例では、ＪＰｎｎというジャンプ命
令を検出したらそのアドレスを保持する。具体的には、
ＪＰｎｎというジャンプ命令を検出したら、その時のプ
ログラムカウンタ４０の値をアドレスレジスタ４４に書
き込む。該アドレスレジスタ４４はプログラムカウンタ
４０と同様、１６ビットのレジスタである。このように
該ジャンプ命令の処理としてオペコードを取り込み解釈
した後、ＣＰＵ１０は該ジャンプ命令の処理として、そ
のアドレスデータｎｎを取り込む。この時、ｎｎの値
と、アドレスレジスタ４４に保持されたアドレスとが一
致した場合、制御回路３４は低消費電力モードを起動す
る信号を真とする。

【００５０】ここでアドレスレジスタ４４の１６ビット
レジスタの代わりに、現在のアドレスから差分で計算す
る回路を備えてもよい。ＪＰｎｎというジャンプ命令は
３バイト命令であり、ｎｎの２バイト目を取り込んだ時
のＰＣの値は（ＪＰｎｎというジャンプ命令がおかれて
いるアドレス）＋２となっているはずである。従って１
６ビットレジスタの代わりに現在のアドレスから２を引
く回路を備えれば実現できることがわかる。又このよう
に演算を行うものとしては、例えば専用に構成した演算
回路であってもよく、従来からＣＰＵが備えていたＡＬ
Ｕ（arithmeticlogical unit ）の少なくとも一部回路
を流用するものであってもよい。

【００５１】又、ここではセルフジャンプの例として無
条件分岐をあげたが、条件が真である時の条件分岐も同
様の方式で検出されることは容易に推測できる。

【００５２】ここで本実施形態について詳しく説明する
と、ＣＰＵ１０の命令レジスタ２６にラッチされたオペ
コードがＪＰに相当するＣ３Ｈの時、低消費電力判定回
路２０が出力する信号Ａを“１”として、プログラムカ
ウンタ４０が保持しているＪＰがおかれたアドレスを、
１６ビットのＪＰ命令アドレス保持レジスタ、即ちアド
レスレジスタ４４にラッチする。この時のオペコードに
続くオベランドの値ｎｎが、該アドレスレジスタ４４が
出力する信号Ｂと等しければ、制御回路３４はＣＰＵ１
０外部のパワーセーブモード回路１２を低消費電力モー
ドにする低消費電力モード信号ＰＳＭを１とする。ここ
で信号Ｂは、該アドレスレジスタ４４に保持されている
値を示す。

【００５３】なお、アドレスレジスタ４４の１６ビット
レジスタの代わりに、現在のアドレスから２を引く回路
を備える実施形態の変形も考えられる。該変形例はここ
では図示しないが、命令デコーダ及び制御回路の中に減
算回路を備えれば、比較的簡単な回路で容易に実現でき
る。

【００５４】ここで、以上説明した本実施形態の機能の
制御手順を解かり易いように、Ｃ言語的な言語で以下に
記述する。この機能の制御手順は本実施形態では実際に
は、ハードワイヤードロジックあるいはＰＬＡなどのロ
ジック回路、あるいはマイクロプログラムで記述され
る。

【００５５】 １１００ ｉｆ ｏｐｃｏｄｅ＝Ｃ３Ｈ（ＪＰ） １１０１ ｛Ａ＝１ １１０２ ｉｆ ｎｎ＝Ｂ １１０３ ＰＳＭ＝１｝

【００５６】以上説明した本実施形態によれば、比較的
簡単な構成の命令デコーダ３２や制御回路３４やアドレ
スレジスタ４４で、絶対アドレス分岐命令のセルフジャ
ンプを自動的に検出することができる。

【００５７】次に図３は本願発明が適用された第３実施
形態の主要部の構成を示すブロック図である。

【００５８】まず図３においてＣＰＵ１０は、命令レジ
スタ２６及び低消費電力判定回路２０に加え、プログラ
ムカウンタ４０及びアドレスレジスタ４４、５２又ＲＳ
ラッチ５６を備える。なお低消費電力判定回路２０につ
いては前述の第１実施形態や第２実施形態と若干異なる
が、その他の同符号のものは同じである。

【００５９】ここでこの低消費電力判定回路２０におい
て、本願発明の分岐命令判断機能や自己アドレス分岐判
断機能や低消費電力モード信号を出力する機能、又分岐
先判定回路が実現されている。特に本実施形態では該低
消費電力判定回路２０において、本願発明の分岐命令判
断機能は主として命令デコーダ３２で構成される。又自
己アドレス分岐判断機能や低消費電力モード信号を出力
する機能は主として制御回路３４で構成される。

【００６０】この第３実施形態では第２実施形態と同
様、本願発明を適用するセルフジャンプとして、前述し
たＪＰｎｎという絶対アドレスジャンプ命令を対象とし
ている。又本第３実施形態では、ＮＯＰ命令を含む複数
命令からなるセルフジャンプを検出することを特徴とし
たものである。

【００６１】セルフジャンプの実現方法としては前述の
第２実施形態と同様、絶対アドレス分岐命令１つでセル
フジャンプとなるものが対象となる。又この他に、プロ
グラムカウンタ４０以外のマイクロプロセッサ装置の状
態を変化させず、何ら実質的な処理をしない命令、例え
ばＮＯＰ命令が連続した後に分岐命令がきて、このＮＯ
Ｐ命令の列の先頭にジャンプするという、実質的に何ら
処理を行わずセルフジャンプとなるものが対象となる。
例えば以下に示すような５ステップのプログラムであ
る。このプログラム例では、ステップ１〜４が『ＮＯ
Ｐ』であり、ラベルｌｏｏｐに分岐するステップ５の
『ＪＰ ｌｏｏｐ』は実質的にセルフジャンプとなる。

【００６２】

【００６３】まず本実施形態において、絶対アドレス分
岐命令のセルフジャンプについて本願発明を適用するた
めに、前述の第２実施形態と同様にＪＰ命令アドレス保
持レジスタとして１６ビットレジスタのアドレスレジス
タ４４を用いる。又本実施形態では実質的セルフジャン
プについても本願発明を適用するために、更にもう一
つ、ＮＯＰ命令アドレス保持レジスタとして用いる１６
ビットレジスタのアドレスレジスタ５２を用いる。該ア
ドレスレジスタ５２によれば、ＮＯＰ命令を含むような
実質的セルフジャンプも容易に検出できる。

【００６４】例えば始めてＮＯＰ命令を検出したアドレ
スをアドレスレジスタ５２に保持する。この最初のＮＯ
Ｐ命令に続く命令がＮＯＰである限り、このアドレスレ
ジスタ５２の内容を保持しつづけ、この後最初に検出す
るＮＯＰ命令以外の命令が前記無条件分岐命令であった
時、このアドレスレジスタ５２に保持された始めてＮＯ
Ｐ命令を検出したアドレスと、この分岐命令により計算
された分岐先のアドレスとを比較すればよい。

【００６５】具体的に説明すると、まず始めにＲＳラッ
チ５６はリセット時に０に初期化されている。取り込ん
だ命令がＪＰ命令あるいはＮＯＰ命令以外の時、低消費
電力判定回路２０が出力する信号Ｇが１になり、ＲＳラ
ッチ５６が取り込む他の信号にかかわらず該ＲＳラッチ
５６はリセットされる。

【００６６】ＣＰＵ１０の命令レジスタ２６にラッチさ
れたオベコードが初めてのＮＯＰ命令であった時、即ち
フェッチした命令がＮＯＰ命令でかつ信号Ｈが０の時、
低消費電力判定回路２０が出力する信号Ｃを１とする。
信号Ｃが１になると、その時のプログラムカウンタ４０
の内容がアドレスレジスタ５２にラッチされ、更に低消
費電力判定回路２０は信号Ｆを１とする。信号Ｆが１に
なると、ＲＳラッチ５６は１にセットされる。

【００６７】続く命令がＮＯＰ命令であった時は、ＲＳ
ラッチ５６は前の状態、即ち１を保持する。一方、ＪＰ
命令であった時は、該ＪＰ命令のオペコードに続くオペ
ランドが、信号Ｄとして入力されるアドレスレジスタ５
２に保持されたアドレスと等しい、あるいは小さけれ
ば、Ｚ８０外部のパワーセーブ回路を起動するＰＳＭと
いう信号を１とする。

【００６８】又この例ではジャンプ命令として絶対アド
レスジャンプ命令を使ったが、ＰＣ相対ジャンプ命令で
も同様に実現できる。又ＮＯＰ命令以外にも、本質的に
ＣＰＵの内部状態や外部状態その他を変化させない命令
も、ＮＯＰ命令と同様に扱うことができる。

【００６９】なお、以上の説明では前述の１６ビットの
ＪＰ命令アドレス保持レジスタとＮＯＰ命令アドレス保
持レジスタを別々に設けているが、制御の方法によって
はこれらを共用することも可能である。絶対アドレス分
岐命令のセルフジャンプについて処理する場合と、ＮＯ
Ｐ命令に関して実質的セルフジャンプについて本願発明
を適用して処理する場合とは同時に発生しないので、こ
のように共用してもよい。

【００７０】ここで以上説明したような実質的にセルフ
ジャンプとなることを判定する機能については、その制
御手順が解かり易いように以下にＣ言語的な言語で示
す。この制御手順は実際には、ハードワイヤードロジッ
クあるいはＰＬＡなどのロジック回路あるいはマイクロ
プログラムで記述される。

【００７１】 １２００ ｉｆ （ｏｐｃｏｄｅ＝００Ｈ（ＮＯＰ）） ＆＆ １２０１ （Ｈ＝０） １２０２ ｛Ｃ＝１（プログラムカウンタ４０の値を アドレスレジスタ５２にラッチ） １２０３ Ｆ＝１，Ｇ＝０｝ １２０４ ｅｌｓｅ ｛Ｆ＝０，Ｇ＝０ …… …… …… …… …… …… １２４０ ｉｆ （ｏｐｃｏｄｅ＝Ｃ３Ｈ（ＪＰ）） ＆＆ １２４１ （Ｈ＝１） ＆＆ １２４２ （ｎｎ＝Ｄ） １２４３ ｛ＰＳＭ＝１ １２４４ ｉｆ （ｏｐｃｏｄｅ≠００Ｈ） １２４５ ｜｜ （ｏｐｃｏｄｅ≠Ｃ３Ｈ） １２４６ ｛Ｇ＝１，Ｈ＝０｝

【００７２】以上説明した本実施形態によれば、比較的
簡単な構成の命令デコーダ３２や制御回路３４やアドレ
スレジスタ４４で、絶対アドレス分岐命令のセルフジャ
ンプを自動的に検出することができる。

【００７３】以上説明した第１実施形態〜第３実施形態
によれば、マイクロプロセッサ装置の動作状態が実質的
に休止状態にあるか否かに応じて、当該マイクロプロセ
ッサ装置又は外部回路を低消費電力状態に変更するため
の低消費電力モード信号を比較的簡単な回路で提供する
ことで、マイクロプロセッサ装置の利用者がプログラム
の設計時等にマイクロプロセッサ装置の動作が休止状態
にあるか否か予測したり、該予測に応じて低消費電力低
速動作状態の変更を操作する手間を省き、設計の省力化
等を図ることができる。

【００７４】ここで低消費電力モードについては本願発
明では特に限定しない。マイクロプロセッサ装置の回路
全体、あるいはその一部分のクロックを停止するモード
あるいは低速にしたりするモード、あるいはその両方で
あってもよい。これらの低消費電力モードに入る手段と
しては、従来例にあるように専用の特殊な命令を備えた
り、あるいは特殊なレジスタあるいは特殊な周辺回路に
あらかじめ決められた値を設定することによって行う方
法等、上記以外にも備えていてもよい。

【００７５】又上記の実施形態ではいずれも、アイドル
状態を自動検出する機構については、マイクロプロセッ
サ装置の命令を解釈実行する段階で動作する命令デコー
ダにおいて構成し、自動的に検出する方法を述べた。し
かしながら、他の段階で動作する部分でも実現可能なこ
とは容易に推測できる。命令デコーダ以外においても、
例えばプリフェッチ回路でも構成可能である。又基本的
には、低消費電力モードに入るタイミングが２〜３クロ
ック遅れても問題はない。このためパイプライン化され
ているマイクロプロセッサ装置において、実行ステージ
あるいはその後のステージで動作する回路で実現するこ
とも可能である。

【００７６】なお、以上説明した第１実施形態〜第３実
施形態おいて、低消費電力モードからの復帰について具
体的に限定するものではない。例えばマイクロプロセッ
サ装置において、本願発明を適用してアイドル状態にあ
たるセルフジャンプを自動的に検出し、低消費電力モー
ドに入り、この低消費電力モードからは割り込み入力を
検出して抜けるようにしてもよい。又例えば特開平６−
１２４１５０と同様に、キーボードやマウス操作による
割り込み発生を、ＣＰＵが割り込みルーチンのアドレス
をアクセスすることを検出して捉え、このタイミングで
低消費電力モードからの復帰を行うようにしてもよい。

【００７７】

【発明の効果】本願発明によれば、マイクロプロセッサ
装置の動作状態が実質的に休止状態にあるか否かに応じ
て、当該マイクロプロセッサ装置又は外部回路を低消費
電力状態に変更するための低消費電力モード信号を比較
的簡単な回路で提供することで、マイクロプロセッサ装
置の利用者がプログラムの設計時等にマイクロプロセッ
サ装置の動作が休止状態にあるか否か予測したり、該予
測に応じて低消費電力低速動作状態の変更を操作する手
間を省き、設計の省力化等を図ることができる。プログ
ラマが低消費電力モードをそのプログラム中で設定し忘
れても、本願発明が提供する低消費電力モード信号によ
り自動的に低消費電力モードを設定でき、期待された低
消費電力を実現できる。

【図面の簡単な説明】

【図１】本願発明が適用された第１実施形態の主要部の
構成を示すブロック図

【図２】本願発明が適用された第２実施形態の主要部の
構成を示すブロック図

【図３】本願発明が適用された第３実施形態の主要部の
構成を示すブロック図

【符号の説明】

１０…ＣＰＵ １２…パワーセーブモード回路 ２０…低消費電力判定回路 ２６…命令レジスタ ３２…命令デコーダ ３４…制御回路 ４０…プログラムカウンタ ４４…アドレスレジスタ ５２…アドレスレジスタ ５６…ＲＳラッチ ＰＳＭ…低消費電力モード信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】実行中のプログラムアドレスを変更する分
   岐命令を含め、外部から命令をアドレス順に取り込み解
   釈し、実行するマイクロプロセッサ装置において、 取り込んだ命令が分岐命令であることを判定する分岐命
   令判断機能を有する命令デコーダと、 分岐命令と判定された場合、分岐先が当該分岐命令のプ
   ログラムアドレス自体の自己アドレスであることを判定
   する自己アドレス分岐判断機能と共に、該自己アドレス
   であると判定された場合には、低消費電力モードを有効
   にする信号を出力する機能を有する分岐先判定回路とを
   備え、 該低消費電力モードが有効の場合には、当該マイクロプ
   ロセッサ装置の動作が実質的に休止状態にあるとして、
   当該マイクロプロセッサ装置又は外部回路を低消費電力
   状態に変更できるように、該低消費電力モードの信号を
   提供するようにしたことを特徴とするマイクロプロセッ
   サ装置。
2. 【請求項２】請求項１において、 前記分岐命令判断機能が、無条件分岐命令であることを
   判定する無条件分岐命令判断機能であると共に、 無条件分岐命令と判定された場合、前記自己アドレス分
   岐判断機能が、分岐先が当該分岐命令のプログラムアド
   レス自体の自己アドレスであることを判定する自己アド
   レス無条件分岐判断機能であることを特徴とするマイク
   ロプロセッサ装置。
3. 【請求項３】請求項１において、 前記分岐命令判断機能が、命令自体に分岐先のプログラ
   ムアドレスを示すデータを含む、ＰＣ相対分岐命令であ
   ることを判定するＰＣ相対分岐命令判断機能であると共
   に、 前記命令デコーダが、該プログラムアドレスに基づいて
   前記分岐先判定回路の機能を実行する回路をも有してい
   ることを特徴とするマイクロプロセッサ装置。
4. 【請求項４】請求項１において、 前記分岐命令判断機能が、命令とは別に独立して、該命
   令のオペコードが書き込まれたプログラムアドレスの次
   のアドレスに、分岐先のプログラムアドレスを示すデー
   タが書き込まれている絶対アドレス分岐命令であること
   を判定する絶対アドレス分岐命令判断機能であり、 該絶対アドレス分岐命令のプログラムコードが書き込ま
   れているプログラムアドレスを書き込むアドレスレジス
   タを備えると共に、 前記自己アドレス分岐判断機能が、前記命令デコーダで
   絶対アドレス分岐命令と判定された場合、該絶対アドレ
   ス分岐命令の前記分岐先プログラムアドレスに相当する
   オペランドを取り込んだ後、該分岐先プログラムアドレ
   スと前記アドレスレジスタの値とを比較することで、該
   絶対アドレス分岐命令の分岐先が該絶対アドレス分岐命
   令のプログラムアドレス自体であると判定する自己アド
   レス絶対分岐判断機能であることを特徴とするマイクロ
   プロセッサ装置。
5. 【請求項５】請求項３において、 前記命令デコーダが、前記分岐命令判断機能に加えて、
   何ら実質的処理をしないＮＯＰ命令であることを判定す
   るＮＯＰ命令判断機能を有するものであり、 該命令デコーダでＮＯＰ命令であると判定された場合、
   連続する複数の該ＮＯＰ命令のプログラムコードが書き
   込まれているＮＯＰ命令列の一連のプログラムアドレス
   の内、先頭のアドレスを書き込む先頭アドレスレジスタ
   を備えると共に、 前記分岐先判定回路が、前記自己アドレス分岐判断機能
   を有すると共に、前記命令デコーダで前記ＮＯＰ命令列
   に続く命令が分岐命令と判定された場合、該分岐命令の
   前記分岐先プログラムアドレスに相当するオペランドを
   取り込んだ後、該分岐先プログラムアドレスと前記先頭
   アドレスレジスタの値とを比較することで、該分岐命令
   の分岐先が前記ＮＯＰ命令列のプログラムアドレス自体
   であると判定する実質自己アドレス分岐判断機能を有す
   るものであることを特徴とするマイクロプロセッサ装
   置。