JPH11143774A - キャッシュ制御機構 - Google Patents

Abstract

(57)【要約】 【課題】 メモリアクセスパターンに応じたキャッシュ
制御を行うことにより性能の向上をはかるキャッシュ制
御機構を提供することにある。 【解決手段】 キャッシュと、1つ以上のレジスタを有
し、該レジスタを用いてキャッシュ、主記憶等のアドレ
ス指定を行うプロセッサにおけるキャッシュ制御機構で
あり、前記レジスタ対応にキャッシュ制御情報を予め設
定し、該レジスタを用いてアドレス指定を行う場合及び
前記レジスタの値が更新される場合に、設定されたキャ
ッシュ制御情報に従ってキャッシュ制御を行う。例え
ば、レジスタに対応するキャッシュ制御情報がアドレス
マスクであるとき、図に示すように、キャッシュカラム
アドレスの一部であるＸと、アドレスマスクのＰとＭを
置き換え回路に入力し、ＸをＹに置き換えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は計算機システムにお
けるプロセッサのキャッシュ制御機構に関する。

【０００２】

【従来の技術】プロセッサのキャッシュにおいては、以
下の（１）から（３）のような問題があり、従来のキャ
ッシュ構成及びキャッシュ制御機構においては、それぞ
れの問題を解決するための工夫がなされている。 （１）同一のキャッシュカラムに対して割り当てられる
べきデータがあり、該複数データの間での競合が生じ、
新たにあるデータがキャッシュカラムに割り当てられる
と、該キャッシュカラムに既に割り当てられていた必要
なデータがキャッシュから追い出されるためにメモリア
クセスの性能が低下する。この問題については、従来の
技術では、キャッシュのアソシアティビィティーを高め
ることや、用途別に分離したキャッシュを持ってプロセ
ッサのモード毎に切り替え、または明示的に切り替えて
使用することや、スラッシング解消の為にアソシアティ
ビィティーの高い一時的なバッファを持つこと等によ
り、解決を図っている。

【０００３】（２）アクセス対象のデータがキャッシュ
に無い場合は、キャッシュに比べて主記憶アクセスのレ
イテンシが長いためにプロセッサの待ち時間が生じる。
この問題については、従来の技術では、実際にデータを
ロードするよりも早い時期にデータをキャッシュするプ
リフェッチがある。プリフェッチには、プログラム中で
アドレスを指定して明示的に行うソフトウェア制御プリ
フェッチと、アドレスの連続性や、その他の条件をハー
ドウェアが検出して行うハードウェアプリフェッチがあ
る。後者の例としては、Hewlett-Packard journal 1996
年2月号30頁に示されるように、ヒューレット・パッカ
ード社のマイクロプロセッサPA-7200においては、命令
セットにメモリアクセス後にアドレス指定に用いたレジ
スタを更新する命令があり、この命令の実行時にはハー
ドウェアがプリフェッチ可能と判断し、前記レジスタの
値をアドレスとしてプリフェッチを行う。

【０００４】（３）アドレス空間にマッピングされるの
は記憶装置と記憶装置以外のデバイス（例えば、Ｉ／Ｏ
が持っているレジスタ）があるが、記憶装置以外のデバ
イスから読み出した値をキャッシュすると正しい動作が
期待できない場合がある。また、ストアの結果をすぐに
反映する必要がある場合には、ストアイン動作をしては
いけない。この問題については、従来の技術では、メモ
リ管理機構が管理する単位(ページ)毎に、ロード時にキ
ャッシュ可能か不可能かの属性と、ストアのキャッシュ
ヒット時にストアスルー動作を行うかストアイン動作を
行うか、ストアのキャッシュミス時にライトアロケート
動作を行うか、ライトノーアロケート動作を行うかの属
性を持ち、この属性に従うことで正しいキャッシュ制御
を行うことが可能である。

【０００５】

【発明が解決しようとする課題】かかる従来のキャッシ
ュ構成及びキャッシュ制御機構においては以下のような
問題点がある。 （１）キャッシュのアソシアティビィティーを高めるこ
とで競合を減らすキャッシュ構成では、キャッシュから
の同時読み出しのビット数が増えることになるため、配
線やディレイ、信号の同時切り替えノイズ等の増大を伴
い、プロセッサの動作周波数が制限される。また、同容
量のキャッシュを実現するために必要なチップ上の面積
も大きくなる。また、大規模データがキャッシュあふれ
を起こすことで他のデータが追い出される場合には対応
できない。用途別に分離したキャッシュを持つ構成は汎
用性が低い。スラッシング解消の為にアソシアティビィ
ティーの高い一時的なバッファを持つ構成でも、大規模
データがキャッシュあふれを起こすことで他のデータが
追い出される場合には対応できない。

【０００６】（２）ソフトウェア制御のプリフェッチを
行うと命令数が増える。ハードウェア制御では必要なデ
ータを実際に使われるよりも十分早くプリフェッチし、
かつ不要なプリフェッチの発行を少なく抑えることは難
しい。先のヒューレット・パッカード社のマイクロプロ
セッサPA-7200の例では、ハードウェアが検出できるプ
リフェッチ有効条件は、特定の命令の実行に限られ、ま
た、プリフェッチ対象となるアドレスも命令実行後のレ
ジスタの値に限られる。このため、過剰なキャッシュ参
照が発生することで性能低下を招く場合があり、また、
大きなレイテンシを効果的に隠蔽することができない。

【０００７】（３）ページ単位に持つキャッシュ属性に
従うキャッシュ制御は、正しい動作は保証できるが、性
能については必ずしも有利ではない。

【０００８】例えば、キャッシュ可能属性のページのデ
ータを必ずキャッシュすることは、連続アドレスに対す
るアクセスについては有効であるが、ストライド、離散
アドレスに対するアクセスについてはアクセスしないデ
ータを主記憶から読み込むことになり、不要なデータ転
送によりメモリアクセスのトラフィックが増大する。ま
た、ストアイン属性のページに対しては主記憶に対する
書き込みを直ぐには行わないことは、メモリアクセスの
トラフィックの低減には有効であるが、主記憶を共有す
る他のデバイスとのコヒーレンス制御の為にはキャッシ
ュのフラッシュが必要となり、オーバヘッドが大きい。
また、ライトアロケート属性のページに対するストアが
キャッシュミスした時にはそのデータを含むラインをキ
ャッシュすることはそのプロセッサがそのラインに対す
るロードやストアを行う場合にはメモリアクセスのトラ
フィックの低減に有効だが、すぐにそのラインがフラッ
シュされる場合には却ってトラフィックが増大するし、
大規模データのメモリコピーを行う場合はキャッシュに
無駄なデータが入ることで他のデータが追い出されると
いった弊害がある。

【０００９】本発明の目的は、動作周波数が高く、大容
量のキャッシュ構成に好適な、同一キャッシュカラムに
対する複数データの競合及び、大規模データのキャッシ
ュあふれによる性能低下を避ける手段を有するキャッシ
ュ制御機構を提供することにある。本発明の他の目的
は、比較的大きいレイテンシの主記憶を持つプロセッサ
に好適な、様々なメモリアクセスパターンに対応可能な
ハードウェア制御のプリフェッチ手段を有するキャッシ
ュ制御機構を提供することにある。本発明のさらに他の
目的は、ロード及びストアのアクセスパターンに応じて
最適な主記憶アクセス性能を得る手段を有するキャッシ
ュ制御機構を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、キャッシュと、1つ以上のレジスタを有
し、該レジスタを用いてキャッシュ、主記憶等のアドレ
ス指定を行うプロセッサにおけるキャッシュ制御機構で
あって、予め設定可能なキャッシュ制御情報を前記レジ
スタ対応に有し、前記レジスタを用いてアドレス指定を
行う場合及び前記レジスタの値が更新される場合は、該
キャッシュ制御情報に従ってキャッシュ制御を行うよう
にしている。

【００１１】また、前記キャッシュ制御情報としてアド
レスマスクを有し、プロセッサがキャッシュにアクセス
を行うときにアドレス指定を行うレジスタに対応するア
ドレスマスクでキャッシュのカラム選択に用いるアドレ
スの一部を置き換える手段を備え、該手段により置き換
えの行われたアドレスによりキャッシュにアクセスする
ようにしている。

【００１２】また、前記キャッシュ制御情報としてセッ
トアソシアティブ構成のキャッシュのロウ番号を有し、
プロセッサがキャッシュラインの置き換えを必要とする
ときにアドレス指定を行うレジスタに対応するロウ番号
のキャッシュラインに置き換える手段を備えるようにし
ている。

【００１３】また、前記キャッシュ制御情報としてプリ
フェッチ有効条件を有し、レジスタの値が更新されたと
き該レジスタに対応するプリフェッチ有効条件の成立を
検出する検出手段を備え、該手段により成立が検出され
たとき更新後のレジスタの値をスタートアドレスとして
データを主記憶からキャッシュに読み込むようにしてい
る。

【００１４】また、前記キャッシュ制御情報としてプリ
フェッチインデックスを有し、レジスタの値が更新さ
れ、該レジスタに対応するプリフェッチ有効条件の成立
が前記検出手段で検出されたときは、更新後のレジスタ
の値と該レジスタに対応する前記プリフェッチインデッ
クスの和をスタートアドレスとしてデータを主記憶から
キャッシュに読み込むようにしている。

【００１５】また、前記キャッシュ制御情報としてプリ
フェッチサイズを有し、レジスタの値が更新され、該レ
ジスタに対応するプリフェッチ有効条件の成立が前記検
出手段で検出されたときは、更新後のレジスタの値をス
タートアドレスとして該レジスタに対応するプリフェッ
チサイズ分だけのデータを主記憶からキャッシュに読み
込むようにしている。

【００１６】また、前記キャッシュ制御情報としてプリ
フェッチインデックスとプリフェッチサイズを有し、レ
ジスタの値が更新され、該レジスタに対応するプリフェ
ッチ有効条件の成立が前記検出手段で検出されたとき
は、更新後のレジスタの値と該レジスタに対応する前記
プリフェッチインデックスの和をスタートアドレスとし
て該レジスタに対応する前記プリフェッチサイズ分だけ
のデータを主記憶からキャッシュに読み込むようにして
いる。

【００１７】また、前記キャッシュ制御情報としてロー
ド動作モードを有し、プロセッサがロードを行なうとき
には、アドレス指定を行うレジスタに対応するロード動
作モードに従って、キャッシュミス時にキャッシュに対
するライン転送を行うか行わないかを選択する手段を備
えるようにしている。

【００１８】また、前記キャッシュ制御情報としてスト
ア動作モードを有し、プロセッサがストアを行なうとき
には、アドレス指定を行うレジスタに対応するストア動
作モードに従って、キャッシュヒット時にはストアイン
動作とストアスルー動作を選択し、キャッシュミス時に
はライトアロケート動作とノーライトアロケート動作を
選択する手段を備えるようにしている。

【００１９】また、前記キャッシュ制御情報としてロー
ド動作モードおよびストア動作モードを有し、プロセッ
サがロードを行なうときには、アドレス指定を行うレジ
スタに対応するロード動作モードに従って、キャッシュ
ミス時にキャッシュに対するライン転送を行うか行わな
いかを選択し、プロセッサがストアを行なうときには、
アドレス指定を行うレジスタに対応するストア動作モー
ドに従って、キャッシュヒット時にはストアイン動作と
ストアスルー動作を選択し、キャッシュミス時にはライ
トアロケート動作とノーライトアロケート動作を選択す
る手段を備えるようにしている。

【００２０】また、前記キャッシュ制御情報の控えを有
し、キャッシュ制御情報の設定を行うときは同時にキャ
ッシュ制御情報の控えも設定し、前記レジスタに他のレ
ジスタの値または他のレジスタの値を用いた演算結果が
書き込まれる時は前記レジスタに対応するキャッシュ制
御情報を、前記控えのキャッシュ制御情報を元に更新
し、前記レジスタにキャッシュまたは主記憶から読み込
んだ値が書き込まれる時は前記控えのキャッシュ制御情
報を前記レジスタに対応するキャッシュ制御情報として
再び設定するようにしている。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。図１は本発明の動作の実施の形態を示すフ
ローチャートである。図９は、図１のフローチャートに
おけるステップ１５５の詳細を示すフローチャートであ
り、図１３、図１４は図１のフローチャートにおけるス
テップ１２０の詳細を示すフローチャートである。図１
８は、本発明に関わるプロセッサと主記憶の構成を示す
概略ブロック図であり、また、図１９は図１８のプロセ
ッサがレジスタ対応に持つキャッシュ制御情報の一覧表
である。図２は、従来のキャッシュ制御機構の構成の一
部を示すブロック図であり、キャッシュにアクセスする
ときは、アドレスの一部を用いてキャッシュのカラムを
選択することを示している。図３は、図１９のアドレス
マスクを元に動作する本発明の機構を図２のキャッシュ
制御機構に適用した場合の構成を示すブロック図であ
る。図４は、図３の置き換え回路の論理動作例を示す真
理値表であり、図５は図４の真理値表で示す置き換え回
路を用いた場合に可能となるキャッシュ制御の例を示す
模式図である。

【００２２】図６は、従来のキャッシュ制御機構の構成
の一部を示すブロック図であり、セットアソシアティブ
構成のキャッシュにアクセスした結果がミスであった場
合には、そのカラムのLRU情報を元に置き換えるロウを
決定することを示している。図７は、図１９に示すロウ
番号を元に動作する本発明の機構を図６のキャッシュ制
御機構に適用した場合の構成を示すブロック図である。
図８は、図１９に示すプリフェッチ有効条件とプリフェ
ッチインデックスとプリフェッチサイズを元に動作する
本発明の実施例の構成を示すブロック図である。図１０
は、図８におけるプリフェッチ有効条件の例を示す表で
あり、図９は図８の動作を示すフローチャートである。

【００２３】図１１は、従来のキャッシュ制御機構の構
成の一部を示すブロック図であり、ロードまたはストア
時はページ毎に持つキャッシュ属性を読み出し、それを
元にキャッシュの制御を行うことを示す。図１２は、図
１９のロード動作モードを元に動作する機構と、ストア
動作モードを元に動作する本発明の機構を図１１のキャ
ッシュ制御機構に適用した場合の構成を示すブロック図
である。図１３と図１４は、図１２の動作を示すフロー
チャートである。図１５は、本発明のキャッシュ制御機
構の実施例の一部の構成を示すブロック図である。図１
６と図１７は、図１５の動作を示す図である。

【００２４】図１８において、プロセッサ10は、１以上
のレジスタ200を有し、各レジスタ200対応にキャッシュ
制御情報を有する。そして、命令実行の結果に基づきレ
ジスタ200の値を更新する。プロセッサ10は、命令実行
するときに、キャッシュ210または主記憶50にアクセス
する必要があれば、レジスタ200を用いてアドレスを指
定する。プロセッサ10は制御装置30を持ち、制御装置30
はキャッシュ制御機構70を持ち、キャッシュ制御機構70
はプロセッサ10がレジスタ200の値を更新する場合およ
びレジスタ200を用いてアドレスを指定する場合は、各
レジスタ200に対応するキャッシュ制御情報1500に基づ
き動作する。キャッシュ制御情報1500はソフトウェアで
設定可能であり、図１９において、キャッシュ制御情報
1500の各々は個別に設定可能である。

【００２５】図２、図３、図６、図７、図１１、図１２
に示すアドレス計算回路201は、レジスタ200の値を元に
アドレスを計算する。図２、図６、図７において、アド
レス計算回路201により得られたアドレスの内の一部は
キャッシュカラムアドレス202として、キャッシュ210に
アクセスするときのカラム選択に用いられる。図３にお
いては、置き換え回路310が同じアドレスの一部をアド
レスマスク300で置き換えてキャッシュカラムアドレス2
02とする。アドレスマスク300は、Pフィールド301とMフ
ィールド302からなり、置き換え回路310の論理動作は真
理値表400に従う。従来の機構を示す図６においては、
置き換えロウ選択回路600はキャッシュミス時にキャッ
シュから読み出したLRU情報610を元に置き換えるロウを
決定する。本発明の機構を示す図７においては、置き換
えロウ選択回路710はキャッシュミス時にキャッシュか
ら読み出したLRU情報610とロウ番号700を元に置き換え
るロウを決定する。図８において、プリフェッチ制御回
路890は、プリフェッチ有効条件800の成立を条件検出回
路810が検出した場合にプリフェッチを行う。プリフェ
ッチ有効条件800には図１０のプリフェッチ有効条件の
例1000に挙げた各条件を個別に設定することが可能で、
条件成立検出回路810は、設定されている条件のうち、
何れかが成立すれば条件成立を検出し、プリフェッチ制
御回路890に報告する。

【００２６】図１１、図１２において、アドレス計算回
路201で得られたアドレスの別の一部はページ選択アド
レス1110として、ページテーブル1100にアクセスすると
きのページ選択に用いられる。従来の機構を示す図１１
において、ロード/ストア制御回路1150はページテーブ
ルから読み出したページのキャッシュ属性1130を元にロ
ード/ストア時の動作を決定する。本発明の機構を示す
図１２においては、ロード/ストア制御回路1250はペー
ジテーブルから読み出したページのキャッシュ属性1130
とロード動作モード1200とストア動作モード1220を元に
ロード/ストア時の動作を決定する。

【００２７】図１５、図１７において、レジスタ200は
対応するキャッシュ制御情報として、キャッシュ制御情
報1500と、キャッシュ制御情報の控え1510を持つ。ソフ
トウェアでキャッシュ制御情報1500を設定するときは、
同時に同じ内容が控えのキャッシュ制御情報1510にも設
定される。図１６において、レジスタ200はレジスタ160
0の値を元に更新される。

【００２８】次に図１、図９、図１３、図１４のフロー
チャートと図４の真理値表と図５の模式図と図１０の表
と図１９の一覧表に基づいて、図３と図７と図８と図１
２と図１５と図１６と図１７と図１８の各部の動作を説
明する。図１のフローチャートにおいて、まず、プロセ
ッサ10が命令を実行する(ステップ100)。この命令がレ
ジスタ200を用いてアドレスを指定するメモリアクセス
命令であり(ステップ105)、図３に示すレジスタ200に対
応するアドレスマスク300が設定されている(ステップ11
0)場合には、アドレス計算回路201によってレジスタ200
の値を元に計算したアドレスの一部 X(図４の例の場
合、X(0)、X(1)、X(2)の3ビットからなる)を、置き換え
回路310によってアドレスマスク300のMフィールド301(M
は、図４の例の場合、M(0)、M(1)、M(2)の3ビットから
なる)とPフィールド302(Pは、図４の例の場合、P(0)、P
(1)、P(2)の3ビットからなる)を元に図４に示す真理値
表400に従い置き換えたアドレスの一部 Y(図４の例の場
合、Y(0)、Y(1)、Y(2)の3ビットからなる)を含むキャッ
シュカラムアドレス202を用いてキャッシュ210に対して
アクセスする(ステップ115)。ここで、レジスタ毎に対
応するアドレスマスク300の内容を変えることで、その
レジスタを用いてアドレスを指定するデータを、キャッ
シュ210内の別のカラムに割り当てることができる。な
お、図４において、M(0)、Y(0)、X(0)、P(0)はそれぞれ
上位ビット、M(2)、Y(2)、X(2)、P(2)はそれぞれ下位ビ
ットである。このような構成によれば、例えば、図5の
様にキャッシュ210を、領域A501、領域B502、領域C50
3、領域D504の容量の異なる4つの領域に分けることが可
能である。すなわち、領域A501の場合には、M="110", P
="00-"に設定されており、図４の真理値表にしたがっ
て、Y="00X(2)"となり、領域B502の場合には、M="111",
P="010"に設定されており、図４の真理値表にしたがっ
て、Y="010"となり、領域C503の場合には、M="111", P
="011"に設定されており、図４の真理値表にしたがっ
て、Y="011"となり、領域D504の場合には、M="100", P
="100"に設定されており、図４の真理値表にしたがっ
て、Y="1X(1)X(2)"となる。領域A501にスタック、領域B
502と領域C503に2つの浮動小数点データ配列、領域D504
に整数データを割り当て、別の領域に割り当てたデータ
同士の競合をなくす、といった使い方ができる。

【００２９】次に、ロードまたはストアを実行すると
(ステップ120、詳細フローは図１３のステップ1300以下
となる。また、そのためのキャッシュ制御機構の構成は
図１２に示すとおりである。)、図１２に示すロード/ス
トア制御回路1250は、命令がロードで(ステップ1300)あ
ればロード動作を行う。キャッシュヒットであれば(ス
テップ1305)、キャッシュ210からロードする(ステップ1
310)。

【００３０】キャッシュミスであれば(ステップ1305)、
アドレス計算回路201で求めたアドレスの一部をページ
選択アドレス1110としてページテーブル1100を参照(ス
テップ1315)し、そのページのキャッシュ属性1130を読
み出す。キャッシュ属性1130がキャッシュ可能属性であ
り(ステップ1320)、レジスタ200に対応するロード動作
モード1200が"ライン転送を行わない"でなければ(ステ
ップ1325)、主記憶50からキャッシュ210にライン転送を
行う(ステップ1330)。キャッシュ属性1130がキャッシュ
可能属性でない(ステップ1320)か、レジスタ200に対応
するロード動作モード1200が"ライン転送を行わない"で
あれば(ステップ1325)、主記憶50からロードを行うが、
キャッシュ210にライン転送を行わない(ステップ133
5)。

【００３１】このような構成によれば、例えば、離散ア
ドレスに対するアクセスを行う場合にはロード動作モー
ド1200にキャッシュミス時にキャッシュに対するライン
転送を行わない設定をすることで、同一ラインに含まれ
るが必要のないデータを転送しないようにすることがで
きる。また、連続アドレスに対するアクセスを行う場合
にはロード動作モード1200にキャッシュミス時にキャッ
シュ210に対するライン転送を行う設定をすることで必
要なデータを一度にキャッシュ210に転送することがで
きるロード/ストア制御回路1250は、命令がストアであ
れば(ステップ1300)ストア動作を行う(ステップ1400)。
キャッシュヒットであれば(ステップ1405)、アドレス計
算回路201で求めたアドレスの一部をページ選択アドレ
ス1110としてページテーブル1100を参照(ステップ1410)
し、そのページのキャッシュ属性1130を読み出す。キャ
ッシュ属性1130がストアイン属性であり(ステップ141
5)、レジスタ200に対応するストア動作モード1220がス
トアインであれば(ステップ1420)、キャッシュ210に対
しては書き込むが主記憶50に対しては書き込まないスト
アイン動作を行う(ステップ1425)。キャッシュ属性1130
がストアイン属性でない(ステップ1415)か、レジスタ20
0に対応するストア動作モード1220がストアインでなけ
れば(ステップ1420)、キャッシュ210と共に主記憶50に
も書き込むストアスルー動作を行う(ステップ1430)。

【００３２】キャッシュミスであれば(ステップ1405)、
アドレスの一部をページ選択アドレス1110としてページ
テーブル1100を参照(ステップ1450)し、そのページのキ
ャッシュ属性1130を読み出す。キャッシュ属性1130がラ
イトアロケート属性であり(ステップ1455)、レジスタ20
0に対応するストア動作モード1220がライトアロケート
であれば(ステップ1460)、主記憶50からキャッシュ210
にライン転送を行ってからキャッシュ210に対して書き
込むライトアロケート動作を行う(ステップ1465)。キャ
ッシュ属性1130がライトアロケート属性でない(ステッ
プ1455)か、レジスタ200に対応するストア動作モード12
20がライトアロケートでなければ(ステップ1460)、主記
憶50のみに書き込むライトノーアロケート動作を行う
(ステップ1470)。

【００３３】このような構成によれば、例えば、メモリ
コピー等を行うときにはストア動作モード1220にストア
スルー及びノーライトアロケート動作を設定することで
コヒーレンス制御のオーバヘッドを低減し、アロケート
動作のオーバヘッドを無くし、他のデータがキャッシュ
210から追い出されることを避けることができる。ま
た、共有しないデータや他のプロセッサが頻繁に更新ま
たは参照しないデータに対するアクセスを行うときには
ストア動作モード1220にストアイン及びライトアロケー
ト動作を設定することでメモリアクセスのトラフィック
を低減することができる。

【００３４】ロードまたはストアを実行するときにキャ
ッシュミスすると、キャッシュラインを置き換える場合
がある(ステップ125)。すなわち、前述のステップ1330
における「主記憶からキャッシュ210にライン転送を行
う」場合、または、前述のステップ1465における「主記
憶からキャッシュ210にライン転送を行ってからキャッ
シュ210に対して書き込むライトアロケート動作を行
う」場合に、ライン転送先のキャッシュラインまたはラ
イトアロケート先のキャッシュラインに有効データがキ
ャッシュされている場合、キャッシュラインの置き換え
を行う。このときに、図７に示す置き換えロウ決定回路
710は、レジスタ200に対応するロウ番号700が設定され
ていれば(ステップ130)、ロウ番号700のロウを置き換え
対象とし(ステップ135)、ロウ番号700が設定されていな
ければ(ステップ130)、キャッシュ210から読み出したLR
U情報を元に置き換え対象のロウを決定する(ステップ14
0)。ここで、レジスタ毎に対応するロウ番号の内容を変
えることで、そのレジスタを用いてアドレスを指定する
データをキャッシュ210内の特定のロウに選択的に割り
当てることが可能である。例えば数値演算では、特定の
大規模データの連続アドレスに対するアクセスを行う
と、キャッシュあふれによって他のデータがキャッシュ
210から追い出されることが起きるが、そのデータを特
定のロウに割り当てることで、他のデータがキャッシュ
210から追い出されることを防ぐことができる。

【００３５】命令実行の結果、レジスタ200の値が更新
された場合は(ステップ145)、レジスタ200に対応するプ
リフェッチ有効条件800が成立したか否かを条件成立検
出回路810が判定し(ステップ150)、プリフェッチ制御回
路890に通知する。プリフェッチ制御回路890は条件成立
検出回路810からの通知を受け取ると、プリフェッチを
開始する(ステップ155)。ステップ155の詳細フローは図
９に示すステップ910以下である。図８の例の場合、プ
リフェッチ有効条件800には４ビットの値がセットされ
る。 また、図１０のプリフェッチ有効条件の例(1000)
には、発生するプリフェッチ有効条件が示される。例え
ば、プリフェッチ有効条件800の４ビットの値が"1000"
であり、この時、４ビットの値の最左端のビットに対応
する参照符号1010のプリフェッチ有効条件が発生してい
れば、条件成立回路810の出力は真となる。また、プリ
フェッチ有効条件800の４ビットの値が"0100"であり、
この時、４ビットの値の左から２番目のビットに対応す
る参照符号1020のプリフェッチ有効条件が発生していれ
ば、条件成立回路810の出力は真となる。また、プリフ
ェッチ有効条件800の４ビットの値が"0010"であり、こ
の時、４ビットの値の左から３番目のビットに対応する
参照符号1030のプリフェッチ有効条件が発生していれ
ば、条件成立回路810の出力は真となる。また、プリフ
ェッチ有効条件800の４ビットの値が"0001"であり、こ
の時、４ビットの値の最右端のビットに対応する参照符
号1040のプリフェッチ有効条件が発生していれば、条件
成立回路810の出力は真となる。しかし、プリフェッチ
有効条件800の４ビットの値が"1000"であり、この時、
４ビットの値の左から２番目のビットに対応する参照符
号1020のプリフェッチ有効条件が発生していれば、条件
成立回路810の出力は偽となる。また、プリフェッチ有
効条件800４ビツト値が"1111"であり、この時、参照符
号1010、1020、1030、1040のプリフェッチ有効条件のい
ずれかが発生していれば、条件成立回路810の出力は真
となる。しかし、プリフェッチ有効条件800４ビツト値
が"0000"である時は、参照符号1010、1020、1030、1040
のプリフェッチ有効条件のいずれかが発生していても、
条件成立回路810の出力は偽となる。

【００３６】プリフェッチの動作についてはまず、プリ
フェッチサイズ850とサイズ保持手段855とカウンタ860
と比較器880とプリフェッチインデックス820と加算器83
0とスタートアドレス保持手段840を備える構成の動作に
ついて説明し、その後、他の構成について説明する。プ
リフェッチを開始すると、カウンタ860を0にクリアし
(ステップ910)、プリフェッチサイズ850の値をサイズ保
持手段855に保持する(ステップ915)。加算器830でレジ
スタ200の値とプリフェッチインデックス820の値の和を
求めスタートアドレスとし、スタートアドレス保持手段
840に保持する(ステップ920)。カウンタ860とサイズ保
持手段855の値を比較し(ステップ925)、等しくなければ
加算器870でスタートアドレス保持手段840とカウンタ86
0の値の和を求めプリフェッチアドレスとし、該プリフ
ェッチアドレスに対応する主記憶５０内のデータをキャ
ッシュ210の該プリフェッチアドレスに対応するキャッ
シュラインに転送することを開始する(ステップ930)。
その後、サイズ保持手段の値が正であればカウンタに1
を加算し、負であればカウンタから1を減算し(ステップ
935、ステップ940、ステップ945)、カウンタとサイズの
比較(ステップ925)に戻る。

【００３７】このような構成によれば、例えば、C言語
におけるポインタ変数を格納するレジスタに対応するプ
リフェッチ有効条件800の、"キャッシュまたは主記憶か
ら読み出した値が書き込まれたとき" 1010を有効とする
ことで、動作を高速化できる。また例えば、2重ループ
の内側のループで連続アドレスに対する主記憶50へのア
クセスを行い、外側のループではベースアドレスを1回
の内側ループでアクセスする領域の大きさずつ更新する
場合には、ベースアドレスを格納するレジスタ200に対
応するプリフェッチ有効条件800の、"レジスタの値に即
値を加算または減算して元のレジスタに書き戻したと
き" 1020を有効とし、プリフェッチインデックス820と
プリフェッチサイズ850を1回の内側ループでアクセスす
る領域の大きさに設定することで、内側ループ1回分の
主記憶アクセスレイテンシを隠蔽することができる。当
然、プリフェッチインデックス820を1回の内側ループで
アクセスする領域の大きさの何倍かに設定することで内
側ループ1回分の何倍かのレイテンシを隠蔽することも
できる。また例えば、プログラムカウンタに対応するプ
リフェッチ有効条件800の、"レジスタの値に即値を加算
して元のレジスタに書き戻し、元の値の下位Nビットを
無視した値と結果の値の下位Nビットを無視した値が異
なるとき" 1030を有効とし、プリフェッチサイズ850を2
のN乗に設定することで、コードキャッシュミス時のペ
ナルティを削減することができる。また例えば、あるレ
ジスタに対応するプリフェッチ有効条件800の、"主記憶
アクセスと同時にアドレスレジスタを更新する命令の実
行によってアドレスレジスタの値が変ったとき" 1040を
有効とし、プリフェッチインデックス820を適当な大き
さに設定することで、公知の技術である前述の、Hewlet
t-Packard journal1996年2月号30頁に示されるヒューレ
ット・パッカード社のマイクロプロセッサPA-7200と同
様に命令数を増加させずにプリフェッチ可能である上
に、該公知の技術よりもはるかに大きい主記憶アクセス
レイテンシを隠蔽することができる。

【００３８】また、上記の構成で、スタートアドレス保
持手段840とカウンタ860と加算器870に代えて、プリフ
ェッチアドレスカウンタだけを持ち、サイズ保持手段85
5に代えてプリフェッチ終了アドレス保持手段を持つ構
成も可能である。この構成の場合は、レジスタ200の値
とプリフェッチインデックス820の値の和をプリフェッ
チアドレスカウンタに設定し、レジスタ200の値とプリ
フェッチインデックス820の値とプリフェッチサイズの
和をプリフェッチ終了アドレス保持手段に設定する。そ
してプリフェッチしながらプリフェッチアドレスカウン
タをインクリメント(またはデクリメント)し、プリフェ
ッチアドレスカウンタの値とプリフェッチ終了アドレス
保持手段の値が一致したところでプリフェッチを終了す
る。

【００３９】また、上記の構成で、機能を限定すること
で一部の要素を省いた構成も可能である。プリフェッチ
サイズ850は、値を1またはキャッシュラインのサイズの
固定倍に限定することで省略可能である。プリフェッチ
インデックスは値を0またはまたはキャッシュラインの
サイズの固定倍に限定することで省略可能である。

【００４０】レジスタ200の値が、キャッシュ50または
主記憶210から読み出した値によって更新された場合は
(ステップ160)、図１５に示す予め設定した控えのキャ
ッシュ制御情報1510が、キャッシュ制御情報1500に再設
定される(ステップ165)。また、レジスタ200に、図１６
に示すように他のレジスタ1600の値またはレジスタ1600
の値を用いた演算結果が書き込まれる時は、レジスタ16
00に対応する控えのキャッシュ制御情報1610が読み出さ
れ、キャッシュ制御情報1500に書き込まれる(ステップ1
70)。

【００４１】

【発明の効果】本発明によれば、レジスタ対応に持つキ
ャッシュ制御情報に従ってキャッシュ制御を行うこと
で、従来困難であったメモリアクセスパターンに応じた
キャッシュ制御が可能になる。また、アドレス指定に用
いるレジスタに対応するアドレスマスクでキャッシュの
カラム選択に用いるアドレスの一部を置き換えてキャッ
シュにアクセスすることによって、キャッシュのカラム
のうちアドレスマスクによって決まる一部のカラムのみ
を使用するので、データ毎にアドレスマスクを変えるこ
とで同一カラムに対する複数データの競合をなくすこと
ができ、従来技術であるロウの数を増やした場合と較べ
てキャッシュから同時に読み出すビット数が小さいので
キャッシュアクセスを速くすることが可能であり、ま
た、キャッシュを構成するメモリとしてビット幅が小さ
く、ワード長の大きいメモリが使えるため、同容量のキ
ャッシュを実現するために必要な配線量も小さくするこ
とが可能である。また、アドレス指定に用いるレジスタ
に対応するロウ番号のキャッシュラインを置き換えるこ
とによって、キャッシュのロウのうちロウ番号によって
決まる一部のロウを選択的に使用するので、特定の大規
模データに特定のロウ番号を占有的に割り当てることで
大規模データによるキャッシュあふれが他のデータを追
い出すことをなくすことができる。また、アドレス指定
に用いるレジスタに対応するプリフェッチ有効条件によ
って、プリフェッチ有効条件が成立したときのみ更新後
のレジスタの値をスタートアドレスとしてデータをキャ
ッシュに読み込むので、プリフェッチ有効条件を適当に
設定することでプリフェッチ命令を追加することなくデ
ータをキャッシュに読み込むことができる。また、アド
レス指定に用いるレジスタに対応するプリフェッチ有効
条件とプリフェッチインデックスによって、プリフェッ
チ有効条件が成立したときのみ更新後のレジスタの値と
プリフェッチインデックスの和をスタートアドレスとし
てデータをキャッシュに読み込むので、プリフェッチ有
効条件とプリフェッチインデックスを適当に設定するこ
とでプリフェッチ命令を追加することなくデータを実際
に使用するよりも十分早くキャッシュに読み込むことが
できる。また、アドレス指定に用いるレジスタに対応す
るプリフェッチ有効条件とプリフェッチサイズによっ
て、プリフェッチ有効条件が成立したときのみ更新後の
レジスタの値をスタートアドレスとしてプリフェッチサ
イズ分だけのデータをキャッシュに読み込むので、プリ
フェッチ有効条件とプリフェッチサイズを適当に設定す
ることでプリフェッチ命令を追加することなく必要なデ
ータをキャッシュに読み込むことができる。また、アド
レス指定に用いるレジスタに対応するプリフェッチ有効
条件とプリフェッチインデックスとプリフェッチサイズ
によって、プリフェッチ有効条件が成立したときのみ更
新後のレジスタの値とプリフェッチインデックスの和を
スタートアドレスとしてプリフェッチサイズ分だけのデ
ータをキャッシュに読み込むので、プリフェッチ有効条
件とプリフェッチインデックスとプリフェッチサイズを
適当に設定することでプリフェッチ命令を追加すること
なく必要なデータを実際に使用するよりも十分早くキャ
ッシュに読み込むことができる。また、アドレス指定に
用いるレジスタに対応するロード動作モードに従って、
キャッシュヒット時とキャッシュミス時のそれぞれにキ
ャッシュに対するライン転送を行うか行わないかを選択
するので、離散データに対するアクセスについてはライ
ン転送を行わない設定をすることで、無駄なデータ転送
をなくすことができる。また、アドレス指定に用いるレ
ジスタに対応するストア動作モードに従って、キャッシ
ュヒット時のストアイン動作とストアスルー動作を選択
し、キャッシュミス時のライトアロケート動作とノーラ
イトアロケート動作を選択するので、主記憶を共有する
他のプロセッサまたは他のデバイスと頻繁にコヒーレン
ス制御を行う必要のある共有データに対するアクセスに
ついてはストアスルー動作を設定することで、キャッシ
ュのフラッシュが不要となりコヒーレンス制御のオーバ
ヘッドを低減することができ、また、メモリコピーを行
う場合はノーライトアロケート動作設定することで、ア
ロケート動作のオーバヘッドを無くし、キャッシュに無
駄なデータが入ることで他のデータが追い出されること
を防ぐことができ、それ以外の場合はストアインおよび
ライトアロケート動作を設定することでメモリアクセス
のトラフィックを削減することができる。また、レジス
タに対応するキャッシュ制御情報をレジスタの値のソー
スに応じて控えのキャッシュ制御情報を自動的に設定す
るので、キャッシュ制御のための命令数の増加を抑える
ことができる。

【図面の簡単な説明】

【図１】本発明の動作の実施の形態を示すフローチャー
トである。

【図２】従来のキャッシュ制御機構の構成の一部を示す
ブロック図である。

【図３】図２にアドレスマスクを元に動作する置き換え
回路を適用した場合の構成を示すブロック図である。

【図４】図３における置き換え回路の論理動作例を示す
真理値表である。

【図５】図３のキャッシュ制御機構を用いた場合に可能
となるキャッシュ制御の例を示す模式図である。

【図６】従来のキャッシュ制御機構の構成の一部を示す
ブロック図である。

【図７】図６に置き換えロウ決定回路を適用した場合の
構成を示すブロック図である。

【図８】プリフェッチ制御を行うキャッシュ制御機構の
実施例の構成を示すブロック図である。

【図９】図８のキャッシュ制御機構の動作を示すフロー
チャートである。

【図１０】プリフェッチ有効条件の例を示す図である。

【図１１】従来のキャッシュ制御機構の構成の一部を示
すブロック図である。

【図１２】ロード動作モードおよびストア動作モードを
適用したキャッシュ制御機構の構成の一部を示すブロッ
ク図である。

【図１３】図１２の構成におけるロードに関わる動作を
示すフローチャートである。

【図１４】図１２の構成におけるストアに関わる動作を
示すフローチャートである。

【図１５】本発明のレジスタとキャッシュ制御情報とキ
ャッシュ制御情報の控えの関係を示すブロック図であ
る。

【図１６】図１５のレジスタに演算の結果が書きこまれ
た時の動作を示す図である。

【図１７】図１５のレジスタにロードデータが書きこま
れた時の動作を示す図である。

【図１８】本発明に関わるプロセッサと主記憶の構成を
示す概略ブロック図である。

【図１９】図１８におけるキャッシュ制御情報の一覧表
を示す図である。

【符号の説明】

１０ プロセッサ ３０ 制御装置 ５０ 主記憶 ７０ キャッシュ制御機構 ２００ レジスタ ２０２ キャッシュカラムアドレス ２１０ キャッシュ ３００ アドレスマスク ３１０ 置き換え回路 ７００ ロウ番号 ８００ プリフェッチ有効条件 ８１０ 条件成立検出回路 ８２０ プリフェッチインデックス ８５０ プリフェッチサイズ ８９０ プリフェッチ制御回路 １２００ ロード動作モード １２２０ ストア動作モード １５００ キャッシュ制御情報 １５１０ ロード時に再設定される控えのキャッシュ制
御情報

Claims (7)

【特許請求の範囲】
1. 【請求項１】 キャッシュと、1つ以上のレジスタを有
   し、該レジスタを用いてキャッシュ、主記憶等のアドレ
   ス指定を行うプロセッサにおけるキャッシュ制御機構で
   あって、 予め設定可能なキャッシュ制御情報を前記レジスタ対応
   に有し、前記レジスタを用いてアドレス指定を行う場合
   及び前記レジスタの値が更新される場合は、該キャッシ
   ュ制御情報に従ってキャッシュ制御を行うことを特徴と
   するキャッシュ制御機構。
2. 【請求項２】 請求項１記載のキャッシュ制御機構にお
   いて、 前記キャッシュ制御情報としてアドレスマスクを有し、
   プロセッサがキャッシュにアクセスを行うときにアドレ
   ス指定を行うレジスタに対応するアドレスマスクでキャ
   ッシュのカラム選択に用いるアドレスの一部を置き換え
   る手段を備え、該手段により置き換えの行われたアドレ
   スによりキャッシュにアクセスすることを特徴とするキ
   ャッシュ制御機構。
3. 【請求項３】 請求項１記載のキャッシュ制御機構にお
   いて、 キャッシュ制御情報としてセットアソシアティブ構成の
   キャッシュのロウ番号を有し、プロセッサがキャッシュ
   ラインの置き換えを必要とするときにアドレス指定を行
   うレジスタに対応するロウ番号のキャッシュラインを置
   き換える手段を備えることを特徴とするキャッシュ制御
   機構。
4. 【請求項４】 請求項１記載のキャッシュ制御機構にお
   いて、 前記キャッシュ制御情報としてプリフェッチ有効条件を
   有し、レジスタの値が更新されたとき該レジスタに対応
   するプリフェッチ有効条件の成立を検出する検出手段を
   備え、該手段により成立が検出されたとき更新後のレジ
   スタの値をスタートアドレスとしてデータを主記憶から
   キャッシュに読み込むことを特徴とするキャッシュ制御
   機構。
5. 【請求項５】 請求項４記載のキャッシュ制御機構にお
   いて、 前記キャッシュ制御情報としてプリフェッチインデック
   スとプリフェッチサイズを有し、レジスタの値が更新さ
   れ、該レジスタに対応するプリフェッチ有効条件の成立
   が前記検出手段で検出されたときは、更新後のレジスタ
   の値と該レジスタに対応する前記プリフェッチインデッ
   クスの和をスタートアドレスとして該レジスタに対応す
   る前記プリフェッチサイズ分だけのデータを主記憶から
   キャッシュに読み込むことを特徴とするキャッシュ制御
   機構。
6. 【請求項６】 請求項１記載のキャッシュ制御機構にお
   いて、 前記キャッシュ制御情報としてロード動作モードおよび
   ストア動作モードを有し、プロセッサがロードを行なう
   ときには、アドレス指定を行うレジスタに対応するロー
   ド動作モードに従って、キャッシュミス時にキャッシュ
   に対するライン転送を行うか行わないかを選択し、プロ
   セッサがストアを行なうときには、アドレス指定を行う
   レジスタに対応するストア動作モードに従って、キャッ
   シュヒット時にはストアイン動作とストアスルー動作を
   選択し、キャッシュミス時にはライトアロケート動作と
   ノーライトアロケート動作を選択する手段を備えること
   を特徴とするキャッシュ制御機構。
7. 【請求項７】 請求項１乃至請求項６のいずれかの請求
   項記載のキャッシュ制御機構において、 前記キャッシュ制御情報の控えを有し、キャッシュ制御
   情報の設定を行うときは同時にキャッシュ制御情報の控
   えも設定し、 前記レジスタに他のレジスタの値または他のレジスタの
   値を用いた演算結果が書き込まれる時は前記レジスタに
   対応するキャッシュ制御情報を、前記他のレジスタに対
   応するキャッシュ制御情報を元に更新し、 前記レジスタにキャッシュまたは主記憶から読み込んだ
   値が書き込まれる時は前記控えのキャッシュ制御情報を
   前記レジスタに対応するキャッシュ制御情報として再び
   設定することを特徴とするキャッシュ制御機構。