JPH11144469A

JPH11144469A - ３素子ｓｒａｍメモリセル回路、および２素子ラッチ回路

Info

Publication number: JPH11144469A
Application number: JP9310763A
Authority: JP
Inventors: Masami Hashimoto; 正美橋本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-11-12
Filing date: 1997-11-12
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】従来のＳＲＡＭにおいては１ビットにつきメモ
リセル回路は６個のトランジスタ、またラッチ回路は４
個のトランジスタを必要とし、ＤＲＡＭなどに比較する
と著しく高価であるという課題があった。【解決手段】バックゲートバイアス効果を利用すべく、
ゲートと基板を接続したＮ型ＭＯＳＦＥＴを正極の電源
に、同一構成のＰ型ＭＯＳＦＥＴを負極の電源に接続
し、かつ、それぞれのゲート電極、ドレイン電極を互い
にすべて接続することによりラッチ回路を構成し、かつ
ＳＲＡＭのラッチ回路として用いる。また、ＭＯＳＦＥ
Ｔをワード選択のトランスミッションゲートとして用い
る。また、このＳＲＡＭメモリセル回路はＳＯＩ基板を
用いる。【効果】ＳＲＡＭのメモリセル回路は３個のトランジス
タ、またラッチ回路は２個のトランジスタで実現でき、
低コストのＳＲＡＭが提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスタティックランダ
ムアクセスメモリ（以下、ＳＲＡＭと略す）を用いた半
導体集積回路装置において、集積度と素子効率が高く、
かつ高速動作に適したメモリセルの回路構成、もしくは
半導体集積回路装置における少ない素子数のラッチ回路
の構成に関する。

【０００２】

【従来の技術】従来のＳＲＡＭのメモリセル回路は図３
の如く絶縁ゲート電界効果型トランジスタ（以下、ＭＯ
ＳＦＥＴと略す）４個からなるラッチ回路３１５とその
両端からそれぞれＮ型（もしくはＰ型）のＭＯＳＦＥＴ
３１３、３１４を介してラッチ回路に記憶した信号とそ
の反転信号を２本のビット線３１８、３１９に取り出す
構成をとっていた。そして図４の全体の配置と構成を示
す回路図のように互いに反転の関係にある２本のビット
線３１８、３１９の信号を差動型のコンパレータ回路３
２０に入力し、メモリセルに記憶された信号を判断して
いた。

【０００３】また、ＭＯＳＦＥＴを用いた一般的なラッ
チ回路は図３のラッチ回路３１５の回路構成をとってい
た。

【０００４】

【発明が解決しようとする課題】さて、前述した従来の
メモリセルの構成では１個のラッチ回路に４個のＭＯＳ
ＦＥＴを使用し、かつトランスミッションゲートとして
２個のＭＯＳＦＥＴを使用し、合計６個のＭＯＳＦＥＴ
を用いている。それが記憶容量分すべてに掛かってく
る。ＳＲＡＭでは一般的に、かつ年々大容量が要求され
るなかで、１個のメモリセル回路に６個のＭＯＳＦＥＴ
が使用されるのは、製造コストを非常に高くしており、
同一容量のダイナミックラム（ＤＲＡＭ）に比較して約
４倍のコストの主要因となっているという問題点があっ
た。

【０００５】また、従来のラッチ回路は前述したように
４個のＭＯＳＦＥＴを使用し、機能の割に素子数が多い
という課題があった。

【０００６】そこで、本発明はこのような問題点を解
決、あるいは少しでも軽減すべく、素子数の少ないメモ
リセル回路を提供し、かつ低製造コストのＳＲＡＭを提
供することを目的とする。

【０００７】また、素子数の少ないラッチ回路を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】本発明の３素子ＳＲＡＭ
メモリセル回路は、正極の電源に第１電極を接続し、ゲ
ート電極と基板を接続したＮ型ＭＯＳＦＥＴと、負極の
電源に第１電極を接続し、ゲート電極と基板を接続した
Ｐ型ＭＯＳＦＥＴを用い、それぞれの第２電極とゲート
電極を互いにすべて接続して構成した２素子ラッチ回路
と、ＭＯＳＦＥＴによるトランスミッションゲートから
なることを特徴とする。

【０００９】

【作用】本発明の上記の構成によればラッチ回路および
トランスミッションゲートを構成するＰ型とＮ型のＭＯ
ＳＦＥＴはゲート電極と基板がそれぞれ接続されている
ので、ゲート電位がオン（ＯＮ）する場合のスレッショ
ルド電圧はバックゲートバイアス効果で低く（導通しや
すい）なり、またゲート電位がオフ（ＯＦＦ）する場合
のスレッショルド電圧はバックゲート効果により、高く
（遮断しやすい）なっている。そして正極の電源にＮ型
ＭＯＳＦＥＴを負極の電源にはＰ型ＭＯＳＦＥＴを用
い、かつ双方のゲート電極と第２電極をすべて互いに接
続しているので入力信号が正電位の場合はＮ型ＭＯＳＦ
ＥＴがオンし、Ｐ型ＭＯＳＦＥＴがオフし、かつ正電位
が電源から供給され保持する。入力信号が負電位の場合
にはその逆で負の電位が保持される。そしてバックゲー
ト効果によりスレッショルド電圧が変化し、保持しやす
くするとともにリーク電流を防ぐ。また、ＭＯＳＦＥＴ
のトランスミッションゲートにより、前記ラッチ回路の
信号を読みとる際と、またラッチ回路にデータを書き込
む際において、信号を伝達する役目を果たし、全体とし
てメモリセルの機能を果たすことができる。

【００１０】

【実施例】以下、実施例により本発明の詳細を示す。図
１は本発明の第１の実施例を示す３素子ＳＲＡＭメモリ
セル回路図である。なお、図１は埋め込み酸化膜のある
ＳＯＩ（シリコン・オン・インシュレータ）のウェハー
基板を用いており、各ＭＯＳＦＥＴ間の基板が原則的に
分離されている。さて、図１において破線１５で囲まれ
た中の回路はラッチ回路の役目をし、破線１４で囲まれ
た回路はトランスミッションゲートの役目をし、破線１
０で囲まれた中の回路が本発明の３素子ＳＲＡＭメモリ
セル回路に相当する。破線１５の中において、１１はＮ
型ＭＯＳＦＥＴであり、第１電極は正極の電源である＋
Ｖ_ＤＤに接続されており、ゲート電極と基板は接続され
ている。また、１２はＰ型ＭＯＳＦＥＴであり、第１電
極は負極の電源である−Ｖ_ＳＳに接続されており、ゲー
ト電極と基板は接続されている。また、Ｎ型ＭＯＳＦＥ
Ｔ１１の第２電極とゲート電極、およびＰ型ＭＯＳＦＥ
Ｔ１２の第２電極とゲート電極はすべて互いに接続さ
れ、入出力端子１６となっている。

【００１１】なお、ＭＯＳＦＥＴの場合、電源側にソー
ス電極、出力側にドレイン電極を接続するのが通常であ
り、用語もそのように表記するのが通例であるが、本発
明では通常の逆の使い方である正極の＋Ｖ_ＤＤにＮ型Ｍ
ＯＳＦＥＴ、負極の−Ｖ_ＳＳにＰ型ＭＯＳＦＥＴを用い
るのでソースとドレインの関係が逆になり、誤解を招く
ので電源に近い方を第１電極、出力側を第２電極と表記
する。

【００１２】さて、Ｎ型ＭＯＳＦＥＴ１１はゲート電極
が正電位のときオン（導通）し、正電位である＋Ｖ_ＤＤ
が第２電極に流れこみ、かつゲート電極に帰還されるの
で、正電位を安定的に保持する機能がある。なお、Ｎ型
ＭＯＳＦＥＴ１１の基板はゲート電極に接続されている
ので、ゲート電位が正であると、ソースと基板が負電位
の通常のＮ型ＭＯＳＦＥＴのスレッショルド電圧より、
バックゲートバイアス効果の逆でスレッショルド電圧が
低く（より導通しやすい方向）なり事実上、デプレショ
ン状態になるようにスレッショルド電圧を設定してお
り、正電位をＮ型ＭＯＳＦＥＴで伝える際のスレッショ
ルド電圧分の電圧降下を打ち消し、電源の正電位＋Ｖ
_ＤＤがゲート伝わっている。また、ゲート電極が負電位
であればオフ（非導通）している。そして、このときに
は基板に負電位が伝わり、バックゲート効果により、ス
レッショルド電圧は高くなるため、より遮断に効果的に
作用する。また同時にリーク電流もない。また、Ｐ型Ｍ
ＯＳＦＥＴ１２はゲート電極が負電位のときオン（導
通）し、負電位である−Ｖ_ＳＳが第２電極に流れこみ、
かつゲート電極に帰還されるので、負電位を安定的に保
持する機能がある。

【００１３】なお、Ｐ型ＭＯＳＦＥＴ１２も基板はゲー
ト電極に接続されているので、前述したことと同様にバ
ックゲートバイアス効果により、スレッショルド電圧が
オン時とオフ時では変化し、導通と遮断をより明確にす
る方向に作用する。したがってＮ型ＭＯＳＦＥＴ１１と
Ｐ型ＭＯＳＦＥＴ１２で構成された回路１５は正電位
（＋Ｖ_ＤＤ）もしくは負電位（−Ｖ_ＳＳ）どちらかを安
定的に保持し、かつリーク電流のないラッチ回路となっ
ていることが解る。１３はＮ型ＭＯＳＦＥＴであり、ソ
ース電極またはドレイン電極となる２端子がトランスミ
ッションゲート１４の第１端子と第２端子となってお
り、かつゲート電極はワード線１７に接続されている。
Ｎ型ＭＯＳＦＥＴ１３からなり、破線１４で表わされる
トランスミッションゲート１４の第２端子はビット線１
８に接続され、第１端子はラッチ回路１５の入出力兼用
端子１６に接続されている。Ｎ型ＭＯＳＦＥＴ１３はワ
ード線１７が正電位のときオンし、負電位のときオフし
する。そして、ＳＯＩ方式で作られているのでサブスレ
ッショルドリークが制御しやすくスレッショルド電圧を
低めに設定できるので負電位の信号は勿論、正電位の信
号も支障のない電位変化の範囲で信号を伝達する。

【００１４】さて以上の構成より、ワード線１７が正電
位となると、ビット線１８からラッチ回路１５へデータ
を書き込むことも出来るし、またラッチ回路１５の保持
データをビット線１８へ取り出すことも出来る。またワ
ード線１７が負電位のときラツチ回路１５はビット線１
８とは切り離されデータを保持する。

【００１５】図２は図１で説明した３素子ＳＲＡＭメモ
リセル回路（以下メモリセルと略す）がＳＲＡＭ装置全
体ではどのように使用されるかをより判りやすく構成を
示したものである。図２において、破線１０のブロック
はすべて図１で説明したメモリセルである。図２で上か
ら１行目（実際にはＬ行目）に横に並んでいるメモリセ
ル群にはＬ番目のワード線Ｗ_Ｌが入力し、各メモリセル
の中のトランスミッションゲートのＮ型ＭＯＳＦＥＴの
ゲート電極を制御している。上から２行目（実際にはＬ
−１行目）に横に並んでいるメモリセル群には（Ｌ−
１）番目のワード線Ｗ_Ｌー１が入力し、同様に各メモリ
セルを制御している。また左から１列目（実際にはＭ列
目）に縦に並んでいるメモリセル群にはＭ番目のビット
線Ｂ_Ｍが各トランスミッションゲートの第２端子に接続
されている。左から２列目（実際にはＭ−１列目）に縦
に並んでいるメモリセル群には（Ｍ−１）番目のビット
線Ｂ_Ｍー１が各トランスミッションゲートの第２端子に
接続されている。

【００１６】また、２１は書き込み信号と列信号の合成
信号ＷＣによって制御される書き込み回路であり、２２
は読み出し信号と列信号の合成信号ＲＣによって制御さ
れる読み出し回路である。ビット線Ｂ_Ｍは書き込み回路
２１の出力端子と読み出し回路２２の入力端子に接続さ
れている。また書き込み回路２１と読み出し回路２２か
らなる列リードライト回路２０は各ビット線毎に設けら
れている。さて（Ｌ，Ｍ）番地のデータを読み出す場合
にはＬ番目のワード線を活性化させ、Ｍ番目のビット線
に接続された読み出し回路２２を動作させる。また同じ
く（Ｌ，Ｍ）番地のデータを書き換える場合にはＬ番目
のワード線を活性化させ、Ｍ番目のビット線に接続され
た書き込み回路２１を動作させる。以上により、任意の
番地のデータを読み出すことも書き込むことも出来るこ
とが解る。なお、本発明の図１、図２を従来回路の図３
と図４を比較すると、１メモリセルにつき３個のトラン
ジスタが少なく、また、メモリセルの１列につきビット
線が１本少ないことが解る。これはＳＲＡＭとしての集
積回路装置としては非常に大きな構成要素の削減であ
り、コストダウン、小型化あるいは低消費電力に貢献す
る。

【００１７】なお、図１の回路のトランスミッションゲ
ートにおいて、Ｎ型ＭＯＳＦＥＴの例を示したが、ワー
ド線の信号の正負を配慮すればＰ型ＭＯＳＦＥＴを用い
ることも出来る。

【００１８】また、トランスミッションの役目をするＮ
型ＭＯＳＦＥＴ１３については電源電圧が非常に低く、
スレッショルド電圧が無視できなくなり、かつ電源電圧
がＰ拡散とＮ拡散の接触電位より低くなる場合（おおむ
ね０．５Ｖ以下）に用いるときはゲート電極と基板を接
続してバックゲートバイアス効果により、オン時のスレ
ッショルド電圧を下げる方法もある。

【００１９】また、以上はＳＲＡＭへの応用を前提とし
て説明したが、図１のなかで使用されているラッチ回路
１５はＳＲＡＭ以外の回路においても、ラッチ回路とし
て当然のことながら有用であり、本発明の２素子ラッチ
回路の構成である。

【００２０】また、以上は埋め込み酸化膜を持つＳＯＩ
方式を実施例として説明したが、ＳＯＩの一種である絶
縁基板上にシリコン単結晶薄膜を成長させたＳＯＳ（Ｓ
ｉｌｉｃｏｎＯｎＳａｐｐｈｉｒｅ）でも同様に可
能であり、またＳＯＩでなくとも、ウェル構造を３層以
上にして各ＭＯＳＦＥＴの基板電位を必要に応じて分離
すればいわゆる通常のバルク方式でも可能である。

【００２１】なお、ＳＯＩデバイスについての参考文献
としては「応用物理第６４巻第１１号（１９９５）
Ｐ１１０４−Ｐ１１１０ＳＯＩデバイスの研究開発動
向井上靖朗」がある。

【００２２】また、バックゲートバイアス効果の参考文
献としては「ＭＯＳ／ＬＳＩの設計と応用Ｐ４８−Ｐ
４９著者ＷｉｌｌｉａｍＮ．Ｃａｒｒ（株）エ
レクトロダイジェスト発行１９７６年」がある。

【００２３】

【発明の効果】以上、述べたように本発明の３素子ＳＲ
ＡＭメモリセル回路によればメモリセル回路を３個のＭ
ＯＳＦＥＴで構成しているので従来の６個の素子を必要
としたメモリセル回路に比較して、素子数の少ない、効
率のよいＳＲＡＭメモリセル回路を提供できるという効
果がある。

【００２４】また、さらには１メモリセル列当りのビッ
ト線が１本であり、従来の方式の２本に比較してチップ
面積の小さいＳＲＡＭを提供できるという効果がある。

【００２５】したがって、安価なＳＲＡＭを提供できる
という効果がある。

【００２６】また、素子数が少なく、かつデータ読み出
の際、差動型回路を用いていないので、低消費電力のメ
モリセル、およびＳＲＡＭを提供できるという効果があ
る。

【００２７】また、本発明の２素子ラッチ回路はＳＲＡ
Ｍ以外にも用いることが出来て、少ない素子数で構成で
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す３素子ＳＲＡＭメ
モリセル回路の回路図である。

【図２】本発明の第１の実施例の３素子ＳＲＡＭメモリ
セル回路とＳＲＡＭ回路の中で周辺回路との関係を示す
回路図である。

【図３】従来回路例のＳＲＡＭメモリセル回路の回路図
である。

【図４】従来回路例のＳＲＡＭ回路の中で周辺回路との
関係を示す回路図である。

【符号の説明】

１０・・・３素子ＳＲＡＭメモリセル回路１１、１３、３１３、３１４・・・Ｎ型ＭＯＳＦＥＴ１２・・・Ｐ型ＭＯＳＦＥＴ１４・・・トランスミッションゲート１５、３１５・・・ラッチ回路１６・・・入出力兼用端子１７、Ｗ_Ｌ、Ｗ_Ｌー１、Ｗ_Ｌー２１８、Ｂ_Ｍ、Ｂ_Ｍー１、Ｂ_Ｍー２、Ｂ_Ｍー３２０・・・列リードライト回路２１・・・書き込み回路２２・・・読み出し回路３１０・・・メモリセル回路３１７・・・ワード線３１８、３１９・・・ビット線３２０・・・差動センスアンプ回路ＷＣ・・・書き込み信号と列信号の合成信号ＲＣ・・・読み出し信号と列信号の合成信号＋Ｖ_ＤＤ・・・正極の電源電位 −Ｖ_ＳＳ・・・負極の電源電位

Claims

【特許請求の範囲】

【請求項１】ａ）スタティックランダムアクセスメモリ
を搭載した半導体集積回路装置において、ｂ）第１のＮ型絶縁ゲート電界効果型トランジスタと第
２のＰ型絶縁ゲート電界効果型トランジスタからなり、
前記第１のＮ型絶縁ゲート電界効果型トランジスタの第
１電極は正極の電源に接続され、ゲート電極と基板は互
いに接続され、前記第２のＰ型絶縁ゲート電界効果型ト
ランジスタの第１電極は負極の電源に接続され、ゲート
電極と基板は互いに接続され、かつ前記第１のＮ型絶縁
ゲート電界効果型トランジスタのゲート電極と第２電
極、および前記第２のＰ型絶縁ゲート電界効果型トラン
ジスタのゲート電極と第２電極がすべて互いに接続され
入力端子兼出力端子となっていることからなるラッチ回
路と、ｃ）第３の絶縁ゲート電界効果型トランジスタからなる
トランスミッションゲートからなり、ｄ）前記ラッチ回路の入力端子兼出力端子は前記トラン
スミッションゲートの第２端子に接続され、前記トラン
スミッションゲートの第１端子はメモリとしてのビット
線に接続され、前記第３の絶縁ゲート電界効果型トラン
ジスタのゲート電極はメモリとしてのワード線に接続さ
れたことを特徴とする３素子ＳＲＡＭメモリセル回路。
【請求項２】請求項１記載の第３の絶縁ゲート電界効果
型トランジスタのゲート電極と基板が接続されたことを
特徴とする３素子ＳＲＡＭメモリセル回路。
【請求項３】請求項１および２記載の半導体集積回路装
置がシリコン・オン・インシュレータ（ＳＯＩ）ウエハ
ー基板を用いたことを特徴とする３素子ＳＲＡＭメモリ
セル回路。
【請求項４】ａ）絶縁ゲート電界効果型トランジスタを
もちいた半導体集積回路装置において、ｂ）第１のＮ型絶縁ゲート電界効果型トランジスタと第
２のＰ型絶縁ゲート電界効果型トランジスタからなり、
前記第１のＮ型絶縁ゲート電界効果型トランジスタの第
１電極は正極の電源に接続され、ゲート電極と基板は互
いに接続され、前記第２のＰ型絶縁ゲート電界効果型ト
ランジスタの第１電極は負極の電源に接続され、ゲート
電極と基板は互いに接続され、かつ前記第１のＮ型絶縁
ゲート電界効果型トランジスタのゲート電極と第２電
極、および前記第２のＰ型絶縁ゲート電界効果型トラン
ジスタのゲート電極と第２電極がすべて互いに接続され
入力端子兼出力端子となっていることを特徴とする２素
子ラッチ回路。
【請求項５】請求項４記載の半導体集積回路装置がシリ
コン・オン・インシュレータ（ＳＯＩ）ウエハー基板を
用いたことを特徴とする２素子ラッチ回路。