JPH11144499A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11144499A JPH11144499A JP9305937A JP30593797A JPH11144499A JP H11144499 A JPH11144499 A JP H11144499A JP 9305937 A JP9305937 A JP 9305937A JP 30593797 A JP30593797 A JP 30593797A JP H11144499 A JPH11144499 A JP H11144499A
- Authority
- JP
- Japan
- Prior art keywords
- data
- scan
- circuit
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】本発明は、スキャンモードに於ける読み出し動
作後の書き込み動作に於いて、再度スキャンＦＦを設定
し直す必要のない半導体記憶装置を提供することを目的
とする。 【解決手段】半導体記憶装置は、通常動作モードに於い
ては並列に外部から供給される並列データを格納し、ス
キャンモードに於いては直列に外部から供給される直列
データを順次シフトして格納するチェーン接続された複
数のスキャンフリップフロップと、スキャンモードに於
いてデータ読み出し動作及びデータ書き込み動作を実行
する際には、複数のスキャンフリップフロップが直列デ
ータをシフトしないように制御する制御回路を含むこと
を特徴とする。
作後の書き込み動作に於いて、再度スキャンＦＦを設定
し直す必要のない半導体記憶装置を提供することを目的
とする。 【解決手段】半導体記憶装置は、通常動作モードに於い
ては並列に外部から供給される並列データを格納し、ス
キャンモードに於いては直列に外部から供給される直列
データを順次シフトして格納するチェーン接続された複
数のスキャンフリップフロップと、スキャンモードに於
いてデータ読み出し動作及びデータ書き込み動作を実行
する際には、複数のスキャンフリップフロップが直列デ
ータをシフトしないように制御する制御回路を含むこと
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体記憶装
置に関し、詳しくは半導体記憶装置に於けるテスト回路
に関する。
置に関し、詳しくは半導体記憶装置に於けるテスト回路
に関する。
【０００２】
【従来の技術】ＤＳＰ等に於いては、ＤＲＡＭ等の半導
体記憶装置をロジック回路と組み合わせて、単一のチッ
プに構成することが行われる。このように半導体記憶装
置をロジック回路と組み合わせて単一のチップとして構
成した場合、半導体記憶装置の動作テストを行うために
は、半導体記憶装置のスキャンモードが一般に用いられ
る。
体記憶装置をロジック回路と組み合わせて、単一のチッ
プに構成することが行われる。このように半導体記憶装
置をロジック回路と組み合わせて単一のチップとして構
成した場合、半導体記憶装置の動作テストを行うために
は、半導体記憶装置のスキャンモードが一般に用いられ
る。
【０００３】半導体記憶装置のコマンドバッファ、アド
レス入力バッファ、データ入力バッファ等の入力バッフ
ァには、スキャン用のフリップフロップ（以下ＦＦと記
す）であるスキャンＦＦが設けられる。スキャンＦＦ
は、通常動作時には、コマンド入力端子からのコマンド
信号入力、アドレス入力端子からのアドレス信号入力、
及びデータ入力端子からのデータ信号入力を受け取り、
各々のデータを半導体記憶装置の内部回路に供給する。
上述のように半導体記憶装置がロジック回路と組み合わ
せて単一のチップとして構成される場合には、半導体記
憶装置へのコマンド入力、アドレス入力、データ入力等
とチップ外部との間には、ロジック回路が構成する様々
なユーザロジックが介在する。従って、半導体記憶装置
の製造者が指定する半導体記憶装置のテストパターン
を、コマンド入力、アドレス入力、データ入力等に設定
することが出来ない。
レス入力バッファ、データ入力バッファ等の入力バッフ
ァには、スキャン用のフリップフロップ（以下ＦＦと記
す）であるスキャンＦＦが設けられる。スキャンＦＦ
は、通常動作時には、コマンド入力端子からのコマンド
信号入力、アドレス入力端子からのアドレス信号入力、
及びデータ入力端子からのデータ信号入力を受け取り、
各々のデータを半導体記憶装置の内部回路に供給する。
上述のように半導体記憶装置がロジック回路と組み合わ
せて単一のチップとして構成される場合には、半導体記
憶装置へのコマンド入力、アドレス入力、データ入力等
とチップ外部との間には、ロジック回路が構成する様々
なユーザロジックが介在する。従って、半導体記憶装置
の製造者が指定する半導体記憶装置のテストパターン
を、コマンド入力、アドレス入力、データ入力等に設定
することが出来ない。
【０００４】このような場合にスキャンモードが用いら
れる。スキャンモードに於いては、スキャンＦＦは、チ
ップ外部から半導体記憶装置に直接入力可能なスキャン
インデータ端子ＳＩから入力されるデータを読み込む。
これによって、ロジック回路が構成するユーザロジック
を介在することなく、テストパターンを半導体記憶装置
に設定することが可能になる。
れる。スキャンモードに於いては、スキャンＦＦは、チ
ップ外部から半導体記憶装置に直接入力可能なスキャン
インデータ端子ＳＩから入力されるデータを読み込む。
これによって、ロジック回路が構成するユーザロジック
を介在することなく、テストパターンを半導体記憶装置
に設定することが可能になる。
【０００５】図１０は、従来のスキャンモードによる試
験回路を示す構成図である。図１０の試験回路は、スキ
ャンＦＦ２０１−１乃至２０１−３、パルスジェネレー
タ回路２０２、ＯＲ回路２０３、及びＡＮＤ回路２０４
を含む。スキャンＦＦ２０１−１は、半導体記憶装置に
入力されるアドレス信号ＩＡ或いはデータ信号Ｉを受け
取る。スキャンＦＦ２０１−２は、半導体記憶装置に入
力されるライトイネーブル信号ＷＥを受け取る。またス
キャンＦＦ２０１−３は、半導体記憶装置に入力される
アドレス信号ＩＡ或いはデータ信号Ｉを受け取る。スキ
ャンＦＦ２０１−１及び２０１−３は、図１０では、各
々一つずつ設けられるように示されるが、実際には、入
力アドレス信号ＩＡのビット数と入力データ信号Ｉのビ
ット数に応じて複数個設けられる。
験回路を示す構成図である。図１０の試験回路は、スキ
ャンＦＦ２０１−１乃至２０１−３、パルスジェネレー
タ回路２０２、ＯＲ回路２０３、及びＡＮＤ回路２０４
を含む。スキャンＦＦ２０１−１は、半導体記憶装置に
入力されるアドレス信号ＩＡ或いはデータ信号Ｉを受け
取る。スキャンＦＦ２０１−２は、半導体記憶装置に入
力されるライトイネーブル信号ＷＥを受け取る。またス
キャンＦＦ２０１−３は、半導体記憶装置に入力される
アドレス信号ＩＡ或いはデータ信号Ｉを受け取る。スキ
ャンＦＦ２０１−１及び２０１−３は、図１０では、各
々一つずつ設けられるように示されるが、実際には、入
力アドレス信号ＩＡのビット数と入力データ信号Ｉのビ
ット数に応じて複数個設けられる。
【０００６】スキャンＦＦ２０１−１乃至２０１−３の
各々は、スキャンモード選択信号ＳＭを受け取り、この
スキャンモード選択信号ＳＭに基づいてＤ入力或いはＳ
Ｉ入力の何れかを選択し、ＣＫ入力に供給されるクロッ
ク信号ＣＫによって選択された入力をラッチする。図１
１は、スキャンＦＦ２０１−１乃至２０１−３の各々の
構成を示す構成図である。スキャンＦＦ２０１−１乃至
２０１−３の各々は、２入力セレクタ２１１とＦＦ２１
２を含む。２入力セレクタ２１１は、スキャンモード選
択信号ＳＭがＨＩＧＨの時に例えばＳＩ入力を選択し、
スキャンモード選択信号ＳＭがＬＯＷの時に例えばＩ入
力を選択する。選択された入力は、クロック信号ＣＫに
よって、ＦＦ２１２に格納される。
各々は、スキャンモード選択信号ＳＭを受け取り、この
スキャンモード選択信号ＳＭに基づいてＤ入力或いはＳ
Ｉ入力の何れかを選択し、ＣＫ入力に供給されるクロッ
ク信号ＣＫによって選択された入力をラッチする。図１
１は、スキャンＦＦ２０１−１乃至２０１−３の各々の
構成を示す構成図である。スキャンＦＦ２０１−１乃至
２０１−３の各々は、２入力セレクタ２１１とＦＦ２１
２を含む。２入力セレクタ２１１は、スキャンモード選
択信号ＳＭがＨＩＧＨの時に例えばＳＩ入力を選択し、
スキャンモード選択信号ＳＭがＬＯＷの時に例えばＩ入
力を選択する。選択された入力は、クロック信号ＣＫに
よって、ＦＦ２１２に格納される。
【０００７】図１０に示されるように、スキャンＦＦ２
０１−１及び２０１−２のＳＯ出力は、次段のスキャン
ＦＦのＳＩ入力に接続される。従って、スキャンＦＦ２
０１−１乃至２０１−３は、チェーン接続されることに
なる。このチェーン接続によって、スキャンインデータ
端子ＳＩから順次入力された直列データを、１ビットず
つシフトして、スキャンＦＦ２０１−１乃至２０１−３
の各ＦＦに格納することが出来る。
０１−１及び２０１−２のＳＯ出力は、次段のスキャン
ＦＦのＳＩ入力に接続される。従って、スキャンＦＦ２
０１−１乃至２０１−３は、チェーン接続されることに
なる。このチェーン接続によって、スキャンインデータ
端子ＳＩから順次入力された直列データを、１ビットず
つシフトして、スキャンＦＦ２０１−１乃至２０１−３
の各ＦＦに格納することが出来る。
【０００８】このようにして、スキャンモードに於いて
は、チップ外部から半導体記憶装置に直接入力可能なス
キャンインデータ端子ＳＩからテストパターンを順次入
力し、クロック信号ＣＫを順次与えて入力データを１ビ
ットずつシフトしていくことにより、スキャンＦＦ２０
１−１乃至２０１−３にテストパターンを設定すること
が出来る。
は、チップ外部から半導体記憶装置に直接入力可能なス
キャンインデータ端子ＳＩからテストパターンを順次入
力し、クロック信号ＣＫを順次与えて入力データを１ビ
ットずつシフトしていくことにより、スキャンＦＦ２０
１−１乃至２０１−３にテストパターンを設定すること
が出来る。
【０００９】スキャンＦＦ２０１−１乃至２０１−３に
テストパターンが設定されると、スキャン書き込み用信
号ＬＤをＨＩＧＨにして、半導体記憶装置の内部回路に
書き込み信号を供給し、必要な内部回路にテストパター
ンを書き込む。パルスジェネレータ回路２０２は、スキ
ャンモード選択信号ＳＭがＨＩＧＨの時にクロック信号
ＣＫのパルスが入力されると、クロック信号ＣＫのパル
スの立ち上がりに対応してパルスを生成する回路であ
る。スキャンモードに於いてパルスジェネレータ回路２
０２が生成したパルス信号は、ＯＲ回路２０３を介し
て、ＡＮＤ回路２０４に供給される。従って、スキャン
書き込み用信号ＬＤがＨＩＧＨに設定されると、パルス
ジェネレータ回路２０２が生成したパルス信号が、書き
込み信号として、半導体記憶装置の内部回路に供給され
ることになる。
テストパターンが設定されると、スキャン書き込み用信
号ＬＤをＨＩＧＨにして、半導体記憶装置の内部回路に
書き込み信号を供給し、必要な内部回路にテストパター
ンを書き込む。パルスジェネレータ回路２０２は、スキ
ャンモード選択信号ＳＭがＨＩＧＨの時にクロック信号
ＣＫのパルスが入力されると、クロック信号ＣＫのパル
スの立ち上がりに対応してパルスを生成する回路であ
る。スキャンモードに於いてパルスジェネレータ回路２
０２が生成したパルス信号は、ＯＲ回路２０３を介し
て、ＡＮＤ回路２０４に供給される。従って、スキャン
書き込み用信号ＬＤがＨＩＧＨに設定されると、パルス
ジェネレータ回路２０２が生成したパルス信号が、書き
込み信号として、半導体記憶装置の内部回路に供給され
ることになる。
【００１０】
【発明が解決しようとする課題】上述のようなスキャン
モードによる試験回路を用いて、半導体記憶装置に対す
る試験を実行する。メモリ試験の代表的なテストパター
ンにマーチパターンがある。これは、 １．全て０或いは全て１のデータを最小アドレスから最
大アドレスまで、順次書き込む。
モードによる試験回路を用いて、半導体記憶装置に対す
る試験を実行する。メモリ試験の代表的なテストパター
ンにマーチパターンがある。これは、 １．全て０或いは全て１のデータを最小アドレスから最
大アドレスまで、順次書き込む。
【００１１】２．アドレスを順次増加させて最小アドレ
スから最大アドレスまで、データを読み出し、読み出し
たデータと反対のデータを当該アドレスに書き込む。 ４．最大アドレスからアドレスを順次減少させて最小ア
ドレスまで、データを読み出し、読み出したデータと反
対のデータを当該アドレスに書き込む。 ５．１で書き込んだデータと反対のデータを最小アドレ
スから最大アドレスまで順次書き込んで、２から４の動
作を繰り返す。
スから最大アドレスまで、データを読み出し、読み出し
たデータと反対のデータを当該アドレスに書き込む。 ４．最大アドレスからアドレスを順次減少させて最小ア
ドレスまで、データを読み出し、読み出したデータと反
対のデータを当該アドレスに書き込む。 ５．１で書き込んだデータと反対のデータを最小アドレ
スから最大アドレスまで順次書き込んで、２から４の動
作を繰り返す。
【００１２】このようにデータ書き込み読み出し動作を
行い、読み出したデータが書き込んだデータと一致する
か否かをチェックする。これによって各メモリセルに対
する動作試験を実行する。図１０に示されるような従来
のスキャンモード用試験回路を用いてこの試験を行う場
合、読み出し用にあるアドレスを設定してそのアドレス
のデータを読み出すと、スキャンＦＦに格納されている
データがシフトしてしまうので、アドレスデータが変化
してしまう。従って、次に同一のアドレスにデータを書
き込もうとすると、再度データ及びアドレスを１ビット
ずつ入力してスキャンＦＦを設定し直す必要があり、テ
スト動作に手間と時間がかかってしまう。
行い、読み出したデータが書き込んだデータと一致する
か否かをチェックする。これによって各メモリセルに対
する動作試験を実行する。図１０に示されるような従来
のスキャンモード用試験回路を用いてこの試験を行う場
合、読み出し用にあるアドレスを設定してそのアドレス
のデータを読み出すと、スキャンＦＦに格納されている
データがシフトしてしまうので、アドレスデータが変化
してしまう。従って、次に同一のアドレスにデータを書
き込もうとすると、再度データ及びアドレスを１ビット
ずつ入力してスキャンＦＦを設定し直す必要があり、テ
スト動作に手間と時間がかかってしまう。
【００１３】従って本発明は、スキャンモードに於ける
読み出し動作後の書き込み動作に於いて、再度スキャン
ＦＦを設定し直す必要のない半導体記憶装置を提供する
ことを目的とする。
読み出し動作後の書き込み動作に於いて、再度スキャン
ＦＦを設定し直す必要のない半導体記憶装置を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】請求項１の発明に於て
は、半導体記憶装置は、通常動作モードに於いては並列
に外部から供給される並列データを格納し、スキャンモ
ードに於いては直列に外部から供給される直列データを
順次シフトして格納するチェーン接続された複数のスキ
ャンフリップフロップと、該スキャンモードに於いてデ
ータ読み出し動作及びデータ書き込み動作を実行する際
には、該複数のスキャンフリップフロップが該直列デー
タをシフトしないように制御する制御回路を含むことを
特徴とする。
は、半導体記憶装置は、通常動作モードに於いては並列
に外部から供給される並列データを格納し、スキャンモ
ードに於いては直列に外部から供給される直列データを
順次シフトして格納するチェーン接続された複数のスキ
ャンフリップフロップと、該スキャンモードに於いてデ
ータ読み出し動作及びデータ書き込み動作を実行する際
には、該複数のスキャンフリップフロップが該直列デー
タをシフトしないように制御する制御回路を含むことを
特徴とする。
【００１５】上記発明に於いては、スキャンモードに於
いてデータ読み出し動作及びデータ書き込み動作を実行
する際には、スキャンフリップフロップのデータがシフ
トしないように制御回路が動作制御する。従って、ある
アドレスからデータを読み出した直後に同一のアドレス
にデータを書き込む際に、再度データ及びアドレスを１
ビットずつ入力してスキャンフリップフロップを設定し
直す必要がなく、テストパターン設定の手間を削減出来
ると共に、テスト時間を短縮することが可能になる。
いてデータ読み出し動作及びデータ書き込み動作を実行
する際には、スキャンフリップフロップのデータがシフ
トしないように制御回路が動作制御する。従って、ある
アドレスからデータを読み出した直後に同一のアドレス
にデータを書き込む際に、再度データ及びアドレスを１
ビットずつ入力してスキャンフリップフロップを設定し
直す必要がなく、テストパターン設定の手間を削減出来
ると共に、テスト時間を短縮することが可能になる。
【００１６】請求項２の発明に於ては、請求項１記載の
半導体記憶装置に於て、前記複数のスキャンフリップフ
ロップはクロック信号を同期信号として動作し、前記制
御回路は、前記スキャンモードに於いて前記直列データ
を外部から供給する際には該クロック信号を該複数のス
キャンフリップフロップに供給し、該スキャンモードに
於いて前記データ読み出し動作及び前記データ書き込み
動作を実行する際には該複数のスキャンフリップフロッ
プに対する該クロック信号の供給を停止することを特徴
とする。
半導体記憶装置に於て、前記複数のスキャンフリップフ
ロップはクロック信号を同期信号として動作し、前記制
御回路は、前記スキャンモードに於いて前記直列データ
を外部から供給する際には該クロック信号を該複数のス
キャンフリップフロップに供給し、該スキャンモードに
於いて前記データ読み出し動作及び前記データ書き込み
動作を実行する際には該複数のスキャンフリップフロッ
プに対する該クロック信号の供給を停止することを特徴
とする。
【００１７】上記発明に於いては、制御回路がスキャン
フリップフロップに対するクロック信号の供給を制御す
ることによって、スキャンフリップフロップのデータが
シフトしないように動作制御することが出来る。請求項
３の発明に於ては、請求項２記載の半導体記憶装置に於
て、前記制御回路は、前記クロック信号と制御信号とを
受け取り、該クロック信号と該制御信号との論理演算に
より前記複数のスキャンフリップフロップに対する該ク
ロック信号の供給を制御することを特徴とする。
フリップフロップに対するクロック信号の供給を制御す
ることによって、スキャンフリップフロップのデータが
シフトしないように動作制御することが出来る。請求項
３の発明に於ては、請求項２記載の半導体記憶装置に於
て、前記制御回路は、前記クロック信号と制御信号とを
受け取り、該クロック信号と該制御信号との論理演算に
より前記複数のスキャンフリップフロップに対する該ク
ロック信号の供給を制御することを特徴とする。
【００１８】上記発明に於いては、制御信号とクロック
信号との論理演算によって、単純な回路で、クロック信
号の供給を制御することが出来る。請求項４の発明に於
ては、請求項１記載の半導体記憶装置に於て、前記通常
動作モード及び前記スキャンモードに於いて、前記制御
回路の制御のもとでパルスを生成することで、前記デー
タ読み出し動作及び前記データ書き込み動作を制御する
パルスジェネレータ回路を更に含むことを特徴とする。
信号との論理演算によって、単純な回路で、クロック信
号の供給を制御することが出来る。請求項４の発明に於
ては、請求項１記載の半導体記憶装置に於て、前記通常
動作モード及び前記スキャンモードに於いて、前記制御
回路の制御のもとでパルスを生成することで、前記デー
タ読み出し動作及び前記データ書き込み動作を制御する
パルスジェネレータ回路を更に含むことを特徴とする。
【００１９】上記発明に於いては、制御回路の制御のも
とでデータ読み出し動作及びデータ書き込み動作を制御
するので、適切なタイミングでデータ読み出し動作及び
データ書き込み動作を実行することが出来る。請求項５
の発明に於ては、請求項４記載の半導体記憶装置に於
て、前記パルスジェネレータ回路からのパルス信号で指
定される時間だけ選択されたワード線を活性化するワー
ドラインバッファ回路を更に含むことを特徴とする。
とでデータ読み出し動作及びデータ書き込み動作を制御
するので、適切なタイミングでデータ読み出し動作及び
データ書き込み動作を実行することが出来る。請求項５
の発明に於ては、請求項４記載の半導体記憶装置に於
て、前記パルスジェネレータ回路からのパルス信号で指
定される時間だけ選択されたワード線を活性化するワー
ドラインバッファ回路を更に含むことを特徴とする。
【００２０】上記発明に於いては、制御回路の制御のも
とで動作するパルスジェネレータ回路によって、ワード
線の活性化タイミング及び活性時間長を制御するので、
適切なタイミングでデータ読み出し動作及びデータ書き
込み動作を実行することが出来る。請求項６の発明に於
ては、請求項１記載の半導体記憶装置に於て、前記複数
のスキャンフリップフロップは、ＬＳＳＤ型のフリップ
フロップを含むことを特徴とする。
とで動作するパルスジェネレータ回路によって、ワード
線の活性化タイミング及び活性時間長を制御するので、
適切なタイミングでデータ読み出し動作及びデータ書き
込み動作を実行することが出来る。請求項６の発明に於
ては、請求項１記載の半導体記憶装置に於て、前記複数
のスキャンフリップフロップは、ＬＳＳＤ型のフリップ
フロップを含むことを特徴とする。
【００２１】上記発明に於いては、ＬＳＳＤ型のスキャ
ンフリップフロップを用いることで、スキャンフリップ
フロップに於いて確実なデータシフト及びデータ格納動
作を実現することが出来る。請求項７の発明に於ては、
請求項１記載の半導体記憶装置に於て、複数のポートを
更に含み、前記制御回路は該複数のポートごとに前記複
数のスキャンフリップフロップを制御することを特徴と
する。
ンフリップフロップを用いることで、スキャンフリップ
フロップに於いて確実なデータシフト及びデータ格納動
作を実現することが出来る。請求項７の発明に於ては、
請求項１記載の半導体記憶装置に於て、複数のポートを
更に含み、前記制御回路は該複数のポートごとに前記複
数のスキャンフリップフロップを制御することを特徴と
する。
【００２２】上記発明に於いては、複数のポートごとに
スキャンフリップフロップを制御するので、各ポートに
対する独立なデータ読み出し動作及びデータ書き込み動
作を実現することが出来る。請求項８の発明に於ては、
半導体記憶装置は、複数のスキャンフリップフロップ
と、スキャンモードに於いてデータ読み出し動作及びデ
ータ書き込み動作を実行する際には、該複数のスキャン
フリップフロップがデータをシフトしないように制御す
る制御回路を含むことを特徴とする。
スキャンフリップフロップを制御するので、各ポートに
対する独立なデータ読み出し動作及びデータ書き込み動
作を実現することが出来る。請求項８の発明に於ては、
半導体記憶装置は、複数のスキャンフリップフロップ
と、スキャンモードに於いてデータ読み出し動作及びデ
ータ書き込み動作を実行する際には、該複数のスキャン
フリップフロップがデータをシフトしないように制御す
る制御回路を含むことを特徴とする。
【００２３】上記発明に於いては、スキャンモードに於
いてデータ読み出し動作及びデータ書き込み動作を実行
する際には、スキャンフリップフロップのデータがシフ
トしないように制御回路が動作制御する。従って、ある
アドレスからデータを読み出した直後に同一のアドレス
にデータを書き込む際に、再度データ及びアドレスを１
ビットずつ入力してスキャンフリップフロップを設定し
直す必要がなく、テストパターン設定の手間を削減出来
ると共に、テスト時間を短縮することが可能になる。
いてデータ読み出し動作及びデータ書き込み動作を実行
する際には、スキャンフリップフロップのデータがシフ
トしないように制御回路が動作制御する。従って、ある
アドレスからデータを読み出した直後に同一のアドレス
にデータを書き込む際に、再度データ及びアドレスを１
ビットずつ入力してスキャンフリップフロップを設定し
直す必要がなく、テストパターン設定の手間を削減出来
ると共に、テスト時間を短縮することが可能になる。
【００２４】
【発明の実施の形態】以下に、本発明の原理と実施例を
添付の図面を用いて説明する。図１は、本発明の原理に
よるスキャンモード用試験回路の構成図を示す。図１の
スキャンモード用試験回路１０は、スキャンＦＦ１１−
１乃至１１−３、パルスジェネレータ回路１２、ＯＲ回
路１３、インバータ１４、ＯＲ回路１５、及びＡＮＤ回
路１６を含む。スキャンＦＦ１１−１乃至１１−３は、
図１０のスキャンＦＦ２０１−１乃至２０１−３と同一
構成のスキャンＦＦであり、図１１に示す構造を有す
る。
添付の図面を用いて説明する。図１は、本発明の原理に
よるスキャンモード用試験回路の構成図を示す。図１の
スキャンモード用試験回路１０は、スキャンＦＦ１１−
１乃至１１−３、パルスジェネレータ回路１２、ＯＲ回
路１３、インバータ１４、ＯＲ回路１５、及びＡＮＤ回
路１６を含む。スキャンＦＦ１１−１乃至１１−３は、
図１０のスキャンＦＦ２０１−１乃至２０１−３と同一
構成のスキャンＦＦであり、図１１に示す構造を有す
る。
【００２５】スキャンＦＦ１１−１は、半導体記憶装置
に入力されるアドレス信号ＩＡ或いはデータ信号Ｉを受
け取る。スキャンＦＦ１１−２は、半導体記憶装置に入
力されるライトイネーブル信号ＷＥを受け取る。またス
キャンＦＦ１１−３は、半導体記憶装置に入力されるア
ドレス信号ＩＡ或いはデータ信号Ｉを受け取る。スキャ
ンＦＦ１１−１及び１１−３は、図１では、各々一つず
つ設けられるように示されるが、実際には、入力アドレ
ス信号ＩＡのビット数と入力データ信号Ｉのビット数に
応じて複数個設けられる。
に入力されるアドレス信号ＩＡ或いはデータ信号Ｉを受
け取る。スキャンＦＦ１１−２は、半導体記憶装置に入
力されるライトイネーブル信号ＷＥを受け取る。またス
キャンＦＦ１１−３は、半導体記憶装置に入力されるア
ドレス信号ＩＡ或いはデータ信号Ｉを受け取る。スキャ
ンＦＦ１１−１及び１１−３は、図１では、各々一つず
つ設けられるように示されるが、実際には、入力アドレ
ス信号ＩＡのビット数と入力データ信号Ｉのビット数に
応じて複数個設けられる。
【００２６】スキャンＦＦ１１−１乃至１１−３の各々
は、スキャンモード選択信号ＳＭを受け取る。このスキ
ャンモード選択信号ＳＭがＬＯＷの場合にはＤ入力を選
択し、スキャンモード選択信号ＳＭがＨＩＧＨの場合に
はＳＩ入力を選択する。選択された入力は、ＣＫ入力に
供給されるクロック信号ＣＫによってラッチされる。ス
キャンＦＦ１１−１及び１１−２のＳＯ出力は、次段の
スキャンＦＦのＳＩ入力に接続される。従ってスキャン
ＦＦ１１−１乃至１１−３は、チェーン接続されること
になる。
は、スキャンモード選択信号ＳＭを受け取る。このスキ
ャンモード選択信号ＳＭがＬＯＷの場合にはＤ入力を選
択し、スキャンモード選択信号ＳＭがＨＩＧＨの場合に
はＳＩ入力を選択する。選択された入力は、ＣＫ入力に
供給されるクロック信号ＣＫによってラッチされる。ス
キャンＦＦ１１−１及び１１−２のＳＯ出力は、次段の
スキャンＦＦのＳＩ入力に接続される。従ってスキャン
ＦＦ１１−１乃至１１−３は、チェーン接続されること
になる。
【００２７】スキャンクロック信号ＳＭＣＫがＨＩＧＨ
の場合には、インバータ１４の出力がＬＯＷとなり、Ｏ
Ｒ回路１５はクロック信号ＣＫをそのまま通過させる。
従ってクロック信号ＣＫは、ＯＲ回路１５を介して、ス
キャンＦＦ１１−１乃至１１−３のＣＫ入力に供給され
る。この場合、上記チェーン接続を介して、スキャンイ
ンデータ端子ＳＩから順次入力された直列データを、１
ビットずつシフトして、スキャンＦＦ１１−１乃至１１
−３の各ＦＦに格納することが出来る。
の場合には、インバータ１４の出力がＬＯＷとなり、Ｏ
Ｒ回路１５はクロック信号ＣＫをそのまま通過させる。
従ってクロック信号ＣＫは、ＯＲ回路１５を介して、ス
キャンＦＦ１１−１乃至１１−３のＣＫ入力に供給され
る。この場合、上記チェーン接続を介して、スキャンイ
ンデータ端子ＳＩから順次入力された直列データを、１
ビットずつシフトして、スキャンＦＦ１１−１乃至１１
−３の各ＦＦに格納することが出来る。
【００２８】このようにして、スキャンモード選択信号
ＳＭがＨＩＧＨであるスキャンモードに於いては、チッ
プ外部から半導体記憶装置に直接入力可能なスキャンイ
ンデータ端子ＳＩからテストパターンを順次入力し、ク
ロック信号ＣＫを順次与えて入力データを１ビットずつ
シフトしていくことにより、スキャンＦＦ１１−１乃至
１１−３にテストパターンを設定することが出来る。
ＳＭがＨＩＧＨであるスキャンモードに於いては、チッ
プ外部から半導体記憶装置に直接入力可能なスキャンイ
ンデータ端子ＳＩからテストパターンを順次入力し、ク
ロック信号ＣＫを順次与えて入力データを１ビットずつ
シフトしていくことにより、スキャンＦＦ１１−１乃至
１１−３にテストパターンを設定することが出来る。
【００２９】スキャンＦＦ１１−１乃至１１−３にテス
トパターンが設定されると、半導体記憶装置の内部回路
に対して、データ読みだしパルスを供給してデータ読み
出しを行い、更にデータ書き込みパルスを供給してスキ
ャンＦＦ１１−１乃至１１−３に格納されたテストパタ
ーンを書き込む。パルスジェネレータ回路１２は、デー
タ書き込みパルス出力とデータ読み出しパルス出力とを
有する。
トパターンが設定されると、半導体記憶装置の内部回路
に対して、データ読みだしパルスを供給してデータ読み
出しを行い、更にデータ書き込みパルスを供給してスキ
ャンＦＦ１１−１乃至１１−３に格納されたテストパタ
ーンを書き込む。パルスジェネレータ回路１２は、デー
タ書き込みパルス出力とデータ読み出しパルス出力とを
有する。
【００３０】データ書き込みパルスは、ＯＲ回路１３の
出力がＬＯＷの時に、ＡＮＤ回路１６の出力信号の立ち
上がりに対応して出力される。出力されたデータ書き込
みパルスは、半導体記憶装置内の内部回路に供給され
て、スキャンＦＦ１１−１乃至１１−３のテストパター
ンをメモリセルに書き込む。ＯＲ回路１３の出力がＨＩ
ＧＨの時には、データ書き込みパルスは出力されない。
出力がＬＯＷの時に、ＡＮＤ回路１６の出力信号の立ち
上がりに対応して出力される。出力されたデータ書き込
みパルスは、半導体記憶装置内の内部回路に供給され
て、スキャンＦＦ１１−１乃至１１−３のテストパター
ンをメモリセルに書き込む。ＯＲ回路１３の出力がＨＩ
ＧＨの時には、データ書き込みパルスは出力されない。
【００３１】データ読み出しパルスは、ＯＲ回路１３の
出力がＨＩＧＨの時に、ＡＮＤ回路１６の出力信号の立
ち上がりに対応して出力される。出力されたデータ読み
出しパルスは、半導体記憶装置内の内部回路に供給され
て、メモリセルに格納されたデータを読み出す。ＯＲ回
路１３の出力がＬＯＷの時には、データ読み出しパルス
は出力されない。
出力がＨＩＧＨの時に、ＡＮＤ回路１６の出力信号の立
ち上がりに対応して出力される。出力されたデータ読み
出しパルスは、半導体記憶装置内の内部回路に供給され
て、メモリセルに格納されたデータを読み出す。ＯＲ回
路１３の出力がＬＯＷの時には、データ読み出しパルス
は出力されない。
【００３２】上述のようにスキャンＦＦ１１−１乃至１
１−３にテストパターンを設定する際には、スキャンク
ロック信号ＳＭＣＫをＨＩＧＨに固定して、クロック信
号ＣＫのパルスを供給する。このとき、ＯＲ回路１３の
出力はＨＩＧＨであるので、データ書き込みは行われな
い。このようにしてテストパターンを設定した後に、デ
ータ読み出し及びデータ書き込みを行う。データ読み出
しを行う際には、クロック信号ＣＫをＨＩＧＨに固定し
て、スキャンクロック信号ＳＭＣＫを変化させることに
より、スキャンクロック信号ＳＭＣＫの立ち上がりエッ
ジで、パルスジェネレータ回路１２がデータ読み出しパ
ルスを出力する。このときスキャンモード選択信号ＳＭ
はＨＩＧＨに保たれているため、ＯＲ回路１３の出力は
ＨＩＧＨであり、パルスジェネレータ回路１２はデータ
読み出しパルスを出力する状態にある。またこのとき、
クロック信号ＣＫがＨＩＧＨに固定されているので、Ｏ
Ｒ回路１５の出力は常時ＨＩＧＨであり、スキャンＦＦ
１１−１乃至１１−３のデータは変化しない。
１−３にテストパターンを設定する際には、スキャンク
ロック信号ＳＭＣＫをＨＩＧＨに固定して、クロック信
号ＣＫのパルスを供給する。このとき、ＯＲ回路１３の
出力はＨＩＧＨであるので、データ書き込みは行われな
い。このようにしてテストパターンを設定した後に、デ
ータ読み出し及びデータ書き込みを行う。データ読み出
しを行う際には、クロック信号ＣＫをＨＩＧＨに固定し
て、スキャンクロック信号ＳＭＣＫを変化させることに
より、スキャンクロック信号ＳＭＣＫの立ち上がりエッ
ジで、パルスジェネレータ回路１２がデータ読み出しパ
ルスを出力する。このときスキャンモード選択信号ＳＭ
はＨＩＧＨに保たれているため、ＯＲ回路１３の出力は
ＨＩＧＨであり、パルスジェネレータ回路１２はデータ
読み出しパルスを出力する状態にある。またこのとき、
クロック信号ＣＫがＨＩＧＨに固定されているので、Ｏ
Ｒ回路１５の出力は常時ＨＩＧＨであり、スキャンＦＦ
１１−１乃至１１−３のデータは変化しない。
【００３３】データ書き込みを行う際には、クロック信
号ＣＫをＨＩＧＨに固定して、スキャンクロック信号Ｓ
ＭＣＫを変化させることにより、スキャンクロック信号
ＳＭＣＫの立ち上がりエッジで、パルスジェネレータ回
路１２がデータ書き込みパルスを出力する。このときス
キャンモード選択信号ＳＭはＬＯＷにされ、またスキャ
ンＦＦ１１−２にはライトイネーブル信号に対応してＬ
ＯＷが格納されている。従ってＯＲ回路１３の出力はＬ
ＯＷであり、パルスジェネレータ回路１２はデータ書き
込みパルスを出力する状態にある。またこのとき、クロ
ック信号ＣＫがＨＩＧＨに固定されているので、ＯＲ回
路１５の出力は常時ＨＩＧＨであり、スキャンＦＦ１１
−１乃至１１−３のデータは変化しない。
号ＣＫをＨＩＧＨに固定して、スキャンクロック信号Ｓ
ＭＣＫを変化させることにより、スキャンクロック信号
ＳＭＣＫの立ち上がりエッジで、パルスジェネレータ回
路１２がデータ書き込みパルスを出力する。このときス
キャンモード選択信号ＳＭはＬＯＷにされ、またスキャ
ンＦＦ１１−２にはライトイネーブル信号に対応してＬ
ＯＷが格納されている。従ってＯＲ回路１３の出力はＬ
ＯＷであり、パルスジェネレータ回路１２はデータ書き
込みパルスを出力する状態にある。またこのとき、クロ
ック信号ＣＫがＨＩＧＨに固定されているので、ＯＲ回
路１５の出力は常時ＨＩＧＨであり、スキャンＦＦ１１
−１乃至１１−３のデータは変化しない。
【００３４】このように図１の本発明によるスキャンモ
ード用試験回路１０に於いては、スキャンＦＦにデータ
を設定し、その後データ読み出し動作及びデータ書き込
み動作を行う際に、スキャンＦＦのデータを変化させず
にデータ読み出し及びデータ書き込みを行うことが出来
る。従って、あるアドレスからデータを読み出した直後
に同一のアドレスにデータを書き込む際に、再度データ
及びアドレスを１ビットずつ入力してスキャンＦＦを設
定し直す必要がなく、テストパターン設定の手間を削減
出来ると共に、テスト時間を短縮することが出来る。
ード用試験回路１０に於いては、スキャンＦＦにデータ
を設定し、その後データ読み出し動作及びデータ書き込
み動作を行う際に、スキャンＦＦのデータを変化させず
にデータ読み出し及びデータ書き込みを行うことが出来
る。従って、あるアドレスからデータを読み出した直後
に同一のアドレスにデータを書き込む際に、再度データ
及びアドレスを１ビットずつ入力してスキャンＦＦを設
定し直す必要がなく、テストパターン設定の手間を削減
出来ると共に、テスト時間を短縮することが出来る。
【００３５】図２は、本発明による半導体記憶装置の実
施例を示す構成図である。図２に於いて、図１と同一の
構成要素は同一の番号で参照し、その説明は省略する。
図２の実施例は、ＤＲＡＭに本発明を適用した例であ
る。図２の半導体記憶装置２０は、ＯＲ回路１３、イン
バータ１４、ＯＲ回路１５、ＡＮＤ回路１６、ローアド
レスレジスタ２１、コラムアドレスレジスタ２２、ライ
トイネーブルレジスタ２３、入力データレジスタ２４、
出力データバッファ２５、ローデコーダ２６、ワードラ
インバッファ２７、メモリセル配列２８、コラムデコー
ダ２９、コラムセレクタ３０、ライトアンプ３１、及び
センスアンプ３２を含む。
施例を示す構成図である。図２に於いて、図１と同一の
構成要素は同一の番号で参照し、その説明は省略する。
図２の実施例は、ＤＲＡＭに本発明を適用した例であ
る。図２の半導体記憶装置２０は、ＯＲ回路１３、イン
バータ１４、ＯＲ回路１５、ＡＮＤ回路１６、ローアド
レスレジスタ２１、コラムアドレスレジスタ２２、ライ
トイネーブルレジスタ２３、入力データレジスタ２４、
出力データバッファ２５、ローデコーダ２６、ワードラ
インバッファ２７、メモリセル配列２８、コラムデコー
ダ２９、コラムセレクタ３０、ライトアンプ３１、及び
センスアンプ３２を含む。
【００３６】半導体記憶装置２０の通常動作モードに於
ける動作は、従来技術と同様であり、以下に簡単に説明
する。ローアドレスレジスタ２１に供給されたローアド
レスは、ローデコーダ２６でデコードされて、ワードラ
インバッファ２７の選択されたワード線を活性化する。
活性化されたワード線に対応するメモリセルのデータ
が、メモリセル配列２８から読み出される。
ける動作は、従来技術と同様であり、以下に簡単に説明
する。ローアドレスレジスタ２１に供給されたローアド
レスは、ローデコーダ２６でデコードされて、ワードラ
インバッファ２７の選択されたワード線を活性化する。
活性化されたワード線に対応するメモリセルのデータ
が、メモリセル配列２８から読み出される。
【００３７】コラムアドレスレジスタ２２に供給された
コラムアドレスは、コラムデコーダ２９でデコードされ
る。コラムデコーダ２９のデコード結果に従い、コラム
セレクタ３０が、メモリセル配列２８から読み出された
データのうち指定されたコラムアドレスのデータを選択
して、センスアンプ３２に供給する。センスアンプ３２
のデータは、出力バッファ２５を介して、半導体記憶装
置２０外部に出力される。
コラムアドレスは、コラムデコーダ２９でデコードされ
る。コラムデコーダ２９のデコード結果に従い、コラム
セレクタ３０が、メモリセル配列２８から読み出された
データのうち指定されたコラムアドレスのデータを選択
して、センスアンプ３２に供給する。センスアンプ３２
のデータは、出力バッファ２５を介して、半導体記憶装
置２０外部に出力される。
【００３８】データ書き込み時には、ライトイネーブル
レジスタ２３への入力であるライトイネーブル信号ＷＥ
が活性化される。これによりデータ書き込みパルスがラ
イトアンプ３１に供給されて、入力データレジスタ２４
に入力されたデータを、指定されたコラムアドレスの指
定されたローアドレスに書き込む。以下にスキャンモー
ドに於ける動作について説明する。
レジスタ２３への入力であるライトイネーブル信号ＷＥ
が活性化される。これによりデータ書き込みパルスがラ
イトアンプ３１に供給されて、入力データレジスタ２４
に入力されたデータを、指定されたコラムアドレスの指
定されたローアドレスに書き込む。以下にスキャンモー
ドに於ける動作について説明する。
【００３９】スキャンモードは、スキャンモード選択信
号ＳＭをＨＩＧＨにすることで設定される。図１に示さ
れるスキャンＦＦ１１−１乃至１１−３は、半導体記憶
装置の入力レジスタ群であり、図２のローアドレスレジ
スタ２１、コラムアドレスレジスタ２２、ライトイネー
ブルレジスタ２３、及び入力データレジスタ２４に対応
する。なお図１に示されるように、スキャンモード選択
信号ＳＭはスキャンＦＦ１１−１乃至１１−３の各々に
供給されるが、図２では図面の明解さを考慮して、ロー
アドレスレジスタ２１、コラムアドレスレジスタ２２、
ライトイネーブルレジスタ２３、及び入力データレジス
タ２４に対するスキャンモード選択信号ＳＭの接続は省
略してある。
号ＳＭをＨＩＧＨにすることで設定される。図１に示さ
れるスキャンＦＦ１１−１乃至１１−３は、半導体記憶
装置の入力レジスタ群であり、図２のローアドレスレジ
スタ２１、コラムアドレスレジスタ２２、ライトイネー
ブルレジスタ２３、及び入力データレジスタ２４に対応
する。なお図１に示されるように、スキャンモード選択
信号ＳＭはスキャンＦＦ１１−１乃至１１−３の各々に
供給されるが、図２では図面の明解さを考慮して、ロー
アドレスレジスタ２１、コラムアドレスレジスタ２２、
ライトイネーブルレジスタ２３、及び入力データレジス
タ２４に対するスキャンモード選択信号ＳＭの接続は省
略してある。
【００４０】ローアドレスレジスタ２１、コラムアドレ
スレジスタ２２、ライトイネーブルレジスタ２３、及び
入力データレジスタ２４は、図２に於いて点線で示され
るようにチェーン接続される。チェーン接続の入力端は
ＳＩ入力であり、出力端はＳＯ出力である。スキャンモ
ード選択信号ＳＭをＨＩＧＨにしてスキャンモードに
し、クロック信号ＣＫのパルスを供給することで、ＳＩ
入力のデータを、上記チェーン接続を介して順次シフト
させることが出来る。これによってＳＩ入力のデータ
を、ローアドレスレジスタ２１、コラムアドレスレジス
タ２２、ライトイネーブルレジスタ２３、及び入力デー
タレジスタ２４に設定することが出来る。
スレジスタ２２、ライトイネーブルレジスタ２３、及び
入力データレジスタ２４は、図２に於いて点線で示され
るようにチェーン接続される。チェーン接続の入力端は
ＳＩ入力であり、出力端はＳＯ出力である。スキャンモ
ード選択信号ＳＭをＨＩＧＨにしてスキャンモードに
し、クロック信号ＣＫのパルスを供給することで、ＳＩ
入力のデータを、上記チェーン接続を介して順次シフト
させることが出来る。これによってＳＩ入力のデータ
を、ローアドレスレジスタ２１、コラムアドレスレジス
タ２２、ライトイネーブルレジスタ２３、及び入力デー
タレジスタ２４に設定することが出来る。
【００４１】スキャンモードで各レジスタにデータを設
定した後、ローアドレスレジスタ２１及びコラムアドレ
スレジスタ２２に設定されたアドレスからデータを読み
出したり、設定したアドレスに対して入力データレジス
タ２４に設定されたデータを書き込んだりすることが出
来る。この読み出し／書き込み動作は、スキャンクロッ
ク信号ＳＭＣＫを変化させることで、パルスジェネレー
タ回路１２からパルス信号を出力することで行う。この
ときクロック信号ＣＫはＨＩＧＨに固定され、ＯＲ回路
１５の出力がＨＩＧＨであるので、各レジスタに設定さ
れたデータは変化しない。
定した後、ローアドレスレジスタ２１及びコラムアドレ
スレジスタ２２に設定されたアドレスからデータを読み
出したり、設定したアドレスに対して入力データレジス
タ２４に設定されたデータを書き込んだりすることが出
来る。この読み出し／書き込み動作は、スキャンクロッ
ク信号ＳＭＣＫを変化させることで、パルスジェネレー
タ回路１２からパルス信号を出力することで行う。この
ときクロック信号ＣＫはＨＩＧＨに固定され、ＯＲ回路
１５の出力がＨＩＧＨであるので、各レジスタに設定さ
れたデータは変化しない。
【００４２】図３は、パルスジェネレータ回路１２の回
路構成を示す回路図である。図３のパルスジェネレータ
回路１２は、インバータ３１乃至３３、ＡＮＤ回路３４
及び３５、ＯＲ回路３６、及びバッファ回路３７乃至４
１を含む。ＡＮＤ回路３４は、ＡＮＤ回路１６の出力と
遅延されたその反転信号とのＡＮＤをとることで、ＡＮ
Ｄ回路１６の出力の立ち上がりエッジに対応するＨＩＧ
Ｈパルスを出力する。このＨＩＧＨパルスは、バッファ
回路３８を介して、ワード線活性化パルスＡとして図２
のワードラインバッファ２７に供給される。
路構成を示す回路図である。図３のパルスジェネレータ
回路１２は、インバータ３１乃至３３、ＡＮＤ回路３４
及び３５、ＯＲ回路３６、及びバッファ回路３７乃至４
１を含む。ＡＮＤ回路３４は、ＡＮＤ回路１６の出力と
遅延されたその反転信号とのＡＮＤをとることで、ＡＮ
Ｄ回路１６の出力の立ち上がりエッジに対応するＨＩＧ
Ｈパルスを出力する。このＨＩＧＨパルスは、バッファ
回路３８を介して、ワード線活性化パルスＡとして図２
のワードラインバッファ２７に供給される。
【００４３】ＯＲ回路１３の出力がＨＩＧＨの場合、上
記ＨＩＧＨパルスは更に、バッファ回路３９、ＡＮＤ回
路３５、及びバッファ回路４０を介して、データ読み出
しパルスＢとして図２のセンスアンプ３２に供給され
る。これによって半導体記憶装置２０からデータを読み
出すことが出来る。ＯＲ回路１３の出力がＬＯＷの場
合、上記ＨＩＧＨパルスは更に、ＯＲ回路３６及びバッ
ファ回路４１を介して、データ書き込みパルスＣとして
図２のライトアンプ３１に供給される。これによって半
導体記憶装置２０にデータを書き込むことが出来る。こ
こでライトアンプ３１とセンスアンプ３２の構成は、従
来技術の構成と同様である。
記ＨＩＧＨパルスは更に、バッファ回路３９、ＡＮＤ回
路３５、及びバッファ回路４０を介して、データ読み出
しパルスＢとして図２のセンスアンプ３２に供給され
る。これによって半導体記憶装置２０からデータを読み
出すことが出来る。ＯＲ回路１３の出力がＬＯＷの場
合、上記ＨＩＧＨパルスは更に、ＯＲ回路３６及びバッ
ファ回路４１を介して、データ書き込みパルスＣとして
図２のライトアンプ３１に供給される。これによって半
導体記憶装置２０にデータを書き込むことが出来る。こ
こでライトアンプ３１とセンスアンプ３２の構成は、従
来技術の構成と同様である。
【００４４】図４は、ワードラインバッファ２７の回路
構成を示す回路図である。図４のワードラインバッファ
２７は、ＡＮＤ回路５１とバッファ回路５２とを含む。
ＡＮＤ回路５１は、ローデコーダ２６からのデーコード
信号とパルスジェネレータ回路１２からのワード線活性
化パルスＡとのＡＮＤをとり、対応するワード線ＷＬを
活性化させる。これによって、入力ローアドレスで指定
されたワード線ＷＬを、ワード線活性化パルスＡが指定
する時間だけ、活性化することが可能になる。ワードラ
インバッファ２７は、図４の回路が、各ワード線に対し
て設けられた構造である。
構成を示す回路図である。図４のワードラインバッファ
２７は、ＡＮＤ回路５１とバッファ回路５２とを含む。
ＡＮＤ回路５１は、ローデコーダ２６からのデーコード
信号とパルスジェネレータ回路１２からのワード線活性
化パルスＡとのＡＮＤをとり、対応するワード線ＷＬを
活性化させる。これによって、入力ローアドレスで指定
されたワード線ＷＬを、ワード線活性化パルスＡが指定
する時間だけ、活性化することが可能になる。ワードラ
インバッファ２７は、図４の回路が、各ワード線に対し
て設けられた構造である。
【００４５】図５（Ａ）及び（Ｂ）は、図１のスキャン
モード用試験回路１０を備えた図２の半導体記憶装置２
０の動作を示すタイミング図である。図５（Ａ）は、ス
キャンモード選択信号ＳＭ、スキャンクロックＳＭＣ
Ｋ、クロック信号ＣＫ、チェーン接続の最後のスキャン
ラッチのＳＩ入力であるデータＳＤＩ及びＳＯ出力であ
るデータＳＤＯ、及び半導体記憶装置から読み出される
出力データ信号Ａｘを示す。ここでｔＣＷＨＳはＨＩＧ
Ｈスキャンパルス幅、ｔＣＷＬＳはＬＯＷスキャンパル
ス幅、ｔＳＳＭはＨＩＧＨスキャンモードセットアップ
タイムである。またｔＨＳＭは、ＬＯＷスキャンモード
セットアップタイム、ｔＣＷＬはＬＯＷクロックパルス
幅、ｔＣＷＨはＨＩＧＨクロックパルス幅である。更
に、ｔＳＳＩはデータＳＤＩのセットアップタイム、ｔ
ＨＳＩはデータＳＤＩのホールドタイムである。また更
に、ｔＨＤＳはデータＳＤＯのデータホールドタイムで
あり、ｔＰＤＳはデータＳＤＯのデータ遅延タイムであ
る。更に、ｔＨＤは読み出しデータのホールドタイム、
ｔＡＡＣはクロックアドレスのアクセスタイムである。
モード用試験回路１０を備えた図２の半導体記憶装置２
０の動作を示すタイミング図である。図５（Ａ）は、ス
キャンモード選択信号ＳＭ、スキャンクロックＳＭＣ
Ｋ、クロック信号ＣＫ、チェーン接続の最後のスキャン
ラッチのＳＩ入力であるデータＳＤＩ及びＳＯ出力であ
るデータＳＤＯ、及び半導体記憶装置から読み出される
出力データ信号Ａｘを示す。ここでｔＣＷＨＳはＨＩＧ
Ｈスキャンパルス幅、ｔＣＷＬＳはＬＯＷスキャンパル
ス幅、ｔＳＳＭはＨＩＧＨスキャンモードセットアップ
タイムである。またｔＨＳＭは、ＬＯＷスキャンモード
セットアップタイム、ｔＣＷＬはＬＯＷクロックパルス
幅、ｔＣＷＨはＨＩＧＨクロックパルス幅である。更
に、ｔＳＳＩはデータＳＤＩのセットアップタイム、ｔ
ＨＳＩはデータＳＤＩのホールドタイムである。また更
に、ｔＨＤＳはデータＳＤＯのデータホールドタイムで
あり、ｔＰＤＳはデータＳＤＯのデータ遅延タイムであ
る。更に、ｔＨＤは読み出しデータのホールドタイム、
ｔＡＡＣはクロックアドレスのアクセスタイムである。
【００４６】図５（Ａ）に示されるように、スキャンモ
ード選択信号ＳＭをＨＩＧＨにすることで、スキャンモ
ードを指定することが出来る。スキャンモードに於い
て、スキャンクロックＳＭＣＫをＨＩＧＨにして、クロ
ック信号ＣＫのパルスを供給することで、ＳＤＩ入力及
びＳＤＯ出力に示されるように、スキャンＦＦにデータ
を設定することが出来る。このとき図１及び図２のＯＲ
回路１３の出力はＨＩＧＨであるので、パルスジェネレ
ータ回路１２はデータ書き込みパルスＣを発生すること
なく、図２のメモリセル配列２８にデータは書き込まれ
ない。
ード選択信号ＳＭをＨＩＧＨにすることで、スキャンモ
ードを指定することが出来る。スキャンモードに於い
て、スキャンクロックＳＭＣＫをＨＩＧＨにして、クロ
ック信号ＣＫのパルスを供給することで、ＳＤＩ入力及
びＳＤＯ出力に示されるように、スキャンＦＦにデータ
を設定することが出来る。このとき図１及び図２のＯＲ
回路１３の出力はＨＩＧＨであるので、パルスジェネレ
ータ回路１２はデータ書き込みパルスＣを発生すること
なく、図２のメモリセル配列２８にデータは書き込まれ
ない。
【００４７】スキャンＦＦにデータが設定されると、ク
ロック信号ＣＫをＨＩＧＨに保った状態でスキャンクロ
ックＳＭＣＫをＨＩＧＨからＬＯＷ、更にＨＩＧＨに変
化させ、この立ち上がりエッジでノンスキャンシフトリ
ードを行う。即ち、この立ち上がりエッジでパルスジェ
ネレータ回路１２にデータ読み出しパルスを発生させ、
スキャンＦＦのデータをシフトさせることなく、メモリ
セル配列２８から半導体装置２０外部にデータを読み出
す。
ロック信号ＣＫをＨＩＧＨに保った状態でスキャンクロ
ックＳＭＣＫをＨＩＧＨからＬＯＷ、更にＨＩＧＨに変
化させ、この立ち上がりエッジでノンスキャンシフトリ
ードを行う。即ち、この立ち上がりエッジでパルスジェ
ネレータ回路１２にデータ読み出しパルスを発生させ、
スキャンＦＦのデータをシフトさせることなく、メモリ
セル配列２８から半導体装置２０外部にデータを読み出
す。
【００４８】図５（Ｂ）は、スキャンモード選択信号Ｓ
Ｍ、スキャンクロックＳＭＣＫ、クロック信号ＣＫ、及
び半導体記憶装置から読み出される出力データ信号Ａｘ
を示す。図５（Ｂ）に示されるように、スキャンクロッ
クＳＭＣＫをＬＯＷにした状態で、クロック信号ＣＫを
変化させることで、半導体装置２０の外部にあるＦＦに
出力データＡｘを取り込むことが出来る。このときスキ
ャンクロックＳＭＣＫはＬＯＷであるので、図１及び図
２のＯＲ回路１５の出力はＨＩＧＨに固定され、スキャ
ンＦＦのデータはシフトしない。
Ｍ、スキャンクロックＳＭＣＫ、クロック信号ＣＫ、及
び半導体記憶装置から読み出される出力データ信号Ａｘ
を示す。図５（Ｂ）に示されるように、スキャンクロッ
クＳＭＣＫをＬＯＷにした状態で、クロック信号ＣＫを
変化させることで、半導体装置２０の外部にあるＦＦに
出力データＡｘを取り込むことが出来る。このときスキ
ャンクロックＳＭＣＫはＬＯＷであるので、図１及び図
２のＯＲ回路１５の出力はＨＩＧＨに固定され、スキャ
ンＦＦのデータはシフトしない。
【００４９】次にスキャンモード選択信号ＳＭをＬＯＷ
にした状態で、スキャンクロックＳＭＣＫをＨＩＧＨに
戻し、このスキャンクロックＳＭＣＫの立ち上がりエッ
ジでノンスキャンシフトライトを行う。即ち、この立ち
上がりエッジでパルスジェネレータ回路１２にデータ書
き込みパルスを発生させ、スキャンＦＦのデータをシフ
トさせることなく、メモリセル配列２８にデータを書き
込む。
にした状態で、スキャンクロックＳＭＣＫをＨＩＧＨに
戻し、このスキャンクロックＳＭＣＫの立ち上がりエッ
ジでノンスキャンシフトライトを行う。即ち、この立ち
上がりエッジでパルスジェネレータ回路１２にデータ書
き込みパルスを発生させ、スキャンＦＦのデータをシフ
トさせることなく、メモリセル配列２８にデータを書き
込む。
【００５０】図６（Ａ）及び（Ｂ）は、本発明による図
１のスキャンモード用試験回路１０の動作に関する真理
値表を示す図である。図６（Ａ）は通常動作モードの読
み出し動作及び書き込み動作を示し、図６（Ｂ）はスキ
ャンモードのスキャンシフト、ノンスキャンシフトライ
ト、ノンスキャンシフトリード、及び外部ＦＦ取り込み
の動作を示す。図６（Ａ）及び（Ｂ）に於いて、Ｈはそ
の信号がＨＩＧＨであることを示し、Ｌはその信号がＬ
ＯＷであることを示す。またＸは、ドントケアを示す。
図に示されるように、通常動作モードの読み出し及び書
き込み動作、スキャンモードのスキャン動作（スキャン
ＦＦへのデータ設定動作）、及びスキャンモードの外部
ＦＦ取り込み動作に於いては、クロック信号ＣＫの立ち
上がりエッジが用いられる。またスキャンモードのノン
スキャンシフトライト及びノンスキャンシフトリードに
於いては、スキャンクロックＳＭＣＫの立ち上がりエッ
ジが用いられる。
１のスキャンモード用試験回路１０の動作に関する真理
値表を示す図である。図６（Ａ）は通常動作モードの読
み出し動作及び書き込み動作を示し、図６（Ｂ）はスキ
ャンモードのスキャンシフト、ノンスキャンシフトライ
ト、ノンスキャンシフトリード、及び外部ＦＦ取り込み
の動作を示す。図６（Ａ）及び（Ｂ）に於いて、Ｈはそ
の信号がＨＩＧＨであることを示し、Ｌはその信号がＬ
ＯＷであることを示す。またＸは、ドントケアを示す。
図に示されるように、通常動作モードの読み出し及び書
き込み動作、スキャンモードのスキャン動作（スキャン
ＦＦへのデータ設定動作）、及びスキャンモードの外部
ＦＦ取り込み動作に於いては、クロック信号ＣＫの立ち
上がりエッジが用いられる。またスキャンモードのノン
スキャンシフトライト及びノンスキャンシフトリードに
於いては、スキャンクロックＳＭＣＫの立ち上がりエッ
ジが用いられる。
【００５１】このように図２の実施例に於いては、各レ
ジスタ（スキャンＦＦ）にデータを設定し、その後デー
タ読み出し動作及びデータ書き込み動作を行う際に、ス
キャンＦＦのデータを変化させずにデータ読み出し及び
データ書き込みを行うことが出来る。従って、あるアド
レスからデータを読み出した直後に同一のアドレスにデ
ータを書き込む際に、再度データ及びアドレスを１ビッ
トずつ入力してスキャンＦＦを設定し直す必要がなく、
テストパターン設定の手間を削減出来ると共に、テスト
時間を短縮することが出来る。
ジスタ（スキャンＦＦ）にデータを設定し、その後デー
タ読み出し動作及びデータ書き込み動作を行う際に、ス
キャンＦＦのデータを変化させずにデータ読み出し及び
データ書き込みを行うことが出来る。従って、あるアド
レスからデータを読み出した直後に同一のアドレスにデ
ータを書き込む際に、再度データ及びアドレスを１ビッ
トずつ入力してスキャンＦＦを設定し直す必要がなく、
テストパターン設定の手間を削減出来ると共に、テスト
時間を短縮することが出来る。
【００５２】図７は、本発明による半導体記憶装置の別
の実施例を示す構成図である。図７に於いて、図２と同
一の構成要素は同一の番号で参照し、その説明は省略す
る。図７の実施例は、２ポートＤＲＡＭに本発明を適用
したものである。図７の半導体記憶装置２０Ａは、ＯＲ
回路１３、インバータ１４、インバータ１４Ａ、ＯＲ回
路１５、ＯＲ回路１５Ａ、ＡＮＤ回路１６、ＡＮＤ回路
１６Ａ、ローアドレスレジスタ２１、ローアドレスレジ
スタ２１Ａ、コラムアドレスレジスタ２２、コラムアド
レスレジスタ２２Ａ、ライトイネーブルレジスタ２３、
入力データレジスタ２４、出力データバッファ２５、出
力データバッファ２５Ａ、ローデコーダ２６Ａ、ワード
ラインバッファ２７Ａ、メモリセル配列２８Ａ、コラム
デコーダ２９、コラムデコーダ２９Ａ、コラムセレクタ
３０、コラムセレクタ３０Ａ、ライトアンプ３１、セン
スアンプ３２、及びセンスアンプ３２Ａを含む。
の実施例を示す構成図である。図７に於いて、図２と同
一の構成要素は同一の番号で参照し、その説明は省略す
る。図７の実施例は、２ポートＤＲＡＭに本発明を適用
したものである。図７の半導体記憶装置２０Ａは、ＯＲ
回路１３、インバータ１４、インバータ１４Ａ、ＯＲ回
路１５、ＯＲ回路１５Ａ、ＡＮＤ回路１６、ＡＮＤ回路
１６Ａ、ローアドレスレジスタ２１、ローアドレスレジ
スタ２１Ａ、コラムアドレスレジスタ２２、コラムアド
レスレジスタ２２Ａ、ライトイネーブルレジスタ２３、
入力データレジスタ２４、出力データバッファ２５、出
力データバッファ２５Ａ、ローデコーダ２６Ａ、ワード
ラインバッファ２７Ａ、メモリセル配列２８Ａ、コラム
デコーダ２９、コラムデコーダ２９Ａ、コラムセレクタ
３０、コラムセレクタ３０Ａ、ライトアンプ３１、セン
スアンプ３２、及びセンスアンプ３２Ａを含む。
【００５３】図７の半導体記憶装置２０Ａは、２ポート
ＤＲＡＭであり、入力データレジスタ２４及び出力デー
タバッファ２５に対応するデータ入出力用の第１のポー
トと、出力データバッファ２５Ａに対応するデータ出力
用の第２のポートとを有する。２ポートＤＲＡＭは従来
技術でよく知られた構成であり、その詳細な説明は省略
する。
ＤＲＡＭであり、入力データレジスタ２４及び出力デー
タバッファ２５に対応するデータ入出力用の第１のポー
トと、出力データバッファ２５Ａに対応するデータ出力
用の第２のポートとを有する。２ポートＤＲＡＭは従来
技術でよく知られた構成であり、その詳細な説明は省略
する。
【００５４】図７に於いて、参照番号にＡがつけられた
構成要素は、出力データバッファ２５Ａに対応する第２
のポートに関するものである。図に示されるように、こ
の実施例に於いては、第１のポート用に供給されるクロ
ック信号ＣＫＩＡと、第２のポート用に供給されるクロ
ック信号ＣＫＲＢとが存在する。これらの別々のクロッ
ク信号ＣＫＩＡ及びＣＫＲＢを用いて、第１のポート及
び第２のポートの各々のポートに対して、別々のスキャ
ンモード制御を行う。各々のポートに対するスキャンモ
ード制御は、図２に関連して説明したスキャンモード制
御と同様である。
構成要素は、出力データバッファ２５Ａに対応する第２
のポートに関するものである。図に示されるように、こ
の実施例に於いては、第１のポート用に供給されるクロ
ック信号ＣＫＩＡと、第２のポート用に供給されるクロ
ック信号ＣＫＲＢとが存在する。これらの別々のクロッ
ク信号ＣＫＩＡ及びＣＫＲＢを用いて、第１のポート及
び第２のポートの各々のポートに対して、別々のスキャ
ンモード制御を行う。各々のポートに対するスキャンモ
ード制御は、図２に関連して説明したスキャンモード制
御と同様である。
【００５５】図７の半導体記憶装置２０Ａに於いては、
別々のクロック信号を用いてスキャンモードに於ける動
作制御を行うので、例えば第１のポートに対するデータ
読み出しと、第２のポートに対するデータ読み出しとを
独立に実行することが可能になる。図８は、本発明によ
る半導体記憶装置の別の実施例を示す構成図である。図
８に於いて、図２と同一の構成要素は同一の番号で参照
し、その説明は省略する。図８の実施例は、ＬＳＳＤ
（Linear Sensitive Scan Design）ＦＦをスキャンＦＦ
として用いた例である。
別々のクロック信号を用いてスキャンモードに於ける動
作制御を行うので、例えば第１のポートに対するデータ
読み出しと、第２のポートに対するデータ読み出しとを
独立に実行することが可能になる。図８は、本発明によ
る半導体記憶装置の別の実施例を示す構成図である。図
８に於いて、図２と同一の構成要素は同一の番号で参照
し、その説明は省略する。図８の実施例は、ＬＳＳＤ
（Linear Sensitive Scan Design）ＦＦをスキャンＦＦ
として用いた例である。
【００５６】図８の半導体記憶装置６０は、ＯＲ回路１
３、インバータ６１及び６２、ＡＮＤ回路６３乃至６
６、ＯＲ回路６７及び６８、ローアドレスレジスタ２１
Ｂ、コラムアドレスレジスタ２２Ｂ、ライトイネーブル
レジスタ２３Ｂ、入力データレジスタ２４Ｂ、出力デー
タバッファ２５、ローデコーダ２６、ワードラインバッ
ファ２７、メモリセル配列２８、コラムデコーダ２９、
コラムセレクタ３０、ライトアンプ３１、及びセンスア
ンプ３２を含む。
３、インバータ６１及び６２、ＡＮＤ回路６３乃至６
６、ＯＲ回路６７及び６８、ローアドレスレジスタ２１
Ｂ、コラムアドレスレジスタ２２Ｂ、ライトイネーブル
レジスタ２３Ｂ、入力データレジスタ２４Ｂ、出力デー
タバッファ２５、ローデコーダ２６、ワードラインバッ
ファ２７、メモリセル配列２８、コラムデコーダ２９、
コラムセレクタ３０、ライトアンプ３１、及びセンスア
ンプ３２を含む。
【００５７】図８の実施例に於いては、図２の実施例の
各レジスタのスキャンＦＦを、ＬＳＳＤ型のＦＦで置き
換えてある。従って、ローアドレスレジスタ２１Ｂ、コ
ラムアドレスレジスタ２２Ｂ、ライトイネーブルレジス
タ２３Ｂ、及び入力データレジスタ２４Ｂが図２（図１
のスキャンＦＦ）の構成とは異なっている。図９は、Ｌ
ＳＳＤ型のＦＦの回路構成を示す回路図である。
各レジスタのスキャンＦＦを、ＬＳＳＤ型のＦＦで置き
換えてある。従って、ローアドレスレジスタ２１Ｂ、コ
ラムアドレスレジスタ２２Ｂ、ライトイネーブルレジス
タ２３Ｂ、及び入力データレジスタ２４Ｂが図２（図１
のスキャンＦＦ）の構成とは異なっている。図９は、Ｌ
ＳＳＤ型のＦＦの回路構成を示す回路図である。
【００５８】図９のＬＳＳＤ型のＦＦ７０は、インバー
タ７１乃至７７、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタの対からなるゲート７８乃至８５を含む。イ
ンバータ７１及び７２はマスター側である第１のラッチ
を構成し、インバータ７３及び７４はスレーブ側である
第２のラッチを構成する。スキャンクロックＡＣＫ及び
ＢＣＫはスキャンモード時に用いられるクロック信号で
あり、クロック信号ＣＬＫは通常動作モード時に用いら
れる。反転スキャンクロックＸＡＣＫ及びＸＢＣＫは、
スキャンクロックＡＣＫ及びＢＣＫの反転信号であり、
反転クロック信号ＸＣＬＫは、クロック信号ＣＬＫの反
転信号である。
タ７１乃至７７、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタの対からなるゲート７８乃至８５を含む。イ
ンバータ７１及び７２はマスター側である第１のラッチ
を構成し、インバータ７３及び７４はスレーブ側である
第２のラッチを構成する。スキャンクロックＡＣＫ及び
ＢＣＫはスキャンモード時に用いられるクロック信号で
あり、クロック信号ＣＬＫは通常動作モード時に用いら
れる。反転スキャンクロックＸＡＣＫ及びＸＢＣＫは、
スキャンクロックＡＣＫ及びＢＣＫの反転信号であり、
反転クロック信号ＸＣＬＫは、クロック信号ＣＬＫの反
転信号である。
【００５９】通常動作モード時には、スキャンクロック
ＡＣＫはＬＯＷに固定され、ゲート７９は閉じられる。
従ってＤ入力のデータが、第１のラッチに供給される。
スキャンモード時には、クロック信号ＣＬＫはＨＩＧＨ
に固定され、ゲート７８は閉じられる。従ってＳＩ入力
のデータが、第１のラッチに供給される。第１のラッチ
は、スキャンクロックＡＣＫがＨＩＧＨになるタイミン
グで、供給されたデータをラッチする。このときスキャ
ンクロックＢＣＫが制御するゲート８２は閉じられてい
る。次にゲート８２が開けられ、第１のラッチのデータ
が第２のラッチに格納される。このとき第１のラッチへ
の入力ゲート７８或いは７９は閉じられている。
ＡＣＫはＬＯＷに固定され、ゲート７９は閉じられる。
従ってＤ入力のデータが、第１のラッチに供給される。
スキャンモード時には、クロック信号ＣＬＫはＨＩＧＨ
に固定され、ゲート７８は閉じられる。従ってＳＩ入力
のデータが、第１のラッチに供給される。第１のラッチ
は、スキャンクロックＡＣＫがＨＩＧＨになるタイミン
グで、供給されたデータをラッチする。このときスキャ
ンクロックＢＣＫが制御するゲート８２は閉じられてい
る。次にゲート８２が開けられ、第１のラッチのデータ
が第２のラッチに格納される。このとき第１のラッチへ
の入力ゲート７８或いは７９は閉じられている。
【００６０】このように第１のラッチにデータを格納し
て、第１のラッチへの入力を閉じ、第２のラッチへの入
力を開けて、第２のラッチにデータを格納し、再び第１
のラッチにデータを格納する際には第２のラッチへの入
力を閉じる。この動作を行うことで、ＬＳＳＤ型のスキ
ャンＦＦに於いては、ゲートの動作タイミングのずれ等
によって入力データが出力に素通しになる状態を避ける
ことが出来る。これによって確実な動作を行うことが出
来る。
て、第１のラッチへの入力を閉じ、第２のラッチへの入
力を開けて、第２のラッチにデータを格納し、再び第１
のラッチにデータを格納する際には第２のラッチへの入
力を閉じる。この動作を行うことで、ＬＳＳＤ型のスキ
ャンＦＦに於いては、ゲートの動作タイミングのずれ等
によって入力データが出力に素通しになる状態を避ける
ことが出来る。これによって確実な動作を行うことが出
来る。
【００６１】図８に於いて、クロック信号ＣＫは、常時
各レジスタに供給される。スキャンクロックＡＣＫ及び
反転スキャンクロックＸＢＣＫは、ＯＲ回路６７及びＡ
ＮＤ回路６５を介して、スキャンクロックＳＭＣＫがＬ
ＯＷの場合のみ各レジスタに供給される。このスキャン
クロックＡＣＫ及び反転スキャンクロックＸＢＣＫによ
って、スキャンモードに於いて、各レジスタのＬＳＳＤ
型ＦＦにＳＩ入力からの直列データが格納される。なお
反転スキャンクロックＸＡＣＫ及びスキャンクロックＢ
ＣＫは、インバータを用いて各レジスタに於いて作成す
ればよい。
各レジスタに供給される。スキャンクロックＡＣＫ及び
反転スキャンクロックＸＢＣＫは、ＯＲ回路６７及びＡ
ＮＤ回路６５を介して、スキャンクロックＳＭＣＫがＬ
ＯＷの場合のみ各レジスタに供給される。このスキャン
クロックＡＣＫ及び反転スキャンクロックＸＢＣＫによ
って、スキャンモードに於いて、各レジスタのＬＳＳＤ
型ＦＦにＳＩ入力からの直列データが格納される。なお
反転スキャンクロックＸＡＣＫ及びスキャンクロックＢ
ＣＫは、インバータを用いて各レジスタに於いて作成す
ればよい。
【００６２】スキャンモードに於けるデータ読み出し動
作時及びデータ書き込み動作時に於いては、スキャンク
ロックＳＭＣＫをＨＩＧＨにすれば、スキャンクロック
ＡＣＫ及び反転スキャンクロックＸＢＣＫの供給を停止
することが出来る。インバータ６２、ＡＮＤ回路６３及
び６４、及びＯＲ回路６８からなる論理回路は、スキャ
ンモード選択信号ＳＭがＨＩＧＨであるスキャンモード
時には、反転スキャンクロックＸＢＣＫをＡＮＤ回路６
６に供給する。またスキャンモード選択信号ＳＭがＬＯ
Ｗである通常動作モード時には、クロック信号ＣＫをＡ
ＮＤ回路６６に供給する。データ読み出し動作時及びデ
ータ書き込み動作時に於いては、スキャンクロックＳＭ
ＣＫがＨＩＧＨであるので、ＯＲ回路６８からの出力
は、ＡＮＤ回路６６を介してパルスジェネレータ回路１
２に供給される。このときスキャンクロックＡＣＫ及び
反転スキャンクロックＸＢＣＫは、各レジスタに供給さ
れないので、各レジスタのデータはシフトされない。
作時及びデータ書き込み動作時に於いては、スキャンク
ロックＳＭＣＫをＨＩＧＨにすれば、スキャンクロック
ＡＣＫ及び反転スキャンクロックＸＢＣＫの供給を停止
することが出来る。インバータ６２、ＡＮＤ回路６３及
び６４、及びＯＲ回路６８からなる論理回路は、スキャ
ンモード選択信号ＳＭがＨＩＧＨであるスキャンモード
時には、反転スキャンクロックＸＢＣＫをＡＮＤ回路６
６に供給する。またスキャンモード選択信号ＳＭがＬＯ
Ｗである通常動作モード時には、クロック信号ＣＫをＡ
ＮＤ回路６６に供給する。データ読み出し動作時及びデ
ータ書き込み動作時に於いては、スキャンクロックＳＭ
ＣＫがＨＩＧＨであるので、ＯＲ回路６８からの出力
は、ＡＮＤ回路６６を介してパルスジェネレータ回路１
２に供給される。このときスキャンクロックＡＣＫ及び
反転スキャンクロックＸＢＣＫは、各レジスタに供給さ
れないので、各レジスタのデータはシフトされない。
【００６３】このように図８の実施例に於いては、ＬＳ
ＳＤ型のスキャンＦＦを用いることで確実なデータ格納
動作を実現すると共に、図２の実施例同様に、各レジス
タ（スキャンＦＦ）にデータを設定し、その後データ読
み出し動作及びデータ書き込み動作を行う際に、スキャ
ンＦＦのデータを変化させずにデータ読み出し及びデー
タ書き込みを行うことが出来る。従って、あるアドレス
からデータを読み出した直後に同一のアドレスにデータ
を書き込む際に、再度データ及びアドレスを１ビットず
つ入力してスキャンＦＦを設定し直す必要がなく、テス
トパターン設定の手間を削減出来ると共に、テスト時間
を短縮することが出来る。
ＳＤ型のスキャンＦＦを用いることで確実なデータ格納
動作を実現すると共に、図２の実施例同様に、各レジス
タ（スキャンＦＦ）にデータを設定し、その後データ読
み出し動作及びデータ書き込み動作を行う際に、スキャ
ンＦＦのデータを変化させずにデータ読み出し及びデー
タ書き込みを行うことが出来る。従って、あるアドレス
からデータを読み出した直後に同一のアドレスにデータ
を書き込む際に、再度データ及びアドレスを１ビットず
つ入力してスキャンＦＦを設定し直す必要がなく、テス
トパターン設定の手間を削減出来ると共に、テスト時間
を短縮することが出来る。
【００６４】
【発明の効果】請求項１の発明に於ては、スキャンモー
ドに於いてデータ読み出し動作及びデータ書き込み動作
を実行する際には、スキャンフリップフロップのデータ
がシフトしないように制御回路が動作制御する。従っ
て、あるアドレスからデータを読み出した直後に同一の
アドレスにデータを書き込む際に、再度データ及びアド
レスを１ビットずつ入力してスキャンフリップフロップ
を設定し直す必要がなく、テストパターン設定の手間を
削減出来ると共に、テスト時間を短縮することが可能に
なる。
ドに於いてデータ読み出し動作及びデータ書き込み動作
を実行する際には、スキャンフリップフロップのデータ
がシフトしないように制御回路が動作制御する。従っ
て、あるアドレスからデータを読み出した直後に同一の
アドレスにデータを書き込む際に、再度データ及びアド
レスを１ビットずつ入力してスキャンフリップフロップ
を設定し直す必要がなく、テストパターン設定の手間を
削減出来ると共に、テスト時間を短縮することが可能に
なる。
【００６５】請求項２の発明に於ては、制御回路がスキ
ャンフリップフロップに対するクロック信号の供給を制
御することによって、スキャンフリップフロップのデー
タがシフトしないように動作制御することが出来る。請
求項３の発明に於ては、制御信号とクロック信号との論
理演算によって、単純な回路で、クロック信号の供給を
制御することが出来る。
ャンフリップフロップに対するクロック信号の供給を制
御することによって、スキャンフリップフロップのデー
タがシフトしないように動作制御することが出来る。請
求項３の発明に於ては、制御信号とクロック信号との論
理演算によって、単純な回路で、クロック信号の供給を
制御することが出来る。
【００６６】請求項４の発明に於ては、制御回路の制御
のもとでデータ読み出し動作及びデータ書き込み動作を
制御するので、適切なタイミングでデータ読み出し動作
及びデータ書き込み動作を実行することが出来る。請求
項５の発明に於ては、制御回路の制御のもとで動作する
パルスジェネレータ回路によって、ワード線の活性化タ
イミング及び活性時間長を制御するので、適切なタイミ
ングでデータ読み出し動作及びデータ書き込み動作を実
行することが出来る。
のもとでデータ読み出し動作及びデータ書き込み動作を
制御するので、適切なタイミングでデータ読み出し動作
及びデータ書き込み動作を実行することが出来る。請求
項５の発明に於ては、制御回路の制御のもとで動作する
パルスジェネレータ回路によって、ワード線の活性化タ
イミング及び活性時間長を制御するので、適切なタイミ
ングでデータ読み出し動作及びデータ書き込み動作を実
行することが出来る。
【００６７】請求項６の発明に於ては、ＬＳＳＤ型のス
キャンフリップフロップを用いることで、スキャンフリ
ップフロップに於いて確実なデータシフト及びデータ格
納動作を実現することが出来る。請求項７の発明に於て
は、複数のポートごとにスキャンフリップフロップを制
御するので、各ポートに対する独立なデータ読み出し動
作及びデータ書き込み動作を実現することが出来る。
キャンフリップフロップを用いることで、スキャンフリ
ップフロップに於いて確実なデータシフト及びデータ格
納動作を実現することが出来る。請求項７の発明に於て
は、複数のポートごとにスキャンフリップフロップを制
御するので、各ポートに対する独立なデータ読み出し動
作及びデータ書き込み動作を実現することが出来る。
【００６８】請求項８の発明に於ては、スキャンモード
に於いてデータ読み出し動作及びデータ書き込み動作を
実行する際には、スキャンフリップフロップのデータが
シフトしないように制御回路が動作制御する。従って、
あるアドレスからデータを読み出した直後に同一のアド
レスにデータを書き込む際に、再度データ及びアドレス
を１ビットずつ入力してスキャンフリップフロップを設
定し直す必要がなく、テストパターン設定の手間を削減
出来ると共に、テスト時間を短縮することが可能にな
る。
に於いてデータ読み出し動作及びデータ書き込み動作を
実行する際には、スキャンフリップフロップのデータが
シフトしないように制御回路が動作制御する。従って、
あるアドレスからデータを読み出した直後に同一のアド
レスにデータを書き込む際に、再度データ及びアドレス
を１ビットずつ入力してスキャンフリップフロップを設
定し直す必要がなく、テストパターン設定の手間を削減
出来ると共に、テスト時間を短縮することが可能にな
る。
【図１】本発明の原理によるスキャンモード用試験回路
の構成図である。
の構成図である。
【図２】本発明による半導体記憶装置の実施例を示す構
成図である。
成図である。
【図３】パルスジェネレータ回路の回路構成を示す回路
図である。
図である。
【図４】ワードラインバッファの回路構成を示す回路図
である。
である。
【図５】（Ａ）及び（Ｂ）は、図１のスキャンモード用
試験回路を備えた図２の半導体記憶装置の動作を示すタ
イミング図である。
試験回路を備えた図２の半導体記憶装置の動作を示すタ
イミング図である。
【図６】（Ａ）及び（Ｂ）は、本発明による図１のスキ
ャンモード用試験回路の動作に関する真理値表を示す図
である。
ャンモード用試験回路の動作に関する真理値表を示す図
である。
【図７】本発明による半導体記憶装置の別の実施例を示
す構成図である。
す構成図である。
【図８】本発明による半導体記憶装置の別の実施例を示
す構成図である。
す構成図である。
【図９】ＬＳＳＤ型のＦＦの回路構成を示す回路図であ
る。
る。
【図１０】従来のスキャンモードによる試験回路を示す
構成図である。
構成図である。
【図１１】スキャンＦＦの構成を示す構成図である。
１０ スキャンモード用試験回路 １１−１、１１−２、１１−３ スキャンＦＦ １２ パルスジェネレータ回路 ２１ ローアドレスレジスタ ２２ コラムアドレスレジスタ ２３ ライトイネーブルレジスタ ２４ 入力データレジスタ ２５ 出力データバッファ ２６ ローデコーダ ２７ ワードラインバッファ ２８ メモリセル配列 ２９ コラムデコーダ ３０ コラムセレクタ ３１ ライトアンプ ３２ センスアンプ
Claims (8)
- 【請求項１】通常動作モードに於いては並列に外部から
供給される並列データを格納し、スキャンモードに於い
ては直列に外部から供給される直列データを順次シフト
して格納するチェーン接続された複数のスキャンフリッ
プフロップと、 該スキャンモードに於いてデータ読み出し動作及びデー
タ書き込み動作を実行する際には、該複数のスキャンフ
リップフロップが該直列データをシフトしないように制
御する制御回路を含むことを特徴とする半導体記憶装
置。 - 【請求項２】前記複数のスキャンフリップフロップはク
ロック信号を同期信号として動作し、前記制御回路は、
前記スキャンモードに於いて前記直列データを外部から
供給する際には該クロック信号を該複数のスキャンフリ
ップフロップに供給し、該スキャンモードに於いて前記
データ読み出し動作及び前記データ書き込み動作を実行
する際には該複数のスキャンフリップフロップに対する
該クロック信号の供給を停止することを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】前記制御回路は、前記クロック信号と制御
信号とを受け取り、該クロック信号と該制御信号との論
理演算により前記複数のスキャンフリップフロップに対
する該クロック信号の供給を制御することを特徴とする
請求項２記載の半導体記憶装置。 - 【請求項４】前記通常動作モード及び前記スキャンモー
ドに於いて、前記制御回路の制御のもとでパルスを生成
することで、前記データ読み出し動作及び前記データ書
き込み動作を制御するパルスジェネレータ回路を更に含
むことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】前記パルスジェネレータ回路からのパルス
信号で指定される時間だけ選択されたワード線を活性化
するワードラインバッファ回路を更に含むことを特徴と
する請求項４記載の半導体記憶装置。 - 【請求項６】前記複数のスキャンフリップフロップは、
ＬＳＳＤ型のフリップフロップを含むことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項７】複数のポートを更に含み、前記制御回路は
該複数のポートごとに前記複数のスキャンフリップフロ
ップを制御することを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項８】複数のスキャンフリップフロップと、 スキャンモードに於いてデータ読み出し動作及びデータ
書き込み動作を実行する際には、該複数のスキャンフリ
ップフロップがデータをシフトしないように制御する制
御回路を含むことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30593797A JP3917734B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体記憶装置 |
| US09/089,399 US6237122B1 (en) | 1997-11-07 | 1998-06-03 | Semiconductor memory device having scan flip-flops |
| KR1019980021222A KR100316047B1 (ko) | 1997-11-07 | 1998-06-09 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30593797A JP3917734B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11144499A true JPH11144499A (ja) | 1999-05-28 |
| JPH11144499A5 JPH11144499A5 (ja) | 2004-12-02 |
| JP3917734B2 JP3917734B2 (ja) | 2007-05-23 |
Family
ID=17951100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30593797A Expired - Fee Related JP3917734B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6237122B1 (ja) |
| JP (1) | JP3917734B2 (ja) |
| KR (1) | KR100316047B1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6405150B1 (en) * | 1999-08-31 | 2002-06-11 | Unisys Corporation | Program storage device containing instructions that are spaced apart by unused bits that end on word boundaries and which generate chip testing bit streams of any length |
| DE19948902C1 (de) * | 1999-10-11 | 2001-07-12 | Infineon Technologies Ag | Schaltungszelle zur Testmuster-Generierung und Testmuster-Kompression |
| JP2001291400A (ja) * | 2000-04-07 | 2001-10-19 | Mitsubishi Electric Corp | 半導体メモリ用のテスト回路 |
| US20030154434A1 (en) * | 2002-02-11 | 2003-08-14 | Chien-Tzu Hou | Self testing-and-repairing data buffer and method for operating the same |
| US6941498B2 (en) * | 2002-03-07 | 2005-09-06 | Agilent Technologies, Inc. | Technique for debugging an integrated circuit having a parallel scan-chain architecture |
| AU2003223620A1 (en) * | 2002-05-01 | 2003-11-17 | Logicvision (Canada), Inc | Circuit and method for adding parametric test capability to digital boundary scan |
| US7234092B2 (en) * | 2002-06-11 | 2007-06-19 | On-Chip Technologies, Inc. | Variable clocked scan test circuitry and method |
| US7200784B2 (en) * | 2003-01-24 | 2007-04-03 | On-Chip Technologies, Inc. | Accelerated scan circuitry and method for reducing scan test data volume and execution time |
| US8108429B2 (en) * | 2004-05-07 | 2012-01-31 | Quest Software, Inc. | System for moving real-time data events across a plurality of devices in a network for simultaneous data protection, replication, and access services |
| US7565661B2 (en) | 2004-05-10 | 2009-07-21 | Siew Yong Sim-Tang | Method and system for real-time event journaling to provide enterprise data services |
| US7680834B1 (en) | 2004-06-08 | 2010-03-16 | Bakbone Software, Inc. | Method and system for no downtime resychronization for real-time, continuous data protection |
| US7979404B2 (en) | 2004-09-17 | 2011-07-12 | Quest Software, Inc. | Extracting data changes and storing data history to allow for instantaneous access to and reconstruction of any point-in-time data |
| US7904913B2 (en) | 2004-11-02 | 2011-03-08 | Bakbone Software, Inc. | Management interface for a system that provides automated, real-time, continuous data protection |
| KR100630740B1 (ko) * | 2005-03-03 | 2006-10-02 | 삼성전자주식회사 | 스캔 기능을 갖는 고속 펄스 기반의 리텐션 플립플롭 |
| US7254691B1 (en) * | 2005-03-04 | 2007-08-07 | Xilinx, Inc. | Queuing and aligning data |
| US7487417B2 (en) * | 2005-06-30 | 2009-02-03 | Texas Instruments Incorporated | Digital storage element with enable signal gating |
| US8692592B2 (en) * | 2005-06-30 | 2014-04-08 | Texas Instruments Incorporated | Digital storage element architecture comprising integrated 2-to-1 multiplexer functionality |
| US7596732B2 (en) | 2005-06-30 | 2009-09-29 | Texas Instruments Incorporated | Digital storage element architecture comprising dual scan clocks and gated scan output |
| US7689602B1 (en) * | 2005-07-20 | 2010-03-30 | Bakbone Software, Inc. | Method of creating hierarchical indices for a distributed object system |
| US7788521B1 (en) | 2005-07-20 | 2010-08-31 | Bakbone Software, Inc. | Method and system for virtual on-demand recovery for real-time, continuous data protection |
| KR100674994B1 (ko) * | 2005-09-10 | 2007-01-29 | 삼성전자주식회사 | 메모리 장치의 입력 버퍼와 메모리 제어장치 및 이를이용한 메모리 시스템 |
| US7930683B2 (en) * | 2006-03-31 | 2011-04-19 | Sap Ag | Test automation method for software programs |
| JP4847899B2 (ja) * | 2007-03-08 | 2011-12-28 | 株式会社リコー | 半導体集積回路設計支援装置、及び半導体集積回路製造方法 |
| US8131723B2 (en) | 2007-03-30 | 2012-03-06 | Quest Software, Inc. | Recovering a file system to any point-in-time in the past with guaranteed structure, content consistency and integrity |
| US8364648B1 (en) | 2007-04-09 | 2013-01-29 | Quest Software, Inc. | Recovering a database to any point-in-time in the past with guaranteed data consistency |
| US8489544B2 (en) * | 2007-06-04 | 2013-07-16 | John P. Ford | System and method for prioritization and display of aggregated data |
| US8595584B2 (en) * | 2008-05-19 | 2013-11-26 | Freescale Semiconductor, Inc. | Method and apparatus for interleaving a data stream using quadrature permutation polynomial functions (QPP) |
| US9418110B1 (en) * | 2008-06-30 | 2016-08-16 | Emc Corporation | Intelligent, scalable, low-overhead mechanism for data retrieval in a distributed network environment |
| JP2011204304A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | データ記憶装置、及びその書き込み方法 |
| JP5532134B2 (ja) * | 2010-07-29 | 2014-06-25 | 富士通株式会社 | 半導体集積回路装置、その制御方法及び情報処理装置 |
| JP5784299B2 (ja) * | 2010-11-01 | 2015-09-24 | オリンパス株式会社 | データ処理装置および画像処理装置 |
| JP5675278B2 (ja) | 2010-11-01 | 2015-02-25 | オリンパス株式会社 | データ処理装置および画像処理装置 |
| FR2990764B1 (fr) * | 2012-05-21 | 2015-12-11 | Commissariat Energie Atomique | Dispositif de test et de monitoring de circuits numeriques |
| US9218370B2 (en) * | 2013-04-19 | 2015-12-22 | International Business Machines Corporation | Processing data loads |
| JP6470160B2 (ja) * | 2015-10-23 | 2019-02-13 | ルネサスエレクトロニクス株式会社 | マルチポートメモリ、及び半導体装置 |
| KR20240156818A (ko) | 2023-04-24 | 2024-10-31 | 권순호 | 브러시의 머리카락 제거 장치 |
| US12499958B2 (en) * | 2023-06-08 | 2025-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM internal DFT circuit without output hold degradation |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8701392A (nl) * | 1987-06-16 | 1989-01-16 | Philips Nv | In verschillende modes schakelbare geheugeninrichting. |
| US5535331A (en) * | 1987-09-04 | 1996-07-09 | Texas Instruments Incorporated | Processor condition sensing circuits, systems and methods |
| US5015875A (en) | 1989-12-01 | 1991-05-14 | Motorola, Inc. | Toggle-free scan flip-flop |
| JP2522140B2 (ja) * | 1992-11-18 | 1996-08-07 | 日本電気株式会社 | 論理回路 |
| JP2727930B2 (ja) | 1993-10-04 | 1998-03-18 | 日本電気株式会社 | バウンダリスキャンテスト回路 |
| GB9417590D0 (en) * | 1994-09-01 | 1994-10-19 | Inmos Ltd | Scan latch |
| US5574731A (en) | 1995-02-22 | 1996-11-12 | National Semiconductor Corporation | Set/reset scan flip-flops |
| US5835436A (en) * | 1995-07-03 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed |
| US6035362A (en) * | 1996-06-05 | 2000-03-07 | Goodrum; Alan L. | Storing data associated with one request while continuing to store data associated with a previous request from the same device |
| US5805608A (en) * | 1996-10-18 | 1998-09-08 | Samsung Electronics Co., Ltd. | Clock generation for testing of integrated circuits |
| US5812562A (en) * | 1996-11-15 | 1998-09-22 | Samsung Electronics Company, Ltd. | Low cost emulation scheme implemented via clock control using JTAG controller in a scan environment |
-
1997
- 1997-11-07 JP JP30593797A patent/JP3917734B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-03 US US09/089,399 patent/US6237122B1/en not_active Expired - Lifetime
- 1998-06-09 KR KR1019980021222A patent/KR100316047B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990044749A (ko) | 1999-06-25 |
| JP3917734B2 (ja) | 2007-05-23 |
| KR100316047B1 (ko) | 2002-01-16 |
| US6237122B1 (en) | 2001-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3917734B2 (ja) | 半導体記憶装置 | |
| US7327613B2 (en) | Input circuit for a memory device | |
| US8331163B2 (en) | Latch based memory device | |
| KR100597771B1 (ko) | 메모리용 테스트 회로 | |
| JP3822367B2 (ja) | 直接アクセスモードテストを使用する半導体メモリ装置及びテスト方法 | |
| JP4672374B2 (ja) | 半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路 | |
| US5378934A (en) | Circuit having a master-and-slave and a by-pass | |
| JP2007200529A (ja) | 半導体メモリ装置 | |
| US6178139B1 (en) | Semiconductor memory device comprised of a double data rate-synchronous dynamic random access memory | |
| US7379376B2 (en) | Internal address generator | |
| US8050135B2 (en) | Semiconductor memory device | |
| JP7214602B2 (ja) | 半導体装置、及び半導体装置の制御方法 | |
| JP2001345000A (ja) | 半導体装置 | |
| KR100389038B1 (ko) | 레이트 라이트 기능을 갖는 동기형 에스램 장치 | |
| KR0170210B1 (ko) | 메모리 장치의 테스트 회로 | |
| JP2009146495A (ja) | Ｎａｎｄ型フラッシュメモリ | |
| JPH10239398A (ja) | フェイルメモリ | |
| US20030182607A1 (en) | Semiconductor memory device and method of testing same | |
| KR100298181B1 (ko) | 다중리드/라이트및바이패스경로를가지는레지스터파일 | |
| CN101246739A (zh) | 存储装置 | |
| JPH10302475A (ja) | メモリ制御装置 | |
| JP3138045B2 (ja) | 半導体集積回路 | |
| KR0135671B1 (ko) | 리드 모디파이 라이트 동작 회로 | |
| JP2004117046A (ja) | 半導体記憶装置 | |
| JP3254781B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060919 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070209 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140216 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |