JPH11145310A - Ｓｒａｍセルの構造及びその製造方法 - Google Patents
Ｓｒａｍセルの構造及びその製造方法Info
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- JPH11145310A JPH11145310A JP10077211A JP7721198A JPH11145310A JP H11145310 A JPH11145310 A JP H11145310A JP 10077211 A JP10077211 A JP 10077211A JP 7721198 A JP7721198 A JP 7721198A JP H11145310 A JPH11145310 A JP H11145310A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 セルの集積度を向上させ且つ低電力及び低電
圧に有利なＳＲＡＭセルの構造及び製造方法を提供す
る。 【解決手段】 基板をトレンチでＮウェル領域とＰウェ
ル領域とに区画し、それぞれの領域にトレンチを挟んで
互いに対称的に第１、第２アクティブ領域を形成させ、
Ｐウェルに第２アクティブ領域から隔離されて対称的に
第３、第４アクティブ領域を形成させ、第１アクティブ
領域、ウェルトレンチ、第２アクティブ領域を横切る第
１、第２ゲートラインと、第３、第４アクティブ領域を
横切る第３ゲートラインとを設けた。
圧に有利なＳＲＡＭセルの構造及び製造方法を提供す
る。 【解決手段】 基板をトレンチでＮウェル領域とＰウェ
ル領域とに区画し、それぞれの領域にトレンチを挟んで
互いに対称的に第１、第２アクティブ領域を形成させ、
Ｐウェルに第２アクティブ領域から隔離されて対称的に
第３、第４アクティブ領域を形成させ、第１アクティブ
領域、ウェルトレンチ、第２アクティブ領域を横切る第
１、第２ゲートラインと、第３、第４アクティブ領域を
横切る第３ゲートラインとを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、特に低電力及び低電圧に有利なＳＲＡＭセルの構
造及びその製造方法に関する。
関し、特に低電力及び低電圧に有利なＳＲＡＭセルの構
造及びその製造方法に関する。
【０００２】
【従来の技術】一般に、完全ＣＭＯＳ ＳＲＡＭは、セ
ルの占める面積が大きいという短所を有している。これ
は、２つのＰＭＯＳトランジスタと４つのＮＭＯＳトラ
ンジスタとから構成されているからである。このため、
セルの占める面積を最小化して集積度を向上させるため
の研究が要求されている。
ルの占める面積が大きいという短所を有している。これ
は、２つのＰＭＯＳトランジスタと４つのＮＭＯＳトラ
ンジスタとから構成されているからである。このため、
セルの占める面積を最小化して集積度を向上させるため
の研究が要求されている。
【０００３】以下、従来のＳＲＡＭセルの構造を説明す
る。図１は従来の技術の完全ＣＭＯＳ ＳＲＡＭセルの
レイアウト図である。図１に示すように、一般的にＳＲ
ＡＭチップは、単一レベルポリシリコンと二重レベルア
ルミニウムを使用するツイン・ウェルＣＭＯＳ工程がＮ
型基板上で行われる。ＮＭＯＳデバイスのゲート長は
０．８μｍであり、ＰＭＯＳデバイスのゲート長は１．
２μｍである。ホットキャリヤを防止するためのＬＤＤ
構造がＮＭＯＳデバイスで使用されている。ゲート酸化
膜の厚さは２０ｎｍであり、ＰＭＯＳデバイスのしきい
値電圧は−０．５Ｖであり、ＮＭＯＳデバイスのしきい
値電圧は０．５Ｖである。図１に示すＳＲＡＭセルにお
いて第１アルミニウム層１１の幅は１．３μｍであり、
その間隙は１．０μｍである。第２アルミニウム層１２
の幅は１．１μｍであり、その間隙は０．８μｍであ
る。第１アルミニウム層１１は、アレイを横切るＶｃｃ
ライン及びメタルワードラインとして用いられる。グラ
ウンドライン及びビットラインは第１アルミニウム層１
１に垂直な方向に形成される。グラウンドライン及びビ
ットラインは１セルに対して４本の金属ラインからなる
が、このうち２本はビットラインとして用いられ、残り
の２本はグラウンドラインつまりＶｓｓラインとして用
いられる。隣接するセルのビットラインは、リード動作
の間に容量結合によるノイズによってセル信号が減少す
るのを防止するためのグラウンドラインにより分離され
ている。
る。図１は従来の技術の完全ＣＭＯＳ ＳＲＡＭセルの
レイアウト図である。図１に示すように、一般的にＳＲ
ＡＭチップは、単一レベルポリシリコンと二重レベルア
ルミニウムを使用するツイン・ウェルＣＭＯＳ工程がＮ
型基板上で行われる。ＮＭＯＳデバイスのゲート長は
０．８μｍであり、ＰＭＯＳデバイスのゲート長は１．
２μｍである。ホットキャリヤを防止するためのＬＤＤ
構造がＮＭＯＳデバイスで使用されている。ゲート酸化
膜の厚さは２０ｎｍであり、ＰＭＯＳデバイスのしきい
値電圧は−０．５Ｖであり、ＮＭＯＳデバイスのしきい
値電圧は０．５Ｖである。図１に示すＳＲＡＭセルにお
いて第１アルミニウム層１１の幅は１．３μｍであり、
その間隙は１．０μｍである。第２アルミニウム層１２
の幅は１．１μｍであり、その間隙は０．８μｍであ
る。第１アルミニウム層１１は、アレイを横切るＶｃｃ
ライン及びメタルワードラインとして用いられる。グラ
ウンドライン及びビットラインは第１アルミニウム層１
１に垂直な方向に形成される。グラウンドライン及びビ
ットラインは１セルに対して４本の金属ラインからなる
が、このうち２本はビットラインとして用いられ、残り
の２本はグラウンドラインつまりＶｓｓラインとして用
いられる。隣接するセルのビットラインは、リード動作
の間に容量結合によるノイズによってセル信号が減少す
るのを防止するためのグラウンドラインにより分離され
ている。
【０００４】図２はこの種のＳＲＡＭセルの等価回路図
である。図２に示すように、負荷素子としてＰＭＯＳを
使用するＣＭＯＳ ＳＲＡＭは６つのトランジスタから
構成される。第１トランジスタＱ１のソースＳはビット
ラインに連結され、第２トランジスタＱ２のソースＳは
ビットバーラインに連結される。負荷素子として使用さ
れるＰＭＯＳトランジスタである第５トランジスタＱ５
及び第６トランジスタＱ６のソースＳはＶｃｃラインに
連結される。第５トランジスタＱ５のドレインＤには第
３トランジスタＱ３のドレインＤが連結され、第３トラ
ンジスタＱ３のソースＳはＶｓｓラインと連結される。
第６トランジスタＱ６のドレインＤには第４トランジス
タＱ４のドレインＤが連結され、第４トランジスタＱ４
のソースＳはＶｓｓラインと連結される。そして、第３
トランジスタＱ３及び第５トランジスタＱ５のゲートが
互いに連結され、第４トランジスタＱ４及び第６トラン
ジスタＱ６のゲートが互いに連結される。第１トランジ
スタＱ１のドレインＤは共通連結された第４、第６トラ
ンジスタＱ４、Ｑ６のゲートに連結され、第２トランジ
スタＱ２のドレインＤは第３、第５トランジスタＱ３、
Ｑ５のゲートに連結される。
である。図２に示すように、負荷素子としてＰＭＯＳを
使用するＣＭＯＳ ＳＲＡＭは６つのトランジスタから
構成される。第１トランジスタＱ１のソースＳはビット
ラインに連結され、第２トランジスタＱ２のソースＳは
ビットバーラインに連結される。負荷素子として使用さ
れるＰＭＯＳトランジスタである第５トランジスタＱ５
及び第６トランジスタＱ６のソースＳはＶｃｃラインに
連結される。第５トランジスタＱ５のドレインＤには第
３トランジスタＱ３のドレインＤが連結され、第３トラ
ンジスタＱ３のソースＳはＶｓｓラインと連結される。
第６トランジスタＱ６のドレインＤには第４トランジス
タＱ４のドレインＤが連結され、第４トランジスタＱ４
のソースＳはＶｓｓラインと連結される。そして、第３
トランジスタＱ３及び第５トランジスタＱ５のゲートが
互いに連結され、第４トランジスタＱ４及び第６トラン
ジスタＱ６のゲートが互いに連結される。第１トランジ
スタＱ１のドレインＤは共通連結された第４、第６トラ
ンジスタＱ４、Ｑ６のゲートに連結され、第２トランジ
スタＱ２のドレインＤは第３、第５トランジスタＱ３、
Ｑ５のゲートに連結される。
【０００５】このようにして構成されたＳＲＡＭセルの
レイアウト図を図３に示す。この図は、図１のＳＲＡＭ
セルのレイアウト図の図２に関連して特徴的な部分のみ
を示すレイアウト図である。図３に示すように、従来の
ＳＲＡＭセルは、一方向に第１ゲートライン３１が形成
され、第１ゲートライン３１と隔離されて第１ゲートラ
イン３１に垂直な方向に第２ゲートライン３２が形成さ
れ、第２ゲートライン３２と一定の間隙をおいて対向す
るように第３ゲートライン３３が形成される。ここで、
第１ゲートライン３１は第１、第２トランジスタＱ１、
Ｑ２のゲートとして用いられ、第２ゲートライン３２は
第３、第５トランジスタＱ３、Ｑ５のゲートとして用い
られる。そして、第３ゲートライン３３は第４、第６ト
ランジスタＱ４、Ｑ６のゲートとして用いられる。第５
トランジスタＱ５のドレインと第３トランジスタＱ３の
ドレインとを電気的に連結させるための第１メタルライ
ン３４が形成され、第６トランジスタＱ６のドレインと
第４トランジスタＱ４のドレインとを電気的に連結させ
るための第２メタルライン３５が形成される。第２ゲー
トライン３２はコンタクトホールを介して第２メタルラ
イン３５と互いに連結され、第３ゲートライン３３はコ
ンタクトホールを介して第１メタルライン３４と連結さ
れる。ここで、未説明符号の３６ａ、３６ｂ、３６ｃ、
３６ｄはアクティブ領域である。このようなＳＲＡＭセ
ルはＮ型基板上に構成され、このうち負荷素子として使
用される２つのＰＭＯＳトランジスタ（第５、第６トラ
ンジスタ）を形成するためにＰ型ウェルが形成される。
そして、残りの４つのＮＭＯＳトランジスタを形成する
ためのＮウェルが形成される。
レイアウト図を図３に示す。この図は、図１のＳＲＡＭ
セルのレイアウト図の図２に関連して特徴的な部分のみ
を示すレイアウト図である。図３に示すように、従来の
ＳＲＡＭセルは、一方向に第１ゲートライン３１が形成
され、第１ゲートライン３１と隔離されて第１ゲートラ
イン３１に垂直な方向に第２ゲートライン３２が形成さ
れ、第２ゲートライン３２と一定の間隙をおいて対向す
るように第３ゲートライン３３が形成される。ここで、
第１ゲートライン３１は第１、第２トランジスタＱ１、
Ｑ２のゲートとして用いられ、第２ゲートライン３２は
第３、第５トランジスタＱ３、Ｑ５のゲートとして用い
られる。そして、第３ゲートライン３３は第４、第６ト
ランジスタＱ４、Ｑ６のゲートとして用いられる。第５
トランジスタＱ５のドレインと第３トランジスタＱ３の
ドレインとを電気的に連結させるための第１メタルライ
ン３４が形成され、第６トランジスタＱ６のドレインと
第４トランジスタＱ４のドレインとを電気的に連結させ
るための第２メタルライン３５が形成される。第２ゲー
トライン３２はコンタクトホールを介して第２メタルラ
イン３５と互いに連結され、第３ゲートライン３３はコ
ンタクトホールを介して第１メタルライン３４と連結さ
れる。ここで、未説明符号の３６ａ、３６ｂ、３６ｃ、
３６ｄはアクティブ領域である。このようなＳＲＡＭセ
ルはＮ型基板上に構成され、このうち負荷素子として使
用される２つのＰＭＯＳトランジスタ（第５、第６トラ
ンジスタ）を形成するためにＰ型ウェルが形成される。
そして、残りの４つのＮＭＯＳトランジスタを形成する
ためのＮウェルが形成される。
【０００６】
【発明が解決しようとする課題】しかし、従来のＳＲＡ
Ｍセルの構造は以下のような問題点があった。セル内に
４本のメタルラインがあるため、セルの集積度が低く、
単位ビットに対してチップサイズが大きくなる。また、
デバイス隔離のためのＰウェルとＮウェル間の間隙が非
常に広いため、集積度が低くなる。さらに、セル内で互
いに異なるＶｓｓラインを有するため、これに連結され
たトランジスタの接地線（グラウンドライン）抵抗が互
いに異なるようになる。
Ｍセルの構造は以下のような問題点があった。セル内に
４本のメタルラインがあるため、セルの集積度が低く、
単位ビットに対してチップサイズが大きくなる。また、
デバイス隔離のためのＰウェルとＮウェル間の間隙が非
常に広いため、集積度が低くなる。さらに、セル内で互
いに異なるＶｓｓラインを有するため、これに連結され
たトランジスタの接地線（グラウンドライン）抵抗が互
いに異なるようになる。
【０００７】本発明は、上記の問題点を解決するために
なされたものであり、セル内のメタルラインの数を減ら
してセルの集積度を向上させ、セル内のＶｓｓライン及
びＶｃｃラインを共通化して素子の信頼性を向上させる
ことができるＳＲＡＭセルの構造及びその製造方法を提
供することに目的がある。
なされたものであり、セル内のメタルラインの数を減ら
してセルの集積度を向上させ、セル内のＶｓｓライン及
びＶｃｃラインを共通化して素子の信頼性を向上させる
ことができるＳＲＡＭセルの構造及びその製造方法を提
供することに目的がある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のＳＲＡＭセルの構造は、基板をＮウェル領
域及びＰウェル領域に分けるウェルトレンチと、ウェル
トレンチを挟んで互いに対称的に形成される第１、第２
アクティブ領域と、第２アクティブ領域が形成されたウ
ェル内に第２アクティブ領域から隔離されるとともに、
互いに一定の間隙をおいて対称的に形成される第３、第
４アクティブ領域と、第１アクティブ領域、ウェルトレ
ンチ、そして第２アクティブ領域をそれぞれ横切って連
続して形成される互いに絶縁された第１、第２ゲートラ
インと、第３、第４アクティブ領域を横切って形成され
る第３ゲートラインとを備えることを特徴とする。
めの本発明のＳＲＡＭセルの構造は、基板をＮウェル領
域及びＰウェル領域に分けるウェルトレンチと、ウェル
トレンチを挟んで互いに対称的に形成される第１、第２
アクティブ領域と、第２アクティブ領域が形成されたウ
ェル内に第２アクティブ領域から隔離されるとともに、
互いに一定の間隙をおいて対称的に形成される第３、第
４アクティブ領域と、第１アクティブ領域、ウェルトレ
ンチ、そして第２アクティブ領域をそれぞれ横切って連
続して形成される互いに絶縁された第１、第２ゲートラ
インと、第３、第４アクティブ領域を横切って形成され
る第３ゲートラインとを備えることを特徴とする。
【０００９】本発明のＳＲＡＭセルの製造方法は、半導
体基板にウェルトレンチを形成してＰウェル領域とＮウ
ェル領域を区画する工程と、不純物イオン注入により該
当領域の半導体基板の表面内にＰウェル領域及びＮウェ
ル領域を形成する工程と、Ｐウェル領域及びＮウェル領
域の形成された半導体基板上に選択的に素子隔離膜を形
成してＮウェル領域内に第１アクティブ領域、Ｐウェル
領域内に第２、第３、第４アクティブ領域をそれぞれ形
成する工程と、第１アクティブ領域、ウェルトレンチ、
そして第２アクティブ領域を横切って連続される形状の
第１ゲート電極と第３、第４アクティブ領域を横切る第
２ゲート電極を形成する工程と、第１アクティブ領域、
ウェルトレンチ、第２アクティブ領域を横切って連続さ
れる形状の第３ゲート電極を形成する工程とを備えるこ
とを特徴とする。
体基板にウェルトレンチを形成してＰウェル領域とＮウ
ェル領域を区画する工程と、不純物イオン注入により該
当領域の半導体基板の表面内にＰウェル領域及びＮウェ
ル領域を形成する工程と、Ｐウェル領域及びＮウェル領
域の形成された半導体基板上に選択的に素子隔離膜を形
成してＮウェル領域内に第１アクティブ領域、Ｐウェル
領域内に第２、第３、第４アクティブ領域をそれぞれ形
成する工程と、第１アクティブ領域、ウェルトレンチ、
そして第２アクティブ領域を横切って連続される形状の
第１ゲート電極と第３、第４アクティブ領域を横切る第
２ゲート電極を形成する工程と、第１アクティブ領域、
ウェルトレンチ、第２アクティブ領域を横切って連続さ
れる形状の第３ゲート電極を形成する工程とを備えるこ
とを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明実施形態のＳＲＡＭ
セルの構造及び製造方法を添付図面に基づき説明する。
なお、明細書において方向を示す用語はいずれも図面上
の方向を示すものである。また、１セルを示すものであ
ってメモりデバイスとしてはこれが連続して形成されて
いる。図４〜図６は、本実施形態のＳＲＡＭセルに関連
して特徴的な部分のみを示すレイアウト図と構造断面図
である。図５は図４のＩ−Ｉ’断面を、図６は図４のII
−II’断面である。参考のため、図４〜図６のレイアウ
ト図と構造断面図は、配線されていない状態を示す。本
実施形態のＳＲＡＭセルは、図４に示すように、半導体
基板（図示せず）が図面上横方向に形成されたウェルト
レンチ４１によりＰウェル領域ＰＷとＮウェル領域ＮＷ
とに分けられている。それぞれのウェル領域ＰＷ、ＮＷ
にＶ字状の第１、第２アクティブ領域４２、４３が、そ
の広がった両腕部分を向き合うようにしてウェルトレン
チ４１を間に挟んで対称的に形成されている。第２アク
ティブ領域４３のＶ字の下側に、それぞれの腕部分に接
近させてフィールド領域を挟んで互いに向き合って第
３、第４アクティブ領域４４、４５が形成されている。
第１ゲートライン３１がこの第３、第４アクティブ領域
４４、４５を横切って直線状に形成されている。また、
第２ゲートライン３２が、第１アクティブ領域のＶ字の
一方の腕の中央部から斜め右下方に延び、さらにその先
端からほぼ垂直にウェルトレンチを横切って下に延び、
さらにその下端から左斜め下方に第２アクティブ領域の
Ｖ字の一方の腕を横切って第３アクティブ領域４４へ延
びるように形成されている。さらに、第３ゲートライン
３３が第２ゲートラインと対称的に第１アクティブ領域
のＶ字の右側の腕から第４アクティブ領域４５へ延びる
ように形成されている。ここで、第２ゲートライン３２
と第３ゲートライン３３は、少なくともウェルトレンチ
４１上でオーバーラップされる。
セルの構造及び製造方法を添付図面に基づき説明する。
なお、明細書において方向を示す用語はいずれも図面上
の方向を示すものである。また、１セルを示すものであ
ってメモりデバイスとしてはこれが連続して形成されて
いる。図４〜図６は、本実施形態のＳＲＡＭセルに関連
して特徴的な部分のみを示すレイアウト図と構造断面図
である。図５は図４のＩ−Ｉ’断面を、図６は図４のII
−II’断面である。参考のため、図４〜図６のレイアウ
ト図と構造断面図は、配線されていない状態を示す。本
実施形態のＳＲＡＭセルは、図４に示すように、半導体
基板（図示せず）が図面上横方向に形成されたウェルト
レンチ４１によりＰウェル領域ＰＷとＮウェル領域ＮＷ
とに分けられている。それぞれのウェル領域ＰＷ、ＮＷ
にＶ字状の第１、第２アクティブ領域４２、４３が、そ
の広がった両腕部分を向き合うようにしてウェルトレン
チ４１を間に挟んで対称的に形成されている。第２アク
ティブ領域４３のＶ字の下側に、それぞれの腕部分に接
近させてフィールド領域を挟んで互いに向き合って第
３、第４アクティブ領域４４、４５が形成されている。
第１ゲートライン３１がこの第３、第４アクティブ領域
４４、４５を横切って直線状に形成されている。また、
第２ゲートライン３２が、第１アクティブ領域のＶ字の
一方の腕の中央部から斜め右下方に延び、さらにその先
端からほぼ垂直にウェルトレンチを横切って下に延び、
さらにその下端から左斜め下方に第２アクティブ領域の
Ｖ字の一方の腕を横切って第３アクティブ領域４４へ延
びるように形成されている。さらに、第３ゲートライン
３３が第２ゲートラインと対称的に第１アクティブ領域
のＶ字の右側の腕から第４アクティブ領域４５へ延びる
ように形成されている。ここで、第２ゲートライン３２
と第３ゲートライン３３は、少なくともウェルトレンチ
４１上でオーバーラップされる。
【００１１】次に、上記レイアウトの本実施形態の断面
形状を図５、６によって説明する。図に示すように、半
導体基板４０はウェルトレンチ４１によりＰウェル領域
ＰＷとＮウェル領域ＮＷとに分けられている。図６に示
すように、Ｐウェル領域ＰＷの第３アクティブ領域の上
に第１ゲート電極３１ａが形成されている。この第１ゲ
ート電極３１ａは第１ゲートライン３１で形成されてい
るのはいうまでもなく、したがって、図５に示すよう
に、Ｐウェル領域ＰＷのフィールド領域にも形成されて
いる。また、第４アクティブ領域４５にも形成されてい
る。Ｐウェル領域ＰＷの第２アクティブ領域４３には第
２ゲート電極３２ａが形成されている。これは第２ゲー
トラインによるものでＮウェル領域ＮＷの第２アクティ
ブ領域４２にも形成されている。
形状を図５、６によって説明する。図に示すように、半
導体基板４０はウェルトレンチ４１によりＰウェル領域
ＰＷとＮウェル領域ＮＷとに分けられている。図６に示
すように、Ｐウェル領域ＰＷの第３アクティブ領域の上
に第１ゲート電極３１ａが形成されている。この第１ゲ
ート電極３１ａは第１ゲートライン３１で形成されてい
るのはいうまでもなく、したがって、図５に示すよう
に、Ｐウェル領域ＰＷのフィールド領域にも形成されて
いる。また、第４アクティブ領域４５にも形成されてい
る。Ｐウェル領域ＰＷの第２アクティブ領域４３には第
２ゲート電極３２ａが形成されている。これは第２ゲー
トラインによるものでＮウェル領域ＮＷの第２アクティ
ブ領域４２にも形成されている。
【００１２】さらに、図６に示すように第３ゲートライ
ン３３で形成される第３ゲート電極３３ａがＮウェル領
域ＮＷの第１アクティブ領域４２に形成されている。ウ
ェルトレンチ４１の中央部分では図６に示すように第３
ゲート電極３２ａと第３ゲート電極３３ｂとが絶縁膜を
間にしてオーバラップされている。また、ウェルトレン
チ４１の中央部分から外れた位置では一方側（図４の右
側）に第３ゲート電極３３ａ（図５）が形成されてい
る。当然ウェルトレンチ４１の他方の側には、特に断面
で表していないが第２ゲート電極が形成されている。
ン３３で形成される第３ゲート電極３３ａがＮウェル領
域ＮＷの第１アクティブ領域４２に形成されている。ウ
ェルトレンチ４１の中央部分では図６に示すように第３
ゲート電極３２ａと第３ゲート電極３３ｂとが絶縁膜を
間にしてオーバラップされている。また、ウェルトレン
チ４１の中央部分から外れた位置では一方側（図４の右
側）に第３ゲート電極３３ａ（図５）が形成されてい
る。当然ウェルトレンチ４１の他方の側には、特に断面
で表していないが第２ゲート電極が形成されている。
【００１３】以下、このように構成された本実施形態の
ＳＲＡＭセルの製造方法を説明する。図７〜図９は図４
のレイアウト図に対応する工程図である。まず、図７に
示すように、半導体基板（図示せず）を細い幅で横に長
く所定の深さにエッチングしてウェルトレンチ４１を形
成する。この後、図示してはないが、ウェルイオン注入
を用いてウェルトレンチ４１の上下両側にＰウェル領域
ＰＷ及びＮウェル領域ＮＷを形成する。そして、Ｎウェ
ル領域ＮＷにＶ字状の第１アクティブ領域４２を形成
し、第１アクティブ領域４２と同じ形状の第２アクティ
ブ領域４３をＰウェル領域ＰＷに互いに向き合わせて形
成する。又、第２アクティブ領域４３と一定の距離をお
いて互いに分離されている第３、第４アクティブ領域４
４、４５をＰウェル領域ＰＷに形成する。
ＳＲＡＭセルの製造方法を説明する。図７〜図９は図４
のレイアウト図に対応する工程図である。まず、図７に
示すように、半導体基板（図示せず）を細い幅で横に長
く所定の深さにエッチングしてウェルトレンチ４１を形
成する。この後、図示してはないが、ウェルイオン注入
を用いてウェルトレンチ４１の上下両側にＰウェル領域
ＰＷ及びＮウェル領域ＮＷを形成する。そして、Ｎウェ
ル領域ＮＷにＶ字状の第１アクティブ領域４２を形成
し、第１アクティブ領域４２と同じ形状の第２アクティ
ブ領域４３をＰウェル領域ＰＷに互いに向き合わせて形
成する。又、第２アクティブ領域４３と一定の距離をお
いて互いに分離されている第３、第４アクティブ領域４
４、４５をＰウェル領域ＰＷに形成する。
【００１４】次いで、図８に示すように、ウェルトレン
チ４１を含む全面に第１ポリシリコンを堆積する。第１
ポリシリコンを選択的に除去して第３、第４アクティブ
領域４４、４５を横切る第１ゲートライン３１を形成す
るとともに、第１アクティブ領域４２、ウェルトレンチ
４１、第２アクティブ領域４３を横切る前述した形状
に、すなわち弓形に第２ゲートライン３２を形成する。
この際、第２ゲートライン３２は、ウェルトレンチ４１
の箇所でウェルトレンチに沿うように一方の側に所定長
さ延びている。
チ４１を含む全面に第１ポリシリコンを堆積する。第１
ポリシリコンを選択的に除去して第３、第４アクティブ
領域４４、４５を横切る第１ゲートライン３１を形成す
るとともに、第１アクティブ領域４２、ウェルトレンチ
４１、第２アクティブ領域４３を横切る前述した形状
に、すなわち弓形に第２ゲートライン３２を形成する。
この際、第２ゲートライン３２は、ウェルトレンチ４１
の箇所でウェルトレンチに沿うように一方の側に所定長
さ延びている。
【００１５】次いで、図９に示すように、第１、第２ゲ
ートライン３１、３２を含む全面に第２ポリシリコンを
堆積する。フォトエッチング工程で第２ポリシリコンを
パターニングして第３ゲートライン３３を形成する。こ
の第３ゲートライン３３の形状は第２ゲートライン３２
と対称的に形成され、少なくともウェルトレンチ４１の
上側で互いにオーバーラップする。又、第３ゲートライ
ン３３も第２ゲートライン３２と同様にウェルトレンチ
４１の上で第２ゲートラインとは反対側に延ばされてい
る。これにより、ウェルトレンチ４１は第２、第３ゲー
トライン３２、３３により覆われる。
ートライン３１、３２を含む全面に第２ポリシリコンを
堆積する。フォトエッチング工程で第２ポリシリコンを
パターニングして第３ゲートライン３３を形成する。こ
の第３ゲートライン３３の形状は第２ゲートライン３２
と対称的に形成され、少なくともウェルトレンチ４１の
上側で互いにオーバーラップする。又、第３ゲートライ
ン３３も第２ゲートライン３２と同様にウェルトレンチ
４１の上で第２ゲートラインとは反対側に延ばされてい
る。これにより、ウェルトレンチ４１は第２、第３ゲー
トライン３２、３３により覆われる。
【００１６】このレイアウトを有する本実施形態のＳＲ
ＡＭセルの製造方法を図１０〜図２４の工程断面図に基
づき説明する。わかりやすくするために図７〜図９のＩ
−Ｉ’線上のそれぞれの工程断面図をイとして示し、II
−II’線上のそれぞれの工程断面図をロとして示した。
まず、図１０に示すように、半導体基板４０を所定の深
さにエッチングしてＰウェル領域とＮウェル領域を区分
するためのウェルトレンチ４１を形成する。
ＡＭセルの製造方法を図１０〜図２４の工程断面図に基
づき説明する。わかりやすくするために図７〜図９のＩ
−Ｉ’線上のそれぞれの工程断面図をイとして示し、II
−II’線上のそれぞれの工程断面図をロとして示した。
まず、図１０に示すように、半導体基板４０を所定の深
さにエッチングしてＰウェル領域とＮウェル領域を区分
するためのウェルトレンチ４１を形成する。
【００１７】図１１に示すように、ウェルトレンチ４１
を含む半導体基板４０の表面に第１絶縁層６３を形成
し、第１絶縁層６３上に第２絶縁層６４を形成してトレ
ンチ４１内を第２絶縁層で埋める。図１２に示すよう
に、第２絶縁層６４上に第１フォトレジスト（図示せ
ず）を塗布した後、露光及び現像工程を用いて第１領域
Ｉ、第２領域IIを決める。この後、第１フォトレジスト
をマスクに用いたエッチング工程で第１領域の第２絶縁
層６４を除去して第１絶縁層６３を露出させる。ここ
で、第１領域はＮウェル形成領域であり、第２領域はＰ
ウェル形成領域である。次いで、第１領域にＮウェルを
形成するためのイオン注入を施す。
を含む半導体基板４０の表面に第１絶縁層６３を形成
し、第１絶縁層６３上に第２絶縁層６４を形成してトレ
ンチ４１内を第２絶縁層で埋める。図１２に示すよう
に、第２絶縁層６４上に第１フォトレジスト（図示せ
ず）を塗布した後、露光及び現像工程を用いて第１領域
Ｉ、第２領域IIを決める。この後、第１フォトレジスト
をマスクに用いたエッチング工程で第１領域の第２絶縁
層６４を除去して第１絶縁層６３を露出させる。ここ
で、第１領域はＮウェル形成領域であり、第２領域はＰ
ウェル形成領域である。次いで、第１領域にＮウェルを
形成するためのイオン注入を施す。
【００１８】図１３に示すように露出された第１絶縁層
６３上に第３絶縁層６５を形成した後、図１４に示すよ
うに第２領域の第２絶縁層６４を除去した後、Ｐウェル
を形成するためのイオン注入を施す。この後、図１５に
示すように、ドライブイン拡散工程で所定の深さのＮウ
ェル領域ＮＷとＰウェル領域ＰＷを形成し、第１領域の
第３絶縁層６５を除去する。このとき、Ｎウェル領域Ｎ
Ｗ及びＰウェル領域ＰＷの深さは互いに同一であり、ウ
ェルトレンチ４１の深さより浅い。
６３上に第３絶縁層６５を形成した後、図１４に示すよ
うに第２領域の第２絶縁層６４を除去した後、Ｐウェル
を形成するためのイオン注入を施す。この後、図１５に
示すように、ドライブイン拡散工程で所定の深さのＮウ
ェル領域ＮＷとＰウェル領域ＰＷを形成し、第１領域の
第３絶縁層６５を除去する。このとき、Ｎウェル領域Ｎ
Ｗ及びＰウェル領域ＰＷの深さは互いに同一であり、ウ
ェルトレンチ４１の深さより浅い。
【００１９】次いで、図１６に示すように、選択酸化法
（ＬＯＣＯＳ）を用いてフィールド領域に素子隔離膜を
形成する。ここで、ＬＯＣＯＳは次のように行われる。
すなわち、ウェルトレンチ４１を含む半導体基板４０の
全面に窒化膜（図示せず）を塗布する。窒化膜上にフォ
トレジスト（図示せず）を塗布した後パターニングす
る。パターニングされたフォトレジストをマスクに用い
たエッチング工程で窒化膜及び第１絶縁層６３を選択的
に除去して半導体基板４０の表面を選択的に露出させ
る。露出された部分にフィールドイオン注入を施した後
熱処理して複数の素子隔離膜６６を形成し、窒化膜を除
去する。このようにウェルトレンチ４１、素子隔離膜６
６が形成された半導体基板４０にトランジスタを形成す
ることになる。
（ＬＯＣＯＳ）を用いてフィールド領域に素子隔離膜を
形成する。ここで、ＬＯＣＯＳは次のように行われる。
すなわち、ウェルトレンチ４１を含む半導体基板４０の
全面に窒化膜（図示せず）を塗布する。窒化膜上にフォ
トレジスト（図示せず）を塗布した後パターニングす
る。パターニングされたフォトレジストをマスクに用い
たエッチング工程で窒化膜及び第１絶縁層６３を選択的
に除去して半導体基板４０の表面を選択的に露出させ
る。露出された部分にフィールドイオン注入を施した後
熱処理して複数の素子隔離膜６６を形成し、窒化膜を除
去する。このようにウェルトレンチ４１、素子隔離膜６
６が形成された半導体基板４０にトランジスタを形成す
ることになる。
【００２０】図１７〜１９は図８のそれぞれの工程断面
図である。図８によれば、ウェルトレンチ４１、第１、
第２、第３、第４アクティブ領域４２、４３、４４、４
５が形成され、第３、第４アクティブ領域４４、４５を
横切って第１ゲート電極３１ａが形成されている。そし
て、第１、第２アクティブ領域４２、４３を弓形に横切
って第２ゲート電極３２ａが形成されている。
図である。図８によれば、ウェルトレンチ４１、第１、
第２、第３、第４アクティブ領域４２、４３、４４、４
５が形成され、第３、第４アクティブ領域４４、４５を
横切って第１ゲート電極３１ａが形成されている。そし
て、第１、第２アクティブ領域４２、４３を弓形に横切
って第２ゲート電極３２ａが形成されている。
【００２１】これを工程断面図に基づき説明すると、次
の通りである。図１７に示すように、半導体基板４０上
にゲート絶縁膜６７を形成した後、素子隔離膜６６を含
む全面に第１ポリシリコン及びキャップ絶縁膜６８を堆
積した後パターニングして第１、第２ゲート電極３１
ａ、３２ａを形成する。すなわち、図１７イに示すよう
に、ウェルトレンチ４１が形成された半導体基板４０の
全面にゲート絶縁膜６７を形成し、ゲート絶縁膜６７上
に第１ポリシリコン層、第１キャップ絶縁層６８を形成
する。そして、写真エッチング工程を用いて第１ポリシ
リコン層、第１キャップ絶縁層６８を選択的にエッチン
グして第１、第２ゲート電極３１ａ、３２ａを形成す
る。その際、Ｐウェル領域ＰＷの素子隔離膜６６上には
第１ゲート電極３１ａが形成され、アクティブ領域には
第２ゲート電極３２ａが形成される。そして、Ｎウェル
領域ＮＷのアクティブ領域にもゲート電極が形成される
が、これは第２ゲート電極３２ａから延長される、つま
り第２ゲート電極３２ａと一体型になっている。一方、
図１７ロに示すように、Ｐウェル領域ＰＷ上のアクティ
ブ領域には第１ゲート電極３１ａが形成され、Ｐウェル
領域からＮウェル領域にいたるまで第２ゲート電極３２
ａが形成される。次いで、ＮＭＯＳゲート及びＰＭＯＳ
ゲートを決定するための不純物イオンを注入するが、ま
ずマスキング工程を用いて選択的にＰウェル領域を露出
させる。
の通りである。図１７に示すように、半導体基板４０上
にゲート絶縁膜６７を形成した後、素子隔離膜６６を含
む全面に第１ポリシリコン及びキャップ絶縁膜６８を堆
積した後パターニングして第１、第２ゲート電極３１
ａ、３２ａを形成する。すなわち、図１７イに示すよう
に、ウェルトレンチ４１が形成された半導体基板４０の
全面にゲート絶縁膜６７を形成し、ゲート絶縁膜６７上
に第１ポリシリコン層、第１キャップ絶縁層６８を形成
する。そして、写真エッチング工程を用いて第１ポリシ
リコン層、第１キャップ絶縁層６８を選択的にエッチン
グして第１、第２ゲート電極３１ａ、３２ａを形成す
る。その際、Ｐウェル領域ＰＷの素子隔離膜６６上には
第１ゲート電極３１ａが形成され、アクティブ領域には
第２ゲート電極３２ａが形成される。そして、Ｎウェル
領域ＮＷのアクティブ領域にもゲート電極が形成される
が、これは第２ゲート電極３２ａから延長される、つま
り第２ゲート電極３２ａと一体型になっている。一方、
図１７ロに示すように、Ｐウェル領域ＰＷ上のアクティ
ブ領域には第１ゲート電極３１ａが形成され、Ｐウェル
領域からＮウェル領域にいたるまで第２ゲート電極３２
ａが形成される。次いで、ＮＭＯＳゲート及びＰＭＯＳ
ゲートを決定するための不純物イオンを注入するが、ま
ずマスキング工程を用いて選択的にＰウェル領域を露出
させる。
【００２２】図１８に示すように、第１、第２ゲート電
極３１ａ、３２ａを含む半導体基板４０の全面に第２フ
ォトレジスト６９を塗布した後、露光及び現像工程で第
２フォトレジスト６９をパターニングする。図１８では
Ｐウェル領域全体が露出されるようであるが、後述する
ようにＰウェル領域中の一部分のみが露出される。図２
５に第２フォトレジスト６９をパターニングしてＰウェ
ル領域の一部分のみを露出させたものを示す。図示のよ
うに、Ｐウェル領域の１つのトランジスタが形成される
アクティブ領域がある部分が第２フォトレジスト６９で
覆われている。
極３１ａ、３２ａを含む半導体基板４０の全面に第２フ
ォトレジスト６９を塗布した後、露光及び現像工程で第
２フォトレジスト６９をパターニングする。図１８では
Ｐウェル領域全体が露出されるようであるが、後述する
ようにＰウェル領域中の一部分のみが露出される。図２
５に第２フォトレジスト６９をパターニングしてＰウェ
ル領域の一部分のみを露出させたものを示す。図示のよ
うに、Ｐウェル領域の１つのトランジスタが形成される
アクティブ領域がある部分が第２フォトレジスト６９で
覆われている。
【００２３】本実施形態のＳＲＡＭセルは２つのＰＭＯ
Ｓトランジスタと４つのＮＭＯＳトランジスタとから構
成される。これにより、Ｎウェル領域には２つのＰＭＯ
ＳトランジスタＱ５、Ｑ６が形成され、Ｐウェル領域に
は４つのＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４
が形成される。すなわち、Ｎウェル領域の第１アクティ
ブ領域４２には第１、第２ＰＭＯＳトランジスタが形成
され、Ｐウェル領域には第１、第２、第３、第４ＮＭＯ
Ｓトランジスタが形成される。その際、第１アクティブ
領域４２のＶ字の両腕部分が交わる中央部分が第１、第
２ＰＭＯＳトランジスタの共通ドレイン領域となる。こ
こで、Ｐウェル領域に形成される４つのトランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４の不純物濃度が全部同一でなけれ
ばならない。
Ｓトランジスタと４つのＮＭＯＳトランジスタとから構
成される。これにより、Ｎウェル領域には２つのＰＭＯ
ＳトランジスタＱ５、Ｑ６が形成され、Ｐウェル領域に
は４つのＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４
が形成される。すなわち、Ｎウェル領域の第１アクティ
ブ領域４２には第１、第２ＰＭＯＳトランジスタが形成
され、Ｐウェル領域には第１、第２、第３、第４ＮＭＯ
Ｓトランジスタが形成される。その際、第１アクティブ
領域４２のＶ字の両腕部分が交わる中央部分が第１、第
２ＰＭＯＳトランジスタの共通ドレイン領域となる。こ
こで、Ｐウェル領域に形成される４つのトランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４の不純物濃度が全部同一でなけれ
ばならない。
【００２４】もし、半導体基板４０の全面にわたってＰ
ウェル領域が露出されると、以下のような問題点が発生
する。すなわち、第１ポリシリコンをパターニングして
不純物イオンを注入し、Ｐウェル領域に２つのアクセス
トランジスタＱ１、Ｑ２と１つのＮＭＯＳトランジスタ
Ｑ３、及びＮウェル領域に１つのＰＭＯＳトランジスタ
Ｑ５を形成する。この後、第２ポリシリコンを堆積した
後パターニングして不純物イオン注入を行ってＰウェル
領域に１つのＮＭＯＳトランジスタＱ４、及びＮウェル
領域にＰＭＯＳトランジスタＱ６を形成する。このよう
に、２回のポリシリコンパターニング工程と不純物イオ
ン注入により２つのＰＭＯＳトランジスタと４つのＮＭ
ＯＳトランジスタが形成されるが、第１、２ゲート電極
形成後の１回目の不純物イオン注入が終わり、第３ゲー
ト電極形成後の２回目の不純物イオン注入時に、第２ア
クティブ領域の第３ゲート電極３３ａが形成された箇所
に不純物が二重に注入されてしきい値電圧が変わるよう
になる。このような理由のために図２５に示すようにＰ
ウェル領域を部分的に露出させる。この後、選択的にＰ
ウェル領域が露出された状態でＮ導電型の不純物イオン
の注入を施す。
ウェル領域が露出されると、以下のような問題点が発生
する。すなわち、第１ポリシリコンをパターニングして
不純物イオンを注入し、Ｐウェル領域に２つのアクセス
トランジスタＱ１、Ｑ２と１つのＮＭＯＳトランジスタ
Ｑ３、及びＮウェル領域に１つのＰＭＯＳトランジスタ
Ｑ５を形成する。この後、第２ポリシリコンを堆積した
後パターニングして不純物イオン注入を行ってＰウェル
領域に１つのＮＭＯＳトランジスタＱ４、及びＮウェル
領域にＰＭＯＳトランジスタＱ６を形成する。このよう
に、２回のポリシリコンパターニング工程と不純物イオ
ン注入により２つのＰＭＯＳトランジスタと４つのＮＭ
ＯＳトランジスタが形成されるが、第１、２ゲート電極
形成後の１回目の不純物イオン注入が終わり、第３ゲー
ト電極形成後の２回目の不純物イオン注入時に、第２ア
クティブ領域の第３ゲート電極３３ａが形成された箇所
に不純物が二重に注入されてしきい値電圧が変わるよう
になる。このような理由のために図２５に示すようにＰ
ウェル領域を部分的に露出させる。この後、選択的にＰ
ウェル領域が露出された状態でＮ導電型の不純物イオン
の注入を施す。
【００２５】次いで、第２フォトレジスト６９を除去し
た後、図１９に示すように、再度全面に第３フォトレジ
スト７０を塗布する。そして、図１９イに示すように、
Ｎウェル領域のみを選択的に露出させる。その際前述と
同様に、第３フォトレジスト７０をパターニングしてＮ
ウェル領域を露出させるにあたって、半導体基板４０の
全面にわたってＮウェル領域を露出させず、図２６に示
すように以後に形成される別のＰＭＯＳトランジスタＱ
６を顧慮して部分的に露出させる。図１９ロは図８のII
−II’線上の断面なので、第３フォトレジスト７０がＰ
ウェル領域及びＮウェル領域にわたって全てマスキング
されているように見える。
た後、図１９に示すように、再度全面に第３フォトレジ
スト７０を塗布する。そして、図１９イに示すように、
Ｎウェル領域のみを選択的に露出させる。その際前述と
同様に、第３フォトレジスト７０をパターニングしてＮ
ウェル領域を露出させるにあたって、半導体基板４０の
全面にわたってＮウェル領域を露出させず、図２６に示
すように以後に形成される別のＰＭＯＳトランジスタＱ
６を顧慮して部分的に露出させる。図１９ロは図８のII
−II’線上の断面なので、第３フォトレジスト７０がＰ
ウェル領域及びＮウェル領域にわたって全てマスキング
されているように見える。
【００２６】これまでは第１ポリシリコンを堆積した後
パターニングして第１ゲート電極３１ａ、第２ゲート電
極３２ａを形成することを説明した。この後には第２ポ
リシリコンを堆積した後パターニングして形成する第３
ゲート電極３３ａと不純物注入工程を説明する。図２０
〜図２４のそれぞれのイは図９のＩ−Ｉ’線上の工程断
面図であり、同図ロはII−II’線上の工程断面図であ
る。まず、図２０に示すように、第１、第２ゲート電極
３１ａ、３２ａを含む半導体基板４０の全面に第４絶縁
層を形成した後エッチバックして第１、第２ゲート電極
３１ａ、３２ａの両側面に第１側壁７１を形成する。次
いで、第１側壁７１の形成された第１、第２ゲート電極
３１ａ、３２ａを含む半導体基板４０の全面に第２ポリ
シリコン、第２キャップ絶縁膜７２を堆積する。そし
て、写真エッチング工程を用いて第２キャップ絶縁膜７
２、第２ポリシリコンを選択的に除去して、図９に示す
ように第３ゲートライン３３を形成する。図２０イでみ
れば、ウェルトレンチ４１の上側に第３ゲート電極３３
ａが形成されるようにする。又、同図ロでみれば、第３
ゲート電極３３ａは、ウェルトレンチ４１の上側で第２
ゲート電極３２ａとオーバーラップされて、そこからＮ
ウェル領域にわたって形成される。それにより、第３ゲ
ート電極３３ａはＮウェル領域で１つのＰＭＯＳトラン
ジスタＱ６を構成するとともに、Ｐウェル領域で１つの
ＮＭＯＳトランジスタＱ４を構成する。
パターニングして第１ゲート電極３１ａ、第２ゲート電
極３２ａを形成することを説明した。この後には第２ポ
リシリコンを堆積した後パターニングして形成する第３
ゲート電極３３ａと不純物注入工程を説明する。図２０
〜図２４のそれぞれのイは図９のＩ−Ｉ’線上の工程断
面図であり、同図ロはII−II’線上の工程断面図であ
る。まず、図２０に示すように、第１、第２ゲート電極
３１ａ、３２ａを含む半導体基板４０の全面に第４絶縁
層を形成した後エッチバックして第１、第２ゲート電極
３１ａ、３２ａの両側面に第１側壁７１を形成する。次
いで、第１側壁７１の形成された第１、第２ゲート電極
３１ａ、３２ａを含む半導体基板４０の全面に第２ポリ
シリコン、第２キャップ絶縁膜７２を堆積する。そし
て、写真エッチング工程を用いて第２キャップ絶縁膜７
２、第２ポリシリコンを選択的に除去して、図９に示す
ように第３ゲートライン３３を形成する。図２０イでみ
れば、ウェルトレンチ４１の上側に第３ゲート電極３３
ａが形成されるようにする。又、同図ロでみれば、第３
ゲート電極３３ａは、ウェルトレンチ４１の上側で第２
ゲート電極３２ａとオーバーラップされて、そこからＮ
ウェル領域にわたって形成される。それにより、第３ゲ
ート電極３３ａはＮウェル領域で１つのＰＭＯＳトラン
ジスタＱ６を構成するとともに、Ｐウェル領域で１つの
ＮＭＯＳトランジスタＱ４を構成する。
【００２７】この後、Ｎウェル領域及びＰウェル領域に
構成されるゲートを決定する不純物イオン注入を施す。
すなわち、図２１に示すように、第３ゲート電極３３ａ
を含む半導体基板４０の全面に第４フォトレジスト７３
を塗布する。それを露光及び現像工程でパターニングし
て選択的にＰウェル領域を露出させる。図２１イは図９
のＩ−Ｉ’線上の断面なので、半導体基板４０の全面に
わたって第４フォトレジスト７３がマスキングされてい
るように見える。しかし、図２７に示すように、第４フ
ォトレジスト７３は選択的に除去される。すなわち、１
回目の不純物イオン注入時の露出されなかった部分のＰ
ウェル領域を露出させる。このようにして部分的に露出
されたＰウェル領域にＮ導電型の不純物イオンの注入を
施す。
構成されるゲートを決定する不純物イオン注入を施す。
すなわち、図２１に示すように、第３ゲート電極３３ａ
を含む半導体基板４０の全面に第４フォトレジスト７３
を塗布する。それを露光及び現像工程でパターニングし
て選択的にＰウェル領域を露出させる。図２１イは図９
のＩ−Ｉ’線上の断面なので、半導体基板４０の全面に
わたって第４フォトレジスト７３がマスキングされてい
るように見える。しかし、図２７に示すように、第４フ
ォトレジスト７３は選択的に除去される。すなわち、１
回目の不純物イオン注入時の露出されなかった部分のＰ
ウェル領域を露出させる。このようにして部分的に露出
されたＰウェル領域にＮ導電型の不純物イオンの注入を
施す。
【００２８】次いで、第４フォトレジスト７３を除去し
た後、図２２に示すように、再び全面に第５フォトレジ
スト７５を塗布する。第５フォトレジスト７５をパター
ニングして図２８に示すように１回目の不純物イオン注
入時に露出されなかったＮウェル領域を露出させる。こ
こで、図２２イは図９のＩ−Ｉ’線上の断面なので第５
フォトレジスト７５は半導体基板４０の全面にわたって
マスキングされている。これに対して、同図ロは図９の
II−II’線上の断面なのでＮウェル領域のみが露出され
ていることを示す。このように部分的に露出されたＮウ
ェル領域にＰ導電型の不純物イオン注入を施す。
た後、図２２に示すように、再び全面に第５フォトレジ
スト７５を塗布する。第５フォトレジスト７５をパター
ニングして図２８に示すように１回目の不純物イオン注
入時に露出されなかったＮウェル領域を露出させる。こ
こで、図２２イは図９のＩ−Ｉ’線上の断面なので第５
フォトレジスト７５は半導体基板４０の全面にわたって
マスキングされている。これに対して、同図ロは図９の
II−II’線上の断面なのでＮウェル領域のみが露出され
ていることを示す。このように部分的に露出されたＮウ
ェル領域にＰ導電型の不純物イオン注入を施す。
【００２９】次いで、図２３に示すように、第２キャッ
プ絶縁膜７２を含む半導体基板４０の全面に第５絶縁層
を形成した後エッチバックして第３ゲート電極３３ａの
両側面に第２側壁７６を形成する。そして、図２４に示
すように、第１、第２、第３ゲート電極３１ａ、３２
ａ、３３ａをマスクに用いてソース／ドレイン用不純物
イオン注入を施してソース／ドレイン領域Ｓ／Ｄを形成
する。図示していないが、ＮＭＯＳトランジスタを形成
するためにはマスキング工程を介してＰウェル領域にＮ
導電型のソース／ドレイン用不純物イオン注入を施す。
そして、ＰＭＯＳトランジスタを形成するためにはＮウ
ェル領域にＰ導電型の不純物イオン注入を施す。このよ
うにしてソース／ドレイン用不純物イオン注入が完了し
た後配線工程を始める。本実施形態の配線工程は後に説
明する。
プ絶縁膜７２を含む半導体基板４０の全面に第５絶縁層
を形成した後エッチバックして第３ゲート電極３３ａの
両側面に第２側壁７６を形成する。そして、図２４に示
すように、第１、第２、第３ゲート電極３１ａ、３２
ａ、３３ａをマスクに用いてソース／ドレイン用不純物
イオン注入を施してソース／ドレイン領域Ｓ／Ｄを形成
する。図示していないが、ＮＭＯＳトランジスタを形成
するためにはマスキング工程を介してＰウェル領域にＮ
導電型のソース／ドレイン用不純物イオン注入を施す。
そして、ＰＭＯＳトランジスタを形成するためにはＮウ
ェル領域にＰ導電型の不純物イオン注入を施す。このよ
うにしてソース／ドレイン用不純物イオン注入が完了し
た後配線工程を始める。本実施形態の配線工程は後に説
明する。
【００３０】一方、図２９は本実施形態の配線工程を終
了した状態のＳＲＡＭセルの等価回路図である。図に示
すように、本実施形態のＳＲＡＭセルは、ビットライン
及びビットバーラインと、ビットライン及びビットバー
ラインに垂直な方向に形成されるワードラインと、ソー
スはそれぞれビットラインとビットバーラインに連結さ
れ、ゲートはワードラインに連結される第１、第２トラ
ンジスタＱ１、Ｑ２と、各ソースがＶｓｓラインに共通
連結され、それぞれのドレインは第１、第２トランジス
タＱ１、Ｑ２のドレインに連結される第３、第４トラン
ジスタＱ３、Ｑ４と、各ソースがＶｃｃラインに共通連
結され、それぞれのドレインは第３、第４トランジスタ
Ｑ３、Ｑ４のドレインに連結され、それぞれのゲートは
第３、第４トランジスタＱ３、Ｑ４のゲートに連結され
る第５、第６トランジスタＱ５、Ｑ６とを備えている。
さらに、第１、第３、第５トランジスタのドレインが共
通連結されたノードＡ点と第４、第６トランジスタＱ
４、Ｑ６のゲートとを電気的に連結させる第１金属層８
１と、第２、第４、第６トランジスタのドレインが共通
連結されたノードＢ点と前記第３、第５トランジスタＱ
３、Ｑ５のゲートとを電気的に連結させる第２金属層８
２とを備えている。ここで、第５、第６トランジスタＱ
５、Ｑ６はＰＭＯＳトランジスタであり、第１、第２、
第３、第４トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４はＮＭ
ＯＳトランジスタである。そして、Ｖｓｓライン、第
１、第２金属層８１、８２は同じ金属で同時に形成され
る。
了した状態のＳＲＡＭセルの等価回路図である。図に示
すように、本実施形態のＳＲＡＭセルは、ビットライン
及びビットバーラインと、ビットライン及びビットバー
ラインに垂直な方向に形成されるワードラインと、ソー
スはそれぞれビットラインとビットバーラインに連結さ
れ、ゲートはワードラインに連結される第１、第２トラ
ンジスタＱ１、Ｑ２と、各ソースがＶｓｓラインに共通
連結され、それぞれのドレインは第１、第２トランジス
タＱ１、Ｑ２のドレインに連結される第３、第４トラン
ジスタＱ３、Ｑ４と、各ソースがＶｃｃラインに共通連
結され、それぞれのドレインは第３、第４トランジスタ
Ｑ３、Ｑ４のドレインに連結され、それぞれのゲートは
第３、第４トランジスタＱ３、Ｑ４のゲートに連結され
る第５、第６トランジスタＱ５、Ｑ６とを備えている。
さらに、第１、第３、第５トランジスタのドレインが共
通連結されたノードＡ点と第４、第６トランジスタＱ
４、Ｑ６のゲートとを電気的に連結させる第１金属層８
１と、第２、第４、第６トランジスタのドレインが共通
連結されたノードＢ点と前記第３、第５トランジスタＱ
３、Ｑ５のゲートとを電気的に連結させる第２金属層８
２とを備えている。ここで、第５、第６トランジスタＱ
５、Ｑ６はＰＭＯＳトランジスタであり、第１、第２、
第３、第４トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４はＮＭ
ＯＳトランジスタである。そして、Ｖｓｓライン、第
１、第２金属層８１、８２は同じ金属で同時に形成され
る。
【００３１】かかる等価回路の動作説明は次の通りであ
る。まず、データ記録時、記録させようとするセルが属
するワードラインがハイになり、アクセストランジスタ
である第１、第２トランジスタＱ１、Ｑ２はターンオン
状態になる。記録しようとするデータがハイである場合
にはビットラインがハイに、ビットバーラインがローに
なる。したがって、ノードＡ点の電位はハイとなり、ノ
ードＢ点の電位はローとなる。よって、ノードＡ点の電
位により第４トランジスタＱ４はターンオン状態とな
り、第６トランジスタＱ６はターンオフ状態となり、ノ
ードＢ点の電位はロー状態のまま維持される。このノー
ドＢ点の電位によって第３トランジスタＱ３はターンオ
フ状態となり、第５トランジスタＱ５はターンオン状態
となってノードＡ点のハイの電位を続けてハイ状態に維
持する。これにより、データはハイ状態を維持するよう
になる。次いで、データの読取り時にはビットラインと
ビットバーラインとは共に所定の電圧にプリチャージさ
れており、アクセストランジスタの第１、第２トランジ
スタＱ１、Ｑ２のターンオンでそのプレチャージされた
ビットライン及びビットバーラインの電位をセンシング
して出力するようになる。
る。まず、データ記録時、記録させようとするセルが属
するワードラインがハイになり、アクセストランジスタ
である第１、第２トランジスタＱ１、Ｑ２はターンオン
状態になる。記録しようとするデータがハイである場合
にはビットラインがハイに、ビットバーラインがローに
なる。したがって、ノードＡ点の電位はハイとなり、ノ
ードＢ点の電位はローとなる。よって、ノードＡ点の電
位により第４トランジスタＱ４はターンオン状態とな
り、第６トランジスタＱ６はターンオフ状態となり、ノ
ードＢ点の電位はロー状態のまま維持される。このノー
ドＢ点の電位によって第３トランジスタＱ３はターンオ
フ状態となり、第５トランジスタＱ５はターンオン状態
となってノードＡ点のハイの電位を続けてハイ状態に維
持する。これにより、データはハイ状態を維持するよう
になる。次いで、データの読取り時にはビットラインと
ビットバーラインとは共に所定の電圧にプリチャージさ
れており、アクセストランジスタの第１、第２トランジ
スタＱ１、Ｑ２のターンオンでそのプレチャージされた
ビットライン及びビットバーラインの電位をセンシング
して出力するようになる。
【００３２】以下、このように動作する本実施形態のＳ
ＲＡＭセルの構造及び製造方法をさらに説明する。前述
した図７〜図９は配線を形成させる前までのレイアウト
の工程を示している。以下はその後の工程の説明であ
る。図３０〜図３２は本実施形態のＳＲＡＭセルのその
後のレイアウト図である。図３０に示すように、第３ゲ
ートライン３３を含む半導体基板の全面に層間絶縁のた
めに第６絶縁層（７７、図３３）を形成する。次いで、
その第６絶縁層を選択的に除去して、Ｎウェル領域の第
１アクティブ領域４２のＶ字の双方の腕の付け根の箇所
に第１コンタクトホール９１を形成させると同時に、Ｐ
ウェル領域では、第３、第４アクティブ領域４４、４５
の第２、第３ゲートライン３２、３３と第１ゲートライ
ンとの間の箇所に第１コンタクトホール９１を形成す
る。その際、第２ゲートライン、第３ゲートラインの端
部をも露出させる。そして、第１コンタクトホール９１
を含む半導体基板の全面に第３ポリシリコン層を形成し
た後、第１コンタクトホール９１を介してＮウェル領域
の第１アクティブ領域４２と電気的に連結され、第１ゲ
ートライン３１と同方向になるようにＶｃｃライン９２
を形成する。このとき同時に、Ｐウェル領域では、第３
アクティブ領域４４と第２ゲートライン３２とを電気的
に連結させ、且つ第４アクティブ領域４５と第３ゲート
ライン３３とを連結させる導電層９２ａが同時にパター
ニングされる。この導電層９２ａはＶｃｃライン９２と
同一のポリシリコンからなる。
ＲＡＭセルの構造及び製造方法をさらに説明する。前述
した図７〜図９は配線を形成させる前までのレイアウト
の工程を示している。以下はその後の工程の説明であ
る。図３０〜図３２は本実施形態のＳＲＡＭセルのその
後のレイアウト図である。図３０に示すように、第３ゲ
ートライン３３を含む半導体基板の全面に層間絶縁のた
めに第６絶縁層（７７、図３３）を形成する。次いで、
その第６絶縁層を選択的に除去して、Ｎウェル領域の第
１アクティブ領域４２のＶ字の双方の腕の付け根の箇所
に第１コンタクトホール９１を形成させると同時に、Ｐ
ウェル領域では、第３、第４アクティブ領域４４、４５
の第２、第３ゲートライン３２、３３と第１ゲートライ
ンとの間の箇所に第１コンタクトホール９１を形成す
る。その際、第２ゲートライン、第３ゲートラインの端
部をも露出させる。そして、第１コンタクトホール９１
を含む半導体基板の全面に第３ポリシリコン層を形成し
た後、第１コンタクトホール９１を介してＮウェル領域
の第１アクティブ領域４２と電気的に連結され、第１ゲ
ートライン３１と同方向になるようにＶｃｃライン９２
を形成する。このとき同時に、Ｐウェル領域では、第３
アクティブ領域４４と第２ゲートライン３２とを電気的
に連結させ、且つ第４アクティブ領域４５と第３ゲート
ライン３３とを連結させる導電層９２ａが同時にパター
ニングされる。この導電層９２ａはＶｃｃライン９２と
同一のポリシリコンからなる。
【００３３】次いで、図３１に示すように、Ｖｃｃライ
ン９２を含む半導体基板の全面に第７絶縁層（７８、図
３５）、第８絶縁層（７９、図３５）を順次に形成す
る。そして、それらを選択的に除去してＰウェル領域で
は第２アクティブ領域４３のＶ字の付け根の部分と両腕
の先端部分とに、Ｎウェル領域ではＶ字状の第１アクテ
ィブ領域４２の両腕の先端部分に基板表面が露出するよ
うに第２コンタクトホール９３を形成させ、かつウェル
トレンチ４１では第２、第３ゲートライン３２、３３の
表面が露出されるように第２コンタクトホール９３を形
成する。第６絶縁層がある箇所では必要に応じてそれを
も除去する。その後、第２コンタクトホール９３を含む
半導体基板の全面に金属層を蒸着した後パターニングし
て、第１アクティブ領域４２と第２アクティブ領域４３
とを連結させる２つの金属層（第１、第２金属層８１、
８２）と、第２アクティブ領域４３のＶ字の付け根の部
分のコンタクトホール９３と連結されるＶｓｓライン８
３を形成する。第１アクティブ領域４２に形成される第
２コンタクトホール９３は第５トランジスタＱ５のドレ
インと第３トランジスタＱ３のドレインとを連結させ、
且つ第６トランジスタＱ６のドレインと第４トランジス
タＱ４のドレインとを連結させる。そして、第１金属層
８１はウェルトレンチ４１上に形成された第３ゲートラ
イン３３にも連結され、第２金属層８２は第２ゲートラ
イン３２にも連結される。更に、Ｖｓｓライン８３は、
前述したように第２コンタクトホール９３を介して第
３、第４トランジスタＱ３、Ｑ４のソースに共通連結さ
れる。このようにしてＶｓｓライン８３と第１、第２金
属層８１、８２を形成した後、再び全面に金属間絶縁膜
として第９絶縁層（８０、図３７）を形成する。
ン９２を含む半導体基板の全面に第７絶縁層（７８、図
３５）、第８絶縁層（７９、図３５）を順次に形成す
る。そして、それらを選択的に除去してＰウェル領域で
は第２アクティブ領域４３のＶ字の付け根の部分と両腕
の先端部分とに、Ｎウェル領域ではＶ字状の第１アクテ
ィブ領域４２の両腕の先端部分に基板表面が露出するよ
うに第２コンタクトホール９３を形成させ、かつウェル
トレンチ４１では第２、第３ゲートライン３２、３３の
表面が露出されるように第２コンタクトホール９３を形
成する。第６絶縁層がある箇所では必要に応じてそれを
も除去する。その後、第２コンタクトホール９３を含む
半導体基板の全面に金属層を蒸着した後パターニングし
て、第１アクティブ領域４２と第２アクティブ領域４３
とを連結させる２つの金属層（第１、第２金属層８１、
８２）と、第２アクティブ領域４３のＶ字の付け根の部
分のコンタクトホール９３と連結されるＶｓｓライン８
３を形成する。第１アクティブ領域４２に形成される第
２コンタクトホール９３は第５トランジスタＱ５のドレ
インと第３トランジスタＱ３のドレインとを連結させ、
且つ第６トランジスタＱ６のドレインと第４トランジス
タＱ４のドレインとを連結させる。そして、第１金属層
８１はウェルトレンチ４１上に形成された第３ゲートラ
イン３３にも連結され、第２金属層８２は第２ゲートラ
イン３２にも連結される。更に、Ｖｓｓライン８３は、
前述したように第２コンタクトホール９３を介して第
３、第４トランジスタＱ３、Ｑ４のソースに共通連結さ
れる。このようにしてＶｓｓライン８３と第１、第２金
属層８１、８２を形成した後、再び全面に金属間絶縁膜
として第９絶縁層（８０、図３７）を形成する。
【００３４】そして、図３２に示すように、第３、第４
アクティブ領域４４、４５を露出させる第３コンタクト
ホール９４を形成させ、そのコンタクトホール９４を介
してそれぞれのアクティブ領域に連結されるとともに、
Ｖｃｃライン９２やＶｓｓライン８３に垂直な方向にビ
ットライン９５とビットバーライン９６を形成して本実
施形態のＳＲＡＭセルが完成する。
アクティブ領域４４、４５を露出させる第３コンタクト
ホール９４を形成させ、そのコンタクトホール９４を介
してそれぞれのアクティブ領域に連結されるとともに、
Ｖｃｃライン９２やＶｓｓライン８３に垂直な方向にビ
ットライン９５とビットバーライン９６を形成して本実
施形態のＳＲＡＭセルが完成する。
【００３５】次に、上記本実施形態のＳＲＡＭセルの製
造方法を工程断面図によってさらに説明する。前述した
図１０〜図２４は配線を形成する前までの工程であり、
その後を図３３〜３７で説明する。各図において前述と
同様にイは図３０〜図３２のＩ−Ｉ’線上の断面図であ
り、ロはII−II’線上の断面図である。まず、図３３に
示すように、第１、第２ゲート電極３１ａ、３２ａ及び
ソース／ドレイン不純物領域Ｓ／Ｄが形成された半導体
基板４０の全面に第６絶縁層７７を形成する。そして、
第６絶縁層７７を選択的に除去してＮウェル領域の第１
アクティブ領域４２にＶｃｃラインと連結させるための
第１コンタクトホール９１を形成する。同時に、Ｐウェ
ル領域の第３アクティブ領域４４と第２ゲート電極３２
ａとを電気的に連結させる第１コンタクトホール９１を
形成する。
造方法を工程断面図によってさらに説明する。前述した
図１０〜図２４は配線を形成する前までの工程であり、
その後を図３３〜３７で説明する。各図において前述と
同様にイは図３０〜図３２のＩ−Ｉ’線上の断面図であ
り、ロはII−II’線上の断面図である。まず、図３３に
示すように、第１、第２ゲート電極３１ａ、３２ａ及び
ソース／ドレイン不純物領域Ｓ／Ｄが形成された半導体
基板４０の全面に第６絶縁層７７を形成する。そして、
第６絶縁層７７を選択的に除去してＮウェル領域の第１
アクティブ領域４２にＶｃｃラインと連結させるための
第１コンタクトホール９１を形成する。同時に、Ｐウェ
ル領域の第３アクティブ領域４４と第２ゲート電極３２
ａとを電気的に連結させる第１コンタクトホール９１を
形成する。
【００３６】次いで、図３４に示すように、第１コンタ
クトホール９１を含む半導体基板４０の全面に第３ポリ
シリコンを堆積する。それを写真エッチング工程で選択
的に除去してＶｃｃライン９２を形成するとともに、前
述したように、Ｐウェル領域の第３アクティブ領域４４
と第２ゲート電極３２ａとを電気的に連結させる導電層
９２ａを形成する。
クトホール９１を含む半導体基板４０の全面に第３ポリ
シリコンを堆積する。それを写真エッチング工程で選択
的に除去してＶｃｃライン９２を形成するとともに、前
述したように、Ｐウェル領域の第３アクティブ領域４４
と第２ゲート電極３２ａとを電気的に連結させる導電層
９２ａを形成する。
【００３７】次いで、図３５に示すように、Ｖｃｃライ
ン９２を含む半導体基板４０の全面に第７絶縁層７８を
形成し、その上に第８絶縁層７９を形成する。そして、
図に示すように、写真エッチング工程で第８、第７絶縁
層７９、７８及び第２キャップ絶縁膜７２を選択的に除
去してウェルトレンチ４１上の第２ゲート電極３２ａを
露出させる第２コンタクトホール９３を形成すると同時
に、Ｎウェル領域及びＰウェル領域のアクティブ領域を
それぞれ露出させる第２コンタクトホール９３をも形成
する。ロはII−II’線上の断面図なので、第２コンタク
トホール９３は図示されない。
ン９２を含む半導体基板４０の全面に第７絶縁層７８を
形成し、その上に第８絶縁層７９を形成する。そして、
図に示すように、写真エッチング工程で第８、第７絶縁
層７９、７８及び第２キャップ絶縁膜７２を選択的に除
去してウェルトレンチ４１上の第２ゲート電極３２ａを
露出させる第２コンタクトホール９３を形成すると同時
に、Ｎウェル領域及びＰウェル領域のアクティブ領域を
それぞれ露出させる第２コンタクトホール９３をも形成
する。ロはII−II’線上の断面図なので、第２コンタク
トホール９３は図示されない。
【００３８】次いで、図３６に示すように、第２コンタ
クトホール９３を含む半導体基板４０の全面に金属層を
蒸着する。そして、図に示すように、ウェルトレンチ４
１上の第３ゲート電極３３ａからその両側のＮウェル領
域のアクティブ領域とＰウェル領域のアクティブ領域と
を電気的に連結する第１金属層８１を形成する。同時に
Ｐウェル領域のアクティブ領域と連結されるＶｓｓライ
ン８３を形成する。
クトホール９３を含む半導体基板４０の全面に金属層を
蒸着する。そして、図に示すように、ウェルトレンチ４
１上の第３ゲート電極３３ａからその両側のＮウェル領
域のアクティブ領域とＰウェル領域のアクティブ領域と
を電気的に連結する第１金属層８１を形成する。同時に
Ｐウェル領域のアクティブ領域と連結されるＶｓｓライ
ン８３を形成する。
【００３９】次いで、図３７に示すように、第１金属層
８１、第２金属層８２、そしてＶｓｓライン８３を含む
半導体基板４０の全面に金属間絶縁膜として第９絶縁層
８０を形成する。そして、写真エッチング工程で第９絶
縁層８０を選択的に除去して第３コンタクトホール９４
を形成する。この第３コンタクトホール９４は以後にビ
ットラインとビットバーラインを連結させるためのもの
であり、第３、第４ＮＭＯＳトランジスタのソース領域
に形成される。次いで、第３コンタクトホール９４を含
む全面に金属層を形成した後パターニングして、第３、
第４ＮＭＯＳトランジスタのソース領域にそれぞれ連結
されるようにビットライン９５とビットバーライン９６
を形成させて本実施形態のＳＲＡＭセルの製造工程が完
了する。
８１、第２金属層８２、そしてＶｓｓライン８３を含む
半導体基板４０の全面に金属間絶縁膜として第９絶縁層
８０を形成する。そして、写真エッチング工程で第９絶
縁層８０を選択的に除去して第３コンタクトホール９４
を形成する。この第３コンタクトホール９４は以後にビ
ットラインとビットバーラインを連結させるためのもの
であり、第３、第４ＮＭＯＳトランジスタのソース領域
に形成される。次いで、第３コンタクトホール９４を含
む全面に金属層を形成した後パターニングして、第３、
第４ＮＭＯＳトランジスタのソース領域にそれぞれ連結
されるようにビットライン９５とビットバーライン９６
を形成させて本実施形態のＳＲＡＭセルの製造工程が完
了する。
【００４０】
【発明の効果】本発明は、ウェル間の隔離のためにトレ
ンチを形成したのでＰウェル領域とＮウェル領域間の間
隙が狭くなり、セルを小さくすることができ、かつ完全
ＣＭＯＳで構成されるため電力消耗が少なく低電圧動作
に有利である。また、第１、第２アクティブ領域をＶ字
状に互いにその両腕部の先端部分を向き合わせて配置
し、第３、第４アクティブ領域を第２アクティブ領域の
Ｖ字のそれぞれの斜めの腕の部分に接近させて配置する
とセルをより小形に形成することができる。したがっ
て、メモリデバイスの集積度がより向上する。
ンチを形成したのでＰウェル領域とＮウェル領域間の間
隙が狭くなり、セルを小さくすることができ、かつ完全
ＣＭＯＳで構成されるため電力消耗が少なく低電圧動作
に有利である。また、第１、第２アクティブ領域をＶ字
状に互いにその両腕部の先端部分を向き合わせて配置
し、第３、第４アクティブ領域を第２アクティブ領域の
Ｖ字のそれぞれの斜めの腕の部分に接近させて配置する
とセルをより小形に形成することができる。したがっ
て、メモリデバイスの集積度がより向上する。
【図１】 従来の技術のＳＲＡＭセルのレイアウト図。
【図２】 従来の技術のＳＲＡＭセルの等価回路図。
【図３】 従来の技術のＳＲＡＭセルの特徴的な部分の
みを示すレイアウト図。
みを示すレイアウト図。
【図４】 本発明実施形態のＳＲＡＭセルの特徴的な部
分のみを示すレイアウト図。
分のみを示すレイアウト図。
【図５】 図４のＩ−Ｉ’線上の本発明のＳＲＡＭセル
の断面図、
の断面図、
【図６】 図４のII−II’線上の本発明のＳＲＡＭセル
の断面図。
の断面図。
【図７】 図４の形状を実現するためのＳＲＡＭセルの
レイアウトによる工程図。
レイアウトによる工程図。
【図８】 図４の形状を実現するためのＳＲＡＭセルの
レイアウトによる工程図。
レイアウトによる工程図。
【図９】 図４の形状を実現するためのＳＲＡＭセルの
レイアウトによる工程図。
レイアウトによる工程図。
【図１０】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図１１】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図１２】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図１３】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図１４】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図１５】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図１６】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図１７】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図１８】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図１９】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図２０】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図２１】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図２２】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図２３】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図２４】 図４のＩ−Ｉ’及びII−II’線上の工程断
面図。
面図。
【図２５】 本発明実施形態のＳＲＡＭセルの製造時の
ＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジスト
パターンを示す図。
ＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジスト
パターンを示す図。
【図２６】 本発明実施形態のＳＲＡＭセルの製造時の
ＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジスト
パターンを示す図。
ＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジスト
パターンを示す図。
【図２７】 本発明実施形態のＳＲＡＭセルの製造時の
ＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジスト
パターンを示す図。
ＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジスト
パターンを示す図。
【図２８】 本発明実施形態のＳＲＡＭセルの製造時の
ＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジスト
パターンを示す図。
ＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジスト
パターンを示す図。
【図２９】 本発明のＳＲＡＭセルの等価回路図。
【図３０】 図９の後に進行するレイアウトによる工程
図。
図。
【図３１】 図９の後に進行するレイアウトによる工程
図。
図。
【図３２】 図９の後に進行するレイアウトによる工程
図。
図。
【図３３】 図２４の後に進行する工程断面図。
【図３４】 図２４の後に進行する工程断面図。
【図３５】 図２４の後に進行する工程断面図。
【図３６】 図２４の後に進行する工程断面図。
【図３７】 図２４の後に進行する工程断面図。
【図３８】 図２４の後に進行する工程断面図。
３１ 第１ゲートライン ３１ａ 第１ゲート電極 ３２ 第２ゲートライン ３２ａ 第２ゲート電極 ３３ 第３ゲートライン ３３ａ 第３ゲート電極 ４０ 半導体基板 ４１ ウェルトレンチ ４２、４３、４４、４５ 第１、第２、第３、第４ア
クティブ領域 ６３、６４、６５ 第１、第２、第３絶縁膜 ６６ 素子隔離膜 ６７ ゲート絶縁膜 ６８、７２ 第１、第２キャップ絶縁膜 ６９、７０、７３、７５ 第２、第３、第４、第５フ
ォトレジスト ７１、７６ 第１、第２側壁 ８１、８２ 第１、第２金属層 ８３ Ｖｓｓライン ９１、９３、９４ 第１、第２、第３コンタクトホー
ル ９２ Ｖｃｃライン ９５ ビットライン ９６ ビットバーライン
クティブ領域 ６３、６４、６５ 第１、第２、第３絶縁膜 ６６ 素子隔離膜 ６７ ゲート絶縁膜 ６８、７２ 第１、第２キャップ絶縁膜 ６９、７０、７３、７５ 第２、第３、第４、第５フ
ォトレジスト ７１、７６ 第１、第２側壁 ８１、８２ 第１、第２金属層 ８３ Ｖｓｓライン ９１、９３、９４ 第１、第２、第３コンタクトホー
ル ９２ Ｖｃｃライン ９５ ビットライン ９６ ビットバーライン
Claims (5)
- 【請求項１】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタから構成される完全ＣＭＯＳ ＳＲＡＭセルにお
いて、 基板をＮウェル領域及びＰウェル領域に分けるウェルト
レンチと、 ウェルトレンチを挟んで互いに対称的に形成される第
１、第２アクティブ領域と、 第２アクティブ領域が形成されたウェル内に第２アクテ
ィブ領域から隔離されるとともに、互いに一定の間隙を
おいて対称的に形成される第３、第４アクティブ領域
と、 第１アクティブ領域、ウェルトレンチ、そして第２アク
ティブ領域をそれぞれ横切って連続して形成される互い
に絶縁された第１、第２ゲートラインと、 第３、第４アクティブ領域を横切って形成される第３ゲ
ートラインと、を備えることを特徴とするＳＲＡＭセ
ル。 - 【請求項２】 半導体基板にウェルトレンチを形成して
Ｐウェル領域とＮウェル領域を区画する工程と、 不純物イオン注入により該当領域の半導体基板の表面内
にＰウェル領域及びＮウェル領域を形成する工程と、 Ｐウェル領域及びＮウェル領域の形成された半導体基板
上に選択的に素子隔離膜を形成してＮウェル領域内に第
１アクティブ領域、Ｐウェル領域内に第２、第３、第４
アクティブ領域をそれぞれ形成する工程と、 第１アクティブ領域、ウェルトレンチ、そして第２アク
ティブ領域を横切って連続される形状の第１ゲート電極
と第３、第４アクティブ領域を横切る第２ゲート電極を
形成する工程と、 第１アクティブ領域、ウェルトレンチ、第２アクティブ
領域を横切って連続される形状の第３ゲート電極を形成
する工程と、を備えることを特徴とするＳＲＡＭセルの
製造方法。 - 【請求項３】 第１、第２アクティブ領域は両腕の先端
部分を向き合わせたＶ字状に形成されることを特徴とす
る請求項１又は２記載のＳＲＡＭセル。 - 【請求項４】 第１、第２ゲートラインはウェルトレン
チを通る直線部分とその先端部分から斜めにそれぞれ第
１、第２アクティブ領域の腕の部分を横切るように斜め
に延びた形状で互いに対称であることを特徴とする請求
項１又は２記載のＳＲＡＭセル。 - 【請求項５】 第１、第２ゲートラインは、ウェルトレ
ンチ上で絶縁層を介してオーバーラップし、それぞれウ
ェルトレンチに沿って互いに反対側に延びる部分を有す
るように形成されることを特徴とする請求項４記載のＳ
ＲＡＭセル。
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