JPH11145415A - ３次元トレンチキャパシタによるダイナミックランダムアクセスメモリの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ３次元トレンチキャパシタによるダイナミッ
クランダムアクセスメモリの製造において、たとえばト
レンチや端他である第１のディバイスの上にたとえばト
ランジスタである第２のディバイスを形成する方法を提
供する。 【解決手段】 単結晶の最上面をもつ層を第１のディバ
イスの上に形成し、第２のディバイスの活性領域を形成
するためのベースとする。この場合、単結晶構造体と平
坦な基板表面とを有する基板を準備し、基板中にトレン
チキャパシタを製造する。トレンチキャパシタ内のポリ
シリコンを基板表面よりも下に掘って凹部を形成し、そ
こにパッドの表面よりも上の高さまで中間層を形成す
る。この中間層は単結晶最上面を有する。そして中間層
とパッド表面を、中間層の最上面が基板表面と実質的に
平坦になるよう平坦化し、最上面にトランジスタを製造
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、３次元トレンチキ
ャパシタによるダイナミックランダムアクセスメモリの
製造方法に関する。

【０００２】

【従来の技術】ディバイス製造においては、トランジス
タ、キャパシタ、抵抗などのディバイスを形成するた
め、基板に絶縁層、半導体層および導体層が形成されて
パターニングされる。そしてこれらのディバイスは、所
望の電気的な機能を実現するために相互接続される。酸
化、注入、堆積、シリコンのエピタキシャル成長、リソ
グラフィ、エッチングなど慣用の製造技術を利用して、
種々のディバイス層の形成およびパターニングが行われ
る。このような技術は、S.M. Sze, "VLSI Technology",
2nd ed., New York, McGraw-Hill, 1988 に記載されて
おり、これを参照されたい。

【０００３】ディバイス製造メーカは、チップサイズを
小さくしながらもチップあたりのディバイス密度を高め
ねばならないという問題に常に迫られているので、ディ
バイスの配置やレイアウトがいっそう重要になってきて
いる。デザインルールを変更することなくチップサイズ
を小さくする効果的な技術は、慣用の２次元フォーマッ
トではなく３次元のデザインレイアウトでディバイスを
製造することである。３次元レイアウトの場合、あるデ
ィバイスは別のディバスの上に製造される。その結果、
垂直方向および水平方向でのディバイスの集積が実現さ
れ、したがって水平方向でしかディバイスを集積できな
い２次元レイアウトよりもいっそう効率的にチップ面積
が利用されることになる。

【０００４】ディバイスレイアウトを決定するために、
いくつかのファクタが考慮される。それらのファクタと
しては、ディバイスが製造される材料の種類と品質が挙
げられる。実例として、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）におけるアクセストランジスタなど
ある種のディバイスは、それらの性能要求ゆえに低欠陥
密度の単結晶材料上に製造される。低欠陥密度の単結晶
材料に付随して生じる高担体移動度および低リーク電流
によって、その種のディバイスの性能要求が充足され
る。

【０００５】しかしながら、高品質の単結晶材料上に所
定のディバイスを製造しなければならないことで、３次
元デザインレイアウトの有効性が制約されてしまう。ト
レンチキャパシタなどいくつかのディバイスは、多結晶
（poly）材料によって形成される。そしてこの種のディ
バイスは慣用のデザインレイアウトでは、単結晶材料が
存在しているトレンチキャパシタの隣りのエリアに配置
されるので、３次元デザインレイアウトにより得られる
サイズ低減効果が限られたものとなってしまう。

【０００６】

【発明が解決しようとする課題】したがって本発明の課
題は、３次元トレンチキャパシタによるダイナミックラ
ンダムアクセスメモリの製造において、たとえばトレン
チや端他である第１のディバイスの上にたとえばトラン
ジスタである第２のディバイスを形成する方法を提供す
ることにある。

【０００７】

【課題を解決するための手段】本発明によればこの課題
は、単結晶構造体と実質的に平坦な基板表面とを有する
基板を準備し、該基板表面は、実質的に平坦なパッド表
面をもつパッド層を有しており、前記基板中にトレンチ
キャパシタを製造し、該トレンチキャパシタはポリシリ
コンを有しており、該トレンチキャパシタ内のポリシリ
コンを基板表面よりも下に掘って凹部を形成し、該凹部
において前記パッド表面よりも上の高さまで中間層を形
成し、該中間層は単結晶最上面を有しており、前記の中
間層とパッド表面を、該中間層の最上面が基板表面と実
質的に平坦になるよう平坦化し、前記最上面にトランジ
スタを製造し、該２つめのディバイスの活性領域は該最
上面内におかれることにより解決される。

【０００８】

【発明の実施の形態】本発明によればディバイスレイア
ウトには、第１のディバイスおよびその上に設けられた
第２のディバイスを有するディバイス構造体が含まれて
いる。この場合、第１のディバイスはたとえばトレンチ
キャパシタであり、第２のディバイスはアクティブ領域
を有しており、これはたとえばトランジスタである。第
１のディバイスは、単結晶構造体およびその上に形成さ
れたパッド層をもつ基板中に形成される。第１のディバ
イスの最上部は、非単結晶構造体およびその上に形成さ
れたパッド層から成る。非単結晶材料から成る第１のデ
ィバイスの最上部は、基板表面の下に掘られる。その結
果、基板中に凹部が形成される。さらにエピタキシャル
成長技術によって、凹部内に中間層が形成される。１つ
の実施形態によれば、エピタキシャル成長は基板材料と
第１のディバイス最上部に対し選択的である。この場
合、選択エピタキシャル成長によって、凹部内の中間層
の成長が集中させられる。この中間層は典型的には、パ
ッド層の平面よりもいくらか上に形成される。エピタキ
シャル成長の結果、単結晶最上面をもつ中間層が生成さ
れる。そして基板の平坦化により、均一で平坦なトポロ
ジーをもつ表面が形成される。この場合、第２のディバ
イスは、第１のディバイスの上の中間層における単結晶
表面上に形成される。

【０００９】

【実施例】本発明は、ディバイス製造における３次元の
設計レイアウトに関する。ここでは実例として、本発明
をトレンチキャパシタディバイスにおいて形成されるト
ランジスタディバイスのコンテキストで説明するが、本
発明はもっと幅広いものであって、第１のディバイスお
よびその上に製造された第２のディバイスというよう
な、広く一般に３次元レイアウトを有するディバイスの
製造に及ぶものである。

【００１０】図１を参照するとそこには、 Nesbit 等に
よる "A 0.6 μm² 256MB Trench DRAM Cell With Self-
Aligned Buried Strap (BEST)", IEDM Technical Diges
t (1993) に記載されているような、慣用に技術によっ
て製造されたトレンチキャパシタが示されている。この
場合、半導体基板１１０中にキャパシタが製造される。
典型的には、この基板は単結晶材料から成るものであ
る。ここで用語”単結晶材料”とは、対応する原子面が
実質的に平行である結晶材料のことである。基板形成の
ため、当業者に周知の種々の材料が有用である。その種
の材料としてはたとえば、シリコン、ゲルマニウム、ガ
リウムヒ素、およびＩＩＩ−Ｖ属の化合物などが挙げら
れる。複数の材料の層から成る基板も有用である。それ
らの基板としてはたとえば、ある種類の単結晶材料を別
の種類の単結晶材料の上に形成すること（たとえばサフ
ァイア上に形成されたシリコン（ＳＯＳ））や、アモル
ファスまたは多結晶材料をアモルファス材料の層の上に
再結晶させることが挙げられる（たとえば絶縁体上のシ
リコン（ＳＯＩ））。

【００１１】１つの実施形態によれば基板は、チョクラ
ルスキー法により準備された単結晶シリコンウェハであ
る。この場合、ウェハの主表面はクリティカルでなく、
＜１００＞、＜１１０＞または＜１１１＞など任意の適
切な方位である。典型的には、ウェハは＜１００＞方位
を有する。なぜならば、そのようなウェハは低表面準位
で高電荷移動度であるがゆえに一般的に利用できるから
である。また、所望の電気的特性を得る目的で、ホウ素
（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）あるいはアンチモン
（Ｓｂ）などの不純物原子によって、高濃度または低濃
度で基板をドープすることができる。

【００１２】１つの実施形態によればトレンチキャパシ
タは、約７×１０¹⁵−２×１０¹⁶の濃度でホウ素によっ
てドープされたｐ形の＜１００＞基板中に形成される。
基板表面上にはパッド堆積物が形成される。パッド堆積
物層にはたとえばハードマスク層（図示せず）が含まれ
ており、これはトレンチをエッチングするためのエッチ
マスクとして用いられる。これに加えてこのパッドハー
ドマスク層の下にパッド窒化物層１１５が設けられ、こ
れは後続の処理のための研磨ストップ層として用いられ
る。選択的にこのパッド窒化物層を、ディープストレー
ジトレンチおよびシャロウアイソレーショントレンチの
ためのエッチマスクとすることができる。典型的には、
窒化物層形成前にシリコン基板上に約８０Åの酸化物層
（図示せず）が形成される。酸化物層によって基板に対
する窒化物層の密着性が促進され、各層の界面における
ストレスが低減される。キャパシタ１０１はトレンチ領
域１２０を有しており、この領域はポリシリコンによっ
て充填される。この場合、ポリシリコンは、約５×１０
¹⁹のＡｓなどのｎ形ドーパントによってドープされる。
上述のようにトレンチはＡｓでドープされるが、いくつ
かの適用事例においてはｐ形でドープされたポロシリコ
ンが有用となることは、当業者にとって自明である。た
とえば、仕事関数における１Ｖシフト（one volt shif
t）を達成するためにｐ形のポリシリコンが使用され
る。

【００１３】トレンチ低部はｎ形の埋め込み領域１８０
により囲まれている。この埋め込み領域によってｐ形の
基板とのｐｎ接合が形成され、したがって蓄積コンデン
サの一方のプレートが形成され、これは基板から絶縁さ
れている。埋め込み領域を形成するため、Ａｓドープさ
れたガラス（ＡＳＧ）などｎ形でドープされた材料によ
って低部トレンチ領域が裏打ちされる。次に、たとえば
約３０分間ほど約１０５０゜Ｃというような高温を基板
に加えると、Ａｓドーパントはｐ形基板中に拡散してい
き、埋め込み領域の形成が完了する。埋め込み領域によ
って、埋め込みプレートと呼ばれるキャパシタの他方の
プレートが形成される。ノード誘電層１９０により、キ
ャパシタにおける２つのプレートが分離される。実例と
して、このノード誘電体はシリコン窒化物（Ｓｉ
_３Ｎ_４）と二酸化シリコン（ＳｉＯ_２）の層を有してい
る。ノード誘電体の層は、典型的には化学蒸着法（ＣＶ
Ｄ）および再酸化によるＳｉ_３Ｎ_４の堆積によって形成
される。さらに、たとえばスペーサエッチング技術を用
いて、ノード誘電体層の上にトレンチ側壁に沿って酸化
物カラー１７０が形成される。カラーの厚さは、アレイ
ディバイスから蓄積キャパシタを絶縁するのに十分であ
るようにする。典型的には、カラーの厚さは約２５〜５
０ｎｍである。そしてカラーとポリシリコンに凹部が作
られ、基板中に凹部１７５が形成され、そこにおいては
シリコントレンチ側壁１２２が露出する。深さ約８μｍ
のトレンチの場合、カラーとポリシリコンにはシリコン
表面の下方約１５０ｎｍの凹部が作られる。

【００１４】これまで、慣用のトレンチキャパシタおよ
びその製造に使用されるプロセスステップを、実例を示
す目的で極端に簡単に説明してきた。当然ながら、実際
のトレンチキャパシタの形成にはもっとたくさんのステ
ップが含まれており、たとえばカラーの下からノード誘
電体を除去するステップや、ＡＳＧを堆積させ除去する
ステップなどが含まれる。これらのステップは周知であ
り、Nesbit 等による"A 0.6 μm² 256MB Trench DRAM C
ell With Self-Aligned Buried Strap (BEST)", IEDM T
echnical Digest (1993) に記載されている。さらに先
に挙げた寸法も実例であって、採用可能な基本ルールに
しがって変えることができる。

【００１５】トレンチ形成後、凹部１７５内に単結晶材
料が形成される。トレンチを単結晶材料で充填すること
により、アクセストランジスタなど高性能ディバイスを
トレンチ最上部に製造することができる。本発明によれ
ば、単結晶材料は慣用の化学蒸着法（ＣＶＤ）を使用し
て形成され、これは気相エピタキシャル成長とも呼ば
れ、これについては Sherman による "Chemical Vapor
Deposition For Microelectronic Principle, Technolo
gy and Application", Noyes Publication (1987) なら
びに Runyan 等による "Semiconductor Intergrated Cu
rcuits Processing Technology" Addision-Westley (19
90) に記載されている。単結晶層はエピタキシャル層と
呼ばれる。エピタキシャル成長技術は、エピ層のための
種結晶としてはたらくようエピ層を成長させる材料の結
晶構造に基づくものである。したがってエピ層は典型的
には、成長する材料の構造と同様の構造をとる。

【００１６】一般にエピタキシャル成長は、サセプタを
備えた石英反応室を有する反応炉内で行われる。サセプ
タは、より均一な熱環境が促進されるように基板を支持
する。エピ層の形成は、高温で室内に流入される反応物
の化学反応を伴う。

【００１７】エピタキシャル成長のために種々のシリコ
ン源ないし先駆物質が用いられており、たとえば四塩化
シリコン（ＳｉＣｌ_４）、ジクロロシラン（ＳｉＨ_２Ｃ
ｌ_２）、トリクロロシラン（ＳｉＨＣｌ_３）、ならびに
シラン（ＳｉＨ_４）などが挙げられる。様々な先駆物質
や反応物を使用した基本的な移送プロセスならびに反応
動力学は、たとえば Sherman による "Chemical Vapor
Deposition For Microelectronic Principle, Technolo
gy and Application", Noyes Publication (1987) に記
載されている。

【００１８】１つの実施形態によれば、単結晶層を形成
するため”シリコンに対し選択的な”エピタキシャル成
長技術が用いられる。”シリコンに対し選択的な”と
は、シリコン材料上にのみエピ層が形成されることを意
味する。この場合、窒化物層１１５は典型的にはトレン
チ開口部を取り囲んでいるので、エピ層はトレンチ領域
内でのみ成長する。選択的エピタキシャル成長は、約８
００〜１１５０゜Ｃの温度で行われる。反応室内の圧力
は、一般に約１ｔｏｒｒ〜１ａｔｍの間に設定される。
反応室内には水素（Ｈ）、ＳｉＨ_２Ｃｌ_２ならびに塩化
水素（ＨＣｌ）のガスが注入され、エピ層を形成する化
学反応が発生する。反応物ガスの流量は以下の通りであ
る：Ｈは約１〜２００ｓ／ｍ、エピタキシャル成長の選
択性を強めるＳｉＨ_２Ｃｌ_２とＨｃｌはそれぞれ約１０
０〜１０００ｓｃｃｍｍである。

【００１９】択一的に、非選択性のエピタキシャル成長
技術も有用である。当業者に周知のように選択性は様々
な要因にファクタするものであって、たとえばＨｃｌ、
反応温度、使用されるシリコン先駆物質の種類、ドーパ
ントの種類と濃度などに依存する。したがってこれらの
ファクタを変化させることによって、選択性を強めたり
弱めたり除去したりすることができる。非選択性のエピ
タキシャル技術によって、パッド窒化物上でもシリコン
上でもエピタキシャル成長が行われる。窒化物上で生じ
る成長を除去するためには、研磨および／または凹部形
成エッチング手順が必要とされる。

【００２０】図２〜図６には、選択性エピタキシャル技
術によるエピタキシャル成長の種々の段階が時間の経過
とともに示されている。図２には、エピ層の最初の成長
が示されている。この場合、選択性エピタキシャル技術
が用いられているので、トレンチ内のシリコン側壁とポ
リシリコン最上部から成長が行われる。シリコン側壁か
らの成長部２２０は単結晶構造体上で行われる。この単
結晶エピ層は、トレンチ側壁から＜１１１＞切子面２２
１と（１１０）および（１００）最上面２２２の成長で
始まる。トレンチ最上部から成長する層２３０に関して
は、多結晶構造をとる。エピ層およびポリシリコン層が
成長すると、それらは合体しはじめ、エピ−ポリ界面２
４０において角度θが形成され、その結果、円錐形のポ
リシリコン層が生じる。この場合、界面の角度θは、ウ
ェハ表面から約５４度である＜１１１＞結晶面により決
定される。図３には、成長プロセスが続いているときの
エピ層とポリシリコン層の様子が示されている。ここで
は破線により、以前の段階における各層の成長が表され
ている。

【００２１】図４によればトレンチ側壁からのエピ前面
が合体しており、ポリシリコン円錐部２３０の最上点の
上に単結晶層が形成される。上述のとおり、ポリシリコ
ン成長は円錐状である。それというのも、エピ−ポリ界
面はトレンチ側壁から角度を成して形成されているから
である。エピ前面の合体は、ポリシリコンで充填された
トレンチを覆う単結晶層をうまく形成させるうえで重要
である。たとえば、ポリシリコン前面がエピ前面の間に
割り込むと、それらの合体が阻止されてしまい、単結晶
層の形成が不可能になる。エピ前面の合体を確実にする
目的で、充填すべき凹部領域の深さＤを少なくとも（Ｗ
／２）ｔａｎθとする。ここでＷは凹部領域の直径であ
り（トレンチが円形または正方形でなければＷはトレン
チの最も幅広い部分の直径）、θはポリ−エピ界面とウ
ェハ表面とが成す角度である。

【００２２】図５には、エピ前面が合体した後の成長プ
ロセスが示されている。図示されているように、この段
階におけるエピ成長は＜１１１＞切子面２２１から垂直
方向にある。図６に示されているようにトレンチ側壁に
おいてエピ層は、＜３１１＞切子面２６５を伴って成長
する傾向にある。エピ表面のインキューベーション作用
を伴う切子面のあるこのような成長によって、エピはト
レンチ側壁において中央よりもゆっくりと成長すること
になり、その結果、凸状のエピ表面２６０が生じる。そ
の際、エピ表面の最上部が研磨され、平坦な＜１００＞
面が形成されて、その上にディバイスを製造することが
できる。

【００２３】図７には、トレンチ内におけるエピ成長の
様々な段階を示す平面図が描かれている。図示されてい
るように、成長段階２〜４はそれぞれ図２〜図４に描か
れた成長段階に対応する。

【００２４】図８には、３次元構造体３００の１つの実
施形態が示されている。この種の構造体はたとえばＤＲ
ＡＭアレイにおいて実装される。図示されているように
この構造体には図１で示したように、半導体基板３０５
中に形成されたトレンチキャパシタ３１５が含まれてい
る。カラー酸化物３１６はトレンチ側壁を取り囲んでい
る。トレンチキャパシタ３１５の上において、図２〜図
７で示したエピタキシャル成長技術によってエピ層３５
０が形成される。破線３５５により、エピタキシャル成
長プロセスにより生成された円錐形のポリ−エピ界面が
描かれている。

【００２５】エピ層の表面上にトランジスタ３７０が形
成される。ここでは実例のため、トランジスタは簡略化
して描いた。このトランジスタは、先に挙げた Sze, VL
SI Technology に記載されているような慣用の技術によ
って製造される。そしてこのトランジスタはゲート領域
３７３とゲート側壁スペーサ３９０を有しており、ゲー
ト領域３７３は典型的には、窒化物層３７５で覆われた
ポリシリコン層３８０を有している。ゲート領域におけ
るシート抵抗を低減するため、シリサイドから成る複合
ゲートスタックが使用される。このような複合ゲートス
タックを形成するために、モリブデン（ＭｏＳｉ_x）、
タンタル（ＴａＳｉ_x）、タングステン（ＷＳｉ_x）、チ
タニウムシリサイド（ＴｉＳｉ_x）、またはコバルトシ
リサイド（ＣｏＳｉ_x）などのシリサイドが有用であ
る。択一的にアルミニウムや、タングステン、モリブデ
ンなどの耐熱金属を、単体であるいはシリサイドまたは
ポリシリコンと組み合わせて使用できる。さらにトラン
ジスタは、ドーパントの注入により形成されたドレイン
３９１とソース３９２を有している。また、ＤＲＡＭ構
造体３００をＤＲＡＭアレイにおける他のＤＲＡＭ構造
体から分離するため、シャロウトレンチアイソレーショ
ン３６０が形成される。

【００２６】図９〜図２３には、図８の３次元構造体を
取り入れた３次元ＤＲＡＭアレイを形成する様々な段階
が示されている。図９，１１，１３，１５，１７，２
０，２２にはこのアレイの側面図が描かれており、図１
０，１２，１４，１６，１８，２１，２３にはそれらに
対応する平面図が描かれている。また、これら図９〜図
２３内で共通する構造物には共通の参照符号が付されて
いる。図示されているようにＤＲＡＭアレイは開放形ビ
ットラインアーキテクチャを用いているが、当業者であ
れば折り返し形ビットラインやその変形など他のビット
ラインアーキテクチャを適用できることは自明である。

【００２７】図９および図１０には、パッド窒化物層４
２０を有する基板４０５が示されている。基板は、その
中にエッチングされた慣用のトレンチキャパシタ４１０
から成るアレイを有している。ここでは実例のため、ト
レンチの最上部が示されている。図示されているよう
に、トレンチキャパシタはポリシリコン４１５により充
填されており、酸化物カラー４１１によって囲まれてい
る。この場合、ポリシリコンで充填されたトレンチに、
基板表面から凹部が形成される。そして形成された凹部
領域内でエピ層４５０が成長し、トレンチの上に単結晶
面が生成される。エピ層の最上部は、＜３１１＞切子面
と＜１００＞平坦面４５６を有する。次にエピ層が酸化
され、厚さ約２０〜３０ｎｍの酸化物層４７０が生成さ
れる。

【００２８】図１１には、シャロウトレンチ５２０の形
成される様子が示されている。シャロウトレンチを形成
するため（図９で示した）パッド窒化物層４２０が酸化
物に対し選択的に除去され、これによって酸化物４７０
とエピ層４５０が除去されることなくパッド窒化物層を
取り除くことができる。次にカラー酸化物４１１の僅か
下の深さのところまでシリコン基板が削られ、その深さ
は約２００〜３００ｎｍであり、これによってシャロウ
トレンチが形成される。シリコンを削るために、慣用の
反応性イオンエッチング（ＲＩＥ）技術が用いられる。
エピ層が除去されるのを防ぐため慣用のＨＣｌの化学現
象を利用することで、ＲＩＥは酸化物に対し選択性であ
る。ＲＩＥの酸化物に対する選択性は、酸化物層が除去
されることなくエピ層を取り除くのに十分であるように
する。典型的には、酸化物に対する選択性は約１００ま
たはそれ以上である。

【００２９】次に図１３に示されているように、シャロ
ウトレンチがＣＶＤによりＴＥＯＳなどの酸化物６２０
で充填される。そして基板表面が平坦化され、窒化物層
が除去される。したがって平坦化プロセスによりエピ層
の＜３１１＞切子面が除去され、これにより平坦化面６
１０が生成される。

【００３０】図１５〜図１６には、トレンチキャパシタ
４１０の上のエピ層４５０上に形成されたトランジスタ
７１０が示されている。このトランジスタはたとえば、
エピ層表面７２０の上に犠牲酸化物（図示せず）を形成
し、エピ層４５０におけるドーピングプロファイルを適
合させるため、この犠牲酸化物を通してドーパントを注
入する。図示されているように、エピ層にはｐ形ドーパ
ントが注入される。エピ層がドープされた後、犠牲酸化
物層が除去され、エピ層表面にゲート酸化物が形成され
る。その後、ゲート導体７５０が形成される。図示され
ているように、このゲート導体はたとえば窒化物層７５
５によって覆われる。絶縁を行う側壁スペーサ７６０は
たとえば窒化物から成り、ゲート導体の側方に形成され
る。この場合、ゲート導体はＤＲＡＭアレイのワードラ
インとして用いられる。また、ソース７３０とドレイン
７４０の領域を形成するため、イオン注入が行われる。
図示されているように、ドレインとソースの領域にはｎ
形ドーパントが注入される。これらドレインとソースの
領域は、ＤＲＡＭアレイのビットラインおよびノードコ
ネクションである。慣用の技術を利用して、トランジス
タの種々のコンポーネントが形成される。そのような技
術はたとえば S.M. Sze, "VLSI Technology", 2nd ed.,
New York, McGraw-Hill, 1988 に記載されている。

【００３１】図１７〜図１８の場合、隣り合う各ディバ
ス間のストラップマスク領域８１０を規定するため、ス
トラップマスクが使用される。ストラップマスク領域８
１０におけるＴＥＯＳを除去するため、慣用のＲＩＥが
行われる。これに続いて、エピ側壁が確実に露出するよ
う、等方性化学的ドライエッチング（ＣＤＥ）を行う。
ＣＤＥによって、ＴＥＯＳの薄い層８２０が残されたま
まエピ側壁８５０が露出する。約５０ｎｍの厚さである
この薄い層は、核散隔壁として用いられる。隣り合う各
ビットラインの間の領域８７０はストラップマスクによ
り保護され、その中ではいかなるＴＥＯＳも除去されな
い。ヒ素でドープされたガラス（ＡＳＧ）やリンでドー
プされたガラス（ＰＳＧ）などｎ形でドープされたガラ
スの層がアレイ表面上に形成され、露出したエピ側壁８
５０上にスペーサ８６０を形成し、ゲート窒化物スペー
サ７６０の上にスペーサ８６０を形成するために、ＲＩ
Ｅが実行される。典型的には、ｎ形チャネルトランジス
タを有するＤＲＡＭアレイは、デコーダなど周辺サポー
トディバイスのためにｎ形およびｐ形チャネルトランジ
スタを用いる。ｐ形チャネルトランジスタにおけるドレ
インとソースの領域内のｐ形拡散を保護するため、それ
らｐ形チャネルトランジス上のｎ形にドープされたスペ
ーサが除去される。この場合、保護層ならびに付加的な
マスクを用いることで、ｐ形チャネルトランジスタから
ｎ形にドープされたスペーサが除去される。ｎ形ドーパ
ントをドープされたガラスからエピ側壁へ向かわせるた
めにアニーリングが行われ、これによってｎ⁺ 層８９０
が形成される。典型的には、アニーリングの条件は以下
の通りである：不活性雰囲気において約９００゜Ｃで１
０分間行う。しかし、このようなアニーリング条件はク
リティカルなものではなく、エピ層におけるドーピング
にさしたる影響を及ぼすことなくｎ⁺ 層が効果的に形成
されるようフレキシブルなものである。たとえば、エピ
層のドーピングを妨害することなくｎ⁺ 層を形成するた
めに、短時間アニーリング（rapid thermal annealing,
ＲＴＡ）も有用である。ｎ⁺ 層８９０によって、ノー
ドｎ⁺ 拡散とトレンチ内のポリシリコンからのｎ⁺ 外方
拡散との間の連続性が得られる。ｎ ⁺ 層は埋め込みスト
ラップと呼ばれる。ゲート導体上のｎ⁺ でドープされた
層８６５からの拡散によって、ソースとドレインのドー
ピングが増大し、したがって拡散抵抗が低減されること
になる。その後、ＴＥＯＳの層がアレイ上に堆積され、
ゲートの最上部８９５まで平坦化される。

【００３２】図１９には、ｎ⁺ ノード拡散とトレンチ内
のポリシリコンからのｎ⁺ 外方拡散との間をつなげるた
めの択一的な技術が示されている。図示されているよう
に、ストラップ８８０は側壁８５０におけるエピタキシ
ャル成長技術によって形成される。エピタキシャル成長
中、ストラップはｎ形ドーパントでドープされる。エピ
形成をエピ側壁８５０上に集中させるため、選択エピタ
キシャル成長技術が用いられる。実例として、スペーサ
７６０と層８２０はＴＥＯＳであり、ゲートキャップ７
５５は窒化物から成る。この場合、エピタキシャル成長
はエピ側壁に対し選択性をもち、ＴＥＯＳと窒化物に対
しては選択性をもたない。このような選択性は、エピ層
４５０の成長で用いられた技術と同様のエピタキシャル
成長技術を利用することで達成される。エピタキシャル
成長はドレインとソースの領域における露出部分８９
８，８９９上でも生じるが、そのようなエピタキシャル
成長はディバイス製造に対し不利に作用するものではな
い。

【００３３】有利なことに、エピタキシャル成長技術を
利用したストラップの形成により、ｎ⁺ でドープされた
ガラスをｐ形チャネル周辺ディバイスから除去するため
に必要とされるリソグラフステップやエッチングステッ
プが省略される。また、エピタキシャル・ストラップの
場合、ｎ⁺ ノード拡散とトレンチ内のポリシリコンから
のｎ⁺ 外方拡散との接続を完成させるために、アニーリ
ングを行う必要もない。望ましいことに、アニーリング
の省略によりディバイス製造に必要とされるサーマルバ
ジェット全体が低減する。

【００３４】図２０〜図２１には、隣り合う各ビットラ
イン拡散の間の領域９１０を定めるために使用されるマ
スクが示されている。領域９１０内のＴＥＯＳは、これ
らの領域におけるシリコンの最上部表面９１５が露出す
るまで、十分に取り除かれる。ビットラインの拡散が酸
化物の制約を確実に受けないようにするため、オーバー
エッチングが用いられる。オーバーエッチングにより、
隣り合う各ビットライン拡散７３０の間におけるＴＥＯ
Ｓ充填物にいくらか凹部が形成される。さらに、（破線
９３０で示す）ドープされたガラス層を窒化物側壁スペ
ーサから除去するために等方性ＣＤＥが用いられ、これ
によって適切なビットラインコンタクトエリアが確保さ
れる。図１９で示したようにエピタキシャル・ストラッ
プを利用した実施形態のためにはＣＤＥは不要である。
それというのも、ドープされたガラスは使用されないか
らである。

【００３５】次に図２２〜図２３を参照すると、その
後、高濃度でドープされたｎ⁺ ポリシリコン層が表面上
に形成される。このポリシリコン層は、ビットラインコ
ンタクトエリア１１０形成のためゲート最上部８９５ま
で平坦化される。必要であれば、ＴＥＯＳなどのＭＯ誘
電体がＣＶＤにより析出され、平坦化される。そしてＭ
Ｏ誘電体層内にビットラインコンタクト開口部が定めら
れる。このビットラインコンタクト開口部におけるＭＯ
誘電体層が掘られ、ポリシリコン層１１０が露出する。
次に金属層が析出され、これによってコンタクト開口部
が充填される。その後、この金属層がエッチングされ
て、ビットライン導体が形成される。

【００３６】トレンチの上にディバイスを空間的に配置
できることで、いっそう効率的な３次元デザインレイア
ウトが可能となり、これによって所定の面積に対するデ
ィバイスの密度が高められる。しかしながら、それぞれ
異なる層における各ディバイス間の絶縁については妥協
される場合もあり、殊にポータブルディバイスなど低リ
ーク（低電力）の適用事例などではあり得る。たとえ
ば、トレンチ上方のエピ層最上部上に製造されたアクセ
ストランジスタを有するＤＲＡセルの場合、ビットライ
ン拡散（すなわちトランジスタのドレイン）がエピ層
と”パンチスルー”状態になる可能性があり、これによ
りノード拡散と電気的に接続されることになる。パンチ
スルーによって蓄積電荷がキャパシタから漏れてしま
い、ＤＲＡＭセルのオペラビリティに不利な影響を及ぼ
す。

【００３７】図２４に示されているトレンチキャパシタ
３００はデルタドーピング層３１０を有しており、これ
によってトレンチ内のｎ⁺ ポリシリコン＞３３０とその
上に製造されるディバイスのビットラインとの間の分離
が保証される。このデルタ層は、蓄積ノード上方の領域
と同じ導電形つまりトランジスタのエピ領域（すなわち
ｐ⁺ ）と同じ導電形をもつドーパント原子を有してい
る。そしてこのデルタ層によりドーパント濃度が局所的
に上昇し、これによって蓄積ノードとビットライン拡散
との間のパンチスルーに対する電気的な隔壁ならびに抵
抗が高められる。

【００３８】図２４に示されているように、（エピタキ
シャル成長の前の）トレンチポリシリコンはｎ形ドーパ
ントでドープされ、デルタ層はｐ形ドーパントでドープ
される。この場合、ドーパントの濃度は、トレンチキャ
パシタからの電流リークを引き起こすことなくパンチス
ルーを阻止するのに十分なものとすべきである。さらに
このデルタ層は接合空乏領域から絶縁されている。

【００３９】デルタ層は、エピタキシャル成長プロセス
と連携して形成される。図示されているように、低濃度
でドープされたエピタキシャル成長が始まる。エピ層は
たとえば、約１×１０¹⁷〜１×１０¹⁸ｃｍ^-3のＢによっ
てドープされる。エピ層が部分的に形成された後、デル
タ層形成のため比較的高い濃度のＢが室内に注入され
る。デルタ層形成に使用されるＢの濃度は、約３×１０
¹⁷〜２×１０¹⁸である。約３×１０¹⁷よりも低い濃度は
パンチスルー防止には効果がなく、他方、約２×１０¹⁸
よりも高い濃度はリーク電流を引き起こしがちである。
トレンチからのｎ ⁺ 形ドーパントに対しデルタ層が侵食
するのを防ぐため、ポリシリコン成長の厚さを約１００
ｎｍにする。層が形成された後、Ｂの注入が終了し、ト
レンチが覆われるまで、低濃度でドープされたエピタキ
シャル成長が続く。典型的にはこれに続く低温処理によ
って、デルタドーピング層の拡散が制限される。

【００４０】実例 実例１ 実験では、直径３００ｎｍ深さ８μｍの慣用のトレンチ
を＜１００＞ウェハ表面に形成した。このウェハは約１
０¹⁶ｃｍ^-3のＢでドープされたものである。トレンチ最
上部は、パッド窒化物シリコン界面下約１７０ｎｍに掘
られている。次に、ウェハに対し反応室内で選択エピタ
キシャル成長を行わせた。

【００４１】ウェハは反応室において、Ｈ雰囲気内で圧
力８０Ｔ、温度約９２５゜Ｃで７５秒間、予備ベーキン
グされた。この予備ベーキングによって、エピタキシャ
ル成長前に界面における自然酸化物が除去される。予備
ベーキング後、約４０Ｔの圧力において約９０８゜Ｃで
７５秒間、ＳｉＨ_２Ｃｌ_２ ＨＣＬおよびＨ_２を反応さ
せることによって、選択エピタキシャル成長を行わせ
た。反応物のプロセスパラメータは以下の通りである：
ＳｉＨ_２Ｃｌ_２ を約２００ｓｃｃｍ、ＨＣＬを約２６
０ｓｃｃｍ、Ｈ_２ を約６５ｓｌｍである。

【００４２】図２５は、上述の実験により製造されたト
レンチ５００の透過電子顕微鏡（ＴＥＭ）イメージであ
る。図示されているように、ポリシリコン５２０はトレ
ンチ最上部から成長し、エピ５１０はトレンチ側壁５６
０から成長している。この場合、ポリ−エピ界面５３０
は＜１００＞ウェハ表面と約５４゜の角度を成してお
り、これによって円錐状のポリシリコン成長部が形成さ
れる。トレンチ側壁におけるエピの成長速度の方がゆっ
くりであるため、エピ表面５５０はトレンチ側壁近傍で
は＜３１１＞切子面５４０をもつ凸形となっている。

【００４３】実験２ パンチスルー低減に関するデルタドーピング層の効果を
判定するため別の実験を行った。図２６は、ＤＲＡＭア
レイで使用されるような３次元構造体６００のモデル描
画である。構造体６００は、図８に示した３次元構造体
と同様のものである。ここに描かれているモデルにはビ
ットライン拡散６５０が含まれている。側方および底部
に示されている数値は、セルの寸法を表している。図示
のとおり、トレンチキャパシタ６１０はカラー６３０に
よってシリコン基板６２０から絶縁されている。トレン
チキャパシタの最上部には、本発明に従ってエピ層６４
０が形成されている。エピ層には、その内部に形成され
たデルタドーピング層が組み込まれている。デルタ層
は、約５×１０¹⁷ｃｍ³の濃度でＢによりドープされて
いる。また、ＳＴＩ領域により、構造体６００がＤＲＡ
Ｍアレイにおける他の構造体から絶縁されている。さら
にエピ層の上にはワードライン６６０とビットライン６
７０が設けられている。この場合、ビットラインは、ビ
ットライン拡散によりトランジスタと接続されている。
ＤＲＡＭセル６００と同様の他の２つのＤＲＡＭセルも
モデル化した。第１のセルには約２×１０¹⁸ｃｍ³のＢ
でドープしたデルタ層を設け、第２のセルにはデルタ層
を設けなかった。

【００４４】このＤＲＡＭセルモデルは、トレンチキャ
パシタ６１０からビットライン拡散部６５０の上に位置
するビットライン６７０へ流れるリーク電流を測定する
ためにシミュレートされたものである。このシミュレー
ションは、Buturla 等による"A New Three-Dimensional
Device Simulation Formulation", NASCODE: Proc.6th
Inter, Conf. Numerical Analysis of Semiconductor
Devices and Integrated Circuits, Boole Press Ltd.
(1989) において述べられているような有限要素ディバ
イスシリレータ（finite element device sililator）
としてふるまう。図２７には、ＤＲＡＭセルモデルの全
リーク電流が０．０Ｖのビットラインを有する蓄積ノー
ドにおける電圧に対して対数表示されている。このグラ
フでは５．０Ｖまでのリーク電流が評価されているけれ
ども、たいていの慣用の高密度ＤＲＡＭアレイでは約
１．８〜２．０Ｖが使用される。特性曲線７１０と７２
０は、２×１０¹⁸ｃｍ³と５×１０¹⁸ｃｍ³のＢでドープ
されたデルタ層を有するモデルからのリーク電流をそれ
ぞれ表している。特性曲線７３０は、デルタ層をもたな
いモデルからのリーク電流を表す。はっきりと示されて
いるように、デルタ層の設けられたモデル（特性曲線７
１０および７２０）はデルタ層の設けられていないモデ
ル（特性曲線７３０）よりも著しく僅かなリーク電流し
かもたない。詳細にはデルタ層によって、２Ｖまたはそ
れ以下のレベルにおいて約３というオーダまで、リーク
電流の量が効果的に低減されている。リーク電流が低減
されるということは、その構造が低電力で長い保持時間
の適用という目標にかなうことを表す。したがって、ほ
とんどの高電流密度のＤＲＡＭの適用事例にとって、デ
ルタ層によりパンチスルーが効果的に低減され、あるい
はなくなる。

【００４５】図２８には、典型的なコンピュータシステ
ム１５００が示されている。図示されているようにこの
システムはプロセッサ１５１０を有しており、これはた
とえば Intel 社により製造されたプロセッサのような
マイクロプロセッサである。このプロセッサは、プロセ
ッサの命令セットにより提供された数値演算および論理
演算を実行する。コンピュータのプログラムとデータは
コンピュータ記憶装置１５３０に格納される。この記憶
装置は磁気的または光学的な記憶素子である。

【００４６】さらに、ユーザが望むようにシステムに対
し命令を入力するためにキーボード１５４０が設けられ
ている。ポインティングとクリックのテクニックを使っ
て命令を入力するためのマウスなど、他の入力ディバイ
スを設けることもできる。そしてコマンドによってたと
えば、コンピュータの記憶装置に格納されているコンピ
ュータプログラムが実行される。この場合、コンピュー
タプログラムはコンピュータのメモリまたはＲＡＭにロ
ードされる。そしてＲＡＭには、本発明で記述したもの
のようなＤＲＡＭ ＩＣが含まれている。コンピュータ
の記憶装置内におかれたデータファイルに格納されコン
ピュータプログラムの実行に必要とされるデータも、コ
ンピュータのＲＡＭへ転送される。これに加えて、必要
とされるまたは望まれる入力データも入力ディバイスを
介して入力される。

【００４７】最近使われたまたは頻繁に使われるデータ
およびコンピュータプログラムの一部分は、”キャッシ
ュ”として知られるコンピュータの高速メモリ１５１５
に格納される。実例として、キャッシュはプロセッサの
一部分である。そしてプログラムの結果は、ディスプレ
イ１５５０を介してユーザに提示される。

【００４８】これまで、本発明を様々な実施形態を参照
しながら詳しく説明してきたが、当業者であれば本発明
の着想から逸脱することなく本発明に対し種々の変形を
加えることができる。単に実例を挙げるだけであるが、
３次元構造体をｐチャネルトランジスタによって実装で
きる。したがって本発明の範囲は上述の記載における説
明によって決まるものではなく、特許請求の範囲の記載
によって定められるものである。

【図面の簡単な説明】

【図１】慣用のトレンチキャパシタを示す図である。

【図２】トレンチの上におけるエピタキシャルシリコン
層の種々の形成段階を示す図である。

【図３】トレンチの上におけるエピタキシャルシリコン
層の種々の形成段階を示す図である。

【図４】トレンチの上におけるエピタキシャルシリコン
層の種々の形成段階を示す図である。

【図５】トレンチの上におけるエピタキシャルシリコン
層の種々の形成段階を示す図である。

【図６】トレンチの上におけるエピタキシャルシリコン
層の種々の形成段階を示す図である。

【図７】エピタキシャルシリコンの３つの層における種
々の形成段階を示す平面図である。

【図８】３次元構造体の１つの実施形態を示す図であ
る。

【図９】３次元ＤＲＡＭアレイを形成する種々の段階を
示す図である。

【図１０】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図１１】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図１２】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図１３】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図１４】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図１５】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図１６】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図１７】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図１８】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図１９】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図２０】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図２１】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図２２】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図２３】３次元ＤＲＡＭアレイを形成する種々の段階
を示す図である。

【図２４】図２〜図６のエピタキシャルシリコン層に組
み込まれたデルタ層を示す図である。

【図２５】ポリシリコンで充填されたトレンチを覆うエ
ピタキシャルシリコン層のＴＥＭイメージである。

【図２６】図８の３次元構造体を描いたモデルである。

【図２７】デルタ層の設けられた構造体と設けられてい
ない構造体の３次元モデルにおける全リーク電流を示す
図である。

【図２８】コンピュータシステムを示す図である。

【符号の説明】

１１０，３０５ 半導体基板 １１５ パッド窒化物層 １２０ トレンチ領域 １７０ 酸化物カラー １８０ 埋め込み領域 ２３０ 多結晶構造体 ２４０ ポリ−エピ界面 ３００，３１５，４１０ トレンチキャパシタ ３１０ デルタドーピング層 ３１６ カラー酸化物 ３５０，４５０ エピ層 ３６０ シャロウトレンチアイソレーション ３７０ トランジスタ ３７３ ゲート領域 ３７５ 窒化物層 ３８０ ポリシリコン層 ３９０ ゲート側壁スペーサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 エルヴィン ハンマール ドイツ連邦共和国 エンメルティング ア ーダルベルト−シュティフター−シュトラ ーセ 21 (72)発明者 ジャック エー マンデルマン アメリカ合衆国 ニューヨーク ストーム ヴィル ジャミー レーン ５ (72)発明者 アルヴィン ピー ショート アメリカ合衆国 ニューヨーク ポウキー プシィー グレンウッド アヴェニュー 78 (72)発明者 ラインハルト ヨット シュテングル ドイツ連邦共和国 シュタットベルゲン ベルクシュトラーセ ３ (72)発明者 ハーバート エル ホー アメリカ合衆国 ニューヨーク ワシント ンヴィル バーネット ウェイ ７ (72)発明者 ベルンハルト ポッシェンリーダー フランス国 サン−クルー ラ セル レ ベルジェロネット 10 (72)発明者 ラディカ スリニバサン アメリカ合衆国 ニューヨーク ワッピン ガー フォールズ リリー テラス 15

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ３次元トレンチキャパシタによるダイナ
   ミックランダムアクセスメモリの製造方法において、 単結晶構造体と実質的に平坦な基板表面とを有する基板
   を準備し、該基板表面は、実質的に平坦なパッド表面を
   もつパッド層を有しており、 前記基板中にトレンチキャパシタを製造し、該トレンチ
   キャパシタはポリシリコンを有しており、 該トレンチキャパシタ内のポリシリコンを基板表面より
   も下に掘って凹部を形成し、 該凹部において前記パッド表面よりも上の高さまで中間
   層を形成し、該中間層は単結晶最上面を有しており、 前記の中間層とパッド表面を、該中間層の最上面が基板
   表面と実質的に平坦になるよう平坦化し、 前記最上面にトランジスタを製造し、該２つめのディバ
   イスの活性領域は該最上面内におかれることを特徴とす
   る、 ３次元トレンチキャパシタによるダイナミックランダム
   アクセスメモリの製造方法。