JPH11145462A - 高耐圧横型半導体装置 - Google Patents
高耐圧横型半導体装置Info
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- JPH11145462A JPH11145462A JP31009297A JP31009297A JPH11145462A JP H11145462 A JPH11145462 A JP H11145462A JP 31009297 A JP31009297 A JP 31009297A JP 31009297 A JP31009297 A JP 31009297A JP H11145462 A JPH11145462 A JP H11145462A
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Abstract
(57)【要約】
【課題】ｐ形オフセット領域の全電荷量を低下させるこ
となく、高耐圧化ができる高耐圧ｐチャネルＭＯＳＦＥ
ＴをＳＯＩ基板に形成すること。 【解決手段】ｎ形もしくはｐ形の半導体支持基板１上に
酸化膜２を介してｎ形半導体基板３を貼り合わせたＳＯ
Ｉ基板３００のｎ形半導体基板３の表面層にｎ形ベース
領域４を形成し、ｎ形ベース領域の表面層にコンタクト
領域５およびｐ形ソース領域６を形成し、ｎ形半導体基
板３の表面層にｎ形ベース領域４と離してｐ形オフセッ
ト領域１２を形成し、ｐ形オフセット領域１２の表面層
にフィールド酸化膜１１、ｐ形ドレイン領域１３を形成
する。ｎ形ソース領域６とｐ形オフセット領域１２に挟
まれたｎ形ベース領域４上およびｎ形半導体基板３上に
ゲート酸化膜８を介してゲート電極９を形成する。ｎ形
ソース領域６上およびコンタクト領域５上とゲート電極
８を覆い、さらにゲート電極９からフィールド酸化膜１
１の方へＬｆだけ張り出すようにソース電極１０を形成
する。
となく、高耐圧化ができる高耐圧ｐチャネルＭＯＳＦＥ
ＴをＳＯＩ基板に形成すること。 【解決手段】ｎ形もしくはｐ形の半導体支持基板１上に
酸化膜２を介してｎ形半導体基板３を貼り合わせたＳＯ
Ｉ基板３００のｎ形半導体基板３の表面層にｎ形ベース
領域４を形成し、ｎ形ベース領域の表面層にコンタクト
領域５およびｐ形ソース領域６を形成し、ｎ形半導体基
板３の表面層にｎ形ベース領域４と離してｐ形オフセッ
ト領域１２を形成し、ｐ形オフセット領域１２の表面層
にフィールド酸化膜１１、ｐ形ドレイン領域１３を形成
する。ｎ形ソース領域６とｐ形オフセット領域１２に挟
まれたｎ形ベース領域４上およびｎ形半導体基板３上に
ゲート酸化膜８を介してゲート電極９を形成する。ｎ形
ソース領域６上およびコンタクト領域５上とゲート電極
８を覆い、さらにゲート電極９からフィールド酸化膜１
１の方へＬｆだけ張り出すようにソース電極１０を形成
する。
Description
【０００１】
【発明の属する技術分野】この発明は、貼り合わせ基板
上に形成された高耐圧横型ｐチャネル型ＭＯＳＦＥＴ
（以下、Ｐｃｈ．ＭＯＳＦＥＴと略す）に関する。
上に形成された高耐圧横型ｐチャネル型ＭＯＳＦＥＴ
（以下、Ｐｃｈ．ＭＯＳＦＥＴと略す）に関する。
【０００２】
【従来の技術】近年、接合分離や誘電体分離などの分離
技術の進歩により、横型のダイオードや横型の絶縁ゲー
ト型バイポーラトランジスタ（以下、ＩＧＢＴと略
す）、横型のＭＯＳＦＥＴなどの高耐圧横型デバイスと
その駆動・制御・保護回路を一つのシリコン基板上に集
積した高耐圧パワーＩＣの開発が盛んに行われている。
特に、貼り合わせ基板（以下、ＳＯＩ基板と略す）とト
レンチ技術を組み合わせた誘電体分離技術の進歩は、複
数の高耐圧バイポーラデバイスの集積を可能とし、パワ
ーＩＣの適用分野を大幅に拡げた。例えば、ＩＧＢＴを
適用したトーテムポール回路の１チップ化や、ディスプ
レイ駆動用ＩＣなどのマルチ出力を持った集積回路へＩ
ＧＢＴが適用されている。
技術の進歩により、横型のダイオードや横型の絶縁ゲー
ト型バイポーラトランジスタ（以下、ＩＧＢＴと略
す）、横型のＭＯＳＦＥＴなどの高耐圧横型デバイスと
その駆動・制御・保護回路を一つのシリコン基板上に集
積した高耐圧パワーＩＣの開発が盛んに行われている。
特に、貼り合わせ基板（以下、ＳＯＩ基板と略す）とト
レンチ技術を組み合わせた誘電体分離技術の進歩は、複
数の高耐圧バイポーラデバイスの集積を可能とし、パワ
ーＩＣの適用分野を大幅に拡げた。例えば、ＩＧＢＴを
適用したトーテムポール回路の１チップ化や、ディスプ
レイ駆動用ＩＣなどのマルチ出力を持った集積回路へＩ
ＧＢＴが適用されている。
【０００３】ＳＯＩ基板を適用した誘電体分離基板上に
高耐圧パワーＩＣを製作する大きなメリットは、先に述
べたごとくバイポーラデバイスをハイサイドスイッチと
して適用できるところにある。しかもこれらを多出力化
できる。しかしハイサイドスイッチを駆動する場合、レ
ベルシフタ回路が必要になる。このレベルシフタ回路に
は様々な手法があるが、高耐圧のＰｃｈ．ＭＯＳＦＥＴ
を使うことにより別電源やコンデンサなどを必要としな
いシンプルな回路を構成することができる。
高耐圧パワーＩＣを製作する大きなメリットは、先に述
べたごとくバイポーラデバイスをハイサイドスイッチと
して適用できるところにある。しかもこれらを多出力化
できる。しかしハイサイドスイッチを駆動する場合、レ
ベルシフタ回路が必要になる。このレベルシフタ回路に
は様々な手法があるが、高耐圧のＰｃｈ．ＭＯＳＦＥＴ
を使うことにより別電源やコンデンサなどを必要としな
いシンプルな回路を構成することができる。
【０００４】図３は高耐圧のＰｃｈ．ＭＯＳＦＥＴを適
用したレベルシフタ回路を用いて駆動されるトーテムポ
ール回路を示す。この回路は２つのＩＧＢＴ（Ｎ１，Ｎ
２）からなるトーテムポール回路を出力回路部ｃとし、
その前段にレベルシフタ回路部ａと上アーム側駆動回路
部ｂが構成されている。この回路では、駆動信号ＶINH
がＮｃｈ．ＭＯＳＦＥＴであるＮ３のゲートに入力され
ると、Ｎ３と高耐圧Ｐｃｈ．ＭＯＳＦＥＴであるＰ１が
オンする。そしてこのＰ１経由の電流により上アーム側
デバイスであるＮ２を駆動するためのゲート信号が発生
する。ここでＰ１は下アーム側デバイスであるＮ１がオ
ンした場合に電源電圧が印加されるため高耐圧デバイス
でなければいけない。
用したレベルシフタ回路を用いて駆動されるトーテムポ
ール回路を示す。この回路は２つのＩＧＢＴ（Ｎ１，Ｎ
２）からなるトーテムポール回路を出力回路部ｃとし、
その前段にレベルシフタ回路部ａと上アーム側駆動回路
部ｂが構成されている。この回路では、駆動信号ＶINH
がＮｃｈ．ＭＯＳＦＥＴであるＮ３のゲートに入力され
ると、Ｎ３と高耐圧Ｐｃｈ．ＭＯＳＦＥＴであるＰ１が
オンする。そしてこのＰ１経由の電流により上アーム側
デバイスであるＮ２を駆動するためのゲート信号が発生
する。ここでＰ１は下アーム側デバイスであるＮ１がオ
ンした場合に電源電圧が印加されるため高耐圧デバイス
でなければいけない。
【０００５】図４は従来の高耐圧横型Ｐｃｈ．ＭＯＳＦ
ＥＴをＳＯＩ基板上に形成した場合のＰｃｈ．ＭＯＳＦ
ＥＴの要部断面図と駆動回路および負荷を示す。この図
ではＰｃｈ．ＭＯＳＦＥＴのゲート電極９とソース電極
１０ａにゲート駆動回路１０２が接続され、ドレイン電
極１４に負荷１０１が接続されているが、以下の説明は
Ｐｃｈ．ＭＯＳＦＥＴを中心に行う。尚、ＳＯＩ基板上
に形成されたＰｃｈ．ＭＯＳＦＥＴを以下の説明ではＳ
ＯＩ−ＰＭＯＳと略す。
ＥＴをＳＯＩ基板上に形成した場合のＰｃｈ．ＭＯＳＦ
ＥＴの要部断面図と駆動回路および負荷を示す。この図
ではＰｃｈ．ＭＯＳＦＥＴのゲート電極９とソース電極
１０ａにゲート駆動回路１０２が接続され、ドレイン電
極１４に負荷１０１が接続されているが、以下の説明は
Ｐｃｈ．ＭＯＳＦＥＴを中心に行う。尚、ＳＯＩ基板上
に形成されたＰｃｈ．ＭＯＳＦＥＴを以下の説明ではＳ
ＯＩ−ＰＭＯＳと略す。
【０００６】パワーＩＣでは高耐圧のｎ形デバイスとｐ
形デバイスを同一基板上に形成するため、ＳＯＩ基板３
００を構成する半導体基板３の導電形と反対の導電形デ
バイスではオフセット領域の形成が不可欠になる。第４
図では半導体基板３はｎ形を想定しているため、ここに
Ｐｃｈ．ＭＯＳＦＥＴを形成する場合にはｐ形拡散領域
であるオフセット領域１２が必要になる。
形デバイスを同一基板上に形成するため、ＳＯＩ基板３
００を構成する半導体基板３の導電形と反対の導電形デ
バイスではオフセット領域の形成が不可欠になる。第４
図では半導体基板３はｎ形を想定しているため、ここに
Ｐｃｈ．ＭＯＳＦＥＴを形成する場合にはｐ形拡散領域
であるオフセット領域１２が必要になる。
【０００７】Ｐｃｈ．ＭＯＳＦＥＴではｐ形ソース領域
６から供給される正孔である少数キャリヤをｐ形オフセ
ット領域１２に伝導させるために、ゲート電極６はｐ形
ソース領域６からｐ形オフセット領域１２を一部覆うよ
うに配置される。このゲート電極６直下の領域にチャネ
ル領域７が形成され、このチャネル領域７を通過して少
数キャリヤはｐ形オフセット領域１２に到達する。そし
てこの少数キャリヤはｐ形ドレイン領域１３を経てドレ
イン電極１４に流れ込む。
６から供給される正孔である少数キャリヤをｐ形オフセ
ット領域１２に伝導させるために、ゲート電極６はｐ形
ソース領域６からｐ形オフセット領域１２を一部覆うよ
うに配置される。このゲート電極６直下の領域にチャネ
ル領域７が形成され、このチャネル領域７を通過して少
数キャリヤはｐ形オフセット領域１２に到達する。そし
てこの少数キャリヤはｐ形ドレイン領域１３を経てドレ
イン電極１４に流れ込む。
【０００８】このｐ形オフセット領域１２の形成は、Ｓ
ＯＩ基板３００でなく接合分離基板を用いて形成された
Ｐｃｈ．ＭＯＳＦＥＴにおいても必要なことであり、ま
た少数キャリヤの伝導方法もＳＯＩ基板３００の場合と
接合分離基板の場合で差異はない。ただし、ＳＯＩ−Ｐ
ＭＯＳと接合分離基板上に形成されたＰｃｈ．ＭＯＳＦ
ＥＴとで差異を示すのは、高電圧印加状態のときであ
る。それはＳＯＩ−ＰＭＯＳでは見かけ上４端子（基板
電極１５に接続する基板端子Ｖｓｕｂとゲート端子Ｇと
ソース端子Ｓおよびドレイン端子Ｄ）に電圧が印加され
ることによる。このことをつぎに説明する。
ＯＩ基板３００でなく接合分離基板を用いて形成された
Ｐｃｈ．ＭＯＳＦＥＴにおいても必要なことであり、ま
た少数キャリヤの伝導方法もＳＯＩ基板３００の場合と
接合分離基板の場合で差異はない。ただし、ＳＯＩ−Ｐ
ＭＯＳと接合分離基板上に形成されたＰｃｈ．ＭＯＳＦ
ＥＴとで差異を示すのは、高電圧印加状態のときであ
る。それはＳＯＩ−ＰＭＯＳでは見かけ上４端子（基板
電極１５に接続する基板端子Ｖｓｕｂとゲート端子Ｇと
ソース端子Ｓおよびドレイン端子Ｄ）に電圧が印加され
ることによる。このことをつぎに説明する。
【０００９】図５はＰｃｈ．ＭＯＳＦＥＴをハイサイド
スイッチに適用した場合の回路例である。この回路では
Ｐ２が高耐圧Ｐｃｈ．ＭＯＳＦＥＴであり、それを駆動
するゲート駆動回路１０２がＰ２のゲート端子と接続さ
れている。この図でＰ２の各端子の接続状態を説明する
と、ソース端子Ｓは電源の高電位端子ＶDHと接続し、ド
レイン端子Ｄは負荷１０１と接続し、ゲート端子Ｇはゲ
ート駆動回路１０２と接続する。
スイッチに適用した場合の回路例である。この回路では
Ｐ２が高耐圧Ｐｃｈ．ＭＯＳＦＥＴであり、それを駆動
するゲート駆動回路１０２がＰ２のゲート端子と接続さ
れている。この図でＰ２の各端子の接続状態を説明する
と、ソース端子Ｓは電源の高電位端子ＶDHと接続し、ド
レイン端子Ｄは負荷１０１と接続し、ゲート端子Ｇはゲ
ート駆動回路１０２と接続する。
【００１０】前記の図４は図５のＰ２を素子断面図で示
したものである。それぞれの端子は当然図５の接続通り
になるが、ここで注意しなければいけないのは、半導体
支持基板１がグランド電位に固定されていることであ
る。この接続があるためＳＯＩ−ＰＭＯＳでは、印加さ
れた高電圧はソース電極１０／ドレイン電極１４間だけ
でなくソース電極１０／基板電極１５間にも印加される
ことになる。
したものである。それぞれの端子は当然図５の接続通り
になるが、ここで注意しなければいけないのは、半導体
支持基板１がグランド電位に固定されていることであ
る。この接続があるためＳＯＩ−ＰＭＯＳでは、印加さ
れた高電圧はソース電極１０／ドレイン電極１４間だけ
でなくソース電極１０／基板電極１５間にも印加される
ことになる。
【００１１】図４、図５において、高電圧印加状態、す
なわちＳＯＩ−ＰＭＯＳがオフ状態では、ソース端子Ｓ
とゲート端子Ｇが同電位の高電位状態にあり、ドレイン
端子Ｄがグランド電位状態になっている。この場合の素
子耐圧の評価は、ドレイン端子Ｄと基板端子Ｖｓｕｂを
同電位のグランド電位にすることで行うことができる。
なわちＳＯＩ−ＰＭＯＳがオフ状態では、ソース端子Ｓ
とゲート端子Ｇが同電位の高電位状態にあり、ドレイン
端子Ｄがグランド電位状態になっている。この場合の素
子耐圧の評価は、ドレイン端子Ｄと基板端子Ｖｓｕｂを
同電位のグランド電位にすることで行うことができる。
【００１２】図６はドレイン電極と基板電極をグランド
電位にした状態で、ソース電極に高電圧を印加した場合
の素子内部状態をシミュレーションによって求めた図
で、同図（ａ）は電位分布図、同図（ｂ）はアバランシ
ェキャリヤが発生する領域を示す図である。同図（ａ）
において、図４のソース端子Ｓとゲート端子Ｇを高電位
状態とし、ドレイン端子Ｄと基板端子Ｖｓｕｂをグラン
ド電位状態とした場合である。この図から素子内部の等
電位線はソース領域側の中心に変化することがわかる。
電位にした状態で、ソース電極に高電圧を印加した場合
の素子内部状態をシミュレーションによって求めた図
で、同図（ａ）は電位分布図、同図（ｂ）はアバランシ
ェキャリヤが発生する領域を示す図である。同図（ａ）
において、図４のソース端子Ｓとゲート端子Ｇを高電位
状態とし、ドレイン端子Ｄと基板端子Ｖｓｕｂをグラン
ド電位状態とした場合である。この図から素子内部の等
電位線はソース領域側の中心に変化することがわかる。
【００１３】同図（ｂ）にはアバランシェキャリヤの発
生領域を示す。アバランシェキャリヤ発生領域２０１は
ｐ形ソース領域６およびコンタクト領域５直下の酸化膜
２とｎ形半導体基板３の界面およびｐ形オフセット領域
１２のｐ形ソース領域６側の２箇所にあることが観測さ
れる。このように図４のドレイン端子Ｄと基板端子Ｖｓ
ｕｂを接続した状態におけるＳＯＩ−ＰＭＯＳの電界集
中箇所、つまり耐圧制限領域は２箇所に現れる。
生領域を示す。アバランシェキャリヤ発生領域２０１は
ｐ形ソース領域６およびコンタクト領域５直下の酸化膜
２とｎ形半導体基板３の界面およびｐ形オフセット領域
１２のｐ形ソース領域６側の２箇所にあることが観測さ
れる。このように図４のドレイン端子Ｄと基板端子Ｖｓ
ｕｂを接続した状態におけるＳＯＩ−ＰＭＯＳの電界集
中箇所、つまり耐圧制限領域は２箇所に現れる。
【００１４】この２つの耐圧制限領域のうち表面側で決
まる耐圧値はオフセット領域１２の全電荷量に依存す
る。すなわちこのｐ形オフセット領域１２の全電荷量が
大きいと表面での空乏層の伸びが抑えられて、素子耐圧
は低下する。一方、全電荷量が小さくすると表面での空
乏層が伸びるために、電界集中が緩和されて、耐圧低下
が抑えられる。そのため、大きな素子耐圧を確保するた
めには、ｐ形オフセット領域１２の全電荷量を小さくす
ればよい。
まる耐圧値はオフセット領域１２の全電荷量に依存す
る。すなわちこのｐ形オフセット領域１２の全電荷量が
大きいと表面での空乏層の伸びが抑えられて、素子耐圧
は低下する。一方、全電荷量が小さくすると表面での空
乏層が伸びるために、電界集中が緩和されて、耐圧低下
が抑えられる。そのため、大きな素子耐圧を確保するた
めには、ｐ形オフセット領域１２の全電荷量を小さくす
ればよい。
【００１５】
【発明が解決しようとする課題】しかしｐ形オフセット
領域１２の全電荷量の低下は素子のオン抵抗を増加させ
て、その結果素子面積増加を引き起こす。したがって、
ＳＯＩ−ＰＭＯＳの開発においては、ｐ形オフセット領
域１２の全電荷量を低下させることなくいかに高耐圧化
を図るかが大きな課題となる。
領域１２の全電荷量の低下は素子のオン抵抗を増加させ
て、その結果素子面積増加を引き起こす。したがって、
ＳＯＩ−ＰＭＯＳの開発においては、ｐ形オフセット領
域１２の全電荷量を低下させることなくいかに高耐圧化
を図るかが大きな課題となる。
【００１６】この発明の目的は、前記の課題を解決し、
ｐ形オフセット領域１２の全電荷量を低下させることな
く、高耐圧化ができるＳＯＩ−ＰＭＯＳなどの高耐圧横
型半導体装置を提供することにある。
ｐ形オフセット領域１２の全電荷量を低下させることな
く、高耐圧化ができるＳＯＩ−ＰＭＯＳなどの高耐圧横
型半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
めに、半導体支持基板と、第１導電形半導体基板とが第
１酸化膜を介して貼り合わされ、第１導電形半導体基板
の表面層に選択的に形成された第１導電形ベース領域
と、該第１導電形ベース領域の表面層に選択的に形成さ
れた高濃度の第１導電形コンタクト領域と、該第１導電
形ベース領域の表面層に前記第１導電形コンタクト領域
に部分的に重なり、且つ、選択的に形成された第２導電
形ソース領域と、該第２導電形ソース領域と前記第１導
電形半導体基板の表面露出部に挟まれた前記第１導電形
ベース領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記第１導電形コンタクト領域上および第２導
電形ソース領域上に形成されたソース電極を有し、前記
第１導電形半導体基板の表面層に前記第１導電形ベース
領域から所定の距離を隔てて選択的に形成される第２導
電形オフセット領域と、該第２導電形オフセット領域の
表面層に選択的に形成された高濃度の第２導電形ドレイ
ン領域と、該第２導電形ドレイン領域上に形成されるド
レイン電極を有するＭＯＳ構造の横型半導体装置におい
て、前記ソース電極が前記ゲート電極上および該ゲート
電極と第２導電形ドレイン領域とに挟まれる第２導電形
オフセット領域上に、絶縁膜を介して張り出すような構
成とする。 前記のソース電極がゲート電極から第２導
電形ドレイン領域側に張り出しているとよい。
めに、半導体支持基板と、第１導電形半導体基板とが第
１酸化膜を介して貼り合わされ、第１導電形半導体基板
の表面層に選択的に形成された第１導電形ベース領域
と、該第１導電形ベース領域の表面層に選択的に形成さ
れた高濃度の第１導電形コンタクト領域と、該第１導電
形ベース領域の表面層に前記第１導電形コンタクト領域
に部分的に重なり、且つ、選択的に形成された第２導電
形ソース領域と、該第２導電形ソース領域と前記第１導
電形半導体基板の表面露出部に挟まれた前記第１導電形
ベース領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記第１導電形コンタクト領域上および第２導
電形ソース領域上に形成されたソース電極を有し、前記
第１導電形半導体基板の表面層に前記第１導電形ベース
領域から所定の距離を隔てて選択的に形成される第２導
電形オフセット領域と、該第２導電形オフセット領域の
表面層に選択的に形成された高濃度の第２導電形ドレイ
ン領域と、該第２導電形ドレイン領域上に形成されるド
レイン電極を有するＭＯＳ構造の横型半導体装置におい
て、前記ソース電極が前記ゲート電極上および該ゲート
電極と第２導電形ドレイン領域とに挟まれる第２導電形
オフセット領域上に、絶縁膜を介して張り出すような構
成とする。 前記のソース電極がゲート電極から第２導
電形ドレイン領域側に張り出しているとよい。
【００１８】また前記のソース電極を形成する材質がゲ
ート電極を形成する材質と異なるとよい。前記のよう
に、ＳＯＩ−ＰＭＯＳのソース電極とゲート電極をそれ
ぞれ異なる材料で形成し、ソース電極をゲート電極より
もドレイン側に張り出す。これにより、ソース電極がフ
ィールドプレート（空乏層を拡げて電界強度を和らげる
効果がある半導体上に絶縁膜を介して形成された金属板
のこと）として作用する。その結果、オフセット領域内
の等電位線がドレイン側に拡がり、ソース側での電界集
中を緩和させることができる。よって、オフセット領域
内の全電荷量は一定のため、素子のオン抵抗を犠牲にす
ることなく耐圧を向上できる。
ート電極を形成する材質と異なるとよい。前記のよう
に、ＳＯＩ−ＰＭＯＳのソース電極とゲート電極をそれ
ぞれ異なる材料で形成し、ソース電極をゲート電極より
もドレイン側に張り出す。これにより、ソース電極がフ
ィールドプレート（空乏層を拡げて電界強度を和らげる
効果がある半導体上に絶縁膜を介して形成された金属板
のこと）として作用する。その結果、オフセット領域内
の等電位線がドレイン側に拡がり、ソース側での電界集
中を緩和させることができる。よって、オフセット領域
内の全電荷量は一定のため、素子のオン抵抗を犠牲にす
ることなく耐圧を向上できる。
【００１９】
【発明の実施の形態】図１は、この発明の一実施例のＳ
ＯＩ−ＰＭＯＳの要部断面図である。ｎ形もしくはｐ形
の半導体支持基板１上に酸化膜２を介してｎ形半導体基
板３を貼り合わせたＳＯＩ基板３００のｎ形半導体基板
３の表面層にｎ形ベース領域４を形成し、ｎ形ベース領
域の表面層に高濃度のｎ形のコンタクト領域５およびｐ
形ソース領域６を重なるように形成し、ｎ形半導体基板
３の表面層にｎ形ベース領域４と離してｐ形オフセット
領域１２を形成し、ｐ形オフセット領域１２の表面層に
フィールド酸化膜１１、ｐ形ドレイン領域１３を形成す
る。ｎ形ソース領域６とｐ形オフセット領域１２に挟ま
れたｎ形ベース領域４上およびｎ形半導体基板３上にゲ
ート酸化膜８を介してゲート電極９を形成する。このゲ
ート電極９の直下にｐ形のチャネル領域７が形成され
る。ｎ形ソース領域６上およびコンタクト領域５上とゲ
ート電極９を覆い、さらにゲート電極９からフィールド
酸化膜１１の方へ張り出すようにソース電極１０を形成
する。この張り出し部の長さがＬｆである。ｐ形ドレイ
ン領域１３上にドレイン電極１４を形成し、半導体支持
基板１上に基板電極１５を形成する。これらの電極上に
はソース端子Ｓ、ドレイン端子Ｄ、ゲート端子Ｇおよび
基板端子Ｖｓｕｂが接続する。尚、前記のゲート電極９
は例えば多結晶シリコンで形成し、ソース電極１０はア
ルミニウム等の金属で形成する。つまりゲート電極９と
ソース電極１０は異なる金属で形成される。また、Ｌｆ
の大きさはソース電極１０を形成するときのフォトマス
クの寸法を変えることで制御できる。
ＯＩ−ＰＭＯＳの要部断面図である。ｎ形もしくはｐ形
の半導体支持基板１上に酸化膜２を介してｎ形半導体基
板３を貼り合わせたＳＯＩ基板３００のｎ形半導体基板
３の表面層にｎ形ベース領域４を形成し、ｎ形ベース領
域の表面層に高濃度のｎ形のコンタクト領域５およびｐ
形ソース領域６を重なるように形成し、ｎ形半導体基板
３の表面層にｎ形ベース領域４と離してｐ形オフセット
領域１２を形成し、ｐ形オフセット領域１２の表面層に
フィールド酸化膜１１、ｐ形ドレイン領域１３を形成す
る。ｎ形ソース領域６とｐ形オフセット領域１２に挟ま
れたｎ形ベース領域４上およびｎ形半導体基板３上にゲ
ート酸化膜８を介してゲート電極９を形成する。このゲ
ート電極９の直下にｐ形のチャネル領域７が形成され
る。ｎ形ソース領域６上およびコンタクト領域５上とゲ
ート電極９を覆い、さらにゲート電極９からフィールド
酸化膜１１の方へ張り出すようにソース電極１０を形成
する。この張り出し部の長さがＬｆである。ｐ形ドレイ
ン領域１３上にドレイン電極１４を形成し、半導体支持
基板１上に基板電極１５を形成する。これらの電極上に
はソース端子Ｓ、ドレイン端子Ｄ、ゲート端子Ｇおよび
基板端子Ｖｓｕｂが接続する。尚、前記のゲート電極９
は例えば多結晶シリコンで形成し、ソース電極１０はア
ルミニウム等の金属で形成する。つまりゲート電極９と
ソース電極１０は異なる金属で形成される。また、Ｌｆ
の大きさはソース電極１０を形成するときのフォトマス
クの寸法を変えることで制御できる。
【００２０】第２図は図１のＬｆが０μｍの場合と２μ
ｍの場合の素子耐圧と飽和電流の関係を示した図であ
る。比較に用いた素子の接合構造はＬｆの値以外すべて
同一であり、図は実測データを示している。また、飽和
電流と耐圧の関係は、Ｌｆを一定にして、ｐ形オフセッ
ト領域１２の不純物濃度と拡散深さを変化させて求め
た。
ｍの場合の素子耐圧と飽和電流の関係を示した図であ
る。比較に用いた素子の接合構造はＬｆの値以外すべて
同一であり、図は実測データを示している。また、飽和
電流と耐圧の関係は、Ｌｆを一定にして、ｐ形オフセッ
ト領域１２の不純物濃度と拡散深さを変化させて求め
た。
【００２１】第２図から、Ｌｆを２μｍ張り出しただけ
で、Ｌｆ＝０μｍの素子に対して、同一電流駆動能力に
おいて素子耐圧を約４０Ｖ近く向上させることができ
た。このＬｆの最適値はゲート電極９とｐ形ドレイン領
域１３との距離およびｐ形オフセット領域１２の形成条
件（不純物濃度および拡散深さ）に依存することは勿論
である。
で、Ｌｆ＝０μｍの素子に対して、同一電流駆動能力に
おいて素子耐圧を約４０Ｖ近く向上させることができ
た。このＬｆの最適値はゲート電極９とｐ形ドレイン領
域１３との距離およびｐ形オフセット領域１２の形成条
件（不純物濃度および拡散深さ）に依存することは勿論
である。
【００２２】前記のように、ＳＯＩ−ＰＭＯＳの高耐圧
化を達成するためには、ソース電極１０とゲート電極９
をそれぞれ異なる材料で形成し、ソース電極１０をゲー
ト電極９よりもドレイン側に張り出させればよい。これ
によってソース電極１０の張り出した部分（その部分の
長さがＬｆである）がフィールドプレートとして作用
し、ｐ形オフセット領域１２内の等電位線がドレイン側
に拡がり、ソース側での電界集中が緩和される。その結
果、ｐ形オフセット領域での耐圧低下を抑えることが可
能となる。
化を達成するためには、ソース電極１０とゲート電極９
をそれぞれ異なる材料で形成し、ソース電極１０をゲー
ト電極９よりもドレイン側に張り出させればよい。これ
によってソース電極１０の張り出した部分（その部分の
長さがＬｆである）がフィールドプレートとして作用
し、ｐ形オフセット領域１２内の等電位線がドレイン側
に拡がり、ソース側での電界集中が緩和される。その結
果、ｐ形オフセット領域での耐圧低下を抑えることが可
能となる。
【００２３】しかもｐ形オフセット領域１２内の全電荷
量は一定のため、素子のオン抵抗を犠牲にすることなく
耐圧を向上させることができる。
量は一定のため、素子のオン抵抗を犠牲にすることなく
耐圧を向上させることができる。
【００２４】
【発明の効果】この発明によれば、ＳＯＩ−ＰＭＯＳの
ソース電極とゲート電極をそれぞれ異なる材料で形成
し、ソース電極をゲート電極よりもドレイン側に張り出
すことにより、この張り出したソース電極がフィールド
プレートとして作用し、ｐ形オフセット領域の全電荷量
を低下させることなく、素子耐圧を向上させることがで
きる。またこのｐ形オフセット領域の全電荷量を低下さ
せないため、オン抵抗の増大が防止される。
ソース電極とゲート電極をそれぞれ異なる材料で形成
し、ソース電極をゲート電極よりもドレイン側に張り出
すことにより、この張り出したソース電極がフィールド
プレートとして作用し、ｐ形オフセット領域の全電荷量
を低下させることなく、素子耐圧を向上させることがで
きる。またこのｐ形オフセット領域の全電荷量を低下さ
せないため、オン抵抗の増大が防止される。
【図１】この発明の一実施例のＳＯＩ−ＰＭＯＳの要部
断面図
断面図
【図２】図１のＬｆが０μｍの場合と２μｍの場合の素
子耐圧と飽和電流の関係を示した図
子耐圧と飽和電流の関係を示した図
【図３】高耐圧のＰｃｈ．ＭＯＳＦＥＴを適用したレベ
ルシフタ回路を用いて駆動されるトーテムポール回路図
ルシフタ回路を用いて駆動されるトーテムポール回路図
【図４】従来の高耐圧横型Ｐｃｈ．ＭＯＳＦＥＴをＳＯ
Ｉ基板上に形成した場合のＰｃｈ．ＭＯＳＦＥＴの要部
断面図と駆動回路および負荷を示す図
Ｉ基板上に形成した場合のＰｃｈ．ＭＯＳＦＥＴの要部
断面図と駆動回路および負荷を示す図
【図５】Ｐｃｈ．ＭＯＳＦＥＴをハイサイドスイッチに
適用した場合の回路図
適用した場合の回路図
【図６】ドレイン電極と基板電極をグランド電位にした
状態で、ソース電極に高電圧を印加した場合の素子内部
状態をシミュレーションによって求めた図
状態で、ソース電極に高電圧を印加した場合の素子内部
状態をシミュレーションによって求めた図
１ 半導体支持基板 ２ 酸化膜 ３ ｎ形半導体基板 ４ ｎ形ベース領域 ５ コンタクト領域 ６ ｐ形ソース領域 ７ チャネル領域 ８ ゲート酸化膜 ９ ゲート電極 １０ ソース電極 １１ フィールド酸化膜 １２ ｐ形オフセット領域 １３ ｐ形ドレイン領域 １４ ドレイン電極 １５ 基板電極 １０１ 負荷 １０２ ゲート駆動回路 ２００ 等電位閃 ２０１ アバランシェキャリヤ発生箇所 ３００ ＳＯＩ基板 Ｓ ソース端子 Ｄ ドレイン端子 Ｇ ゲート端子 Ｖｓｕｂ 基板端子 Ｎ１，Ｎ２ ＩＧＢＴ Ｒ１，Ｒ２，Ｒ３ 抵抗 Ｐ１，Ｐ２ ｐチャネル型ＭＯＳＦＥＴ Ｄ１，Ｄ２ ダイオード ＶDH 電源の高電位端子 ＶINH,ＶINL,ＶIN 入力信号端子 Ｖout 出力信号端子 ａ レベルシフタ回路部 ｂ 上アーム側駆動回路部 ｃ 出力回路部
Claims (3)
- 【請求項１】半導体支持基板と、第１導電形半導体基板
とが第１酸化膜を介して貼り合わされ、第１導電形半導
体基板の表面層に選択的に形成された第１導電形ベース
領域と、該第１導電形ベース領域の表面層に選択的に形
成された高濃度の第１導電形のコンタクト領域と、該第
１導電形ベース領域の表面層に前記コンタクト領域に部
分的に重なり、且つ、選択的に形成された第２導電形ソ
ース領域と、該第２導電形ソース領域と前記第１導電形
半導体基板の表面露出部に挟まれた前記第１導電形ベー
ス領域上にゲート絶縁膜を介して形成されたゲート電極
と、前記コンタクト領域上および第２導電形ソース領域
上に形成されたソース電極を有し、前記第１導電形半導
体基板の表面層に前記第１導電形ベース領域から所定の
距離を隔てて選択的に形成される第２導電形オフセット
領域と、該第２導電形オフセット領域の表面層に選択的
に形成された高濃度の第２導電形ドレイン領域と、該第
２導電形ドレイン領域上に形成されるドレイン電極を有
するＭＯＳ構造の横型半導体装置において、前記ソース
電極が前記ゲート電極上および該ゲート電極と前記第２
導電形ドレイン領域とに挟まれる前記第２導電形オフセ
ット領域上に、絶縁膜を介して張り出すように形成され
ることを特徴とする高耐圧横型半導体装置。 - 【請求項２】ソース電極がゲート電極から第２導電形ド
レイン領域側に張り出していることを特徴とする請求項
１記載の高耐圧横型半導体装置。 - 【請求項３】ソース電極を形成する材質がゲート電極を
形成する材質と異なることを特徴とする請求項１記載の
高耐圧横型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31009297A JPH11145462A (ja) | 1997-11-12 | 1997-11-12 | 高耐圧横型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31009297A JPH11145462A (ja) | 1997-11-12 | 1997-11-12 | 高耐圧横型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145462A true JPH11145462A (ja) | 1999-05-28 |
Family
ID=18001094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31009297A Pending JPH11145462A (ja) | 1997-11-12 | 1997-11-12 | 高耐圧横型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080288A (ja) * | 2006-11-14 | 2007-03-29 | Hitachi Ltd | インタフェース装置 |
-
1997
- 1997-11-12 JP JP31009297A patent/JPH11145462A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080288A (ja) * | 2006-11-14 | 2007-03-29 | Hitachi Ltd | インタフェース装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Effective date: 20031225 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Written amendment |
Effective date: 20040602 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20040713 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040910 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040927 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Effective date: 20041006 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041029 |