JPH11145479A

JPH11145479A - 半導体装置の製造方法、半導体装置、液晶パネル用基板および液晶パネル

Info

Publication number: JPH11145479A
Application number: JP30320397A
Authority: JP
Inventors: Ryoichi Yoneyama; 良一米山; Eiichi Miura; 栄一三浦
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-11-05
Filing date: 1997-11-05
Publication date: 1999-05-28
Anticipated expiration: 2017-11-05
Also published as: JP3633244B2

Abstract

(57)【要約】【課題】ＣＶＤ等により堆積したポリシコン層を精度
良くエッチングする。【解決手段】ポリシリコン層を堆積する前に、基板１
０の表面とその上に形成されたゲート絶縁膜１２の表面
とをライトエッチングする。これによりダメージを受け
た部分や汚れ等が除去されるので、基板１０あるいはゲ
ート絶縁膜１２およびポリシリコン層２の密着性が向上
し、そこにエッチング液等の侵入が防止される結果、ア
ンダーカット量が減少し、エッチング精度が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ガラス基
板上に形成される薄膜トランジスタ（以下、ＴＦＴとい
う）のような半導体装置の製造方法に関し、特に、堆積
させた層のエッチング精度を向上させる技術に関する。
さらに、この半導体装置並びにこれを用いた液晶パネル
用基板および液晶パネルに関する。

【０００２】

【従来の技術】従来の半導体装置の製造方法、例えば、
ＴＦＴの製造方法において、ゲート電極２ａは、次のよ
うにして形成される。すなわち、図１１において、第１
に、基板１０上にポリシリコンやアモルファスシリコン
などを堆積した後、パターニングして、ソース・ドレイ
ン・チャネルとなる能動層１ａを形成し、第２に、この
能動層１ａの表面を熱酸化等して、ゲート絶縁膜１２を
形成し、第３に、この後、導電層を堆積した後、パター
ニングすることによって、ゲート電極２ａが形成され
る。

【０００３】また、半導体装置、例えば、ＴＦＴにおい
ては各電極の接続を確保するため、コンタクトホールを
設ける必要があるが、このコンタクトホールは、従来、
次のようにして形成される。すなわち、図１２におい
て、第１に、基板１０全体に堆積された第１の層間絶縁
膜１３をソース領域に対応する位置で貫通させ、ソース
電極の接続を確保するためのコンタクトホール５を形成
し、そこに、導電層たるデータ線３ａを形成し、第２
に、全体に第２の層間絶縁膜１５を堆積した後、第２の
層間絶縁膜１５および第１の層間絶縁膜１３の間をドレ
イン領域に対応する位置で貫通させることにより、ドレ
イン領域の接続を確保するためのコンタクトホール４が
形成される。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た方法に形成されるゲート電極２ａは、図１１に示すよ
うに、オーバーエッチング傾向にあり、したがって、所
望の形状に一定化できないという問題があった。

【０００５】また、上述した方法に形成されるコンタク
トホール４は、図１２に示すように、第１の層間絶縁膜
１３および第２の層間絶縁膜１５層の間においてオーバ
ーハング的にエッチングされ、したがって、ゲート電極
２ａと同様に、所望の形状に一定化できないという問題
があった。

【０００６】本発明は、上述した事情に鑑みてなされた
ものであり、その目的とするところは、堆積させた層の
エッチング精度を向上させて、上述したゲート電極やコ
ンタクトホールを所望の形状にすることが可能な半導体
装置の製造方法、半導体装置、この素子を用いた液晶パ
ネル用基板、および、この基板を用いた液晶パネルを提
供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
本発明にあっては、第１の層の上に第２の層を形成した
後に、さらに第３の層を堆積してエッチングする工程を
少なくとも有する半導体装置の製造方法において、前記
第３の層を堆積する前に、前記第１あるいは第２の層の
少なくとも一方の表面をエッチングする工程を備えるこ
とを特徴としている。

【０００８】通常、層の堆積には、ＣＶＤやスパッタ法
などが用いられるため、第１あるいは第２の層の表面に
は、少なからずダメージが発生したり、フォトレジスト
などの汚れなどが付着する可能性がある。このような状
態にある第１あるいは第２の層の上にさらに第３の層を
堆積しても、表面に受けたダメージや汚れ等のため、密
着性が低下すると考えられる。しかしながら、本発明に
よれば、第１あるいは第２の層の表面は、第３の層の堆
積前にエッチングされるので、ダメージを受けた部分が
除去され、また、表面に付着した汚れなども除去される
ため、第１あるいは第２の層および第３の層の密着性が
向上する。

【０００９】本発明の液晶パネルの製造方法は、基板上
に形成された複数のデータ線と、前記複数のデータ線に
交差する複数の走査線と、前記複数のデータ線と走査線
に接続された複数の薄膜トランジスタと、前記複数の薄
膜トランジスタに接続された複数の画素電極とを有する
液晶パネルの製造方法において、前記基板上に前記薄
膜トランジスタの能動層となるシリコン層を堆積してパ
ターニングする工程と、前記シリコン層を覆うようにゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜をライ
トエッチングする工程と、前記ライトエッチングされた
ゲート絶縁膜上にゲート電極を形成する工程とを有する
ことを特徴とする。

【００１０】本発明の液晶パネルの製造方法は、基板上
に形成された複数のデータ線と、前記複数のデータ線に
交差する複数の走査線と、前記複数のデータ線と走査線
に接続された複数の薄膜トランジスタと、前記複数の薄
膜トランジスタに接続された複数の画素電極とを有する
液晶パネルの製造方法において、前記基板上に前記複数
の薄膜トランジスタの能動層となるシリコン層を堆積し
てパターニングする工程と、前記シリコン層を覆うよう
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上
にゲート電極を形成する工程と、前記シリコン層、前記
ゲート絶縁膜及びゲート電極上に第１層間絶縁膜を形成
する工程と、前記第１層間絶縁膜にコンタクトホールを
形成し、前記コンタクトホールを介して前記シリコン層
に接続されるソース電極を形成する工程と、前記ソース
電極及び前記第１層間絶縁膜をライトエッチングする工
程と、前記ライトエッチングされた第１層間絶縁膜及び
前記ソース電極上に第２層間絶縁膜を形成する工程と、
前記第１層間絶縁膜及び前記第２層間絶縁膜上にコンタ
クトホールを形成する工程と、前記コンタクトホールを
介して前記シリコン層に接続される画素電極を形成する
工程とを有することを特徴とする。

【００１１】上述のようにライトエッチング工程を有す
ることにより、表面に受けたダメージや汚れ等の問題が
なく、密着性のよい膜を形成することが可能となる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１３】＜実施形態＞本実施形態は、半導体装置と
して、アクティブマトリックス型液晶表示装置の各画素
を駆動するポリシリコン型ＴＦＴとしたものであり、図
１（ａ）は、そのＴＦＴを適用した液晶パネル基板にお
ける１画素分のレイアウトを示す平面図である。また、
図１（ｂ）は、そのＴＦＴの構造を図１（ａ）における
Ａ−Ａ線に沿って示す断面図である。

【００１４】まず、図１（ａ）において、１ａは１層目
のポリシリコン層であり、ＴＦＴの能動層（ソース・ド
レイン・チャネル領域）を構成する。２ａは走査線であ
り、ＴＦＴにあってはゲート電極となる。３ａはデータ
線であり、走査線２ａと交差するように配設されたＴＦ
Ｔのソース領域に印加すべき電圧を供給する。ここで、
走査線２ａは二層目のポリシリコン層によって、また、
データ線３ａはアルミニウム層のような導電層によって
それぞれ形成されている。

【００１５】さらに、コンタクトホール４は、ＩＴＯ
（Indium-Tin Oxide）膜からなる画素電極６ａとポリシ
リコン層１におけるＴＦＴのドレイン領域（もしくはソ
ース領域）とを接続するために設けられ、また、コンタ
クトホール５は、データ線３ａとポリシリコン層１ａに
おけるＴＦＴのソース領域とを接続するために設けられ
る。

【００１６】次に、図１（ｂ）において、基板１０は、
ガラス基板（例えば、無アルカリ基板）や、石英基板な
どのような絶縁性基板により構成される。ゲート絶縁膜
１２は、ＴＦＴの能動層となるポリシリコン層１を熱酸
化処理等することによってその表面に形成されたもので
ある。また、第１の層間絶縁膜１３および第２の層間絶
縁膜１５は、それぞれ、ＳｉＯ₂膜（ＮＳＧ膜）やＢＰ
ＳＧ膜（ボロンおよびリンを含むシリケートガラス膜）
等からなり、後述するようにＣＶＤにより形成される。

【００１７】このような構成にかかるＴＦＴの製造工程
について、図２〜図５を参照しながら説明する。

【００１８】まず、（１）の工程において、基板１０の
上面にポリシリコン層１を、例えば減圧ＣＶＤ法等によ
って５００〜２０００オングストロームの厚さで、好ま
しくは１０００オングストローム弱の厚さに堆積する。

【００１９】（２）の工程において、フォトリソグラフ
ィ工程およびエッチング工程等によって、ポリシリコン
層１をパターニングして、ＴＦＴにおける島状の能動層
１ａを形成する。

【００２０】（３）の工程において、能動層１ａの表面
を熱酸化処理して、ゲート絶縁膜１２を能動層１ａの表
面に形成する。この工程により、能動層１ａは最終的に
３００〜１５００オングストロームの厚さ、好ましくは
３５０〜４５０オングストロームの厚さとなり、ゲート
絶縁膜１２は約６００〜１５００オングストロームの厚
さとなる。

【００２１】ここで、能動層１ａを構成するポリシリコ
ン層のうちのデータ線３ａに沿って上方へ延在して保持
容量を形成する延設部１ｂ（図１（ａ）参照）に、不純
物（例えばリン）を適当なドーズ量（例えば、３×１０
¹⁴[atms／cm²])でドープして、その部分のポリシリコン
層を低抵抗化させる。このドーズ量の下限は、ポリシリ
コン層の保持容量を形成するために必要な導電性を確保
する観点から求められ、また、その上限は、ゲート酸化
膜の劣化を抑える観点から求められる。

【００２２】次に、工程（４）においては、半導体装置
の能動層１ａの表面にゲート絶縁膜１２が形成された状
態の基板１０と当該ゲート絶縁膜１２との表面をごくわ
ずかにエッチング（以下、ライトエッチングと略す）す
る。ここで、工程（４）におけるライトエッチングは、
例えば、フッ酸と純水との混合液を用いるのが有効であ
る。また、そのエッチング量は、濃度をフッ酸：純水＝
１：５０とし、かつ、処理時間を１０[秒]とした場合に
おいて約１３オングストロームであり、また、濃度をフ
ッ酸：純水＝１：１０とし、かつ、処理時間を５[秒]と
した場合において約３２オングストロームとなる。

【００２３】このようなライトエッチングにより、工程
（１）によってダメージを受けた基板１０の表面部分が
除去されて、基板１０が本来的に有する性質を引き出す
ことが可能となる。さらに、このライトエッチングによ
って、基板１０およびゲート絶縁膜１２の表面に付着し
た不純物や残査物なども除去される。

【００２４】そして、（５）の工程において、ＴＦＴに
おけるゲート絶縁膜１２および基板１０の上に、ゲート
電極および走査線となるべき低抵抗のポリシリコン層２
を減圧ＣＶＤ法等により堆積する。ここで、ゲート電極
の材料としては、ポリシリコンの他、Ｍｏ，Ｔａ，Ｔ
ｉ，Ｗ等の高融点金属、あるいは、これらのメタルシリ
サイドを用いることができる。

【００２５】次に説明を図３に移すと、（６）の工程に
おいて、ポリシリコン層２を、ケミカル・ドライエッチ
ングによりパターニングして、ＴＦＴの走査線を含むゲ
ート電極２ａを形成する。このケミカル・ドライエッチ
ングの条件を、Ｏ₂：１００[sccm]、ＣＦ₄：３００[scc
m]、電力：７００[W]、時間：５０〜９０[秒]とした場
合において、上記（４）の工程におけるライトエッチン
グを省略すると、パターニングしたゲート電極２ａのア
ンダーカット量が２．５±１．０[μｍ]となるのに対
し、ライトエッチングを実行すれば、アンダーカット量
が２．０±０．５[μｍ]に収まる。

【００２６】この理由としては、上記工程（４）のライ
トエッチングによって、基板１０あるいはゲート絶縁膜
１２と、工程（５）において堆積したポリシリコン層２
との密着性が向上するため、層間に反応性ガスが侵入し
にくくなるため、と考えられる。

【００２７】したがって、本実施形態においては、基板
１０およびゲート絶縁膜１２の表面に付着した不純物や
残査物などの除去のほか、さらに、ゲート電極２ａのエ
ッチング精度も向上することとなる。

【００２８】さて、（７）の工程においては、ゲート電
極２ａをマスクとして不純物（例えばリン）のイオンを
打込み、ＴＦＴの能動層１ａにおいて自己整合されたソ
ース領域およびドレイン領域となる高濃度半導体領域を
形成する。なお、ソース・ドレイン領域は、不純物（リ
ン）を１×１０¹³〜３×１０¹³[atms／cm²]のドーズ量
にてライトドープして低濃度領域を形成した後に、ゲー
ト電極の幅よりも広いマスク層を走査線２ａ上に形成し
て、さらに不純物（リン）を１×１０¹⁵〜３×１０¹⁵[a
tms／cm²]のドーズ量で打ち込むことによって、マスク
された領域がライトリー・ドープト・ドレイン（ＬＤ
Ｄ）構造となるようにしても良い。あるいは、ライトリ
ー・ドープせずにゲート電極２ａの幅よりも広いマスク
を使用してパターンを形成し、続いてイオンを打ち込ん
でソース・ドレインを形成した後にゲート電極をオーバ
ーエッチングすることにより、オフセット構造となるよ
うにしてもよい。

【００２９】さて、（８）の工程では、ゲート電極２ａ
を覆うように第１の層間絶縁膜１３を、例えば、ＣＶＤ
法等によって８００度の温度下で５０００〜１５０００
オングストロームの厚さに堆積する。

【００３０】（９）の工程では、この第１の層間絶縁膜
１３に対し、ＴＦＴのソース領域に対応した位置にドラ
イエッチング等によりコンタクトホール５を開孔させ
る。

【００３１】ここで、コンタクトホール５は、ゲート絶
縁膜１２および第１の層間絶縁膜１３の重ね膜を貫通し
て形成される。

【００３２】次に、説明を図４に移すと、（１０）の工
程では、ソース電極を兼ねるデータ線となるべきアルミ
ニウム等の低抵抗導電層３をスパッタ法により堆積す
る。この低抵抗導電層３は、ＴＦＴのコンタクトホール
５にて能動層１ａのソース領域に接続される。

【００３３】（１１）の工程では、低抵抗導電層３をフ
ォトエッチングによりパターニングして、ＴＦＴのソー
ス電極を兼ねるデータ線３ａを形成する。

【００３４】次に、工程（１２）においては、半導体装
置のソース電極たるデータ線３ａと露出した第１の層間
絶縁膜１３との表面をライトエッチングする。ここで、
工程（１２）のライトエッチングは、例えば、フッ酸と
フッ化アンモニウムと酢酸との混合液を用いるのが有効
である。また、そのエッチング量は、濃度をフッ酸：フ
ッ化アンモニウム：酢酸＝１：１０：５とし、かつ、処
理時間を２０[秒]とした場合において２０〜５０オング
ストロームとなる。

【００３５】このようなライトエッチングにより、工程
（１０）において低抵抗導電層３のスパッタ法によりダ
メージを受けた第１の層間絶縁膜１３の表面部分が除去
されて、当該絶縁膜が本来的に有する性質を引き出すこ
とが可能となる。さらに、このライトエッチングに伴
い、その表面に付着した不純物や残査物なども除去され
る。

【００３６】そして、（１３）の工程では、データ線３
ａを覆うように、第２の層間絶縁膜１５を、例えばＣＶ
Ｄ法により５００度のような低温下で５０００〜１５０
００オングストロームの厚さに形成する。

【００３７】次に、説明を図５に移すと、（１４）の工
程では、第２の層間絶縁膜１５とその下層の第１の層間
絶縁膜１３とゲート絶縁膜１２とからなる重ね膜であっ
て、ドレイン領域に対応する位置において、第１に、ド
ライエッチングを実行して、異方性エッチングによるホ
ールを形成し、第２に、ウェットエッチングによって上
記ホールを能動層１ａまで貫通させて、ＴＦＴのコンタ
クトホール４を形成する。

【００３８】ここで、上記工程（１２）のライトエッチ
ングによって、第１の層間絶縁膜１３の表面部分が除去
され、さらに、その表面に付着した不純物や残査物など
も除去された結果、第１の層間絶縁膜１３と第２の層間
絶縁膜１５との密着性が向上している。

【００３９】したがって、本実施形態のようにライトエ
ッチングを行うと、第１の層間絶縁膜１３と第２の層間
絶縁膜１５との間には、エッチング液や反応性ガスなど
が侵入しにくくなるため、コンタクトホール４が精度良
く形成されることとなる。

【００４０】さて、（１５）の工程では、画素電極とな
るべきＩＴＯ膜６をスパッタ法で、例えば１５００オン
グストロームの厚さに形成する。このときＴＦＴでは、
ＩＴＯ膜６が、コンタクトホール４にて能動層１ａのド
レイン領域に接続される。

【００４１】（１６）の工程では、ＩＴＯ膜６に対して
フォトエッチングによりパターニングを行なうことで、
ＴＦＴの画素電極６ａを形成する。

【００４２】このようなＴＦＴは、実際には各画素に対
応して基板１０の上に複数形成されることとなる。

【００４３】以上述べたように、本実施形態にかかる半
導体の製造方法によれば、基板１０の上に、能動層１ａ
のゲート酸化膜１２を形成した後に、さらに、ポリシリ
コン層２を堆積し、エッチングしてゲート電極２ａを形
成する場合において、ポリシリコン層２を堆積する前
に、基板１０およびゲート酸化膜１２をライトエッチン
グすることによって、ゲート電極２ａのエッチング精度
を向上させることが可能となる。

【００４４】同様に、第１の層間絶縁膜１３上にデータ
線３ａを形成した後に、第２の層間絶縁膜１５を堆積
し、エッチングしてコンタクトホール４を形成する場合
において、第２の層間絶縁膜１５を堆積する前に、第１
の層間絶縁膜１３をライトエッチングすることによっ
て、コンタクトホールを精度良く形成することが可能と
なる。

【００４５】なお、本実施形態においては、半導体装置
の一例としてＴＦＴを挙げて説明したが、本発明はこれ
に限られない。すなわち、絶縁性基板上に半導体装置の
能動層をパターニングして形成する場合や、ある絶縁層
の上に導電層を形成した後、別の絶縁層を堆積する場合
などに広く適用可能である。

【００４６】また、本実施形態においては、工程（４）
および工程（１２）の両工程についてライトエッチング
を行ったが、いずれかについてのみライトエッチングを
行うこととしても良い。

【００４７】＜応用例＞次に、本実施形態により形成さ
れるＴＦＴをアクティブマトリックス型の液晶パネルに
適用した応用例について説明する。

【００４８】図６は、応用例にかかる液晶パネルのう
ち、ＴＦＴが形成される基板１０の構成を示すブロック
図である。

【００４９】図において、９０，９０，……，はそれぞ
れ画素であり、互いに交差するように配設された走査線
２とデータ線３との交点に対応してそれぞれ配置され
る。各画素９０はＩＴＯ等からなる画素電極６ａとこの
画素電極６ａにデータ線３上の画像信号に応じた電圧を
印加するＴＦＴ９１とからなる。同一行のＴＦＴ９１は
そのゲート電極が同一の走査線２に接続され、そのドレ
インが対応する画素電極６ａに接続されている。また、
同一列のＴＦＴ９１は、そのソース電極が同一のデータ
線３に接続されている。この応用例においては、周辺回
路（Ｘ、Ｙシフトレジスタやサンプリング手段）５０，
６０を構成するトランジスタが、画素を駆動するＴＦＴ
と同様に、ポリシリコン層を動作層とするいわゆるポリ
シリコンＴＦＴで構成されている。したがって、周辺回
路５０，６０を構成するトランジスタは、画素駆動用Ｔ
ＦＴとともに同一プロセスにより、同時に形成されるこ
ととなる。

【００５０】さて、図において、表示領域（画素マトリ
ックス）２０の上側一端には、データ線３を順次選択す
るシフトレジスタ（以下、Ｘシフトレジスタと称する）
５１が配置される一方、画素マトリックスの左側一端に
は、走査線２を順次選択駆動するシフトレジスタ（以
下、Ｙシフトレジスタと称する）６１が設けられてい
る。また、Ｙシフトレジスタ６１の次段には必要に応じ
てバッファ６３が設けられる。

【００５１】また、各データ線３の一端にはＴＦＴで構
成されたサンプリング用スイッチ５２がそれぞれ設けら
れている。これらのサンプリング用スイッチ５２は、外
部端子７４，７５，７６に入力される画像信号ＶＩＤ１
〜ＶＩＤ３を伝送するビデオ信号線５４、５５、５６と
の間に接続され、Ｘシフトレジスタ５１から出力される
サンプリング信号によって順次オン／オフされるように
構成されている。Ｘシフトレジスタ５１は、端子７２，
７３を介して外部より入力されるクロック信号ＣＬＸ
１、ＣＬＫ２に基づいて１水平走査期間中にすべてのデ
ータ線３を順番に１回ずつ選択するようなサンプリング
信号Ｘ１，Ｘ２，Ｘ３，……，Ｘｎを形成してサンプリ
ング用スイッチ５２の制御端子に供給する。一方、Ｙシ
フトレジスタ６１は、端子７７，７８を介して外部から
入力されるクロック信号ＣＬＹ１，ＣＬＹ２に同期して
動作され、各走査線２を順次駆動する。また、端子７２
〜７８等は、後述するように基板１０の周縁部に沿って
一列にパッド電極群として配置される。

【００５２】次に、液晶パネル全体の構成について説明
する。図７（ａ）は、図６における基板を適用した液晶
パネルの構成を示す断面図であり、図７（ｂ）は、その
レイアウトを示す平面図である。

【００５３】まず、図７（ａ）に示すように、液晶パネ
ル３０は、ＴＦＴや画素電極が形成された基板１０とＩ
ＴＯ等のような透明導電膜を対向電極（共通電極）３３
として有する対向基板３１とを、電極同士が互いに対向
するように、かつ、適当な間隔があくように、シール材
３６によって接着した構成となっており、さらに、その
間隙内にはＴＮ（Twisted Nematic）型やＳＨ（Super H
omeotropic）型などの液晶３７が充填された構成となっ
ている。ここで、対向基板３１における対向電極３３の
上面（図では下側となる）には、基板１０における画素
電極に相当する部分以外を遮光するブラックマトリック
ス層や、必要に応じてカラーフィルタ層が設けられる
（図示省略）。

【００５４】また、周辺回路５０，６０の上方は、例え
ば、対向基板３１に設けられるブラックマトリックス層
等により遮光されるように構成される。なお、３８は対
向基板３１側に設けられる液晶注入口、３９は対向基板
３１に設けられるクロム層等からなる見切り用の遮光層
である。その他、液晶パネルとして必要なものとして、
入出射光の偏光方向を選択する偏光板や、液晶３７の分
子配列を定める配向膜、基板１０と対向基板３１との間
隙を全面にわたって一定に維持するためのスペーサー等
が挙げられるが、図示を省略することとする。

【００５５】さて、図７（ｂ）に示すように、対向基板
３１は、ＴＦＴが形成された基板１０よりも一回り小さ
な形状とされるため、基板１０の周縁部に配置するパッ
ド電極群７０は、対向基板３１よりも外側に露出して、
前述した周辺回路５０，６０へのクロック信号や、スタ
ート信号、ビデオ信号などの信号を入力する外部入力端
子として用いる際の便宜が図られている。

【００５６】また、基板１０の周縁部には、パッド電極
群７０の他に、プローブによる検査の際に信号を入出力
するのに使用される検査用端子としてのパッド電極群１
７０が設けられている。一方、対向基板３１にも検査用
端子としてのパッド電極群２７０が設けられており、こ
れらのパッド電極群は、データ線の短絡や画素電極の欠
陥等を検査するための信号の入出力に使用される。

【００５７】なお、８０は、ＴＦＴが形成される基板１
０から対向基板３１の対向電極３３に、共通電位を与え
るための上下基板間導通用端子であり、所定の径を有す
る導電性接着剤を介在させて、基板１０と対向基板３１
との導通を図るように構成されている。

【００５８】次に、液晶パネルと外部回路との接続の一
例について図８を用いて説明する。この図に示すよう
に、パッド電極群７０のうちの１つのパッド電極７１
と、外部回路に接続されてクロック信号や、スタート信
号、ビデオ信号などの信号を供給するＦＰＣ（Film Pri
nted Circuit）１０２の端子電極１０３とは、物理的に
は接着剤１０１によって固定保持される一方、電気的に
は接着剤１０１中に分散する導電粒子１００によって接
続される。

【００５９】ここで、接着剤１０１における導電粒子１
００の濃度を適切に設定すれば、接着層の上下方向（パ
ッド電極７１と端子電極１０３とを結ぶ方向）には導通
を許すが、接着層の平面方向には導通を許さないという
異方性導電接合が実現される。そして、この異方性導電
接合によれば、間隔が狭い多数の端子を一括して接続で
きるため効率的である。

【００６０】なお、ＦＰＣ１０２は、例えば、ポリイミ
ドフィルムにラミネートされた銅箔を周知のフォトリソ
グラフィ工程やエッチング工程等によってパターニング
することで形成される。また、導電粒子１００には、ハ
ンダニッケルなどの金属粒子や金属メッキしたプラスチ
ックボールなどが用いられる。

【００６１】＜液晶パネルの適用例＞次に、応用例に
かかる液晶パネルを表示装置として用いた例を説明す
る。

【００６２】まず、この液晶パネルをライトバルブとし
て用いたビデオプロジェクタについて説明する。図９
は、ビデオプロジェクタの構成例を示す平面図である。

【００６３】この図に示すように、ビデオプロジェクタ
１１００内部には、ハロゲンランプ等の白色光源からな
るランプユニット１１０２が設けられている。このラン
プユニット１１０２から射出された投射光は、ライトガ
イド１１０４内に配置された複数のミラー１１０６，１
１０６，……および２枚のダイクロックミラー１１０８
によってＲＧＢの３原色に分離され、各原色に対応する
ライトバルブとしての液晶パネル１１１０Ｒ，１１１０
Ｂおよび１１１０Ｇに入射される。

【００６４】液晶パネル１１１０Ｒ，１１１０Ｂおよび
１１１０Ｇの構成は、上述した通りであり、図示しない
ビデオ信号処理回路から供給されるＲ，Ｇ，Ｂの原色信
号でそれぞれ駆動される。さて、これらの液晶パネルに
よって変調された光は、ダイクロックプリズム１１１２
に３方向から入射される。このダイクロックプリズム１
１１２においては、ＲおよびＢの光が９０度に屈折する
一方、Ｇの光が直進する。したがって、各色の画像が合
成される結果、投射レンズ１１１４を介して、スクリー
ン等にカラー画像が投写されることとなる。

【００６５】＜液晶パネルの適用例＞次に、応用例に
かかる液晶パネルをパーソナルコンピュータに適用した
例について説明する。図１０は、このパーソナルコンピ
ュータの構成を示す正面図である。図において、パーソ
ナルコンピュータ１２００は、キーボード１２０２を備
えた本体部１２０４と、液晶ディスプレイ１２０６とか
ら構成されている。この液晶ディスプレイ１２０６は、
先に述べた応用例にかかる液晶パネルにカラーフィルタ
とバックライトとを付加することにより構成される。

【００６６】なお、液晶パネルの適用例としてビデオプ
ロジェクタ１１００およびパーソナルコンピュータ１２
００を挙げて説明したが、これ以外の種々の各種電子機
器に適用可能なのは言うまでもない。

【００６７】

【発明の効果】以上説明したように本発明によれば、本
発明によれば、第１あるいは第２の層の表面が第３の層
の堆積前にエッチングされる結果、ダメージを受けた部
分が除去され、また、表面に付着した汚れなども除去さ
れるので、第１あるいは第２の層および第３の層の密着
性が向上し、反応性イオンやエッチング液等の侵入が防
止される。したがって、第３の層のエッチング精度を向
上させることが可能となる。

【図面の簡単な説明】

【図１】（ａ）は、本発明の実施形態にかかる半導体装
置の製造方法によるＴＦＴを適用した液晶パネル用基板
の１画素分についてのレイアウトを示す平面図であり、
（ｂ）は、そのＡ−Ａ線の断面図である。

【図２】（１）〜（５）は、それぞれ同実施形態にかか
るＴＦＴの製造工程を示す図である。

【図３】（６）〜（９）は、それぞれ同実施形態にかか
るＴＦＴの製造工程を示す図である。

【図４】（１０）〜（１３）は、それぞれ同実施形態に
かかるＴＦＴの製造工程を示す図である。

【図５】（１４）〜（１６）は、それぞれ同実施形態に
かかるＴＦＴの製造工程を示す図である。

【図６】本実施形態にかかる半導体装置の製造方法を
適用したＴＦＴを有する液晶パネル基板の構成を示すブ
ロック図である。

【図７】（ａ）は、本実施形態にかかる半導体装置の
製造方法を適用したＴＦＴを有する液晶パネルの構成を
示す断面図であり、（ｂ）は、同液晶パネルの構成を示
す平面図である。

【図８】同液晶パネルと外部回路との異方性導電接合
構造を示す断面図である。

【図９】同液晶パネルをライトバルブに用いたビデオ
プロジェクタの構成を示す平面図である。

【図１０】同液晶パネルを表示装置に用いたパーソナ
ルコンピュータの構成を示す平面図である。

【図１１】従来の工程における不都合を示す図であ
る。

【図１２】従来の工程における不都合を示す図であ
る。

【符号の説明】

１…ポリシリコン層、１ａ…能動層、２ａ…走査線（ゲ
ート電極）、３ａ…データ線（ソース電極）、４，５…
コンタクトホール、６…ＩＴＯ膜、６ａ…画素電極、１
０…基板、１２…ゲート絶縁膜、１３…第１の層間絶縁
膜、１５…第２の層間絶縁膜、２０…表示領域、３０…
液晶パネル、３１…対向基板

Claims

【特許請求の範囲】

【請求項１】第１の層の上に第２の層を形成した後
に、さらに第３の層を堆積してエッチングする工程を少
なくとも有する半導体装置の製造方法において、前記第３の層を堆積する前に、前記第１あるいは第２の
層の少なくとも一方の表面をエッチングする工程を備え
ることを特徴とする半導体装置の製造方法。
【請求項２】前記第１の層は絶縁性基板であり、前記
第２の層は前記絶縁性基板に形成された半導体装置の能
動層を覆う絶縁層であり、前記第３の層は前記半導体装
置の電極を構成する導電層であることを特徴とする請求
項１記載の半導体装置の製造方法。
【請求項３】前記第１の層は、半導体装置の一の電極
および他の電極においてそれぞれ開孔する絶縁層であ
り、前記第２の層は、前記一の電極に接続する導電層で
あり、前記第３の層は、前記半導体装置の他の電極にお
いて開孔する絶縁層であることを特徴とする請求項１記
載の半導体装置の製造方法。
【請求項４】前記半導体装置は、マトリックス状に配
列した複数の走査線と複数のデータ線とにそれぞれ接続
されて、各画素に対応して形成され薄膜トランジスタで
あることを特徴とする請求項１、２または３記載の半導
体装置の製造方法。
【請求項５】第１の層の上に第２の層が形成された後
に、さらに第３の層が堆積されてエッチングされた半導
体装置において、前記第３の層が堆積される前に、前記第１あるいは第２
の層の少なくとも一方の表面がエッチングされたことを
特徴とする半導体装置。
【請求項６】請求項５記載の半導体装置を有すること
を特徴とする液晶パネル用基板。
【請求項７】請求項６記載の液晶パネル用基板と、対
向電極を有する対向基板とが適当な間隔をおいて配置さ
れるとともに、前記液晶パネル用基板と前記対向基板と
の間隙内に液晶が封入されていることを特徴とする液晶
パネル。
【請求項８】基板上に形成された複数のデータ線と、
前記複数のデータ線に交差する複数の走査線と、前記複
数のデータ線と走査線に接続された複数の薄膜トランジ
スタと、前記複数の薄膜トランジスタに接続された複数
の画素電極とを有する液晶パネルの製造方法において、前記基板上に前記薄膜トランジスタの能動層となるシリ
コン層を堆積してパターニングする工程と、前記シリコ
ン層を覆うようにゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜をライトエッチングする工程と、前記ライ
トエッチングされたゲート絶縁膜上にゲート電極を形成
する工程とを有することを特徴とする液晶パネル。
【請求項９】基板上に形成された複数のデータ線と、前
記複数のデータ線に交差する複数の走査線と、前記複数
のデータ線と走査線に接続された複数の薄膜トランジス
タと、前記複数の薄膜トランジスタに接続された複数の
画素電極とを有する液晶パネルの製造方法において、前記基板上に前記複数の薄膜トランジスタの能動層とな
るシリコン層を堆積してパターニングする工程と、前記
シリコン層を覆うようにゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上にゲート電極を形成する工程
と、前記シリコン層、前記ゲート絶縁膜及びゲート電極
上に第１層間絶縁膜を形成する工程と、前記第１層間絶
縁膜にコンタクトホールを形成し、前記コンタクトホー
ルを介して前記シリコン層に接続されるソース電極を形
成する工程と、前記ソース電極及び前記第１層間絶縁膜
をライトエッチングする工程と、前記ライトエッチング
された第１層間絶縁膜及び前記ソース電極上に第２層間
絶縁膜を形成する工程と、前記第１層間絶縁膜及び前記
第２層間絶縁膜上にコンタクトホールを形成する工程
と、前記コンタクトホールを介して前記シリコン層に接
続される画素電極を形成する工程とを有することを特徴
とする液晶パネル。