JPH11145786A - フリップフロップのリセット回路 - Google Patents
フリップフロップのリセット回路Info
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- JPH11145786A JPH11145786A JP9307263A JP30726397A JPH11145786A JP H11145786 A JPH11145786 A JP H11145786A JP 9307263 A JP9307263 A JP 9307263A JP 30726397 A JP30726397 A JP 30726397A JP H11145786 A JPH11145786 A JP H11145786A
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- 230000002265 prevention Effects 0.000 abstract description 3
- 230000010355 oscillation Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Abstract
(57)【要約】
【目的】 電源投入後クロック信号が最初に入力される
までの間、フリップフロップの出力値が不定になること
を防ぐ。 【解決手段】 電源投入時、フリップフロップ７〜９の
クロック入力端子にリセット回路２１からクロックが供
給される供給されるためにフリップフロップの出力が不
定とならず、例えばバスに接続されるトライステートバ
ッファの入出力制御をフリップフロップの出力にて行う
場合、バス上での出力の衝突による貫通電流の発生の防
止を、比較的小さな回路規模にて実現できる。
までの間、フリップフロップの出力値が不定になること
を防ぐ。 【解決手段】 電源投入時、フリップフロップ７〜９の
クロック入力端子にリセット回路２１からクロックが供
給される供給されるためにフリップフロップの出力が不
定とならず、例えばバスに接続されるトライステートバ
ッファの入出力制御をフリップフロップの出力にて行う
場合、バス上での出力の衝突による貫通電流の発生の防
止を、比較的小さな回路規模にて実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、リセット回路に関
し、特にフリップフロップのリセット回路に関する。
し、特にフリップフロップのリセット回路に関する。
【０００２】
【従来の技術】従来、この種のリセット回路は、データ
バスを有するプロセッサにおいて、電源投入時のバス制
御用のフリップフロップの値が不定のために起こるバス
の論理衝突によって貫通電流が流れることを防止する目
的で用いられている。図６は、従来のリセット回路の一
例を示すブロック図である。図６において、複数個のデ
ータパスブロック１，２，３が、同一のバス１６に接続
されている。バス１６には、バスラッチ３２が接続され
ている。各ブロックと、バスとの接続は、それぞれのブ
ロックについて同一の構成になっている。ここでは、ブ
ロック３について詳しく説明する。ブロック３におい
て、データパスのユニット６のデータ出力端子はトライ
ステートバッファ１４，１５に接続され、データ入力端
子は、データバス１６に接続されている。トライステー
トバッファは、データバス１６のビット幅と、同数個存
在する。ここでは、データバス１６のビット幅を２と仮
定する。トライステートバッファの出力は、データバス
１６に接続されている。トライステートバッファ１４，
１５の制御端子は、フリップフロップ回路（以下ＦＦと
略称する）３１の出力端子に接続されている。ＦＦ３１
のデータ入力端子は、選択信号１７のうちの１つの信号
線に、クロック端子は、クロック信号線２０に、リセッ
ト端子は、リセット信号線２５にそれぞれ接続されてい
る。制御回路１９は、バスに接続されるデータパスブロ
ックの数だけ出力端子をもち、選択信号バス１７に接続
される。ＦＦ３１のリセット入力端子は、パワーオンリ
セット回路２３の出力に接続されている。
バスを有するプロセッサにおいて、電源投入時のバス制
御用のフリップフロップの値が不定のために起こるバス
の論理衝突によって貫通電流が流れることを防止する目
的で用いられている。図６は、従来のリセット回路の一
例を示すブロック図である。図６において、複数個のデ
ータパスブロック１，２，３が、同一のバス１６に接続
されている。バス１６には、バスラッチ３２が接続され
ている。各ブロックと、バスとの接続は、それぞれのブ
ロックについて同一の構成になっている。ここでは、ブ
ロック３について詳しく説明する。ブロック３におい
て、データパスのユニット６のデータ出力端子はトライ
ステートバッファ１４，１５に接続され、データ入力端
子は、データバス１６に接続されている。トライステー
トバッファは、データバス１６のビット幅と、同数個存
在する。ここでは、データバス１６のビット幅を２と仮
定する。トライステートバッファの出力は、データバス
１６に接続されている。トライステートバッファ１４，
１５の制御端子は、フリップフロップ回路（以下ＦＦと
略称する）３１の出力端子に接続されている。ＦＦ３１
のデータ入力端子は、選択信号１７のうちの１つの信号
線に、クロック端子は、クロック信号線２０に、リセッ
ト端子は、リセット信号線２５にそれぞれ接続されてい
る。制御回路１９は、バスに接続されるデータパスブロ
ックの数だけ出力端子をもち、選択信号バス１７に接続
される。ＦＦ３１のリセット入力端子は、パワーオンリ
セット回路２３の出力に接続されている。
【０００３】次に従来のリセット回路の動作を説明す
る。図６において、電源投入時、各ユニットに付随する
ＦＦの保持内容は、不定となる。したがって、もしリセ
ット入力がないとしたら、例えばＦＦ３０の出力は、
「ハイ」、ＦＦ３１の出力も「ハイ」となり、トライス
テートバッファ１３の出力は「ハイ」、トライステート
バッファ１４の出力は「ロー」となり、バスを通して貫
通電流が流れる可能性がある。しかしながら、各ＦＦの
リセット端子には、パワーオンリセット信号が入ってい
るため、電源投入時に各ＦＦがリセットされ、各ＦＦの
出力は０となり、バスに接続する全てのトライステート
バッファの出力値はハイインピーダンスとなり、バス
は、バスラッチの値に保持される。さらに、外部クロッ
ク信号が入力されると、各ＦＦの値は制御回路１９の出
力を反映した値になり、１つのユニットしかバスをドラ
イブしない。
る。図６において、電源投入時、各ユニットに付随する
ＦＦの保持内容は、不定となる。したがって、もしリセ
ット入力がないとしたら、例えばＦＦ３０の出力は、
「ハイ」、ＦＦ３１の出力も「ハイ」となり、トライス
テートバッファ１３の出力は「ハイ」、トライステート
バッファ１４の出力は「ロー」となり、バスを通して貫
通電流が流れる可能性がある。しかしながら、各ＦＦの
リセット端子には、パワーオンリセット信号が入ってい
るため、電源投入時に各ＦＦがリセットされ、各ＦＦの
出力は０となり、バスに接続する全てのトライステート
バッファの出力値はハイインピーダンスとなり、バス
は、バスラッチの値に保持される。さらに、外部クロッ
ク信号が入力されると、各ＦＦの値は制御回路１９の出
力を反映した値になり、１つのユニットしかバスをドラ
イブしない。
【０００４】
【発明が解決しようとする課題】このような従来のリセ
ット回路の問題点は、従来の技術の項にて述べたリセッ
ト回路ではユニットの数だけリセット付きのＦＦと、リ
セット信号線の引き回しが必要になり、回路規模とＬＳ
Ｉに搭載した場合の占有面積が大きくなることである。
ット回路の問題点は、従来の技術の項にて述べたリセッ
ト回路ではユニットの数だけリセット付きのＦＦと、リ
セット信号線の引き回しが必要になり、回路規模とＬＳ
Ｉに搭載した場合の占有面積が大きくなることである。
【０００５】本発明の目的は、電源投入時及びクロック
信号が最初に入力されるまでの間、ＦＦの値が不定にな
ることを防ぐリセット回路を提供することにある。
信号が最初に入力されるまでの間、ＦＦの値が不定にな
ることを防ぐリセット回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるフリップフロップのリセット回路にお
いては、クロックの発生回路と、クロックの供給手段と
を有するフリップフロップのリセット回路であって、ク
ロックの発生回路は、フリップフロップに外部から供給
してフリップフロップに出力を生じさせるクロックとは
別にクロックを発生するものであり、クロックの供給手
段は、フリップフロップの出力が不安定となる電源投入
時にフリップフロップのクロック入力端子に前記クロッ
クの発生回路に発生させたクロックを供給し、電源投入
時のフリップフロップの出力の不安定をなくすものであ
る。
め、本発明によるフリップフロップのリセット回路にお
いては、クロックの発生回路と、クロックの供給手段と
を有するフリップフロップのリセット回路であって、ク
ロックの発生回路は、フリップフロップに外部から供給
してフリップフロップに出力を生じさせるクロックとは
別にクロックを発生するものであり、クロックの供給手
段は、フリップフロップの出力が不安定となる電源投入
時にフリップフロップのクロック入力端子に前記クロッ
クの発生回路に発生させたクロックを供給し、電源投入
時のフリップフロップの出力の不安定をなくすものであ
る。
【０００７】また、前記フリップフロップの入力端子に
供給するクロックは、リセットクロック発生回路に発生
させたリセットクロックである。
供給するクロックは、リセットクロック発生回路に発生
させたリセットクロックである。
【０００８】また、前記クロックの供給手段は、パワー
オンリセット回路と、セレクタ回路とを有し、パワーオ
ンリセット回路は、パワーオンリセット信号を内部の時
定数で定められた一定期間出力するものであり、セレク
タ回路は、パワーオンリセット信号が出力されている
間、クロックの発生回路より出力されたクロック信号を
フリップフロップの入力端子に供給し、パワーオンリセ
ット信号がオフとなった後は、選択を切替えて外部クロ
ック信号をフリップフロップの入力端子に供給するもの
である。
オンリセット回路と、セレクタ回路とを有し、パワーオ
ンリセット回路は、パワーオンリセット信号を内部の時
定数で定められた一定期間出力するものであり、セレク
タ回路は、パワーオンリセット信号が出力されている
間、クロックの発生回路より出力されたクロック信号を
フリップフロップの入力端子に供給し、パワーオンリセ
ット信号がオフとなった後は、選択を切替えて外部クロ
ック信号をフリップフロップの入力端子に供給するもの
である。
【０００９】また、前記クロックの供給手段は、パワー
オンリセット回路と、ＯＲゲートとを有し、パワーオン
リセット回路は、パワーオンリセット信号を内部の時定
数で定められた一定期間出力するものであり、ＯＲゲー
トは、フリップフロップの入力端子へはパワーオンリセ
ット信号をそのままクロックとして供給し、パワーオン
リセット信号がオフになった後、外部入力クロックをフ
リップフロップの入力端子にそのまま供給するものであ
る。
オンリセット回路と、ＯＲゲートとを有し、パワーオン
リセット回路は、パワーオンリセット信号を内部の時定
数で定められた一定期間出力するものであり、ＯＲゲー
トは、フリップフロップの入力端子へはパワーオンリセ
ット信号をそのままクロックとして供給し、パワーオン
リセット信号がオフになった後、外部入力クロックをフ
リップフロップの入力端子にそのまま供給するものであ
る。
【００１０】また、クロックの発生回路は、リングオシ
レータである。
レータである。
【００１１】また、前記パワーオンリセット回路は、ク
ロックの発生回路を兼ねるものである。
ロックの発生回路を兼ねるものである。
【００１２】また、フリップフロップのクロック入力端
子はリセット入力端子を兼ねるものである。
子はリセット入力端子を兼ねるものである。
【００１３】本発明は、クロックの発生回路と、電源投
入時にクロックをフリップフロップのクロック入力端子
へ供給する手段とを備えたフリップフロップのリセット
回路であり、電源投入時にフリップフロップのクロック
入力端子にクロックが供給されるためにフリップフロッ
プの出力が不定とならず、例えばバスに接続されるトラ
イステートバッファの入出力制御をフリップフロップの
出力にて行う場合、バス上での出力の衝突による貫通電
流の発生の防止を、比較的小さな回路規模にて実現する
事ができる。
入時にクロックをフリップフロップのクロック入力端子
へ供給する手段とを備えたフリップフロップのリセット
回路であり、電源投入時にフリップフロップのクロック
入力端子にクロックが供給されるためにフリップフロッ
プの出力が不定とならず、例えばバスに接続されるトラ
イステートバッファの入出力制御をフリップフロップの
出力にて行う場合、バス上での出力の衝突による貫通電
流の発生の防止を、比較的小さな回路規模にて実現する
事ができる。
【００１４】
【発明の実施の形態】以下に本発明によるリセット回路
の実施の形態を図面を用いて説明する。図１は本発明に
よるリセット回路である。図６の従来例と同一部位には
同一番号を付してある。ＦＦ７〜９は、リセット入力端
子を備えていない。またＦＦ７〜９のクロック入力端子
には、リセットクロック発生回路２１から出力される信
号線が接続される。このリセットクロック発生回路２１
の具体的構成例を示す回路を図２に示す。図２におい
て、２２は、自走発振を行う発振回路であり、例えばリ
ングオシレータのような発振回路である。２３はパワー
オンリセット回路、２０は、外部から入力されるクロッ
ク信号、２６は、外部からのクロック信号２０もしくは
内部発振回路のクロック信号２４の内のいずれかを選択
するセレクタ回路である。セレクタ回路２６の制御は、
パワーオンリセット回路２３の出力信号２５の論理によ
り制御される。
の実施の形態を図面を用いて説明する。図１は本発明に
よるリセット回路である。図６の従来例と同一部位には
同一番号を付してある。ＦＦ７〜９は、リセット入力端
子を備えていない。またＦＦ７〜９のクロック入力端子
には、リセットクロック発生回路２１から出力される信
号線が接続される。このリセットクロック発生回路２１
の具体的構成例を示す回路を図２に示す。図２におい
て、２２は、自走発振を行う発振回路であり、例えばリ
ングオシレータのような発振回路である。２３はパワー
オンリセット回路、２０は、外部から入力されるクロッ
ク信号、２６は、外部からのクロック信号２０もしくは
内部発振回路のクロック信号２４の内のいずれかを選択
するセレクタ回路である。セレクタ回路２６の制御は、
パワーオンリセット回路２３の出力信号２５の論理によ
り制御される。
【００１５】次に本発明によるリセット回路の動作を図
面に従い説明する。図３に本発明のリセット回路の動作
を示すタイミングチャートを示す。２８は電源電圧の変
化を、２５はパワーオンリセット回路２３の出力を、２
４は内部の発振回路２２の出力を、２０は外部からのク
ロック入力信号を、１８はセレクタ回路２６のリセット
クロック出力を、２９はＦＦ７〜９の出力をそれぞれ示
している。電源電圧２８の波形よりわかるように、図３
の動作は、電源電圧投入直後の状態を示している。電源
投入直後はパワーオンリセット信号２５が内部の時定数
にて定められる一定期間出力される。
面に従い説明する。図３に本発明のリセット回路の動作
を示すタイミングチャートを示す。２８は電源電圧の変
化を、２５はパワーオンリセット回路２３の出力を、２
４は内部の発振回路２２の出力を、２０は外部からのク
ロック入力信号を、１８はセレクタ回路２６のリセット
クロック出力を、２９はＦＦ７〜９の出力をそれぞれ示
している。電源電圧２８の波形よりわかるように、図３
の動作は、電源電圧投入直後の状態を示している。電源
投入直後はパワーオンリセット信号２５が内部の時定数
にて定められる一定期間出力される。
【００１６】この時、セレクタ２６の入力は内部発振回
路２３の出力２４が選択されているので、リセットクロ
ック発生回路２１の出力１８には内部発振回路２３の出
力２４がそのまま出力される。この信号１８がＦＦ７〜
９のクロック入力端子に接続されている為、ＦＦ７〜９
の出力は電源投入直後に直ちに確定する。パワーオンリ
セット信号２５がオフとなった後は、セレクタ２６の入
力は、外部クロック信号２０を選択するように切り替え
られる。従って、リセットクロック信号１８は、外部か
らのクロック信号となり、以下ＦＦ７〜９は制御回路１
９からの入力をクロック１８に同期して取り込む。よっ
て本発明によるリセット回路においては電源投入直後の
ＦＦの出力が不定であるために生じるバスの衝突は生じ
ない。
路２３の出力２４が選択されているので、リセットクロ
ック発生回路２１の出力１８には内部発振回路２３の出
力２４がそのまま出力される。この信号１８がＦＦ７〜
９のクロック入力端子に接続されている為、ＦＦ７〜９
の出力は電源投入直後に直ちに確定する。パワーオンリ
セット信号２５がオフとなった後は、セレクタ２６の入
力は、外部クロック信号２０を選択するように切り替え
られる。従って、リセットクロック信号１８は、外部か
らのクロック信号となり、以下ＦＦ７〜９は制御回路１
９からの入力をクロック１８に同期して取り込む。よっ
て本発明によるリセット回路においては電源投入直後の
ＦＦの出力が不定であるために生じるバスの衝突は生じ
ない。
【００１７】本発明によるリセット回路では、クロック
入力端子は、リセット入力端子を兼ねるため、従来のリ
セット回路に比べてリセット入力端子なしのＦＦを用い
て構成する事ができ、回路規模と回路へ供給される配線
の規模を大幅に縮小する事ができる。もっとも、内部発
振回路とセレクタ回路を新たに用意せねばならないが、
内部発振回路はリングオシレータを用いれば、少ないゲ
ート数にて構成する事が可能であり、セレクタに要する
ゲート数も高々数ゲートである。よってマイクロプロセ
ッサ等の、大量にバスに接続されるユニットを有する応
用例においては非常に効果の大なるものである。
入力端子は、リセット入力端子を兼ねるため、従来のリ
セット回路に比べてリセット入力端子なしのＦＦを用い
て構成する事ができ、回路規模と回路へ供給される配線
の規模を大幅に縮小する事ができる。もっとも、内部発
振回路とセレクタ回路を新たに用意せねばならないが、
内部発振回路はリングオシレータを用いれば、少ないゲ
ート数にて構成する事が可能であり、セレクタに要する
ゲート数も高々数ゲートである。よってマイクロプロセ
ッサ等の、大量にバスに接続されるユニットを有する応
用例においては非常に効果の大なるものである。
【００１８】本発明のリセット回路の第二の実施形態を
図４に示す。図４の例は、図１の回路におけるリセット
クロック回路（図２）とは異なる構成とした例である。
図４に示す。図４の例は、図１の回路におけるリセット
クロック回路（図２）とは異なる構成とした例である。
【００１９】図４において、２０は外部からのクロック
入力信号、２３はパワーオンリセット回路、２７はＯＲ
ゲートである。この図４の例では、内部発生クロックと
して、パワーオンリセット回路２３が発生するリセット
パルスを用いている。次に第二の実施形態の動作を図５
のタイミングチャートに示す。パワーオンリセット信号
２５が出力される間は、ＯＲゲート２７を通してリセッ
トクロック出力１８にはパワーオンリセット信号２５が
そのまま出力され、パワーオンリセット信号２５がオフ
となった後はリセットクロック発生回路２１の出力１８
にはＯＲゲート２７を通して外部入力クロック信号２０
がそのまま出力される。従って電源投入直後にパワーオ
ンリセット回路２３により発生されたリセットパルスの
立ち上がりエッジにより、ＦＦ７〜９の出力は所定の状
態にセットされ、電源投入直後のＦＦが不定であるため
に生じるバスの衝突は生じない。
入力信号、２３はパワーオンリセット回路、２７はＯＲ
ゲートである。この図４の例では、内部発生クロックと
して、パワーオンリセット回路２３が発生するリセット
パルスを用いている。次に第二の実施形態の動作を図５
のタイミングチャートに示す。パワーオンリセット信号
２５が出力される間は、ＯＲゲート２７を通してリセッ
トクロック出力１８にはパワーオンリセット信号２５が
そのまま出力され、パワーオンリセット信号２５がオフ
となった後はリセットクロック発生回路２１の出力１８
にはＯＲゲート２７を通して外部入力クロック信号２０
がそのまま出力される。従って電源投入直後にパワーオ
ンリセット回路２３により発生されたリセットパルスの
立ち上がりエッジにより、ＦＦ７〜９の出力は所定の状
態にセットされ、電源投入直後のＦＦが不定であるため
に生じるバスの衝突は生じない。
【００２０】この第二の実施形態の回路によれば、第一
の実施形態と同様の効果が得られるほか、パワーオンリ
セット回路２３より発生されるリセットパルスを電源投
入直後にＦＦに与えるクロックとしている為、内部発振
回路をわざわざ設ける必要がない。
の実施形態と同様の効果が得られるほか、パワーオンリ
セット回路２３より発生されるリセットパルスを電源投
入直後にＦＦに与えるクロックとしている為、内部発振
回路をわざわざ設ける必要がない。
【００２１】
【発明の効果】以上述べたように、本発明によるリセッ
ト回路によれば、クロックの発生回路と、電源投入時に
クロックをフリップフロップのクロック入力端子へ供給
する手段とを備えたことにより、電源投入時にフリップ
フロップのクロック入力端子にクロックが供給される為
にフリップフロップの出力が不安定とならず、例えばバ
スに接続されるトライステートバッファの入出力制御を
フリップフロップの出力にて行う場合、バス上での出力
の衝突による貫通電流の発生の防止を、従来より小さい
回路規模にて実現できるという効果を有する。
ト回路によれば、クロックの発生回路と、電源投入時に
クロックをフリップフロップのクロック入力端子へ供給
する手段とを備えたことにより、電源投入時にフリップ
フロップのクロック入力端子にクロックが供給される為
にフリップフロップの出力が不安定とならず、例えばバ
スに接続されるトライステートバッファの入出力制御を
フリップフロップの出力にて行う場合、バス上での出力
の衝突による貫通電流の発生の防止を、従来より小さい
回路規模にて実現できるという効果を有する。
【図１】本発明によるリセット回路の実施例を示すブロ
ック図である。
ック図である。
【図２】本発明のリセット回路の一実施例の詳細を示す
回路である。
回路である。
【図３】本発明のリセット回路の動作を示すタイミング
チャートである。
チャートである。
【図４】本発明のリセット回路の一実施例の詳細を示す
回路である。
回路である。
【図５】図４のタイミングチャートである。
【図６】従来のリセット回路を示すブロック図である。
１ 第１のデータパスブロック（バス制御含む） ２ 第２のデータパスブロック（バス制御含む） ３ 第３のデータパスブロック（バス制御含む） ４ 第１のデータパスブロック ５ 第２のデータパスブロック ６ 第３のデータパスブロック ７ 第１のフリップフロップ ８ 第２のフリップフロップ ９ 第３のフリップフロップ １０ 第１のトライステートバッファ １１ 第２のトライステートバッファ １２ 第３のトライステートバッファ １３ 第４のトライステートバッファ １４ 第５のトライステートバッファ １５ 第６のトライステートバッファ １６ バス １７ 選択信号線 １８ リセットクロック信号 １９ 制御回路 ２０ 外部クロック信号 ２１ リセットクロック発生回路 ２２ 発振回路 ２３ パワーオンリセット回路 ２４ 発振回路の出力信号 ２５ パワーオンリセット信号 ２６ セレクタ回路 ２７ ＯＲゲート ２８ 電源電圧 ２９ 第１のリセット付きフリップフロップ ３０ 第２のリセット付きフリップフロップ ３１ 第３のリセット付きフリップフロップ ３２ バスラッチ
Claims (7)
- 【請求項１】 クロックの発生回路と、クロックの供給
手段とを有するフリップフロップのリセット回路であっ
て、 クロックの発生回路は、フリップフロップに外部から供
給してフリップフロップに出力を生じさせるクロックと
は別にクロックを発生するものであり、 クロックの供給手段は、フリップフロップの出力が不安
定となる電源投入時にフリップフロップのクロック入力
端子に前記クロックの発生回路に発生させたクロックを
供給し、電源投入時のフリップフロップの出力の不安定
をなくすものであることを特徴とするフリップフロップ
のリセット回路。 - 【請求項２】 前記フリップフロップの入力端子に供給
するクロックは、リセットクロック発生回路に発生させ
たリセットクロックであることを特徴とする請求項１に
記載のフリップフロップのリセット回路。 - 【請求項３】 前記クロックの供給手段は、パワーオン
リセット回路と、セレクタ回路とを有し、 パワーオンリセット回路は、パワーオンリセット信号を
内部の時定数で定められた一定期間出力するものであ
り、 セレクタ回路は、パワーオンリセット信号が出力されて
いる間、クロックの発生回路より出力されたクロック信
号をフリップフロップの入力端子に供給し、パワーオン
リセット信号がオフとなった後は、選択を切替えて外部
クロック信号をフリップフロップの入力端子に供給する
ものであることを特徴とする請求項１又は２に記載のフ
リップフロップのリセット回路。 - 【請求項４】 前記クロックの供給手段は、パワーオン
リセット回路と、ＯＲゲートとを有し、 パワーオンリセット回路は、パワーオンリセット信号を
内部の時定数で定められた一定期間出力するものであ
り、 ＯＲゲートは、フリップフロップの入力端子へはパワー
オンリセット信号をそのままクロックとして供給し、パ
ワーオンリセット信号がオフになった後、外部入力クロ
ックをフリップフロップの入力端子にそのまま供給する
ものであることを特徴とする請求項１、２又は３に記載
のフリップフロップのリセット回路。 - 【請求項５】 クロックの発生回路は、リングオシレー
タであることを特徴とする請求項１、２又は３に記載の
フリップフロップのリセット回路。 - 【請求項６】 前記パワーオンリセット回路は、クロッ
クの発生回路を兼ねるものであることを特徴とする請求
項４に記載のフリップフロップのリセット回路。 - 【請求項７】 フリップフロップのクロック入力端子は
リセット入力端子を兼ねるものであることを特徴とする
請求項１、２、３、４、５又は６に記載のフリップフロ
ップのリセット回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30726397A JP3368815B2 (ja) | 1997-11-10 | 1997-11-10 | フリップフロップ回路 |
| TW087118657A TW437169B (en) | 1997-11-10 | 1998-11-09 | Reset circuit for flip-flop |
| US09/189,146 US6147537A (en) | 1997-11-10 | 1998-11-10 | Reset circuit for flipflop |
| CN98124715A CN1217609A (zh) | 1997-11-10 | 1998-11-10 | 触发器的复位电路 |
| EP98121123A EP0915566A3 (en) | 1997-11-10 | 1998-11-10 | Reset circuit for flipflop |
| KR1019980047922A KR100337722B1 (ko) | 1997-11-10 | 1998-11-10 | 플립플롭의리셋회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30726397A JP3368815B2 (ja) | 1997-11-10 | 1997-11-10 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145786A true JPH11145786A (ja) | 1999-05-28 |
| JP3368815B2 JP3368815B2 (ja) | 2003-01-20 |
Family
ID=17967012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30726397A Expired - Fee Related JP3368815B2 (ja) | 1997-11-10 | 1997-11-10 | フリップフロップ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6147537A (ja) |
| EP (1) | EP0915566A3 (ja) |
| JP (1) | JP3368815B2 (ja) |
| KR (1) | KR100337722B1 (ja) |
| CN (1) | CN1217609A (ja) |
| TW (1) | TW437169B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336753B1 (ko) * | 1999-08-06 | 2002-05-16 | 박종섭 | 상태 클럭 발생기 |
| JP2006344150A (ja) * | 2005-06-10 | 2006-12-21 | Mitsubishi Electric Corp | 半導体集積回路設計支援システム及びプログラム |
| JP2007088769A (ja) * | 2005-09-21 | 2007-04-05 | Mitsubishi Electric Corp | 半導体集積回路設計支援システム及びプログラム |
| KR100703711B1 (ko) | 2006-01-14 | 2007-04-09 | 삼성전자주식회사 | 데이터 전송 버퍼의 동작을 제어하기 위한 제어신호발생장치, 상기 제어신호 발생장치를 구비하는 반도체장치, 및 상기 전송 버퍼의 동작을 제어하는 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038506B2 (en) * | 2004-03-23 | 2006-05-02 | Stmicroelectronics Pvt. Ltd. | Automatic selection of an on-chip ancillary internal clock generator upon resetting a digital system |
| US7148118B2 (en) * | 2004-07-08 | 2006-12-12 | Micron Technology, Inc. | Methods of forming metal nitride, and methods of forming capacitor constructions |
| US20120214043A1 (en) | 2009-10-27 | 2012-08-23 | Solvay Fluor Gmbh | Lithium sulfur battery |
| KR101062778B1 (ko) * | 2010-05-31 | 2011-09-06 | 주식회사 하이닉스반도체 | 파워업 신호 생성 장치 및 파워업 신호 생성 방법 |
| CN103636052A (zh) | 2011-04-26 | 2014-03-12 | 索尔维公司 | 锂空气电池组电池 |
| US8890588B2 (en) * | 2013-03-28 | 2014-11-18 | Texas Instruments Incorporated | Circuits and methods for asymmetric aging prevention |
| JP7271264B2 (ja) * | 2019-03-29 | 2023-05-11 | ラピスセミコンダクタ株式会社 | ラッチアレイ回路及び半導体集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3105510B2 (ja) * | 1989-07-21 | 2000-11-06 | 日本電気株式会社 | 半導体集積回路 |
| JP2797844B2 (ja) * | 1992-06-17 | 1998-09-17 | 三菱電機株式会社 | 半導体集積回路 |
| JP2748795B2 (ja) * | 1992-09-29 | 1998-05-13 | 富士通株式会社 | 不確定データ送出防止回路 |
| JPH06251169A (ja) * | 1993-02-24 | 1994-09-09 | Oki Micro Design Miyazaki:Kk | シングル／デュアルクロックマイコンにおけるリセット解除時のクロック選択回路 |
| US5559458A (en) * | 1995-05-11 | 1996-09-24 | Lucent Technologies Inc. | Reset circuit for a pipelined signal processor |
| US5604713A (en) * | 1995-12-19 | 1997-02-18 | National Semiconductor Corporation | Circuitry and method that allows for external control of a data security device |
| JP3062110B2 (ja) * | 1997-02-27 | 2000-07-10 | 日本電気アイシーマイコンシステム株式会社 | データラッチ回路 |
-
1997
- 1997-11-10 JP JP30726397A patent/JP3368815B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-09 TW TW087118657A patent/TW437169B/zh active
- 1998-11-10 KR KR1019980047922A patent/KR100337722B1/ko not_active Expired - Fee Related
- 1998-11-10 EP EP98121123A patent/EP0915566A3/en not_active Withdrawn
- 1998-11-10 CN CN98124715A patent/CN1217609A/zh active Pending
- 1998-11-10 US US09/189,146 patent/US6147537A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336753B1 (ko) * | 1999-08-06 | 2002-05-16 | 박종섭 | 상태 클럭 발생기 |
| JP2006344150A (ja) * | 2005-06-10 | 2006-12-21 | Mitsubishi Electric Corp | 半導体集積回路設計支援システム及びプログラム |
| JP2007088769A (ja) * | 2005-09-21 | 2007-04-05 | Mitsubishi Electric Corp | 半導体集積回路設計支援システム及びプログラム |
| KR100703711B1 (ko) | 2006-01-14 | 2007-04-09 | 삼성전자주식회사 | 데이터 전송 버퍼의 동작을 제어하기 위한 제어신호발생장치, 상기 제어신호 발생장치를 구비하는 반도체장치, 및 상기 전송 버퍼의 동작을 제어하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100337722B1 (ko) | 2002-09-26 |
| TW437169B (en) | 2001-05-28 |
| CN1217609A (zh) | 1999-05-26 |
| US6147537A (en) | 2000-11-14 |
| EP0915566A3 (en) | 2000-12-06 |
| JP3368815B2 (ja) | 2003-01-20 |
| EP0915566A2 (en) | 1999-05-12 |
| KR19990045141A (ko) | 1999-06-25 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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