JPH11145796A

JPH11145796A - パルス幅制御回路及びデューティ比検出回路

Info

Publication number: JPH11145796A
Application number: JP9310679A
Authority: JP
Inventors: Masayoshi Morita; 賢義森田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-11-12
Filing date: 1997-11-12
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】パルス幅制御回路及びデューティ比検出回路
に関し、デューティ比に変動がある入力信号のデューテ
ィ比の変動を圧縮するパルス幅制御回路及び該パルス幅
制御回路に必須なデューティ比検出回路を提供する。【解決手段】パルス幅制御回路は、ＣＭＯＳゲート
と、信号のデューティ比を検出するデューティ比検出手
段と、該デューティ比検出回路が検出したデューティ比
の変動とは逆方向に変化する電圧を該ＣＭＯＳゲートに
電源電圧として供給する電圧生成手段と、該ＣＭＯＳゲ
ートの出力を積分する積分手段と、該積分手段の出力と
基準電圧を算術演算した電圧から信号を再生する再生手
段とを備え、入力信号を該ＣＭＯＳゲート及び電圧生成
手段に供給し、該再生手段から出力信号を得るように構
成し、デューティ比検出回路は、入力される信号の所定
周期の間、入力される信号の平均値を求めると共に入力
される信号のパルスの数を計数し、該平均値に該所定周
期と計数された値の比を乗算するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス幅制御回路
及びデューティ比検出回路に係り、特に、デューティ比
が変動した入力信号を受信した場合にデューティ比の変
動を圧縮することが可能なパルス幅制御回路及び該パル
ス幅制御回路において信号のデューティ比を検出するデ
ューティ比検出回路に関する。

【０００２】信号伝送装置においては、論理レベルの識
別を安定にできるために、符号１周期において論理レベ
ルが“１”である期間と“０”である期間が等しいこ
と、即ちパルスのデューティ比が５０％であることを前
提に設計を行なっている。

【０００３】しかし、パルス信号の立ち上がり及び立ち
下がり時間がゼロでないために、信号伝送装置に設けら
れる識別回路のスレショルドや、電気−光変換回路のレ
ーザ・ダイオードのスレショルド電圧の変動によってデ
ューティ比が変動することがあり、一旦デューティ比が
変動するとその変動が保存されながら信号が伝送されて
ゆく。

【０００４】これにより、後続の信号伝送装置では識別
のタイミング・マージンが減少するので、信号の論理レ
ベルの識別誤りが増加して信号伝送の品質が低下するこ
とになる。

【０００５】従って、デューティ比が変動した入力信号
を受信した場合にデューティ比の変動を圧縮することが
可能なパルス幅制御回路の実用化が重要な意味を持って
いる。そして、該パルス幅制御回路の実用化のために信
号のデューティ比を検出するデューティ比検出回路が必
要である。

【０００６】

【従来の技術】図５は、従来のパルス幅調整回路の例で
ある。図５において、１５はバッファ増幅器、１６は抵
抗、１７は充電コンデンサ、１８はブロッキング・コン
デンサ、１９はバイアス電圧源、２０はインバータであ
る。

【０００７】図５の構成において、入力信号はバッファ
増幅器１５で受けられた後に抵抗１６及び充電コンデン
サ１７で構成される積分回路で積分される。その積分値
にバイアス電圧源１９のバイアス電圧が重畳された信号
がインバータ２０に供給される。

【０００８】インバータ２０は、特有のスレショルド・
レベルを持っており、入力信号のレベルが該スレショル
ド・レベルを越えると“０”を出力し、入力信号のレベ
ルが該スレショルド・レベルを下回ると“１”を出力す
る。

【０００９】そして、該バイアス電圧を適切に設定して
おけば、該インバータ２０は入力信号のデューティ比
（５０％）を保ったままの出力信号を生成することがで
きる。

【００１０】

【発明が解決しようとする課題】図５の構成のパルス幅
調整回路において、特に充電コンデンサ１７の容量値に
ばらつきがあるので、入力信号のデューティ比（５０
％）を保ったままの出力信号を生成するためには、信号
伝送装置の試験工程において該電圧源１９のバイアス電
圧を試験調整する必要がある。

【００１１】しかし、上記試験調整は入力信号のデュー
ティ比を５０％に固定して出力信号のデューティ比を５
０％に保つための調整であるので、図５の構成のパルス
幅調整回路では入力信号のデューティ比が変動した場合
には出力信号のデューティ比を５０％に保つことはでき
ない。そして、一旦デューティ比に変動が生ずると、デ
ューティ比が変動したままで信号伝送が行なわれる。

【００１２】従って、図５の構成のパルス幅調整回路を
適用した信号伝送装置においては、入力信号のデューテ
ィ比が変動すると信号レベルの識別誤りが生じやすくな
り、伝送品質の劣化が起きる。しかも、伝送品質の劣化
を引き起こす原因は多数あるので信号のデューティ比の
変動によるものであることを簡単には特定できないし、
よしんば、信号のデューティ比の変動が原因であること
が特定できたとしても、信号伝送装置の運用中に信号の
デューティ比を再調整することや上記バイアス電圧を再
調整することは事実上不可能である。

【００１３】本発明は、かかる問題点に鑑み、入力信号
のデューティ比に変動があってもその変動を圧縮するこ
とができるパルス幅制御回路を提供することを目的とす
る。更に、該パルス幅制御回路を実現するために必須
な、信号のデューティ比を検出するデューティ比検出回
路も併せて提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の原理は、入力信
号のデューティ比を電圧によって検出し、該入力信号の
デューティ比の変動を示す電圧を反転増幅回路に供給
し、該反転増幅回路の出力をＣＭＯＳ（Complementary
Metal Oxide Semiconductor)プロセスによって形成され
たゲートに電源電圧として供給し、該ＣＭＯＳゲートの
入力端子に入力信号を供給し、該ＣＭＯＳゲートの出力
信号を積分し、該積分値を所定の基準電圧を供給されて
いるコンパレータの入力端子に供給する技術である。

【００１５】ＣＭＯＳゲートの論理レベルの範囲は、電
源電圧とアース電圧（０ボルト）の間である。本発明の
原理では、ＣＭＯＳゲートには電源電圧として入力信号
のデューティ比を示す電圧の変動を反転増幅した電圧が
供給される。

【００１６】従って、入力信号のデューティ比が小さく
なるほど高い電圧が該ＣＭＯＳゲートに電源電圧として
供給され、入力信号のデューティ比が大きくなるほど低
い電圧が該ＣＭＯＳゲートに電源電圧として供給され
る。

【００１７】これにより、該ＣＭＯＳゲートの出力は、
入力信号のデューティ比が小さくなるほど高いレベルに
なり、入力信号のデューティ比が大きくなるほど低いレ
ベルになる。

【００１８】該ＣＭＯＳゲートの出力を積分するので、
積分された電圧の波形は、入力信号のデューティ比が小
さくなるほど高いレベルを推移し、入力信号のデューテ
ィ比が大きくなるほど低いレベルを推移する。

【００１９】今、入力信号のデューティ比の変動とは逆
方向に変化する該反転増幅回路の出力電圧を該ＣＭＯＳ
ゲートに電源電圧として供給する場合において、該コン
パレータの出力がどうなるかを考えてみる。

【００２０】入力信号が小さくなる場合も大きくなる場
合も作用は同じであるので、ここでは、入力信号のデュ
ーティ比が５０％より小さくなる場合を考える。この場
合、該ＣＭＯＳゲートの出力レベルが上昇するので、積
分された電圧の波形は高いレベルを推移するようにな
る。従って、積分された電圧の立ち上がりが上記コンパ
レータの基準電圧をよぎる時刻と積分された電圧の立ち
下がりが該基準電圧をよぎる時刻との間の時間が長くな
る。即ち、小さくなった入力信号のデューティ比を大き
くする作用が生じている。

【００２１】同様に、入力信号のデューティ比が大きく
なるとそれを小さくする作用が生ずる。かくの如くし
て、入力信号のデューティ比の変動を圧縮することがで
きる。

【００２２】

【発明の実施の形態】図１は、本発明の第一の実施の形
態である。図１において、１はデューティ比検出回路、
２は反転増幅回路、３はトランジスタ、４はＣＭＯＳゲ
ート、６は抵抗、７は充電コンデンサ、８は基準電圧
源、９はコンパレータである。

【００２３】尚、抵抗６と充電コンデンサ７とによって
積分回路が構成される。入力信号は、該デューティ比検
出回路１に供給されると共に該ＣＭＯＳゲートに供給さ
れる。

【００２４】該デューティ比検出回路１において生成さ
れた入力信号のデューティ比に応じた電圧は該反転増幅
回路２に供給され、該反転増幅回路２によって入力信号
のデューティ比の変動とは逆方向に変動する電圧に変換
される。

【００２５】該反転増幅回路２の出力電圧がトランジス
タ３のベースに供給され、該トランジスタ３のエミッタ
は該ＣＭＯＳゲートの電源端子に接続されているので、
該反転増幅回路２の出力電圧から約０．７ボルト（トラ
ンジスタ３のベース・エミッタ間電圧）低い電圧が該Ｃ
ＭＯＳゲートに電源電圧として供給される。

【００２６】一方、入力信号は該ＣＭＯＳゲートの入力
端子に供給されているので、該ＣＭＯＳゲートの出力の
“１”は該反転増幅回路２の出力電圧から約０．７ボル
ト低い電圧（この電圧が該ＣＭＯＳゲートの電源電圧で
ある。）に等しくなり、該ＣＭＯＳゲートの出力の
“０”はアース電位になる。

【００２７】従って、該積分回路の出力の立ち上がりは
アース電圧から該ＣＭＯＳゲートの電源電圧をめがけて
立ち上がり、該積分回路の出力の立ち下がりは該ＣＭＯ
Ｓゲートの電源電圧からアース電圧をめがけて立ち下が
ることになる。

【００２８】そして、該反転増幅回路２の出力電圧は入
力信号のデューティ比に応じて変動し、デューティ比が
小さいほど高く、デューティ比が大きいほど低い。ここ
で、図を使って説明する。

【００２９】図２は、図１の構成の作用を説明する図で
あり、図２（イ）は入力信号のデューティ比が５０％の
時を示し、図２（ロ）は入力信号のデューティ比が小さ
い時を示す。

【００３０】入力信号のデューティ比が５０％の時に
は、積分回路の出力である充電コンデンサ７の端子電圧
は、アース電圧からデューティ比が５０％の時に該ＣＭ
ＯＳゲートに与えられる電源電圧をめがけて立ち上が
り、デューティ比が５０％の時に該ＣＭＯＳゲートに与
えられる電源電圧からアース電圧をめがけて立ち下が
る。この積分回路の出力において、立ち上がりが上記コ
ンパレータ９の基準電圧をよぎる時刻と立ち下がりが該
コンパレータ９の基準電圧をよぎる時刻との間の時間が
等しくなるように該基準電圧を設定しておけば、該コン
パレータ９の出力のデューティ比は５０％になる。

【００３１】さて、入力信号のデューティ比が小さくな
る場合の積分回路の出力を図２（ロ）に示している。入
力信号のデューティ比が小さくなる場合（実線）には、
積分回路の出力は、入力信号のデューティ比が５０％の
時に該ＣＭＯＳゲートに電源電圧として与えられる電圧
を該ＣＭＯＳゲートに電源電圧として固定的に供給する
場合（破線）より高いレベルを推移する。

【００３２】従って、積分回路の出力電圧の立ち上がり
が該コンパレータ９の基準電圧をよぎる時刻と積分回路
の出力電圧の立ち下がりが該コンパレータ９の基準電圧
をよぎる時刻との間の時間は、破線の場合より実線の場
合の方が長くなる。即ち、小さくなった入力信号のデュ
ーティ比を元に戻す作用が生じている。

【００３３】同様に、入力信号のデューティ比が大きく
なる場合にも、大きくなった入力信号のデューティ比を
元に戻す作用が生ずる。従って、入力信号のデューティ
比の変動を圧縮することができる。

【００３４】さて、図２の積分回路の出力の波形は、図
１のＣＭＯＳゲート４がノン・インバータである場合を
示しているが、ＣＭＯＳゲート４がインバータである場
合には積分回路の出力が逆になる場合、即ち、図２で立
ち上がっている時間に立ち下がり、図２で立ち下がって
いる時間に立ち上がる場合にも、動作は全く同じであ
る。

【００３５】ここで、上記デューティ比検出回路１は、
入力信号の符号がＣＭＩ符号やマンチェスタ符号の如く
マーク率５０％の符号である場合には平均値を求める回
路（これを平均値検出回路と呼ぶことにする。）でよい
が、入力信号の符号がマーク率５０％の符号でない場合
には単純な平均値検出回路では本発明の目的に合致した
ものにはならない。何故なら、単純に求めた入力信号の
平均値は、入力信号における“１”と“０”の数の割合
即ちマーク率によって変化するので、単純に求めた入力
信号の平均値はデューティ比を直接表す電圧ではないか
らである。

【００３６】上記の問題を解決できるデューティ比検出
回路の構成としては、下記のような例がある。第一の構
成は、入力信号の立ち上がりで充電を開始し、入力信号
の１周期に等しい時間で充電を停止して平均値を求める
構成である。

【００３７】これは、入力信号を微分回路に供給して立
ち上がりを検出した微分パルス（これを立ち上がり検出
パルスと呼ぶことにする。）を生成し、該立ち上がり検
出パルスで例えば入力信号の１周期に等しい時間だけ
“１”を出力するように設定されたモノ・ステーブル・
マルチバイブレータを駆動して入力信号の１周期に等し
い時間のパルスを生成する。

【００３８】該入力信号の１周期に等しい時間のパルス
によってアナログ・スイッチをオンにして入力信号の１
周期だけ充電して平均値を求めれば、この平均値はデュ
ーティ比そのものを表すので、入力信号のマーク率に影
響されないでデューティ比を求めることができる。

【００３９】尚、モノ・ステーブル・マルチバイブレー
タの代わりにカウンタを用いて、１周期の時間を設定す
るようにもできる。第二の構成は、入力信号の立ち上が
りで充電を開始し、所定時間充電すると共に、該所定時
間内の“１”の数を計数し、充電の結果得られた平均値
を該計数値で補正するものである。

【００４０】これは、入力信号を微分回路に供給して立
ち上がりを検出して立ち上がり検出パルスを生成し、該
立ち上がり検出パルスで例えばモノ・ステーブル・マル
チバイブレータを駆動して所定時間のパルスを生成し、
該モノ・ステーブル・マルチバイブレータが所定時間の
パルスを出力している間充電して入力信号の平均値を求
めると共に、該モノ・ステーブル・マルチバイブレータ
が所定時間のパルスを出力している間カウンタをイネー
ブルにして入力信号の“１”の数を計数する。

【００４１】そして、充電の結果得られた平均値電圧を
デジタル変換して入力信号の“１”の数の計数結果で補
正する。例えば、入力信号の１００周期に相当する時間
の平均値を求めていて、その間の入力信号の“１”の数
が１０である場合には、求められた平均値を１０倍すれ
ばマーク率に左右されないでデューティ比が求められ
る。これを再びアナログ変換して、図１の構成の反転増
幅回路に供給すればよい。

【００４２】一般的には、ｎ（ｎは正の整数）周期の間
の入力信号の平均値を求めて、その間の入力信号の
“１”の数の計数値がｍ（ｍは正の整数）であれば、平
均値に対してｎ／ｍを乗ずることによってデューティ比
に変換することができる。

【００４３】尚、モノ・ステーブル・マルチバイブレー
タの代わりにカウンタを用いて、上記所定時間を設定す
るようにもできる。上記第一の構成は、回路が簡易であ
る利点を有するが、微分回路やモノ・ステーブル・マル
チバイブレータの応答遅延時間によって若干の誤差が出
る恐れがある。

【００４４】一方、上記第二の構成は、比較的長い時間
で平均値を求めるので、微分回路やモノ・ステーブル・
マルチバイブレータの応答遅延時間による誤差が少なく
なる反面、回路が若干複雑になるきらいがある。

【００４５】ただ、上記第二の構成で入力信号の１周期
だけ平均値を求めるように設定することも可能で、回路
構成には違いがあるが、この場合には上記第一の構成と
等価なものといえる。

【００４６】尚、該第二の構成においては、長周期で平
均値を求める動作と信号の“１”を計数する動作をさせ
る場合には、信号の“１”の立ち上がりを上記動作の開
始時刻とせず、任意のタイミングを上記動作の開始時刻
とすることも可能である。何故なら、通常の信号伝送装
置では“０”又は“１”が所定時間以上連続することを
禁止しているため、該所定時間以上の周期にわたって上
記動作をさせれば、必ず平均値と計数値と周期とから平
均値を補正することが可能になるからである。

【００４７】ただ、任意の時刻を上記動作の開始時刻と
するには、上記動作の開始を指示するタイマーなどが必
要になるので、上記のように信号の“１”の立ち上がり
を検出して開始時刻とする方が好ましい。

【００４８】これに対して、第一の構成では１周期しか
平均値を求める動作をしないので、任意の時刻から平均
値を求めるようにすると、信号のデューティ比に対応す
る平均値が必ずしも求められないために、平均値を求め
る動作を開始させる時刻は信号の“１”の立ち上がり時
刻にする必要がある。

【００４９】さて、上記説明では「入力信号のデューテ
ィ比の変動を圧縮できる。」とし、「信号のデューティ
比を５０％にすることができる。」とはしていない。こ
れは、指数関数で立ち上がって立ち下がる積分回路の出
力がコンパレータ９に供給される固定された基準電圧を
よぎる時刻の間の時間を、デューティ比が変動しうる範
囲において信号の１周期の１／２に等しく制御すること
が困難だからである。

【００５０】しかし、信号伝送システムにおいて上記パ
ルス幅制御回路を設けた信号伝送装置が多段に接続され
る場合（通常、多段接続されるケースが多い。）には、
後段になるほど信号のデューティ比は５０％に漸近す
る。従って、図１の構成は実用的には意味がある構成で
ある。

【００５１】それでも、１段のパルス幅制御回路におい
てデューティ比を５０％に更に漸近させる必要性がある
場合には、上記基準電圧をデューティ比の変動に応じて
制御するか、上記反転増幅回路２の出力電圧をデューテ
ィ比の変動に応じて制御すればよい。

【００５２】即ち、前者の場合、現実の入力信号のデュ
ーティ比に対応する上記反転増幅回路２の出力電圧と、
入力信号のデューティ比が５０％の時に上記反転増幅回
路２が出力する電圧との差電圧を生成し、該差電圧に適
切な係数を乗算した電圧を生成し、該適切な係数を乗算
した電圧を固定的な基準電圧に加算してやれば、変動し
た現実のデューティ比において基準電圧と積分曲線の関
係を最適にすることができ、出力信号のデューティ比を
更に５０％に漸近させることができる。

【００５３】又、後者の場合も本質的には上記と同じ
で、現実の入力信号のデューティ比に対応する上記反転
増幅回路２の出力電圧と、入力信号のデューティ比が５
０％の時に上記反転増幅回路２が出力する電圧との差電
圧を生成し、該差電圧に適切な係数を乗算した電圧を生
成し、該適切な係数を乗算した電圧を現実の入力信号の
デューティ比に対応する上記反転増幅回路２の出力電圧
に加算してやれば、変動した現実のデューティ比におい
て基準電圧と積分曲線の関係を最適にすることができ、
出力信号のデューティ比を更に５０％に漸近させること
ができる。

【００５４】該係数は実験的に求めるのが最も簡単であ
ろう。そして、該係数が１以上であっても１以下であっ
ても対応できるように、係数の乗算回路は直流増幅器と
抵抗減衰器との組合せによって構成しておくのがよい。

【００５５】又、抵抗減衰器にダイオードなどの非直線
特性の抵抗を適用すれば、前記差電圧と該係数との関係
が非直線特性になっても、近似度を上げることができ
る。これらの回路自体は現在では常識と考えられるの
で、図示を省略する。

【００５６】ところで、図１では信号を再生する回路と
して基準電圧を与えられたコンパレータを使用する例を
示したが、基準電圧を加算された積分回路の出力を論理
ゲートに供給してもよいことは、従来のパルス幅調整回
路が基準電圧を加算された積分回路の出力を供給される
論理ゲートによって信号を再生していることからも明白
である。そして、コンパレータの場合には積分回路の出
力と基準電圧の差電圧から信号を再生しており、論理ゲ
ートの場合には積分回路の出力と基準電圧の和電圧から
信号を再生しているから、これら二の技術を共通的に把
握すると、積分回路の出力と基準電圧を算術演算した電
圧から信号を再生するということになる。

【００５７】図３は、本発明の第二の実施の形態であ
る。図３において、１はデューティ比検出回路、２は反
転増幅回路、３はトランジスタ、４はＣＭＯＳゲート、
６は抵抗、７は充電コンデンサ、８は基準電圧源、９は
コンパレータである。

【００５８】尚、抵抗６と充電コンデンサ７とによって
積分回路が構成される。図３の構成は、入力信号を該Ｃ
ＭＯＳゲート４のみに供給し、該コンパレータ９の出力
を該デューティ比検出回路１に供給し、該デューティ比
検出回路１の出力を該反転増幅回路２を経由して該トラ
ンジスタ３のベースに供給する点が図１の構成とは異な
る。

【００５９】しかし、該コンパレータ９の出力のデュー
ティ比が変動すれば、その変動に応じた電源電圧が該Ｃ
ＭＯＳゲートに供給されることは図１の構成と同じであ
るから、図３の構成によっても入力信号のデューティ比
の変動を圧縮することができることには変わりがない。

【００６０】そして、図３の構成におけるデューティ比
検出回路１の構成は、図１の構成の説明に付随して説明
した構成と同じものである。さて、図３の構成でも信号
のデューティ比を正確に５０％にすることは困難であ
る。

【００６１】しかし、信号伝送システムにおいて上記パ
ルス幅制御回路を設けた信号伝送装置が多段に接続され
る現実のケースを考えれば、図１の構成と同様に、図２
の構成も実用的には意味がある構成である。

【００６２】それでも、１段のパルス幅制御回路におい
てデューティ比を５０％に漸近させる必要性がある場合
には、上記基準電圧をデューティ比の変動に応じて制御
するか、上記反転増幅回路２の出力電圧をデューティ比
の変動に応じて制御すればよく、これは図１の構成の説
明に付随して説明した技術と同じである。

【００６３】又、信号を再生する回路についても、図１
の構成の説明に付随して説明したことと同じことが成り
立つ。更に、デューティ比検出回路の構成も、図１の説
明に付随した説明と同じである。

【００６４】図４は、本発明の第三の実施の形態であ
る。図４において、１はデューティ比検出回路、３はト
ランジスタ、４はＣＭＯＳゲート、６は抵抗、７は充電
コンデンサ、８は基準電圧源、９はコンパレータ、１０
は中央処理ユニット（図ではＣＰＵと略記して表示して
いる。）、１１は該中央処理ユニットのバス、１２はラ
ンダム・アクセス・メモリ（図ではＲＡＭと略記して表
示している。）、１３はアナログ・デジタル変換回路
（図ではＡ／Ｄと略記して表示している。）、１４はデ
ジタル・アナログ変換回路（図ではＤ／Ａと略記して表
示している。）である。

【００６５】尚、、抵抗６と充電コンデンサ７とによっ
て積分回路が構成される。図４の構成は、本質的には図
３の構成と等価で、該コンパレータ９出力信号のデュー
ティ比の変動に応じた電圧をアナログ・デジタル変換
し、デジタルに変換された電圧を中央処理ユニット１０
で処理した後でデジタル・アナログ変換して該トランジ
スタ３に供給する。以降の制御は図３の構成と全く同じ
である。

【００６６】このように、中央処理ユニット１０が処理
能力を持っているために、図４の構成では該デューティ
比検出回路１の出力を反転増幅して該トランジスタ３に
供給するだけではなく、該デューティ比検出回路１の出
力にデューティ比の変動に応じた補正を加えて該トラン
ジスタ３に供給することが容易に可能になる。そして、
この処理は図１及び図２の説明において記載した、上記
コンパレータ９に供給される基準電圧の補正や上記反転
増幅器の出力電圧の補正と等価なものである。尚、補正
のためのデータは該ランダム・アクセス・メモリ１２に
格納しておけばよい。

【００６７】勿論、図４の構成においても、該デジタル
・アナログ変換回路１４の出力によって該コンパレータ
９の基準電圧を補正することも可能である。又、信号を
再生する回路についても、図１の構成の説明に付随して
説明したことと同じことが成り立つ。

【００６８】更に、デューティ比検出回路の構成につい
ても、図１の説明に付随した説明の通りである。

【００６９】

【発明の効果】上記記載によって詳細に説明した如く、
本発明により、入力信号のデューティ比に変動があった
場合、その変動を圧縮することが可能なパルス幅制御回
路が実現できる。

【００７０】更に、パルス幅制御回路の実現に必須な信
号のデューティ比を検出するデューティ比も実現され
る。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態。

【図２】図１の構成の作用を説明する図。

【図３】本発明の第二の実施の形態。

【図４】本発明の第三の実施の形態。

【図５】従来のパルス幅調整回路。

【符号の説明】

１デューティ比検出回路２反転増幅回路３トランジスタ４ＣＭＯＳゲート６抵抗７充電コンデンサ８基準電圧源９コンパレータ１０中央処理ユニット１１バス１２ランダム・アクセス・メモリ１３アナログ・デジタル変換回路１４デジタル・アナログ変換回路１５バッファ増幅器１６抵抗１７充電コンデンサ１８ブロッキング・コンデンサ１９バイアス電圧源２０インバータ

Claims

【特許請求の範囲】

【請求項１】ＣＭＯＳゲートと、信号のデューティ比
を検出するデューティ比検出手段と、該デューティ比検
出手段が検出したデューティ比の変動とは逆方向に変化
する電圧を生成して該ＣＭＯＳゲートに電源電圧として
供給する電圧生成手段と、該ＣＭＯＳゲートの出力を積
分する積分手段と、該積分手段の出力と基準電圧を算術
演算した電圧から信号を再生する再生手段とを備え、入力信号を該ＣＭＯＳゲート及び電圧生成手段に供給
し、該再生手段から出力信号を得ることを特徴とするパ
ルス幅制御回路。
【請求項２】ＣＭＯＳゲートと、信号のデューティ比
を検出するデューティ比検出回路と、該デューティ比検
出手段が検出したデューティ比の変動とは逆方向に変化
する電圧を生成して該ＣＭＯＳゲートに電源電圧として
供給する電圧生成手段と、該ＣＭＯＳゲートの出力を積
分する積分手段と、該積分手段の出力と基準電圧を算術
演算した電圧から信号を再生する再生手段とを備え、入力信号を該ＣＭＯＳゲートに供給し、該再生手段の出
力信号を該デューティ比検出回路に供給することを特徴
とするパルス幅制御回路。
【請求項３】請求項１又は請求項２記載のパルス幅制
御回路であって、前記電圧生成手段の出力電圧を信号のデューティ比の変
動に応じて制御する手段を備えることを特徴とするパル
ス幅制御回路。
【請求項４】請求項１又は請求項２記載のパルス幅制
御回路であって、前記基準電圧を信号のデューティ比の変動に応じて制御
する手段を備えることを特徴とするパルス幅制御回路。
【請求項５】入力される信号の所定周期の間、入力さ
れる信号の平均値を求めると共に、入力される信号のパ
ルスの数を計数し、求めた該平均値に、該所定周期と計数されたパルス数の
比を乗算することを特徴とするデューティ比検出回路。
【請求項６】入力される信号のパルスの立ち上がりか
ら入力される信号の１周期の間、入力される信号の平均
値を求めることを特徴とするデューティ比検出回路。