JPH11145809A - トランジスタの駆動回路 - Google Patents
トランジスタの駆動回路Info
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- JPH11145809A JPH11145809A JP9307151A JP30715197A JPH11145809A JP H11145809 A JPH11145809 A JP H11145809A JP 9307151 A JP9307151 A JP 9307151A JP 30715197 A JP30715197 A JP 30715197A JP H11145809 A JPH11145809 A JP H11145809A
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- emitter
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- 238000009499 grossing Methods 0.000 claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 238000004804 winding Methods 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
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- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】高速スイッチングの行なえ低損失性能を向上す
るトランジスタの駆動回路を提供すること。 【解決手段】トランジスタ１のベースに駆動トランジス
タ２のエミッタを接続し、駆動トランジスタ２のコレク
タにダイオード３と平滑コンデンサ４とを用いた平滑回
路を接続し、前記平滑回路への電流をトランジスタ１の
コレクタに１次側を接続した電流トランス６の２次側巻
線から供給し、かつ電流トランス６の１次側と２次側を
接続し、ダイオード５を平滑コンデンサ４に並列に接続
したトランジスタの駆動回路において、トランジスタ１
のベースと駆動トランジスタ２のエミッタとの間にダイ
オード１２，１３を逆並列接続するとともに、トランジ
スタ１のコレクタと駆動トランジスタ２のエミッタとの
間にダイオード１１を接続し、オフ動作のためのベース
引き抜き用の主トランジスタベース端子を備えた。
るトランジスタの駆動回路を提供すること。 【解決手段】トランジスタ１のベースに駆動トランジス
タ２のエミッタを接続し、駆動トランジスタ２のコレク
タにダイオード３と平滑コンデンサ４とを用いた平滑回
路を接続し、前記平滑回路への電流をトランジスタ１の
コレクタに１次側を接続した電流トランス６の２次側巻
線から供給し、かつ電流トランス６の１次側と２次側を
接続し、ダイオード５を平滑コンデンサ４に並列に接続
したトランジスタの駆動回路において、トランジスタ１
のベースと駆動トランジスタ２のエミッタとの間にダイ
オード１２，１３を逆並列接続するとともに、トランジ
スタ１のコレクタと駆動トランジスタ２のエミッタとの
間にダイオード１１を接続し、オフ動作のためのベース
引き抜き用の主トランジスタベース端子を備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、電力変換器に用い
られるバイポーラパワートランジスタの駆動回路に関す
る。
られるバイポーラパワートランジスタの駆動回路に関す
る。
【０００２】
【従来の技術】従来、電力変換回路において主回路の低
損失化を行なう場合、オン（ＯＮ）電圧の低い素子を用
いるか、スイッチング損失を低減する手法が一般的に用
いられている。電気学会論文誌Ｄ分冊，１１６巻１２
号，平成８年，Ｐ１２０５〜Ｐ１２１０「無騒音高効率
インバータの開発」には、バイポーラトランジスタのオ
ン電圧を特殊なダーリントン構造で補償する手法による
低損失化が開示されている。
損失化を行なう場合、オン（ＯＮ）電圧の低い素子を用
いるか、スイッチング損失を低減する手法が一般的に用
いられている。電気学会論文誌Ｄ分冊，１１６巻１２
号，平成８年，Ｐ１２０５〜Ｐ１２１０「無騒音高効率
インバータの開発」には、バイポーラトランジスタのオ
ン電圧を特殊なダーリントン構造で補償する手法による
低損失化が開示されている。
【０００３】図４は、従来のバイポーラパワートランジ
スタの駆動回路を示す図である。図４では、主バイポー
ラトランジスタ１のベースに、駆動トランジスタ２のエ
ミッタが接続されている。駆動トランジスタ２のコレク
タには、ショットキーダイオード３と平滑コンデンサ４
とを用いた平滑回路が接続されている。主バイポーラト
ランジスタ１のコレクタには電流トランス６の１次側巻
線が接続されており、電流トランス６の２次側巻線から
前記平滑回路へ電流が供給される。
スタの駆動回路を示す図である。図４では、主バイポー
ラトランジスタ１のベースに、駆動トランジスタ２のエ
ミッタが接続されている。駆動トランジスタ２のコレク
タには、ショットキーダイオード３と平滑コンデンサ４
とを用いた平滑回路が接続されている。主バイポーラト
ランジスタ１のコレクタには電流トランス６の１次側巻
線が接続されており、電流トランス６の２次側巻線から
前記平滑回路へ電流が供給される。
【０００４】さらに、トランス６の１次側と２次側を接
続し、ショットキーダイオード５を平滑コンデンサ４に
対して並列に接続している。これにより、本来ダーリン
トン構造で加算される駆動トランジスタ２側の電圧を電
流トランス６で発生する電圧で相殺することで、主回路
のオン損失を低減している。
続し、ショットキーダイオード５を平滑コンデンサ４に
対して並列に接続している。これにより、本来ダーリン
トン構造で加算される駆動トランジスタ２側の電圧を電
流トランス６で発生する電圧で相殺することで、主回路
のオン損失を低減している。
【０００５】図５は、主回路のオン損失を低減する原理
を示す図である。図５に示すように、加算される駆動ト
ランジスタ２側の電圧（ＶBE1 ＋ＶCE2 ）を、電流トラ
ンス６で発生する電圧（ＶCE2 ）で相殺する（ＶCE1 ＝
ＶBE1 ＋ＶCE2 −ＶCE2 ）。
を示す図である。図５に示すように、加算される駆動ト
ランジスタ２側の電圧（ＶBE1 ＋ＶCE2 ）を、電流トラ
ンス６で発生する電圧（ＶCE2 ）で相殺する（ＶCE1 ＝
ＶBE1 ＋ＶCE2 −ＶCE2 ）。
【０００６】
【発明が解決しようとする課題】しかしながら上述した
方式は、スイッチング周波数が２〜３ｋＨｚしか実用で
きない。また、高速スイッチングの行なえるＩＧＢＴを
並列で使用してスイッチング特性を上げても、高周波数
域ではバイポーラ側が十分オンにできないため、低損失
性能が悪化するという問題がある。本発明の目的は、高
速スイッチングの行なえ低損失性能を向上するトランジ
スタの駆動回路を提供することにある。
方式は、スイッチング周波数が２〜３ｋＨｚしか実用で
きない。また、高速スイッチングの行なえるＩＧＢＴを
並列で使用してスイッチング特性を上げても、高周波数
域ではバイポーラ側が十分オンにできないため、低損失
性能が悪化するという問題がある。本発明の目的は、高
速スイッチングの行なえ低損失性能を向上するトランジ
スタの駆動回路を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明のトランジスタの駆動回路は以
下の如く構成されている。本発明のトランジスタの駆動
回路は、主バイポーラトランジスタのベースに駆動トラ
ンジスタのエミッタを接続し、前記駆動トランジスタの
コレクタに第１のショットキーダイオードと平滑コンデ
ンサとを用いた平滑回路を接続し、前記平滑回路への電
流を前記主バイポーラトランジスタのコレクタに１次側
を接続した電流トランスの２次側巻線から供給し、かつ
前記電流トランスの１次側と２次側とを接続し、第２の
ショットキーダイオードを前記平滑コンデンサに並列に
接続したトランジスタの駆動回路において、前記主バイ
ポーラトランジスタのベースと前記駆動トランジスタの
エミッタとの間に、二つのダイオードを逆並列接続する
とともに、前記主バイポーラトランジスタのコレクタと
前記駆動トランジスタのエミッタとの間にダイオードを
接続し、オフ動作のためのベース引き抜き用の主トラン
ジスタベース端子を備えている。
達成するために、本発明のトランジスタの駆動回路は以
下の如く構成されている。本発明のトランジスタの駆動
回路は、主バイポーラトランジスタのベースに駆動トラ
ンジスタのエミッタを接続し、前記駆動トランジスタの
コレクタに第１のショットキーダイオードと平滑コンデ
ンサとを用いた平滑回路を接続し、前記平滑回路への電
流を前記主バイポーラトランジスタのコレクタに１次側
を接続した電流トランスの２次側巻線から供給し、かつ
前記電流トランスの１次側と２次側とを接続し、第２の
ショットキーダイオードを前記平滑コンデンサに並列に
接続したトランジスタの駆動回路において、前記主バイ
ポーラトランジスタのベースと前記駆動トランジスタの
エミッタとの間に、二つのダイオードを逆並列接続する
とともに、前記主バイポーラトランジスタのコレクタと
前記駆動トランジスタのエミッタとの間にダイオードを
接続し、オフ動作のためのベース引き抜き用の主トラン
ジスタベース端子を備えている。
【０００８】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明の第１の実施の形態に係る、パワートランジスタの
駆動回路を適用したチョッパー回路を示す図である。以
下、図１に基づき、バッテリーフォークリフトや電気自
動車に利用されているチョッパー回路に本発明の駆動回
路を適用した場合について説明する。図１において、電
源Ｅの＋側には、フライホイールダイオードＢとモータ
Ｃ及び開磁巻線Ｄとからなる並列回路が接続されてい
る。この並列回路はパワートランジスタＡを介して電源
Ｅの−側に接続されている。
発明の第１の実施の形態に係る、パワートランジスタの
駆動回路を適用したチョッパー回路を示す図である。以
下、図１に基づき、バッテリーフォークリフトや電気自
動車に利用されているチョッパー回路に本発明の駆動回
路を適用した場合について説明する。図１において、電
源Ｅの＋側には、フライホイールダイオードＢとモータ
Ｃ及び開磁巻線Ｄとからなる並列回路が接続されてい
る。この並列回路はパワートランジスタＡを介して電源
Ｅの−側に接続されている。
【０００９】図２は、パワートランジスタＡの構成を示
す回路図である。図２では、主バイポーラトランジスタ
１のベースに、駆動トランジスタ２のエミッタが接続さ
れている。駆動トランジスタ２のコレクタには、ショッ
トキーダイオード３と平滑コンデンサ４を用いた平滑回
路が接続されている。主バイポーラトランジスタ１のコ
レクタには電流トランス６の１次側巻線が接続されてお
り、電流トランス６の２次側巻線から前記平滑回路へ電
流が供給される。
す回路図である。図２では、主バイポーラトランジスタ
１のベースに、駆動トランジスタ２のエミッタが接続さ
れている。駆動トランジスタ２のコレクタには、ショッ
トキーダイオード３と平滑コンデンサ４を用いた平滑回
路が接続されている。主バイポーラトランジスタ１のコ
レクタには電流トランス６の１次側巻線が接続されてお
り、電流トランス６の２次側巻線から前記平滑回路へ電
流が供給される。
【００１０】さらに、トランス６の１次側と２次側を接
続し、ショットキーダイオード５を平滑コンデンサ４に
並列に接続している。このように、主バイポーラトラン
ジスタ１のコレクタ−エミッタ間の電圧を小さくして、
主回路を低損失化できる駆動回路において、主バイポー
ラトランジスタ１のベースと駆動トランジスタ２のエミ
ッタ間に２個のダイオード１２，１３を逆並列接続する
とともに、主トランジスタ１のコレクタと駆動トランジ
スタ２のエミッタとの間にダイオード１１（コレクタキ
ャッチダイオード）を接続している。
続し、ショットキーダイオード５を平滑コンデンサ４に
並列に接続している。このように、主バイポーラトラン
ジスタ１のコレクタ−エミッタ間の電圧を小さくして、
主回路を低損失化できる駆動回路において、主バイポー
ラトランジスタ１のベースと駆動トランジスタ２のエミ
ッタ間に２個のダイオード１２，１３を逆並列接続する
とともに、主トランジスタ１のコレクタと駆動トランジ
スタ２のエミッタとの間にダイオード１１（コレクタキ
ャッチダイオード）を接続している。
【００１１】このように、オフ（ＯＦＦ）動作のベース
引き抜き用の主トランジスタベース端子を備え、高速に
低損失駆動を可能にしたため、チョッパーのオン損失が
減り効率が向上し、バッテリー寿命が延びる。
引き抜き用の主トランジスタベース端子を備え、高速に
低損失駆動を可能にしたため、チョッパーのオン損失が
減り効率が向上し、バッテリー寿命が延びる。
【００１２】（第２の実施の形態）図３は、本発明の第
２の実施の形態に係る、パワートランジスタの駆動回路
を適用した系統連系インバータの回路を示す図である。
以下、図３に基づき、系統連系インバータに本発明の駆
動回路を適用した場合について説明する。
２の実施の形態に係る、パワートランジスタの駆動回路
を適用した系統連系インバータの回路を示す図である。
以下、図３に基づき、系統連系インバータに本発明の駆
動回路を適用した場合について説明する。
【００１３】図３において、電源Ｅには、パワートラン
ジスタＡ１及びＡ２、フライホイールダイオードＢ１及
びＢ２、パワートランジスタＡ３及びＡ４、フライホイ
ールダイオードＢ３及びＢ４、パワートランジスタＡ５
及びＡ６、フライホイールダイオードＢ５及びＢ６の各
直列回路が並列に接続されている。また、前記各直列回
路には、連系リアクトルＦを介して絶縁トランスＧが接
続されている。なお、図３に示すパワートランジスタＡ
１〜Ａ６の構成は、図２に示したパワートランジスタＡ
と同一である。
ジスタＡ１及びＡ２、フライホイールダイオードＢ１及
びＢ２、パワートランジスタＡ３及びＡ４、フライホイ
ールダイオードＢ３及びＢ４、パワートランジスタＡ５
及びＡ６、フライホイールダイオードＢ５及びＢ６の各
直列回路が並列に接続されている。また、前記各直列回
路には、連系リアクトルＦを介して絶縁トランスＧが接
続されている。なお、図３に示すパワートランジスタＡ
１〜Ａ６の構成は、図２に示したパワートランジスタＡ
と同一である。
【００１４】このように、オフ動作のベース引き抜き用
の主トランジスタベース端子を備え、高速かつ低損失の
主回路として駆動を可能にしたため、電源利用率（効
率）と電流制御性能が向上する。
の主トランジスタベース端子を備え、高速かつ低損失の
主回路として駆動を可能にしたため、電源利用率（効
率）と電流制御性能が向上する。
【００１５】（実施の形態のまとめ）スイッチング時間
が長くなる主な原因は、ベース電流の供給過多にあるこ
とが知られている。ベース電流が多すぎるとトランジス
タは過飽和状態になり、ＶCE＜ＶBEとなる。この場合、
ベース電流はエミッタではなくコレクタに流れるため、
過大なキャリアを増大することになり、スイッチング時
間を増長することになる。
が長くなる主な原因は、ベース電流の供給過多にあるこ
とが知られている。ベース電流が多すぎるとトランジス
タは過飽和状態になり、ＶCE＜ＶBEとなる。この場合、
ベース電流はエミッタではなくコレクタに流れるため、
過大なキャリアを増大することになり、スイッチング時
間を増長することになる。
【００１６】そこで本実施の形態では、主バイポーラト
ランジスタ１のベースにもう一つの駆動トランジスタ２
のエミッタを接続し、駆動トランジスタ２のコレクタに
ショットキーダイオード３と平滑コンデンサ４を用いた
平滑回路を接続し、前記平滑回路への電流を、主バイポ
ーラトランジスタ１のコレクタに１次側を接続した電流
トランス６の２次側巻線から供給する。そして、トラン
ス６の１次側と２次側を接続し、ショットキーダイオー
ド５を平滑コンデンサ４に並列に接続したことにより、
主バイポーラトランジスタ１のコレクタ−エミッタ間の
電圧を小さくして、主回路を低損失化できる駆動回路を
構成している。
ランジスタ１のベースにもう一つの駆動トランジスタ２
のエミッタを接続し、駆動トランジスタ２のコレクタに
ショットキーダイオード３と平滑コンデンサ４を用いた
平滑回路を接続し、前記平滑回路への電流を、主バイポ
ーラトランジスタ１のコレクタに１次側を接続した電流
トランス６の２次側巻線から供給する。そして、トラン
ス６の１次側と２次側を接続し、ショットキーダイオー
ド５を平滑コンデンサ４に並列に接続したことにより、
主バイポーラトランジスタ１のコレクタ−エミッタ間の
電圧を小さくして、主回路を低損失化できる駆動回路を
構成している。
【００１７】さらに、主バイポーラトランジスタ１のコ
レクタと駆動トランジスタ２のエミッタとの間にダイオ
ード１１を接続することにより、オン（ＯＮ）動作時に
主バイポーラトランジスタ１へ必要以上のベース電流が
供給されスイッチング時間が増長することを回避し、主
バイポーラトランジスタ１のベースと駆動トランジスタ
２のエミッタとの間に２個のダイオードを逆並列接続す
ることで、オン動作時におけるコレクタキャッチダイオ
ード分の電圧降下を補償し、オフ動作時に駆動トランジ
スタ２側へのベース引き抜きパスを形成している。
レクタと駆動トランジスタ２のエミッタとの間にダイオ
ード１１を接続することにより、オン（ＯＮ）動作時に
主バイポーラトランジスタ１へ必要以上のベース電流が
供給されスイッチング時間が増長することを回避し、主
バイポーラトランジスタ１のベースと駆動トランジスタ
２のエミッタとの間に２個のダイオードを逆並列接続す
ることで、オン動作時におけるコレクタキャッチダイオ
ード分の電圧降下を補償し、オフ動作時に駆動トランジ
スタ２側へのベース引き抜きパスを形成している。
【００１８】また、オフ（ＯＦＦ）動作のベース引き抜
き用の主トランジスタベース端子を設けているため、オ
フ動作時に駆動トランジスタ２や引き抜きダイオードの
遅れ時間を無くして動作させることが可能である。した
がって、従来では２〜３ｋＨｚのスイッチング能力であ
ったものを、低損失化と高速化により８〜１０ｋＨｚ程
度にまで向上させることができ、低損失駆動領域を広げ
ることができる。
き用の主トランジスタベース端子を設けているため、オ
フ動作時に駆動トランジスタ２や引き抜きダイオードの
遅れ時間を無くして動作させることが可能である。した
がって、従来では２〜３ｋＨｚのスイッチング能力であ
ったものを、低損失化と高速化により８〜１０ｋＨｚ程
度にまで向上させることができ、低損失駆動領域を広げ
ることができる。
【００１９】なお、本発明は上記各実施の形態のみに限
定されず、要旨を変更しない範囲で適時変形して実施で
きる。本発明のトランジスタの駆動回路は、種々の電力
変換器において適用可能であり、特にスイッチング速度
を要求され負荷力率が高い場合に効果が大きい。また、
並列に高速スイッチング素子を用いた場合でも本発明の
効果を損なうことなく適用可能である。
定されず、要旨を変更しない範囲で適時変形して実施で
きる。本発明のトランジスタの駆動回路は、種々の電力
変換器において適用可能であり、特にスイッチング速度
を要求され負荷力率が高い場合に効果が大きい。また、
並列に高速スイッチング素子を用いた場合でも本発明の
効果を損なうことなく適用可能である。
【００２０】
【発明の効果】本発明のトランジスタの駆動回路によれ
ば、従来２〜３ｋＨｚ程度のスイッチング速度であった
低損失駆動回路が８〜１０ｋＨｚ程度の高速で動作可能
になり、高効率化と制御性能向上が実現できるため、幅
広い製品への適用が可能になる。すなわち本発明によれ
ば、高速スイッチングの行なえ低損失性能を向上するト
ランジスタの駆動回路を提供できる。
ば、従来２〜３ｋＨｚ程度のスイッチング速度であった
低損失駆動回路が８〜１０ｋＨｚ程度の高速で動作可能
になり、高効率化と制御性能向上が実現できるため、幅
広い製品への適用が可能になる。すなわち本発明によれ
ば、高速スイッチングの行なえ低損失性能を向上するト
ランジスタの駆動回路を提供できる。
【図１】本発明の第１の実施の形態に係る、パワートラ
ンジスタの駆動回路を適用したチョッパー回路を示す
図。
ンジスタの駆動回路を適用したチョッパー回路を示す
図。
【図２】本発明の第１，第２の実施の形態に係る、パワ
ートランジスタの構成を示す回路図。
ートランジスタの構成を示す回路図。
【図３】本発明の第２の実施の形態に係る、パワートラ
ンジスタの駆動回路を適用した系統連系インバータの回
路を示す図。
ンジスタの駆動回路を適用した系統連系インバータの回
路を示す図。
【図４】従来例に係る、バイポーラパワートランジスタ
の駆動回路を示す図。
の駆動回路を示す図。
【図５】従来例に係る、バイポーラパワートランジスタ
の駆動回路主回路のオン損失を低減する原理を示す図。
の駆動回路主回路のオン損失を低減する原理を示す図。
１…主バイポーラトランジスタ ２…駆動トランジスタ ３…ショットキーダイオード ４…平滑コンデンサ ５…ショットキーダイオード ６…電流トランス ７…バイアス抵抗 ８…バイアス抵抗 ９…ベース抵抗 １０…ダイオード １１…ダイオード １２…ダイオード １３…ダイオード １４…ベース抵抗、 Ａ，Ａ１〜Ａ６…パワートランジスタ Ｂ，Ｂ１〜Ｂ６…フライホイールダイオード Ｃ…モータ Ｄ…界磁巻線 Ｅ…電源 Ｆ…連系リアクトル Ｇ…絶縁トランス
Claims (1)
- 【請求項１】主バイポーラトランジスタのベースに駆動
トランジスタのエミッタを接続し、前記駆動トランジス
タのコレクタに第１のショットキーダイオードと平滑コ
ンデンサとを用いた平滑回路を接続し、前記平滑回路へ
の電流を前記主バイポーラトランジスタのコレクタに１
次側を接続した電流トランスの２次側巻線から供給し、
かつ前記電流トランスの１次側と２次側とを接続し、第
２のショットキーダイオードを前記平滑コンデンサに並
列に接続したトランジスタの駆動回路において、 前記主バイポーラトランジスタのベースと前記駆動トラ
ンジスタのエミッタとの間に、二つのダイオードを逆並
列接続するとともに、前記主バイポーラトランジスタの
コレクタと前記駆動トランジスタのエミッタとの間にダ
イオードを接続し、オフ動作のためのベース引き抜き用
の主トランジスタベース端子を備えたことを特徴とする
トランジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307151A JPH11145809A (ja) | 1997-11-10 | 1997-11-10 | トランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307151A JPH11145809A (ja) | 1997-11-10 | 1997-11-10 | トランジスタの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145809A true JPH11145809A (ja) | 1999-05-28 |
Family
ID=17965651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9307151A Withdrawn JPH11145809A (ja) | 1997-11-10 | 1997-11-10 | トランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011041401A (ja) * | 2009-08-11 | 2011-02-24 | Fuji Electric Holdings Co Ltd | ゲート駆動回路 |
-
1997
- 1997-11-10 JP JP9307151A patent/JPH11145809A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011041401A (ja) * | 2009-08-11 | 2011-02-24 | Fuji Electric Holdings Co Ltd | ゲート駆動回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |