JPH1114699A - 選別用テストボード - Google Patents
選別用テストボードInfo
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- JPH1114699A JPH1114699A JP9170766A JP17076697A JPH1114699A JP H1114699 A JPH1114699 A JP H1114699A JP 9170766 A JP9170766 A JP 9170766A JP 17076697 A JP17076697 A JP 17076697A JP H1114699 A JPH1114699 A JP H1114699A
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- 238000012216 screening Methods 0.000 claims description 26
- 238000012546 transfer Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 238000004891 communication Methods 0.000 description 15
- 239000007787 solid Substances 0.000 description 10
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- 230000000149 penetrating effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【課題】 低インピーダンスのグランド層又は電源層を
供給し且つボード本体に対するノイズの影響を少なくす
ることを課題とする。 【解決手段】 ＩＣ２の複数のピン２１に個別に対応す
る接続端子１１を備えるＩＣ選別試験用のボード本体１
と、ＩＣ２の各ピン２１をボード本体１の各接続端子１
１に接続するＩＣソケット３と、このＩＣソケット３に
対してＩＣ２の搬送を行うハンドラの搬送位置決め用の
コンタクトブロック６とを備えた選別用テストボード１
０において、コンタクトブロック６にグランド層６１を
設け、このグランド層６１とＩＣ２のグランドピン２１
ａとを接続するグランド拡張基板４をＩＣ２とボード本
体１との間に介在させた。
供給し且つボード本体に対するノイズの影響を少なくす
ることを課題とする。 【解決手段】 ＩＣ２の複数のピン２１に個別に対応す
る接続端子１１を備えるＩＣ選別試験用のボード本体１
と、ＩＣ２の各ピン２１をボード本体１の各接続端子１
１に接続するＩＣソケット３と、このＩＣソケット３に
対してＩＣ２の搬送を行うハンドラの搬送位置決め用の
コンタクトブロック６とを備えた選別用テストボード１
０において、コンタクトブロック６にグランド層６１を
設け、このグランド層６１とＩＣ２のグランドピン２１
ａとを接続するグランド拡張基板４をＩＣ２とボード本
体１との間に介在させた。
Description
【０００１】
【発明の属する技術分野】本発明は、選別用テストボー
ドに係り、特に、ＩＣ選別工程で使用されるハンドラと
接続できる構造を持つ選別用テストボードに関する。
ドに係り、特に、ＩＣ選別工程で使用されるハンドラと
接続できる構造を持つ選別用テストボードに関する。
【０００２】
【従来の技術】図７に従来例を示す。図７は、ＩＣ７１
の複数のピン７４に個別に対応する接続端子７７を備え
るＩＣ選別試験用のボード本体７６と、ＩＣ７１の各ピ
ン７４をボード本体７６の各接続端子７７に接続するＩ
Ｃソケット７２と、ボード本体７６と同軸ケーブル７５
を介して連結され，ＩＣソケット７２を着脱自在に保持
するピンソケット７３を備えてなる選別用テストボード
７０を示している。
の複数のピン７４に個別に対応する接続端子７７を備え
るＩＣ選別試験用のボード本体７６と、ＩＣ７１の各ピ
ン７４をボード本体７６の各接続端子７７に接続するＩ
Ｃソケット７２と、ボード本体７６と同軸ケーブル７５
を介して連結され，ＩＣソケット７２を着脱自在に保持
するピンソケット７３を備えてなる選別用テストボード
７０を示している。
【０００３】通常、ＩＣ７１の各ピン７４の内のグラン
ドピン（又は電源ピン）７４ａは、ＩＣソケット７２，
ピンソケット７３及び同軸ケーブル７５を介して、ボー
ド本体７６の接続端子７７の内のグランド端子（又は電
源端子）７７ａに接続される。このグランド端子（電源
端子）７７ａは、ボード本体７６の内部に設けられたグ
ランド層（電源層）７８と接続されており、ＩＣ７２の
グランドピン（電源ピン）７４ａは電位を０（所定の電
位）に維持される。また、ボード本体７６には、検査用
テスター（図示せず）が接続される図示しない複数の接
続パッドが装備されており、各接続端子７７が個別に接
続されている。即ち、この接続パッドを介してＩＣ７２
の各ピン７４ごとに検査用テスターによる試験が行われ
る。
ドピン（又は電源ピン）７４ａは、ＩＣソケット７２，
ピンソケット７３及び同軸ケーブル７５を介して、ボー
ド本体７６の接続端子７７の内のグランド端子（又は電
源端子）７７ａに接続される。このグランド端子（電源
端子）７７ａは、ボード本体７６の内部に設けられたグ
ランド層（電源層）７８と接続されており、ＩＣ７２の
グランドピン（電源ピン）７４ａは電位を０（所定の電
位）に維持される。また、ボード本体７６には、検査用
テスター（図示せず）が接続される図示しない複数の接
続パッドが装備されており、各接続端子７７が個別に接
続されている。即ち、この接続パッドを介してＩＣ７２
の各ピン７４ごとに検査用テスターによる試験が行われ
る。
【０００４】図８は、他の従来例を示している。図８
は、ＩＣ８１の複数のピン８４に個別に対応するスルー
ホール８７を備えるＩＣ選別試験用のボード本体８６
と、ＩＣ８１の各ピン８４をボード本体８６の各接続端
子８７に接続するＩＣソケット８２と、ボード本体８６
上に固定装備され，ＩＣソケット８２を着脱自在に保持
するピンソケット８３と、ＩＣソケット８２に対してＩ
Ｃ８１の搬送を行うハンドラ（図示せず）の搬送位置決
め用のコンタクトブロック８９とを備えてなる選別用テ
ストボード８０を示している。
は、ＩＣ８１の複数のピン８４に個別に対応するスルー
ホール８７を備えるＩＣ選別試験用のボード本体８６
と、ＩＣ８１の各ピン８４をボード本体８６の各接続端
子８７に接続するＩＣソケット８２と、ボード本体８６
上に固定装備され，ＩＣソケット８２を着脱自在に保持
するピンソケット８３と、ＩＣソケット８２に対してＩ
Ｃ８１の搬送を行うハンドラ（図示せず）の搬送位置決
め用のコンタクトブロック８９とを備えてなる選別用テ
ストボード８０を示している。
【０００５】さらに、ボード本体８６内層には、グラン
ドベタ層８８を備え、ＩＣ８１のグランドピン８４ａに
相当する部分のスルーホール８７ａが、基板内のグラン
ドベタ層８８に接続されるようにボード本体８６は形成
されている。
ドベタ層８８を備え、ＩＣ８１のグランドピン８４ａに
相当する部分のスルーホール８７ａが、基板内のグラン
ドベタ層８８に接続されるようにボード本体８６は形成
されている。
【０００６】上記従来例では、ハンドラにより被検査対
象となるＩＣ８１をＩＣソケット８２に供給する際に、
コンタクトブロック８９による位置決めが行われる。そ
して、上記選別用テストボード７０と同様の試験が行わ
れる。
象となるＩＣ８１をＩＣソケット８２に供給する際に、
コンタクトブロック８９による位置決めが行われる。そ
して、上記選別用テストボード７０と同様の試験が行わ
れる。
【０００７】また、さらに他の従来例として、グランド
強化のため、図９に示すように、上記選別用テストボー
ド８０と同一の構成に加えて、ボード本体８６の裏面
に、グランドベタプレーン９２を設け、ＩＣソケットの
グランドピン８４ａとグランドベタプレーン９２をケー
ブル９４で接続している選別用テストボード９０が挙げ
られる。
強化のため、図９に示すように、上記選別用テストボー
ド８０と同一の構成に加えて、ボード本体８６の裏面
に、グランドベタプレーン９２を設け、ＩＣソケットの
グランドピン８４ａとグランドベタプレーン９２をケー
ブル９４で接続している選別用テストボード９０が挙げ
られる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記各
従来例は、ボード本体の内部又は表面にグランド層又は
電源層を設けているため、これらの確保面積がボード本
体の大きさに制限され、充分にグランド層又は電源層の
インピーダンスを小さくすることができなかった。
従来例は、ボード本体の内部又は表面にグランド層又は
電源層を設けているため、これらの確保面積がボード本
体の大きさに制限され、充分にグランド層又は電源層の
インピーダンスを小さくすることができなかった。
【０００９】また同時に、各従来例では、ＩＣの各ピン
からボード本体のグランド層又は電源層までの間に、Ｉ
Ｃソケット，ピンソケット，接続端子又はスルーホール
等が介在して、これらにより、ボード本体からＩＣのグ
ランドピン又は電源ピンに供給される電圧レベルが、外
来ノイズやＩＣの信号レベル変化等によりレベル変動を
生じ易くなり、選別試験の精度の低下を生じ得るという
不都合があった。
からボード本体のグランド層又は電源層までの間に、Ｉ
Ｃソケット，ピンソケット，接続端子又はスルーホール
等が介在して、これらにより、ボード本体からＩＣのグ
ランドピン又は電源ピンに供給される電圧レベルが、外
来ノイズやＩＣの信号レベル変化等によりレベル変動を
生じ易くなり、選別試験の精度の低下を生じ得るという
不都合があった。
【００１０】
【発明の目的】本発明は、上記不都合を改善し、低イン
ピーダンスのグランド層又は電源層を供給し且つＩＣの
選別試験においてボード本体に対するノイズの影響を少
なくする選別用テストボードを提供することを、その目
的とする。
ピーダンスのグランド層又は電源層を供給し且つＩＣの
選別試験においてボード本体に対するノイズの影響を少
なくする選別用テストボードを提供することを、その目
的とする。
【００１１】
【課題を解決するための手段】本発明は、ＩＣの複数の
ピンに個別に対応する接続端子を備えるＩＣ選別試験用
のボード本体と、ＩＣの各ピンをボード本体の各接続端
子に接続するＩＣソケットと、このＩＣソケットに対し
てＩＣの搬送を行うハンドラの搬送位置決め用のコンタ
クトブロックとを備えた選別用テストボードである。
ピンに個別に対応する接続端子を備えるＩＣ選別試験用
のボード本体と、ＩＣの各ピンをボード本体の各接続端
子に接続するＩＣソケットと、このＩＣソケットに対し
てＩＣの搬送を行うハンドラの搬送位置決め用のコンタ
クトブロックとを備えた選別用テストボードである。
【００１２】そして、コンタクトブロックにグランド層
又は電源層又はその両方を設け、これらとＩＣのグラン
ドピン又は電源ピンを接続するグランド拡張基板又は電
源拡張基板又は拡張基板をＩＣとボード本体との間に介
在させるという構成を採っている。
又は電源層又はその両方を設け、これらとＩＣのグラン
ドピン又は電源ピンを接続するグランド拡張基板又は電
源拡張基板又は拡張基板をＩＣとボード本体との間に介
在させるという構成を採っている。
【００１３】上記の構成により、ＩＣのグランドピン又
は電源ピンは、ボード本体に設けられたグランド層又は
電源層の他にも、グランド拡張基板又は電源拡張基板又
は拡張基板に形成されたグランド層又は電源層に接続さ
れ、また、これら新たなグランド層又は電源層は、ボー
ド本体に形成されたものよりも近距離でＩＣの各ピンに
連結される。
は電源ピンは、ボード本体に設けられたグランド層又は
電源層の他にも、グランド拡張基板又は電源拡張基板又
は拡張基板に形成されたグランド層又は電源層に接続さ
れ、また、これら新たなグランド層又は電源層は、ボー
ド本体に形成されたものよりも近距離でＩＣの各ピンに
連結される。
【００１４】また、上記構成に、ＩＣソケットを着脱自
在に保持するピンソケットを加えて、ＩＣソケットとピ
ンソケットとの間に各拡張基板を介挿させても良い。
在に保持するピンソケットを加えて、ＩＣソケットとピ
ンソケットとの間に各拡張基板を介挿させても良い。
【００１５】
（第１の実施形態）本発明の第１の実施形態について図
１乃至図４により説明する。図１は第１の実施形態の分
解断面図であり、図２は組上がった状態における断面図
である。
１乃至図４により説明する。図１は第１の実施形態の分
解断面図であり、図２は組上がった状態における断面図
である。
【００１６】図１の如く、本実施形態は、被試験対象と
なるＩＣ２の複数のピン２１に個別に対応する接続端子
としてのスルーホール１１を備えるＩＣ選別試験用のボ
ード本体１と、ＩＣ２の各ピン２１をボード本体１の各
スルーホール１１に後述するピンソケット５を介して接
続するＩＣソケット３と、このＩＣソケット３に対して
ＩＣ２の搬送を行うハンドラ（図示せず）の搬送位置決
め用のコンタクトブロック６と、ボード本体１とＩＣソ
ケット３との間に介在して，ＩＣソケット３を着脱自在
に保持するピンソケット５とを備えた選別用テストボー
ド１０を示している。
なるＩＣ２の複数のピン２１に個別に対応する接続端子
としてのスルーホール１１を備えるＩＣ選別試験用のボ
ード本体１と、ＩＣ２の各ピン２１をボード本体１の各
スルーホール１１に後述するピンソケット５を介して接
続するＩＣソケット３と、このＩＣソケット３に対して
ＩＣ２の搬送を行うハンドラ（図示せず）の搬送位置決
め用のコンタクトブロック６と、ボード本体１とＩＣソ
ケット３との間に介在して，ＩＣソケット３を着脱自在
に保持するピンソケット５とを備えた選別用テストボー
ド１０を示している。
【００１７】また、上述の選別用テストボード１０は、
コンタクトブロック６にグランド層６１を設け、このグ
ランド層６１とＩＣ２のグランドピン２１ａとを接続す
るグランド拡張基板４をＩＣ２とボード本体１との間，
さらに限定すれば，ＩＣソケット３とピンソケット５と
の間に介挿させて配設している。
コンタクトブロック６にグランド層６１を設け、このグ
ランド層６１とＩＣ２のグランドピン２１ａとを接続す
るグランド拡張基板４をＩＣ２とボード本体１との間，
さらに限定すれば，ＩＣソケット３とピンソケット５と
の間に介挿させて配設している。
【００１８】以下各部を詳述すると、まずＩＣ２は、図
３に示すように、複数のピン２１の内でグランドピン２
１ａを備えており、他のピン２１は、信号ピン又は電源
ピンである（図１及び図２では二つのピン以外は図示を
省略している）。ＩＣソケット３は、ＩＣ２の各ピン２
１に対応して同位置に導電性の連絡端子３１（符号３１
ａは電源ピン２１ａに対応する連絡端子）を備えてお
り、ＩＣ２のピン２１と同数の連絡端子３１がＩＣソケ
ット３の上下方向に貫通している。各連絡端子３１の下
端部は、下方に突出しており、後述するグランド拡張基
板４の各スルーホール４１を貫通して当該グランド拡張
基板４の下方に配設されたピンソケット５の連絡穴５１
の内部にまで挿入されている。
３に示すように、複数のピン２１の内でグランドピン２
１ａを備えており、他のピン２１は、信号ピン又は電源
ピンである（図１及び図２では二つのピン以外は図示を
省略している）。ＩＣソケット３は、ＩＣ２の各ピン２
１に対応して同位置に導電性の連絡端子３１（符号３１
ａは電源ピン２１ａに対応する連絡端子）を備えてお
り、ＩＣ２のピン２１と同数の連絡端子３１がＩＣソケ
ット３の上下方向に貫通している。各連絡端子３１の下
端部は、下方に突出しており、後述するグランド拡張基
板４の各スルーホール４１を貫通して当該グランド拡張
基板４の下方に配設されたピンソケット５の連絡穴５１
の内部にまで挿入されている。
【００１９】ピンソケット５は、上述のように、ＩＣソ
ケット３の各連絡端子３１に個別に対応して導電性の連
絡穴５１（符号５１ａは連絡端子３１ａに対応する連絡
穴）が複数形成されている。これら各連絡穴５１に各連
絡端子３１が挿抜自在となっており、これにより、ＩＣ
ソケット３はピンソケット５から着脱自在となってお
り、例えば、各ピンのレイアウトの異なる他のＩＣ２に
対応するＩＣソケット３との交換も可能となっている。
ピンソケット５の各連絡穴５１は、当該各連絡穴５１に
挿入された導電性の接続ピン５２（符号５２ａは連絡連
絡穴５１ａに対応する連絡ピン）を介して、ボード本体
１に設けられた複数のスルーホール１１に接続されてお
り、かかる状態でピンソケット５はボード本体１上に固
定装備されている。
ケット３の各連絡端子３１に個別に対応して導電性の連
絡穴５１（符号５１ａは連絡端子３１ａに対応する連絡
穴）が複数形成されている。これら各連絡穴５１に各連
絡端子３１が挿抜自在となっており、これにより、ＩＣ
ソケット３はピンソケット５から着脱自在となってお
り、例えば、各ピンのレイアウトの異なる他のＩＣ２に
対応するＩＣソケット３との交換も可能となっている。
ピンソケット５の各連絡穴５１は、当該各連絡穴５１に
挿入された導電性の接続ピン５２（符号５２ａは連絡連
絡穴５１ａに対応する連絡ピン）を介して、ボード本体
１に設けられた複数のスルーホール１１に接続されてお
り、かかる状態でピンソケット５はボード本体１上に固
定装備されている。
【００２０】ボード本体１は、その平面に対して垂直に
貫通する内面が導電性の複数のスルーホール１１（符号
１１ａは連絡連絡穴５１ａに対応する連絡ピン）が設け
られている。また、ボード本体１の内部には、グランド
層１２が形成されており、連絡ピン１１ａと接続されて
いる。このため、ＩＣ２のグランドピン２１ａは、ＩＣ
ソケット３及びピンソケット５を介してボード本体１内
部のグランド層１２と連絡している。また、前述したＩ
Ｃ２の電源ピンは、ボード本体１内部に形成された図示
しない電源層とＩＣソケット３及びピンソケット５を介
して連絡している。
貫通する内面が導電性の複数のスルーホール１１（符号
１１ａは連絡連絡穴５１ａに対応する連絡ピン）が設け
られている。また、ボード本体１の内部には、グランド
層１２が形成されており、連絡ピン１１ａと接続されて
いる。このため、ＩＣ２のグランドピン２１ａは、ＩＣ
ソケット３及びピンソケット５を介してボード本体１内
部のグランド層１２と連絡している。また、前述したＩ
Ｃ２の電源ピンは、ボード本体１内部に形成された図示
しない電源層とＩＣソケット３及びピンソケット５を介
して連絡している。
【００２１】ボード本体１のピンソケット５が装備され
た面上には、当該ピンソケット５を取り囲んだ囲い状の
コンタクトブロック６が固定装備されている（図２
（Ｂ））。このコンタクトブロック６は、ピンソケット
５にＩＣソケット３が装着された状態において、ＩＣ２
を搬送し且つＩＣソケット３の各連絡端子３１とＩＣ２
の各ピン２１とが接続されるように位置決めをしつつ当
該ＩＣソケット３上にＩＣ２を供給するハンドラ（図示
略）の位置決め及びＩＣの供給動作の際に使用されるハ
ンドラ受け用の治具であり、例えば、ハンドラ側に設け
られた係合突起とコンタクトブロック６側に設けられた
係合凹部とを係合させて位置決め等が行われる。
た面上には、当該ピンソケット５を取り囲んだ囲い状の
コンタクトブロック６が固定装備されている（図２
（Ｂ））。このコンタクトブロック６は、ピンソケット
５にＩＣソケット３が装着された状態において、ＩＣ２
を搬送し且つＩＣソケット３の各連絡端子３１とＩＣ２
の各ピン２１とが接続されるように位置決めをしつつ当
該ＩＣソケット３上にＩＣ２を供給するハンドラ（図示
略）の位置決め及びＩＣの供給動作の際に使用されるハ
ンドラ受け用の治具であり、例えば、ハンドラ側に設け
られた係合突起とコンタクトブロック６側に設けられた
係合凹部とを係合させて位置決め等が行われる。
【００２２】このコンタクトブロック６のピンソケット
５と対向する内面上には、凹状の溝が形成され、その内
部には断面凹状の溝を有するグランド層（グランドプレ
ーン）６１が設けられている。このグランド層６１の内
側の溝に後述するグランド拡張基板４の外縁部が挿入さ
れた状態で当該グランド拡張基板４がコンタクトブロッ
ク６に装備される（図２（Ａ））。
５と対向する内面上には、凹状の溝が形成され、その内
部には断面凹状の溝を有するグランド層（グランドプレ
ーン）６１が設けられている。このグランド層６１の内
側の溝に後述するグランド拡張基板４の外縁部が挿入さ
れた状態で当該グランド拡張基板４がコンタクトブロッ
ク６に装備される（図２（Ａ））。
【００２３】このグランド拡張基板４は、図４に示すよ
うに、その平面に対して垂直方向に貫通したスルーホー
ル４１が設けられている。このスルーホール４１はＩＣ
ソケット３の各連絡端子３１が個別に挿通される。ま
た、各スルーホール４１の内のスルーホール４１ａはそ
の内面が導電性を有しており、グランド拡張基板４の内
部に設けられた強化グランド層４２に接続されている。
そして、このスルーホール４１ａは、前述したＩＣ２の
グランドピン２１ａと接するＩＣソケット３の連絡端子
３１ａが挿通される。なお、その他の信号ピン２１等と
連絡する他のスルーホール４１は、強化グランド層４２
と接続されていない。
うに、その平面に対して垂直方向に貫通したスルーホー
ル４１が設けられている。このスルーホール４１はＩＣ
ソケット３の各連絡端子３１が個別に挿通される。ま
た、各スルーホール４１の内のスルーホール４１ａはそ
の内面が導電性を有しており、グランド拡張基板４の内
部に設けられた強化グランド層４２に接続されている。
そして、このスルーホール４１ａは、前述したＩＣ２の
グランドピン２１ａと接するＩＣソケット３の連絡端子
３１ａが挿通される。なお、その他の信号ピン２１等と
連絡する他のスルーホール４１は、強化グランド層４２
と接続されていない。
【００２４】さらに、強化グランド層４２は、グランド
拡張基板４の周縁部に一様に形成された導電性のベタパ
ターン４３と接続されており、グランド拡張基板４をコ
ンタクトブロック６に装着した場合において、当該ベタ
パターン４３を介して強化グランド層４２がコンタクト
ブロック６内に設けられたグランド層６１に接続され
る。このため、ＩＣ２のグランドピン２１ａは、ボード
本体１のグランド層１２の他に、このグランド拡張基板
４の強化グランド層４２と共にコンタクトブロック６の
グランド層６１とも接続される。
拡張基板４の周縁部に一様に形成された導電性のベタパ
ターン４３と接続されており、グランド拡張基板４をコ
ンタクトブロック６に装着した場合において、当該ベタ
パターン４３を介して強化グランド層４２がコンタクト
ブロック６内に設けられたグランド層６１に接続され
る。このため、ＩＣ２のグランドピン２１ａは、ボード
本体１のグランド層１２の他に、このグランド拡張基板
４の強化グランド層４２と共にコンタクトブロック６の
グランド層６１とも接続される。
【００２５】この第１の実施形態は、上述の構成によ
り、ＩＣ２のグランドピン２１ａは、ボード本体１内の
グランド層の他にも拡張基板４内の強化グランド層及び
コンタクトブロック６内のグランド層６１とも接続さ
れ、これにより充分な面積のグランド層が供給され、充
分なグランド層のインピーダンスの低減が図られる。
り、ＩＣ２のグランドピン２１ａは、ボード本体１内の
グランド層の他にも拡張基板４内の強化グランド層及び
コンタクトブロック６内のグランド層６１とも接続さ
れ、これにより充分な面積のグランド層が供給され、充
分なグランド層のインピーダンスの低減が図られる。
【００２６】また、グランド拡張基板４をＩＣソケット
３とピンソケット５との間に介挿しているため、ボード
本体１よりもＩＣ２に近い距離にグランド層が供給さ
れ、グランドピンに供給される電圧レベルに対する外来
ノイズやＩＣの信号レベル変化等により生じるレベル変
動を抑制し、選別試験の精度の向上を図ることが可能と
なる。
３とピンソケット５との間に介挿しているため、ボード
本体１よりもＩＣ２に近い距離にグランド層が供給さ
れ、グランドピンに供給される電圧レベルに対する外来
ノイズやＩＣの信号レベル変化等により生じるレベル変
動を抑制し、選別試験の精度の向上を図ることが可能と
なる。
【００２７】さらに、この第１の実施形態では、従来か
らあるコンタクトブロックの内部にグランド層を確保
し、同時にコンタクトブロックの内側領域内に配設され
るグランド拡張基板４内にグランド層を確保しているた
め、装置の大型化を招くことなく充分なグランド層の拡
大を可能としている。
らあるコンタクトブロックの内部にグランド層を確保
し、同時にコンタクトブロックの内側領域内に配設され
るグランド拡張基板４内にグランド層を確保しているた
め、装置の大型化を招くことなく充分なグランド層の拡
大を可能としている。
【００２８】なお、前述のコンタクトブロック６の内部
にグランド層６１に替えて電源層を設け、同時に、グラ
ンド拡張基板４に替えて内部に強化電源層を設けた電源
拡張基板を同位置に配設し、ＩＣの電源ピンをかかる電
源拡張基板の強化電源層とスルーホールを介して接続し
た場合には、充分な面積の電源層が供給され、また同時
にＩＣに近い距離に電源プレーンが供給されるため、充
分な電源層のインピーダンスの低減が図られ且つ電源ピ
ンに供給される電圧レベルに対する外来ノイズやＩＣの
信号レベル変化等により生じるレベル変動を抑制し、選
別試験の精度の向上を図ることが可能となる。また同時
に、装置の大型化を招くことなく充分な電源層の確保を
可能としている。
にグランド層６１に替えて電源層を設け、同時に、グラ
ンド拡張基板４に替えて内部に強化電源層を設けた電源
拡張基板を同位置に配設し、ＩＣの電源ピンをかかる電
源拡張基板の強化電源層とスルーホールを介して接続し
た場合には、充分な面積の電源層が供給され、また同時
にＩＣに近い距離に電源プレーンが供給されるため、充
分な電源層のインピーダンスの低減が図られ且つ電源ピ
ンに供給される電圧レベルに対する外来ノイズやＩＣの
信号レベル変化等により生じるレベル変動を抑制し、選
別試験の精度の向上を図ることが可能となる。また同時
に、装置の大型化を招くことなく充分な電源層の確保を
可能としている。
【００２９】（第２の実施形態）本発明の第２の実施例
について図５及び図６に基づいて説明する。
について図５及び図６に基づいて説明する。
【００３０】図５に示す選別用テストボード１０Ａは、
前述の選別用テストボード１０のコンタクトブロック６
及びグランド拡張基板４以外については同一の構成を有
するため、同一部分については同一の符号を付して重複
する説明は省略するものとする。
前述の選別用テストボード１０のコンタクトブロック６
及びグランド拡張基板４以外については同一の構成を有
するため、同一部分については同一の符号を付して重複
する説明は省略するものとする。
【００３１】図５に示すように、ボード本体１のピンソ
ケット５が装備された面上に、当該ピンソケット５を取
り囲んだ囲い状のコンタクトブロック６Ａが固定装備さ
れている。このコンタクトブロック６Ａのピンソケット
５と対向する内面上には、凹状の溝が形成され、その内
部の上側にはグランド層（グランドプレーン）６１Ａが
設けられており、その内部の下側には電源層（電源プレ
ーン）６２Ａが設けられている。これらグランド層６１
Ａと電源層６２Ａとは、各々絶縁されるよう形成され
る。そして、これらグランド層６１Ａ及び電源層６２Ａ
の間に後述する拡張基板４Ａの外縁部が挿入された状態
で当該拡張基板４Ａがコンタクトブロック６Ａに装備さ
れる。
ケット５が装備された面上に、当該ピンソケット５を取
り囲んだ囲い状のコンタクトブロック６Ａが固定装備さ
れている。このコンタクトブロック６Ａのピンソケット
５と対向する内面上には、凹状の溝が形成され、その内
部の上側にはグランド層（グランドプレーン）６１Ａが
設けられており、その内部の下側には電源層（電源プレ
ーン）６２Ａが設けられている。これらグランド層６１
Ａと電源層６２Ａとは、各々絶縁されるよう形成され
る。そして、これらグランド層６１Ａ及び電源層６２Ａ
の間に後述する拡張基板４Ａの外縁部が挿入された状態
で当該拡張基板４Ａがコンタクトブロック６Ａに装備さ
れる。
【００３２】図６は、グランド拡張基板４に替わる拡張
基板４Ａを示している。この拡張基板４Ａは、その平面
に対して垂直方向に貫通したスルーホール４１Ａが設け
られている。このスルーホール４１Ａは、ＩＣソケット
３の各連絡端子３１が個別に挿通される。また、各スル
ーホール４１Ａの内のスルーホール４１Ａａ，４１Ａｂ
はその内面が導電性を有しており、前者は拡張基板４Ａ
の内部に設けられた強化グランド層４２Ａに接続され、
後者は拡張基板４Ａの内部に設けられた強化電源層４４
Ａに接続されている。ここで強化グランド層４２Ａと強
化電源層４４Ａとは、各々絶縁されている。そして、上
記スルーホール４１Ａａは、ＩＣ２のグランドピン２１
ａと接するＩＣソケット３の連絡端子３１ａが挿通さ
れ、上記スルーホール４１Ａｂは、ＩＣ２の電源ピンと
接するＩＣソケット３の連絡端子が挿通される。なお、
その他の信号ピン２１等と連絡する他のスルーホール４
１Ａは、強化グランド層４２Ａまたは強化電源層４４Ａ
のいずれともと接続されていない。
基板４Ａを示している。この拡張基板４Ａは、その平面
に対して垂直方向に貫通したスルーホール４１Ａが設け
られている。このスルーホール４１Ａは、ＩＣソケット
３の各連絡端子３１が個別に挿通される。また、各スル
ーホール４１Ａの内のスルーホール４１Ａａ，４１Ａｂ
はその内面が導電性を有しており、前者は拡張基板４Ａ
の内部に設けられた強化グランド層４２Ａに接続され、
後者は拡張基板４Ａの内部に設けられた強化電源層４４
Ａに接続されている。ここで強化グランド層４２Ａと強
化電源層４４Ａとは、各々絶縁されている。そして、上
記スルーホール４１Ａａは、ＩＣ２のグランドピン２１
ａと接するＩＣソケット３の連絡端子３１ａが挿通さ
れ、上記スルーホール４１Ａｂは、ＩＣ２の電源ピンと
接するＩＣソケット３の連絡端子が挿通される。なお、
その他の信号ピン２１等と連絡する他のスルーホール４
１Ａは、強化グランド層４２Ａまたは強化電源層４４Ａ
のいずれともと接続されていない。
【００３３】さらに、強化グランド層４２Ａは、拡張基
板４Ａの周縁部における上面側に一様に形成された導電
性のグランドベタパターン４３Ａと接続されており、強
化電源層４４Ａは、拡張基板４Ａの周縁部における下面
側に一様に形成された導電性の電源ベタパターン４５Ａ
と接続されている。そして、拡張基板４Ａをコンタクト
ブロック６Ａに装着した場合において、当該グランドベ
タパターン４３Ａを介して強化グランド層４２Ａがコン
タクトブロック６Ａ内に設けられたグランド層６１Ａに
接続され、当該電源ベタパターン４５Ａを介して強化電
源層４４がコンタクトブロック６Ａ内に設けられた電源
層６２Ａに接続される。
板４Ａの周縁部における上面側に一様に形成された導電
性のグランドベタパターン４３Ａと接続されており、強
化電源層４４Ａは、拡張基板４Ａの周縁部における下面
側に一様に形成された導電性の電源ベタパターン４５Ａ
と接続されている。そして、拡張基板４Ａをコンタクト
ブロック６Ａに装着した場合において、当該グランドベ
タパターン４３Ａを介して強化グランド層４２Ａがコン
タクトブロック６Ａ内に設けられたグランド層６１Ａに
接続され、当該電源ベタパターン４５Ａを介して強化電
源層４４がコンタクトブロック６Ａ内に設けられた電源
層６２Ａに接続される。
【００３４】このため、ＩＣ２のグランドピン２１ａ
は、ボード本体１のグランド層１２の他に、この拡張基
板４Ａの強化グランド層４２Ａと共にコンタクトブロッ
ク６Ａのグランド層６１Ａとも接続される。また、ＩＣ
２の電源ピンは、ボード本体１の電源層（図示略）の他
に、この拡張基板４Ａの強化電源層４４Ａと共にコンタ
クトブロック６Ａの電源層６２Ａとも接続される。
は、ボード本体１のグランド層１２の他に、この拡張基
板４Ａの強化グランド層４２Ａと共にコンタクトブロッ
ク６Ａのグランド層６１Ａとも接続される。また、ＩＣ
２の電源ピンは、ボード本体１の電源層（図示略）の他
に、この拡張基板４Ａの強化電源層４４Ａと共にコンタ
クトブロック６Ａの電源層６２Ａとも接続される。
【００３５】この第２の実施形態では、前述の第１の実
施形態と同一の効果を有すると共に電源層の面積拡張に
よる効果を同時に得ることが可能である。また、拡張さ
れたグランド層及び電源層は、いずれもコンタクトブロ
ック６Ａ及びコンタクトブロック６Ａの内側領域内の拡
張基板４Ａ内に確保されているため、第１の実施形態よ
りもさらに効果的に余剰スペースの有効利用が図られ、
より効率良く装置の大型化の防止しつつ各層の拡大が図
られている。
施形態と同一の効果を有すると共に電源層の面積拡張に
よる効果を同時に得ることが可能である。また、拡張さ
れたグランド層及び電源層は、いずれもコンタクトブロ
ック６Ａ及びコンタクトブロック６Ａの内側領域内の拡
張基板４Ａ内に確保されているため、第１の実施形態よ
りもさらに効果的に余剰スペースの有効利用が図られ、
より効率良く装置の大型化の防止しつつ各層の拡大が図
られている。
【００３６】なお、上記各実施形態において、グランド
拡張基板４又は拡張基板４Ａの配置は、ＩＣソケット３
とピンソケット５の間に限定されるものではなく、例え
ば、ＩＣソケット３とＩＣ２との間に配設しても良い。
これにより、各グランド層又は電源層をよりＩＣに近接
させることが可能となり、グランドピン又は電源ピンに
供給される電圧レベルに対する外来ノイズやＩＣの信号
レベル変化等により生じるレベル変動を抑制し、選別試
験の精度のさらなる向上を図ることが可能となる。
拡張基板４又は拡張基板４Ａの配置は、ＩＣソケット３
とピンソケット５の間に限定されるものではなく、例え
ば、ＩＣソケット３とＩＣ２との間に配設しても良い。
これにより、各グランド層又は電源層をよりＩＣに近接
させることが可能となり、グランドピン又は電源ピンに
供給される電圧レベルに対する外来ノイズやＩＣの信号
レベル変化等により生じるレベル変動を抑制し、選別試
験の精度のさらなる向上を図ることが可能となる。
【００３７】
【発明の効果】本願発明は、コンタクトブロック内にグ
ランド層，電源層或いはその両方のいずれかを設けてい
るため、従来不足していたグランド層又は電源層の面積
を充分に確保することができ、充分なグランド層又は電
源層のインピーダンスの低減が図られる。
ランド層，電源層或いはその両方のいずれかを設けてい
るため、従来不足していたグランド層又は電源層の面積
を充分に確保することができ、充分なグランド層又は電
源層のインピーダンスの低減が図られる。
【００３８】また、グランド拡張基板，電源拡張基板又
は拡張基板をＩＣとボード本体の間におけるいずれかの
位置（例えば、ピンソケットを構成として含む場合には
このピンソケットとＩＣソケットとの間）に介在させた
ことにより、従来のボード本体内に設けられたグランド
層又は電源層よりもＩＣに近い距離にグランド層又は電
源層を確保することができ、これにより、グランドピン
又は電源ピンに供給される電圧レベルに対する外来ノイ
ズやＩＣの信号レベル変化等により生じるレベル変動を
抑制し、選別試験の精度の向上を図ることが可能とな
る。
は拡張基板をＩＣとボード本体の間におけるいずれかの
位置（例えば、ピンソケットを構成として含む場合には
このピンソケットとＩＣソケットとの間）に介在させた
ことにより、従来のボード本体内に設けられたグランド
層又は電源層よりもＩＣに近い距離にグランド層又は電
源層を確保することができ、これにより、グランドピン
又は電源ピンに供給される電圧レベルに対する外来ノイ
ズやＩＣの信号レベル変化等により生じるレベル変動を
抑制し、選別試験の精度の向上を図ることが可能とな
る。
【００３９】さらに、本発明は、従来からあるコンタク
トブロックの内部にグランド層又は電源層を確保してい
るため、装置の大型化を招くことなく充分なグランド層
の拡大を可能としている。
トブロックの内部にグランド層又は電源層を確保してい
るため、装置の大型化を招くことなく充分なグランド層
の拡大を可能としている。
【００４０】また、コンタクトブロック内にグランド層
及び電源層を同時に設けた場合には、拡張されたグラン
ド層及び電源層は、より効果的に余剰スペースの有効利
用が図られ、より効率良く装置の大型化の防止しつつ各
層の拡大が図られている。
及び電源層を同時に設けた場合には、拡張されたグラン
ド層及び電源層は、より効果的に余剰スペースの有効利
用が図られ、より効率良く装置の大型化の防止しつつ各
層の拡大が図られている。
【図１】本発明の第１の実施形態の分解断面図である。
【図２】図２（Ａ）は本発明の第１の実施形態の断面図
であり、図２（Ｂ）はその平面図である。
であり、図２（Ｂ）はその平面図である。
【図３】図１に開示したＩＣの底面図である。
【図４】図１に開示したグランド拡張基板の断面図であ
る。
る。
【図５】本発明の第２の実施形態の断面図である。
【図６】図５に開示したグランド拡張基板の断面図であ
る。
る。
【図７】従来例を示す断面図である。
【図８】他の従来例を示す断面図である。
【図９】さらに他の従来例を示す断面図である。
１ ボード本体 ２ ＩＣ ３ ＩＣソケット ４ グランド拡張基板 ４Ａ 拡張基板 ５ ピンソケット ６，６Ａ コンタクトブロック １０，１０Ａ 選別用テストボード １１，１１ａ スルーホール（接続端子） ２１ ピン ２１ａ グランドピン ６１，６１Ａ グランド層 ６２Ａ 電源層
Claims (6)
- 【請求項１】 ＩＣの複数のピンに個別に対応する接続
端子を備えるＩＣ選別試験用のボード本体と、前記ＩＣ
の各ピンを前記ボード本体の各接続端子に接続するＩＣ
ソケットと、このＩＣソケットに対して前記ＩＣの搬送
を行うハンドラの搬送位置決め用のコンタクトブロック
とを備えた選別用テストボードにおいて、前記コンタク
トブロックにグランド層を設け、このグランド層と前記
ＩＣのグランドピンとを接続するグランド拡張基板を前
記ＩＣとボード本体との間に介在させたことを特徴とす
る選別用テストボード。 - 【請求項２】 前記ボード本体と前記ＩＣソケットとの
間に介在し，前記ＩＣソケットを着脱自在に保持するピ
ンソケットを備え、 これらピンソケットとＩＣソケットとの間に前記グラン
ド拡張基板を介挿したことを特徴とする請求項１記載の
選別用テストボード。 - 【請求項３】 ＩＣの複数のピンに個別に対応する接続
端子を備えるＩＣ選別試験用のボード本体と、前記ＩＣ
の各ピンを前記ボード本体の各接続端子に接続するＩＣ
ソケットと、このＩＣソケットに対して前記ＩＣの搬送
を行うハンドラの搬送位置決め用のコンタクトブロック
とを備えた選別用テストボードにおいて、前記コンタク
トブロックに電源層を設け、この電源層と前記ＩＣの電
源ピンとを接続する電源拡張基板を前記ＩＣとボード本
体との間に介在させたことを特徴とする選別用テストボ
ード。 - 【請求項４】 前記ボード本体と前記ＩＣソケットとの
間に介在し，前記ＩＣソケットを着脱自在に保持するピ
ンソケットを備え、 これらピンソケットとＩＣソケットとの間に前記電源拡
張基板を介挿したことを特徴とする請求項３記載の選別
用テストボード。 - 【請求項５】 ＩＣの複数のピンに個別に対応する接続
端子を備えるＩＣ選別試験用のボード本体と、前記ＩＣ
の各ピンを前記ボード本体の各接続端子に接続するＩＣ
ソケットと、このＩＣソケットに対して前記ＩＣの搬送
を行うハンドラの搬送位置決め用のコンタクトブロック
とを備えた選別用テストボードにおいて、前記コンタク
トブロックにグランド層と電源層とをそれぞれ設け、 これらグランド層と電源層とに、前記ＩＣのグランドピ
ンと電源ピンとを個別に接続する拡張基板を前記ＩＣと
ボード本体との間に介在させたことを特徴とする選別用
テストボード。 - 【請求項６】 前記ボード本体と前記ＩＣソケットとの
間に介在し，前記ＩＣソケットを着脱自在に保持するピ
ンソケットを備え、 これらピンソケットとＩＣソケットとの間に前記拡張基
板を介挿したことを特徴とする請求項５記載の選別用テ
ストボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170766A JP2980200B2 (ja) | 1997-06-26 | 1997-06-26 | 選別用テストボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170766A JP2980200B2 (ja) | 1997-06-26 | 1997-06-26 | 選別用テストボード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1114699A true JPH1114699A (ja) | 1999-01-22 |
| JP2980200B2 JP2980200B2 (ja) | 1999-11-22 |
Family
ID=15910988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9170766A Expired - Lifetime JP2980200B2 (ja) | 1997-06-26 | 1997-06-26 | 選別用テストボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980200B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100850280B1 (ko) | 2007-01-04 | 2008-08-04 | 삼성전자주식회사 | 초정밀 검사가 가능한 적층형 테스트 보드 |
| JP2023529323A (ja) * | 2020-06-01 | 2023-07-10 | リーノ インダストリアル インコーポレイテッド | 検査ソケット |
-
1997
- 1997-06-26 JP JP9170766A patent/JP2980200B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100850280B1 (ko) | 2007-01-04 | 2008-08-04 | 삼성전자주식회사 | 초정밀 검사가 가능한 적층형 테스트 보드 |
| JP2023529323A (ja) * | 2020-06-01 | 2023-07-10 | リーノ インダストリアル インコーポレイテッド | 検査ソケット |
| US12105138B2 (en) | 2020-06-01 | 2024-10-01 | Leeno Industrial Inc. | Test socket |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2980200B2 (ja) | 1999-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990819 |