JPH1114709A - 集積回路装置の試験方法 - Google Patents
集積回路装置の試験方法Info
- Publication number
- JPH1114709A JPH1114709A JP9165798A JP16579897A JPH1114709A JP H1114709 A JPH1114709 A JP H1114709A JP 9165798 A JP9165798 A JP 9165798A JP 16579897 A JP16579897 A JP 16579897A JP H1114709 A JPH1114709 A JP H1114709A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- test
- terminals
- circuit device
- test method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010998 test method Methods 0.000 title claims description 12
- 238000012360 testing method Methods 0.000 claims abstract description 85
- 230000006870 function Effects 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 4
- 238000011990 functional testing Methods 0.000 description 3
- 230000032683 aging Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000013100 final test Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 101100117775 Arabidopsis thaliana DUT gene Proteins 0.000 description 1
- 101150091805 DUT1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】試験時間が長くかかるフラッシュメモリを含む
論理集積回路や、端子数の多い集積回路の試験時間を短
縮する。 【解決手段】複数の特定機能をもつ大規模集積回路群か
らなり、複数の外部接続端子をもつ論理集積回路装置を
複数回にわたって試験する場合（Ｓ１，３，５，７，
８）に、前記大規模集積回路群のうちの特定の大規模集
積回路の機能を、前記複数の外部接続端子のうちの一部
の端子を用いて、前記複数回のうち一部（Ｓ１，３，
５）を並列に試験する。
論理集積回路や、端子数の多い集積回路の試験時間を短
縮する。 【解決手段】複数の特定機能をもつ大規模集積回路群か
らなり、複数の外部接続端子をもつ論理集積回路装置を
複数回にわたって試験する場合（Ｓ１，３，５，７，
８）に、前記大規模集積回路群のうちの特定の大規模集
積回路の機能を、前記複数の外部接続端子のうちの一部
の端子を用いて、前記複数回のうち一部（Ｓ１，３，
５）を並列に試験する。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路装置の試験
方法に関し、特にＤＲＡＭ，ＳＲＡＭ，フラッシュＥＰ
ＲＯＭ等を含む大規模論理集積回路の試験方法に関す
る。
方法に関し、特にＤＲＡＭ，ＳＲＡＭ，フラッシュＥＰ
ＲＯＭ等を含む大規模論理集積回路の試験方法に関す
る。
【０００２】
【従来の技術】近年、論理集積回路装置は、ＬＳＩの微
細化技術やＣＡＤ技術により、大規模集積回路であるフ
ラッシュメモリ（ＦｌａｓｈＥＰＲＯＭ）やＤＲＡＭを
含み、高機能を実現している。
細化技術やＣＡＤ技術により、大規模集積回路であるフ
ラッシュメモリ（ＦｌａｓｈＥＰＲＯＭ）やＤＲＡＭを
含み、高機能を実現している。
【０００３】このような大規模論理集積回路の試験は、
一般にＩＣテスタを用いて実施されており、ＩＣテスタ
用の言語を用いて各機能試験やＤＣ試験などが、各試験
項目ごとに細かく記述された手続プログラムを用いて自
動的に測定される。この試験は、各試験項目ごとに、被
試験ＩＣ回路に入力される信号値や回路から出力される
期待値が記述されているテストパターンが用意されてお
り、これら全てのテストパターンのテストをパスすれ
ば、全機能を満足する良品であると判定されるようにな
っている。
一般にＩＣテスタを用いて実施されており、ＩＣテスタ
用の言語を用いて各機能試験やＤＣ試験などが、各試験
項目ごとに細かく記述された手続プログラムを用いて自
動的に測定される。この試験は、各試験項目ごとに、被
試験ＩＣ回路に入力される信号値や回路から出力される
期待値が記述されているテストパターンが用意されてお
り、これら全てのテストパターンのテストをパスすれ
ば、全機能を満足する良品であると判定されるようにな
っている。
【０００４】このＩＣテスタは、大規模論理集積回路の
ウェハー段階で、ウェハーの接続点とプローブで接触し
て試験をするウェハーテスト、チップをパッケージに実
装した段階でのパッケージテスト、製品段階でのテスト
など各段階で試験ができるようになっているが、これら
を組合せて効率的に試験が行われる必要がある。このＩ
Ｃテスタの接続ピン数は、最近のＩＣテスタでは５００
ピンと多数のものもあるが、接続ピン数が多くなれば、
システムとして高価なものとなってしまう。
ウェハー段階で、ウェハーの接続点とプローブで接触し
て試験をするウェハーテスト、チップをパッケージに実
装した段階でのパッケージテスト、製品段階でのテスト
など各段階で試験ができるようになっているが、これら
を組合せて効率的に試験が行われる必要がある。このＩ
Ｃテスタの接続ピン数は、最近のＩＣテスタでは５００
ピンと多数のものもあるが、接続ピン数が多くなれば、
システムとして高価なものとなってしまう。
【０００５】マイクロコンピュータ（マイコン）は、そ
の機能がプログラムされてＲＯＭに格納されており、従
来はＵＶＥＰＲＯＭを内蔵するマイコンが用いられてい
た。最近ではフラッシュメモリが、ハードディスクに置
き替るべきものとして実用化されており、マイコンのプ
ログラムは、デバッグのために何回も書きかえられる必
要があり、このマイコンのメモリとして、このフラッシ
ュメモリが適当と考えられてきた。
の機能がプログラムされてＲＯＭに格納されており、従
来はＵＶＥＰＲＯＭを内蔵するマイコンが用いられてい
た。最近ではフラッシュメモリが、ハードディスクに置
き替るべきものとして実用化されており、マイコンのプ
ログラムは、デバッグのために何回も書きかえられる必
要があり、このマイコンのメモリとして、このフラッシ
ュメモリが適当と考えられてきた。
【０００６】図４は従来例のＵＶＥＰＲＯＭを内蔵する
マイコンの論理集積回路の試験時の接続図である。１個
の被測定素子ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅ
ｓｔ）４の入出力接続ピン（Ｉ01〜Ｉ40，Ｏ1 〜Ｏ40）
が１台のＩＣテスタ３の接続ピンＪ01〜Ｊ80と接続され
て試験を行う。ここではＤＵＴ４の入出力接続ピンＪ01
〜Ｊ80が８０個となっており、ＩＣテスタ３として、８
０ピンの接続ピンをもつテスタが使用される。このＤＵ
Ｔ４の入力端子Ｉ01〜Ｉ40には、ＩＣテスタ３の出力端
子Ｊ01〜Ｊ40のドライバ（ＤＲＶ）からの信号が入力さ
れ、ＤＵＴ４の出力端子Ｏ01〜Ｏ40からの信号がＩＣテ
スタ３の入力端子Ｊ41〜Ｊ80のコンパレータ（ＣＭＰ）
内で、所定の期待値と比較されて、このＤＵＴ４の良品
・不良品の判定がなされる。この場合、ＤＵＴ４の全て
の端子はＩＣテスタ３のＤＲＶ，ＣＭＰ，ＢＳ（バイア
ス・ソース），ＧＮＤ（接地）のいずれかに接続されて
いる。
マイコンの論理集積回路の試験時の接続図である。１個
の被測定素子ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅ
ｓｔ）４の入出力接続ピン（Ｉ01〜Ｉ40，Ｏ1 〜Ｏ40）
が１台のＩＣテスタ３の接続ピンＪ01〜Ｊ80と接続され
て試験を行う。ここではＤＵＴ４の入出力接続ピンＪ01
〜Ｊ80が８０個となっており、ＩＣテスタ３として、８
０ピンの接続ピンをもつテスタが使用される。このＤＵ
Ｔ４の入力端子Ｉ01〜Ｉ40には、ＩＣテスタ３の出力端
子Ｊ01〜Ｊ40のドライバ（ＤＲＶ）からの信号が入力さ
れ、ＤＵＴ４の出力端子Ｏ01〜Ｏ40からの信号がＩＣテ
スタ３の入力端子Ｊ41〜Ｊ80のコンパレータ（ＣＭＰ）
内で、所定の期待値と比較されて、このＤＵＴ４の良品
・不良品の判定がなされる。この場合、ＤＵＴ４の全て
の端子はＩＣテスタ３のＤＲＶ，ＣＭＰ，ＢＳ（バイア
ス・ソース），ＧＮＤ（接地）のいずれかに接続されて
いる。
【０００７】このＤＵＴ４には、ＣＰＵ１１，ＲＡＭ１
２，ＵＶＥＰＲＯＭ１５が含まれるが、ＣＰＵ１１，Ｒ
ＡＭ１２の試験は総合的に試験されるが、ＵＶＥＰＲＯ
Ｍ１５は、信頼性確保のため、単体としての試験も実施
する必要があり、その試験としては、図５に示すフロー
図のように、ＵＶＥＰＲＯＭの単体試験としてウェハー
テスト（ステップＳ１１〜Ｓ１４）およびパッケージテ
スト（ステップＳ１６〜Ｓ２０）が含まれる。
２，ＵＶＥＰＲＯＭ１５が含まれるが、ＣＰＵ１１，Ｒ
ＡＭ１２の試験は総合的に試験されるが、ＵＶＥＰＲＯ
Ｍ１５は、信頼性確保のため、単体としての試験も実施
する必要があり、その試験としては、図５に示すフロー
図のように、ＵＶＥＰＲＯＭの単体試験としてウェハー
テスト（ステップＳ１１〜Ｓ１４）およびパッケージテ
スト（ステップＳ１６〜Ｓ２０）が含まれる。
【０００８】まず、ステップＳ１１のＵＶＥＰＲＯＭの
ウェハーテストとして、ＵＶＥＰＲＯＭへのデータ書込
みが行われ、ステップＳ１２で、書込んだデータの保存
状態をチェックするため、ベークによりウェハーを２５
０°Ｃに加熱する。次に、ステップＳ１３でステップＳ
１１で書込んだデータを読込み、機能試験を行ない、こ
の試験が終了すると、ステップＳ１４でこのＵＶＥＰＲ
ＯＭに紫外線ぽ照射して試験用に書込んだデータを消去
する。
ウェハーテストとして、ＵＶＥＰＲＯＭへのデータ書込
みが行われ、ステップＳ１２で、書込んだデータの保存
状態をチェックするため、ベークによりウェハーを２５
０°Ｃに加熱する。次に、ステップＳ１３でステップＳ
１１で書込んだデータを読込み、機能試験を行ない、こ
の試験が終了すると、ステップＳ１４でこのＵＶＥＰＲ
ＯＭに紫外線ぽ照射して試験用に書込んだデータを消去
する。
【０００９】次に、ステップＳ１５でＵＶＥＰＲＯＭを
チップに組込んでパッケージとし、ステップＳ１６の１
回目のパッケージテストとして、ＵＶＥＰＲＯＭへのデ
ータ書込みが行われ、ステップＳ１７でエージングによ
る負荷試験として、パッケージを１２５°Ｃに加熱す
る。さらに、ステップＳ１８で、ステップＳ１６で書込
んだデータを読込み、機能試験を行ない、この試験が終
了すると、ステップＳ１９でこのＵＶＥＰＲＯＭに紫外
線ぽ照射して試験用に書込んだデータを消去する。さら
に、ステップＳ２０で、ＣＰＵ，ＲＡＭを含めた最終試
験が抜き取りにより実施される。
チップに組込んでパッケージとし、ステップＳ１６の１
回目のパッケージテストとして、ＵＶＥＰＲＯＭへのデ
ータ書込みが行われ、ステップＳ１７でエージングによ
る負荷試験として、パッケージを１２５°Ｃに加熱す
る。さらに、ステップＳ１８で、ステップＳ１６で書込
んだデータを読込み、機能試験を行ない、この試験が終
了すると、ステップＳ１９でこのＵＶＥＰＲＯＭに紫外
線ぽ照射して試験用に書込んだデータを消去する。さら
に、ステップＳ２０で、ＣＰＵ，ＲＡＭを含めた最終試
験が抜き取りにより実施される。
【００１０】
【発明が解決しようとする課題】上述した従来のＵＶＥ
ＰＲＯＭを内蔵するマイコンの論理集積回路の試験方法
では、ＩＣテスタ３に接続される全ての接続端子に論理
集積回路であるＤＵＴ４の全ての接続ピンが接続される
ため、ＩＣテスタ３の端子数により同時に測定するＤＵ
Ｔ４の個数が制限されてしまうことになる。従って、端
子数の多い論理集積回路の場合には、同時に試験てきる
ＤＵＴの個数が制限されると共に、その試験時間も長く
かかることになる。前述の図４の場合には、８０個の接
続端子をもつＩＣテスタに対して、８０個の接続ピンを
もつ論理集積回路を接続しているので、１個しか試験す
ることができず、メモリ（ＵＶＥＰＲＯＭ）のように多
数の入出力端子を必要とし、その試験時間が長くかかる
論理集積回路では、試験時間が極めて長くなり、製造コ
ストが大幅に増大してしまうという問題がある。
ＰＲＯＭを内蔵するマイコンの論理集積回路の試験方法
では、ＩＣテスタ３に接続される全ての接続端子に論理
集積回路であるＤＵＴ４の全ての接続ピンが接続される
ため、ＩＣテスタ３の端子数により同時に測定するＤＵ
Ｔ４の個数が制限されてしまうことになる。従って、端
子数の多い論理集積回路の場合には、同時に試験てきる
ＤＵＴの個数が制限されると共に、その試験時間も長く
かかることになる。前述の図４の場合には、８０個の接
続端子をもつＩＣテスタに対して、８０個の接続ピンを
もつ論理集積回路を接続しているので、１個しか試験す
ることができず、メモリ（ＵＶＥＰＲＯＭ）のように多
数の入出力端子を必要とし、その試験時間が長くかかる
論理集積回路では、試験時間が極めて長くなり、製造コ
ストが大幅に増大してしまうという問題がある。
【００１１】本発明の目的は、試験時間が長くかかるメ
モリを含む論理集積回路や、端子数の多い集積回路の試
験時間を短縮した集積回路装置の試験方法を提供するこ
とにある。
モリを含む論理集積回路や、端子数の多い集積回路の試
験時間を短縮した集積回路装置の試験方法を提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明の構成は、複数の
特定機能をもつ大規模集積回路群からなり、複数の外部
接続端子をもつ論理集積回路装置を複数回にわたって試
験する集積回路装置の試験方法において、前記大規模集
積回路群のうちの特定の大規模集積回路の機能を、前記
複数の外部接続端子のうちの一部の端子を用いて、前記
複数回のうち一部を並列に試験することを特徴とする。
特定機能をもつ大規模集積回路群からなり、複数の外部
接続端子をもつ論理集積回路装置を複数回にわたって試
験する集積回路装置の試験方法において、前記大規模集
積回路群のうちの特定の大規模集積回路の機能を、前記
複数の外部接続端子のうちの一部の端子を用いて、前記
複数回のうち一部を並列に試験することを特徴とする。
【００１３】本発明において、複数回の試験のうちの前
半を前記特定の大規模集積回路を複数個並列に試験し、
また並列の試験を、複数の前記特定の大規模集積回路の
各接続端子を全て、前記複数の外部接続端子にそれぞれ
接続して行なったり、複数の前記特定の大規模集積回路
の入力側の対応する各接続端子を並列接続して並列に試
験を行なうこともできる。さらに、特定の大規模集積回
路として記憶回路、特にフラッシュ型ＥＰＲＯＭを用い
ることができる。
半を前記特定の大規模集積回路を複数個並列に試験し、
また並列の試験を、複数の前記特定の大規模集積回路の
各接続端子を全て、前記複数の外部接続端子にそれぞれ
接続して行なったり、複数の前記特定の大規模集積回路
の入力側の対応する各接続端子を並列接続して並列に試
験を行なうこともできる。さらに、特定の大規模集積回
路として記憶回路、特にフラッシュ型ＥＰＲＯＭを用い
ることができる。
【００１４】本発明によれば、大規模集積回路の試験項
目を、特定の（メモリ）機能のみに限定して、その際に
必要な接続端子のみをＩＣテスタに接続するので、同時
に試験することのできる大規模集積回路の個数を増やす
ことができ、全体として試験時間を短縮することがで
き、この試験コストを削減することができる。
目を、特定の（メモリ）機能のみに限定して、その際に
必要な接続端子のみをＩＣテスタに接続するので、同時
に試験することのできる大規模集積回路の個数を増やす
ことができ、全体として試験時間を短縮することがで
き、この試験コストを削減することができる。
【００１５】
【発明の実態の形態】次に本発明の実態形態を図により
説明する。図１は本発明の一実態形態を説明するフラッ
シュ型ＥＰＲＯＭを内蔵したマイコンの試験フロー図で
あり、図２は図１のフラッシュ型ＥＰＲＯＭを内蔵した
マイコンの論理集積回路の前半試験であるウェハーテス
トおよび一部のパッケージテストを行う時の接続図であ
る。本実態形態では、図２に示すように、図４のＵＶＥ
ＰＲＯＭ１５を内蔵した１個のＤＵＴ４の代りに、フラ
ッシュ型ＥＰＲＯＭ１３を内蔵した２個のＤＵＴ１，２
を用いている。ここ場合、２個の被測定素子ＤＵＴ１，
２の入出力接続ピン（Ｉ1 〜Ｉ40，Ｏ1 〜Ｏ40）のう
ち、フラッシュ型ＥＰＲＯＭ１３と接続される接続ピン
Ｉ26〜Ｉ40，Ｏ26〜Ｏ40が１台のＩＣテスタ３の接続ピ
ンＪ01〜15、Ｊ26〜40，Ｊ41〜55，Ｊ66〜80と接続され
て試験を行う。ここではＤＵＴ１，２の入出力接続ピン
数が６０個となっており、ＩＣテスタ３の８０本の接続
ピンを余裕をもって使用できる。
説明する。図１は本発明の一実態形態を説明するフラッ
シュ型ＥＰＲＯＭを内蔵したマイコンの試験フロー図で
あり、図２は図１のフラッシュ型ＥＰＲＯＭを内蔵した
マイコンの論理集積回路の前半試験であるウェハーテス
トおよび一部のパッケージテストを行う時の接続図であ
る。本実態形態では、図２に示すように、図４のＵＶＥ
ＰＲＯＭ１５を内蔵した１個のＤＵＴ４の代りに、フラ
ッシュ型ＥＰＲＯＭ１３を内蔵した２個のＤＵＴ１，２
を用いている。ここ場合、２個の被測定素子ＤＵＴ１，
２の入出力接続ピン（Ｉ1 〜Ｉ40，Ｏ1 〜Ｏ40）のう
ち、フラッシュ型ＥＰＲＯＭ１３と接続される接続ピン
Ｉ26〜Ｉ40，Ｏ26〜Ｏ40が１台のＩＣテスタ３の接続ピ
ンＪ01〜15、Ｊ26〜40，Ｊ41〜55，Ｊ66〜80と接続され
て試験を行う。ここではＤＵＴ１，２の入出力接続ピン
数が６０個となっており、ＩＣテスタ３の８０本の接続
ピンを余裕をもって使用できる。
【００１６】これらＤＵＴ１，２の入力端子Ｉ26〜Ｉ40
には、ＩＣテスタ３の出力端子Ｊ01〜15，Ｊ26〜40のド
ライバ（ＤＲＶ）からの信号が入力され、ＤＵＴ１，２
の出力端子Ｏ26〜Ｏ40からの信号がＩＣテスタ３の入力
端子Ｊ41〜55，Ｊ66〜80のコンパレータ（ＣＭＰ）内
で、所定の期待値と比較されて、これらＤＵＴ１，２の
良品・不良品の判定がなされる。
には、ＩＣテスタ３の出力端子Ｊ01〜15，Ｊ26〜40のド
ライバ（ＤＲＶ）からの信号が入力され、ＤＵＴ１，２
の出力端子Ｏ26〜Ｏ40からの信号がＩＣテスタ３の入力
端子Ｊ41〜55，Ｊ66〜80のコンパレータ（ＣＭＰ）内
で、所定の期待値と比較されて、これらＤＵＴ１，２の
良品・不良品の判定がなされる。
【００１７】これらＤＵＴ１，２には、ＣＰＵ１１，Ｒ
ＡＭ１２の他にフラッシュ型ＥＰＲＯＭ１３が含まれる
が、ＣＰＵ１１，ＲＡＭ１２の試験は総合的に試験され
るが、フラッシュ型ＥＰＲＯＭ１３は、信頼性確保のた
め、単体としての試験も実施する必要があり、その試験
としては、図２に示すフロー図のように、フラッシュ型
ＥＰＲＯＭの単体試験としてウェハーテスト（ステップ
Ｓ１〜Ｓ３）および１回目のパッケージテスト（ステッ
プＳ５）が含まれる。
ＡＭ１２の他にフラッシュ型ＥＰＲＯＭ１３が含まれる
が、ＣＰＵ１１，ＲＡＭ１２の試験は総合的に試験され
るが、フラッシュ型ＥＰＲＯＭ１３は、信頼性確保のた
め、単体としての試験も実施する必要があり、その試験
としては、図２に示すフロー図のように、フラッシュ型
ＥＰＲＯＭの単体試験としてウェハーテスト（ステップ
Ｓ１〜Ｓ３）および１回目のパッケージテスト（ステッ
プＳ５）が含まれる。
【００１８】まず、ステップＳ１のフラッシュＥＰＲＯ
Ｍのウェハーテストとして、２個のＤＵＴ１，２のフラ
ッシュＥＰＲＯＭへのデータ書込み・消去試験が行わ
れ、ステップＳ２で、加熱時の状態をみるため、ベーク
によりウェハーを２５０°Ｃに加熱する。次にステップ
Ｓ３で、加熱後の２回目のウェハーテストとして、同様
にデータ書込み・消去機能試験が行われ、この試験が終
了すると、次にステップＳ４でフラッシュＥＰＲＯＭを
チップに組込んでパッケージとする。
Ｍのウェハーテストとして、２個のＤＵＴ１，２のフラ
ッシュＥＰＲＯＭへのデータ書込み・消去試験が行わ
れ、ステップＳ２で、加熱時の状態をみるため、ベーク
によりウェハーを２５０°Ｃに加熱する。次にステップ
Ｓ３で、加熱後の２回目のウェハーテストとして、同様
にデータ書込み・消去機能試験が行われ、この試験が終
了すると、次にステップＳ４でフラッシュＥＰＲＯＭを
チップに組込んでパッケージとする。
【００１９】次に、ステップＳ５の１回目のパッケージ
テストとして、２個のＤＵＴ１，２のフラッシュＥＰＲ
ＯＭへのデータ書込み・消去試験が行われ、ステップＳ
６で、加熱時の状態をみるため、エージングによ負荷試
験としてパッケージ１２５°Ｃに加熱する。さらにステ
ップＳ７で、加熱後の２回目のパッケージテストとし
て、２個のＤＵＴ１，２のフラッシュＥＰＲＯＭへのデ
ータ書込み・消去試験が行われる。その後、ステップＳ
８で、ＣＰＵ，ＲＡＭを含めた総合最終試験が抜き取り
により実施される。
テストとして、２個のＤＵＴ１，２のフラッシュＥＰＲ
ＯＭへのデータ書込み・消去試験が行われ、ステップＳ
６で、加熱時の状態をみるため、エージングによ負荷試
験としてパッケージ１２５°Ｃに加熱する。さらにステ
ップＳ７で、加熱後の２回目のパッケージテストとし
て、２個のＤＵＴ１，２のフラッシュＥＰＲＯＭへのデ
ータ書込み・消去試験が行われる。その後、ステップＳ
８で、ＣＰＵ，ＲＡＭを含めた総合最終試験が抜き取り
により実施される。
【００２０】本実施形態において、ウェハーテストやパ
ッケージテスト等で複数回の試験を必要とする場合に、
多くの入出力端子をもったマイコンのＤＵＴの機能の一
部、すなわちフラッシュ型ＥＰＲＯＭの部分だけを接続
して試験をすれば、メモリ部分の３０端子分の接続でよ
く、他の部分の接続を必要としないので、２個のフラッ
シュ型ＥＰＲＯＭの部分だけを接続して試験すれば、６
０端子の接続で済むことになる。従って、同時に２個の
ＤＵＴの試験が可能となり、試験時間の長くかかるフラ
ッシュＥＰＲＯＭ内蔵の製品や、多端子数をもつ他の不
揮発性メモリ内蔵の製品の試験が、１台のＩＣテスタに
より短時間でできることになる。例えば、従来の試験方
法では素子１個当り６０秒かかっていたものが、本実施
形態の場合には２個で６０秒、すなわち素子１個当り３
０秒で済むことになる。
ッケージテスト等で複数回の試験を必要とする場合に、
多くの入出力端子をもったマイコンのＤＵＴの機能の一
部、すなわちフラッシュ型ＥＰＲＯＭの部分だけを接続
して試験をすれば、メモリ部分の３０端子分の接続でよ
く、他の部分の接続を必要としないので、２個のフラッ
シュ型ＥＰＲＯＭの部分だけを接続して試験すれば、６
０端子の接続で済むことになる。従って、同時に２個の
ＤＵＴの試験が可能となり、試験時間の長くかかるフラ
ッシュＥＰＲＯＭ内蔵の製品や、多端子数をもつ他の不
揮発性メモリ内蔵の製品の試験が、１台のＩＣテスタに
より短時間でできることになる。例えば、従来の試験方
法では素子１個当り６０秒かかっていたものが、本実施
形態の場合には２個で６０秒、すなわち素子１個当り３
０秒で済むことになる。
【００２１】図３は本発明の他の実態形態を説明するフ
ラッシュ型ＥＰＲＯＭを内蔵したマイコンの試験接続図
である。この実態形態では、ＤＵＴ１，２の入力端子Ｉ
26〜Ｉ40が共通接続されて、ＩＣテスタ３の出力端子Ｊ
26〜40のドライバ（ＤＲＶ）からの信号が入力されるよ
うになっており、ＤＵＴ１，２の出力端子Ｏ26〜Ｏ40か
らの信号がＩＣテスタ３の入力端子Ｊ41〜55，Ｊ66〜80
のコンパレータ（ＣＭＰ）内に接続されている。
ラッシュ型ＥＰＲＯＭを内蔵したマイコンの試験接続図
である。この実態形態では、ＤＵＴ１，２の入力端子Ｉ
26〜Ｉ40が共通接続されて、ＩＣテスタ３の出力端子Ｊ
26〜40のドライバ（ＤＲＶ）からの信号が入力されるよ
うになっており、ＤＵＴ１，２の出力端子Ｏ26〜Ｏ40か
らの信号がＩＣテスタ３の入力端子Ｊ41〜55，Ｊ66〜80
のコンパレータ（ＣＭＰ）内に接続されている。
【００２２】この実態形態では、ＤＵＴ１，２に同時に
入力信号が供給されるので、出力信号の識別をソフトウ
ェアで工夫する必要があるかもしれないが、接続端子数
６０とすると、３個のＤＵＴを同時に接続して試験する
ことができるという特徴がある。
入力信号が供給されるので、出力信号の識別をソフトウ
ェアで工夫する必要があるかもしれないが、接続端子数
６０とすると、３個のＤＵＴを同時に接続して試験する
ことができるという特徴がある。
【００２３】
【発明の効果】以上説明したように、本発明の集積回路
装置の試験方法によれば、複数の試験段階の前半で、一
部の機能の集積回路だけを、その部分の接続に限って試
験するので、一度に多くの製品の試験が可能となり、全
体として試験時間を短縮でき、試験コストを低減できる
という効果がある。
装置の試験方法によれば、複数の試験段階の前半で、一
部の機能の集積回路だけを、その部分の接続に限って試
験するので、一度に多くの製品の試験が可能となり、全
体として試験時間を短縮でき、試験コストを低減できる
という効果がある。
【図１】本発明の一実施形態の試験方法を説明するフロ
ー図。
ー図。
【図２】本実施形態のＩＣの接続状態を示す回路図。
【図３】本発明の他の実施形態のＩＣの接続状態を示す
回路図。
回路図。
【図４】従来例のＵＶＥＰＲＯＭを含むＩＣの試験方法
を説明するフロー図。
を説明するフロー図。
【図５】従来例のＩＣの接続状態を示す回路図。
１，２，４ ＤＵＴ ３ ＩＣテスタ １１ ＣＰＵ １２ ＲＡＭ １３ フラッシュメモリ １５ ＵＶＥＰＲＯＭ Ｉ01〜Ｉ40 ＤＵＴの入力端子 Ｏ01〜Ｏ40 ＤＵＴの出力端子 Ｊ01〜Ｊ80 ＩＣテスタの入出力ピン Ｓ１〜Ｓ２０ 処理ステップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792
Claims (6)
- 【請求項１】 複数の特定機能をもつ大規模集積回路群
からなり、複数の外部接続端子をもつ論理集積回路装置
を複数回にわたって試験する集積回路装置の試験方法に
おいて、前記大規模集積回路群のうちの特定の大規模集
積回路の機能を、前記複数の外部接続端子のうちの一部
の端子を用いて、前記複数回のうち一部を並列に試験す
ることを特徴とする集積回路装置の試験方法。 - 【請求項２】 前記複数回の試験のうちの前半を前記特
定の大規模集積回路を複数個並列に試験する請求項１記
載の集積回路装置の試験方法。 - 【請求項３】 前記並列の試験を、複数の前記特定の大
規模集積回路の各接続端子を全て、前記複数の外部接続
端子にそれぞれ接続して行なう請求項１または２記載の
集積回路装置の試験方法。 - 【請求項４】 前記並列の試験を、複数の前記特定の大
規模集積回路の入力側の対応する各接続端子を並列接続
して並列に試験を行なう請求項１または２記載の集積回
路装置の試験方法。 - 【請求項５】 前記特定の大規模集積回路が記憶回路で
ある請求項１乃至４記載の集積回路装置の試験方法。 - 【請求項６】 前記記憶回路がフラッシュ型ＥＰＲＯＭ
である請求項５記載の集積回路装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165798A JPH1114709A (ja) | 1997-06-23 | 1997-06-23 | 集積回路装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165798A JPH1114709A (ja) | 1997-06-23 | 1997-06-23 | 集積回路装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1114709A true JPH1114709A (ja) | 1999-01-22 |
Family
ID=15819202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165798A Pending JPH1114709A (ja) | 1997-06-23 | 1997-06-23 | 集積回路装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1114709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108351380A (zh) * | 2015-10-29 | 2018-07-31 | 北欧半导体公司 | 微处理器接口 |
-
1997
- 1997-06-23 JP JP9165798A patent/JPH1114709A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108351380A (zh) * | 2015-10-29 | 2018-07-31 | 北欧半导体公司 | 微处理器接口 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4298960B2 (ja) | アルゴリズム的にプログラム可能なメモリテスタにおけるトリガ信号生成方法 | |
| US8170828B2 (en) | Test method using memory programmed with tests and protocol to communicate between device under test and tester | |
| US6684356B2 (en) | Self-test ram using external synchronous clock | |
| KR100599348B1 (ko) | 단일 테스터 채널을 이용하여 다수의 디바이스의 테스트를 병렬 테스트하기 위한 분산형 인터페이스 | |
| JP3980827B2 (ja) | 半導体集積回路装置および製造方法 | |
| JP2950475B2 (ja) | メモリを備えた組込み自己検査 | |
| US6871307B2 (en) | Efficient test structure for non-volatile memory and other semiconductor integrated circuits | |
| US20030076125A1 (en) | Method and system for wafer and device level testing of an integrated circuit | |
| US20020199142A1 (en) | Semiconductor programming and testing method and apparatus | |
| WO2001063311A2 (en) | Method and system for wafer and device-level testing of an integrated circuit | |
| US7844867B1 (en) | Combined processor access and built in self test in hierarchical memory systems | |
| JP3353602B2 (ja) | 半導体装置の試験方法 | |
| CN114441934A (zh) | 一种针对芯片级的测试验证系统及芯片检测的方法 | |
| CN104094357B (zh) | 执行并行存储测试的装置和方法 | |
| WO2007113968A1 (ja) | 半導体集積回路の検査方法および情報記録媒体 | |
| JP2002340987A (ja) | 集積回路のパッドレシーバの試験を容易にする為のシステム及び方法 | |
| JPH1114709A (ja) | 集積回路装置の試験方法 | |
| JP2000057120A (ja) | Ｅｅｐｒｏｍ内蔵ワンチップマイクロコンピュータ | |
| US6976198B1 (en) | Self-repairing integrated circuit and method of operating the same | |
| JPH0252446A (ja) | 集積回路の試験装置 | |
| CN100444125C (zh) | 串行式输出入测试方法与其测试的存储器组件 | |
| KR100660640B1 (ko) | 웨이퍼 자동선별 테스트를 위한 데이터 기입 장치 및 방법 | |
| CN100392838C (zh) | 用于存储器集成电路的晶圆等级烧录 | |
| JP3165131B2 (ja) | 半導体集積回路のテスト方法及びテスト回路 | |
| WO2001037285A1 (fr) | Procede pour tester des memoires a semi-conducteur |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Effective date: 20050117 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070611 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070831 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071122 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20101130 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20111130 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20121130 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20131130 |