JPH11149066A - 液晶モジュール駆動回路 - Google Patents
液晶モジュール駆動回路Info
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Abstract
(57)【要約】
【課題】 モードに関係なくエージングテスト用パター
ンのための駆動信号を発生し、イネーブルモード及び同
期モードに適用でき、所定時間の間隔で黒及び白パター
ンの駆動信号を発生する液晶モジュール駆動回路を提供
する。 【解決手段】 １２Ｖの外部電圧を入力して３. ３Ｖと
５Ｖの内部電圧を駆動回路に発生する電源電圧発生部
と、所望の周波数のクロック信号を発生するクロック発
生部と、クロック信号を入力して駆動回路駆動用駆動信
号を発生するための駆動信号発生部と、駆動信号とクロ
ック信号を液晶モジュールの動作モードに従い選択して
出力するための信号選択部と、駆動信号と外部電圧を入
力して駆動回路の定常動作状態を検出するための状態検
出部と、５Ｖの内部電圧の印加に従い５Ｖの外部電圧ま
たは１２Ｖの外部電圧を選択出力する電源電圧選択部
と、信号選択部から駆動信号とクロック信号、電源電圧
選択部から電源電圧、状態検出部から状態検出信号を出
力する出力部とを備える。
ンのための駆動信号を発生し、イネーブルモード及び同
期モードに適用でき、所定時間の間隔で黒及び白パター
ンの駆動信号を発生する液晶モジュール駆動回路を提供
する。 【解決手段】 １２Ｖの外部電圧を入力して３. ３Ｖと
５Ｖの内部電圧を駆動回路に発生する電源電圧発生部
と、所望の周波数のクロック信号を発生するクロック発
生部と、クロック信号を入力して駆動回路駆動用駆動信
号を発生するための駆動信号発生部と、駆動信号とクロ
ック信号を液晶モジュールの動作モードに従い選択して
出力するための信号選択部と、駆動信号と外部電圧を入
力して駆動回路の定常動作状態を検出するための状態検
出部と、５Ｖの内部電圧の印加に従い５Ｖの外部電圧ま
たは１２Ｖの外部電圧を選択出力する電源電圧選択部
と、信号選択部から駆動信号とクロック信号、電源電圧
選択部から電源電圧、状態検出部から状態検出信号を出
力する出力部とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶モジュール駆
動回路に関し、より具体的には液晶モジュールをテスト
するための信号を発生する液晶モジュール駆動回路に関
する。特に、液晶モジュール（ＬＣＭ）の信頼性を測定
するためのエージング(AGING)テストとパネルテスト
時、モジュールアセンブリインライン(IN-LINE) で用い
られるパターンディスプレイのための信号を発生する液
晶モジュール駆動回路に関する。
動回路に関し、より具体的には液晶モジュールをテスト
するための信号を発生する液晶モジュール駆動回路に関
する。特に、液晶モジュール（ＬＣＭ）の信頼性を測定
するためのエージング(AGING)テストとパネルテスト
時、モジュールアセンブリインライン(IN-LINE) で用い
られるパターンディスプレイのための信号を発生する液
晶モジュール駆動回路に関する。
【０００２】
【従来の技術】一般に、従来の液晶モジュール駆動回路
は、所定モードのＴＦＴＬＣＭのみが駆動できるように
設計されている。従って、液晶モジュールのモードが変
更された場合には、そのモードに適した駆動回路をさら
に設計，製作することになって経済的な費用負担が大き
くなるという問題点があった。
は、所定モードのＴＦＴＬＣＭのみが駆動できるように
設計されている。従って、液晶モジュールのモードが変
更された場合には、そのモードに適した駆動回路をさら
に設計，製作することになって経済的な費用負担が大き
くなるという問題点があった。
【０００３】従来の液晶モジュールは、エージングテス
ト時、テストパターンとして一つの黒パターンのみを液
晶パネル上にディスプレイするように液晶モジュールを
駆動させた。従来のエージングテスト用液晶モジュール
駆動回路は、液晶モジュールのエージングテストの間
に、固定された一つの黒パターンをディスプレイするた
めの信号だけを発生し、液晶モジュールを駆動すること
により、液晶パネル上に黒パターンだけディスプレイさ
せていた。
ト時、テストパターンとして一つの黒パターンのみを液
晶パネル上にディスプレイするように液晶モジュールを
駆動させた。従来のエージングテスト用液晶モジュール
駆動回路は、液晶モジュールのエージングテストの間
に、固定された一つの黒パターンをディスプレイするた
めの信号だけを発生し、液晶モジュールを駆動すること
により、液晶パネル上に黒パターンだけディスプレイさ
せていた。
【０００４】
【発明が解決しようとする課題】従って、従来のエージ
ングテスト用液晶モジュール駆動回路は、液晶モジュー
ルのエージングテストの間、液晶パネル上に黒または白
パターンを所定時間、例えば２乃至３秒間隔でディスプ
レイするための信号を発生するのは不可能であった。
ングテスト用液晶モジュール駆動回路は、液晶モジュー
ルのエージングテストの間、液晶パネル上に黒または白
パターンを所定時間、例えば２乃至３秒間隔でディスプ
レイするための信号を発生するのは不可能であった。
【０００５】また、従来のエージングテスト用液晶モジ
ュール駆動回路は、３.３Ｖの電源電圧を必要とする液
晶モジュールとして、３. ３Ｖの電源電圧を供給するの
は不可能であった。
ュール駆動回路は、３.３Ｖの電源電圧を必要とする液
晶モジュールとして、３. ３Ｖの電源電圧を供給するの
は不可能であった。
【０００６】本発明の目的は、液晶モジュールのモード
に関係なくエージングテスト用パターンディスプレイの
ための駆動信号を発生する液晶モジュール駆動回路を提
供することにある。本発明の他の目的は、イネーブルモ
ード及び同期モードに適用できる液晶モジュール駆動回
路を提供することにある。本発明の更に他の目的は、
３. ３Ｖ又は５Ｖの電源電圧を液晶モジュールに供給で
きるエージングテスト用液晶モジュール駆動回路を提供
することにある。本発明の更に他の目的は、所定時間の
間隔で黒及び白パターンを液晶パネル上にディスプレイ
できる駆動信号を発生する液晶モジュール駆動回路を提
供することにある。
に関係なくエージングテスト用パターンディスプレイの
ための駆動信号を発生する液晶モジュール駆動回路を提
供することにある。本発明の他の目的は、イネーブルモ
ード及び同期モードに適用できる液晶モジュール駆動回
路を提供することにある。本発明の更に他の目的は、
３. ３Ｖ又は５Ｖの電源電圧を液晶モジュールに供給で
きるエージングテスト用液晶モジュール駆動回路を提供
することにある。本発明の更に他の目的は、所定時間の
間隔で黒及び白パターンを液晶パネル上にディスプレイ
できる駆動信号を発生する液晶モジュール駆動回路を提
供することにある。
【０００７】
【課題を解決するための手段】上記の発明の目的を達成
するため、液晶モジュール駆動回路は、１２Ｖの外部電
圧を入力し３. ３Ｖと５Ｖの内部電圧を発生する電源供
給部と；所望の周波数のクロック信号を発生するクロッ
ク発生部と；前記クロック発生部からのクロック信号を
入力し、データイネーブル信号，水平同期信号，垂直同
期信号，及びイネーブル信号の駆動信号を発生するため
の駆動信号発生部と；動作モードに従い前記駆動信号発
生部からのデータイネーブル信号，水平同期信号，垂直
同期信号，データイネーブル信号，イネーブル信号の中
所望の信号を液晶モジュールの動作モードに従い選択
し、選択した信号とクロック発生部からクロック信号を
出力するための信号選択部と；前記垂直同期信号と５Ｖ
の外部電圧を入力し駆動回路の定常動作状態を検出する
ための状態検出部と；前記電源供給部からの５Ｖの内部
電圧印加に従い５Ｖの外部電圧または１２Ｖの外部電圧
を選択出力するための電源電圧選択部と；前記信号選択
部から選択された駆動信号とクロック信号，電源電圧選
択部から電源電圧，及び状態検出部から状態検出信号を
出力する出力部とを含む。
するため、液晶モジュール駆動回路は、１２Ｖの外部電
圧を入力し３. ３Ｖと５Ｖの内部電圧を発生する電源供
給部と；所望の周波数のクロック信号を発生するクロッ
ク発生部と；前記クロック発生部からのクロック信号を
入力し、データイネーブル信号，水平同期信号，垂直同
期信号，及びイネーブル信号の駆動信号を発生するため
の駆動信号発生部と；動作モードに従い前記駆動信号発
生部からのデータイネーブル信号，水平同期信号，垂直
同期信号，データイネーブル信号，イネーブル信号の中
所望の信号を液晶モジュールの動作モードに従い選択
し、選択した信号とクロック発生部からクロック信号を
出力するための信号選択部と；前記垂直同期信号と５Ｖ
の外部電圧を入力し駆動回路の定常動作状態を検出する
ための状態検出部と；前記電源供給部からの５Ｖの内部
電圧印加に従い５Ｖの外部電圧または１２Ｖの外部電圧
を選択出力するための電源電圧選択部と；前記信号選択
部から選択された駆動信号とクロック信号，電源電圧選
択部から電源電圧，及び状態検出部から状態検出信号を
出力する出力部とを含む。
【０００８】外部電圧と内部電圧が同時に印加される場
合、外部電圧を選択して回路を保護するための回路保護
部を更に含み、前記回路保護部は同時に１２Ｖの外部電
圧と１２Ｖの内部電圧が印加される場合、このうち一つ
を選択するための第１保護部と；同時に５Ｖの外部電圧
と５Ｖの内部電圧が印加される場合、このうち一つを選
択する第２保護部とからなる。
合、外部電圧を選択して回路を保護するための回路保護
部を更に含み、前記回路保護部は同時に１２Ｖの外部電
圧と１２Ｖの内部電圧が印加される場合、このうち一つ
を選択するための第１保護部と；同時に５Ｖの外部電圧
と５Ｖの内部電圧が印加される場合、このうち一つを選
択する第２保護部とからなる。
【０００９】クロック発生部は、２５. １７５ＭＨｚ，
４０ＭＨｚ，６５ＭＨｚのいずれか一つの周波数を有す
るクロック信号を発生する。
４０ＭＨｚ，６５ＭＨｚのいずれか一つの周波数を有す
るクロック信号を発生する。
【００１０】前記電源供給部は、１２Ｖの外部電圧を入
力して５Ｖの内部電圧を発生する第１発生部と、１２Ｖ
の外部電圧を入力して３. ３Ｖの内部電圧を発生する第
２発生部とからなる。
力して５Ｖの内部電圧を発生する第１発生部と、１２Ｖ
の外部電圧を入力して３. ３Ｖの内部電圧を発生する第
２発生部とからなる。
【００１１】前記駆動信号発生部は前記クロック発生部
から発生されるクロック信号をカウンティングするため
のカウンティング部と；前記カウンティング部の出力信
号を入力してデータイネーブル信号を発生するためのデ
ータイネーブル信号発生部と；前記カウンティング部の
出力信号を入力して水平同期信号を発生するための水平
同期信号発生部と；前記データイネーブル信号発生部か
ら出力されるデータイネーブル信号を入力して垂直同期
信号を発生するための垂直同期信号発生部と；前記デー
タイネーブル信号発生部から発生されるデータイネーブ
ル信号を入力してイネーブル信号を発生するイネーブル
信号発生部と；前記電源供給部から印加される５Ｖの内
部電源を安定化させ、前記データイネーブル信号発生
部，垂直同期信号発生部及び水平同期信号発生部へ提供
するための電源安定化部とを具備する。
から発生されるクロック信号をカウンティングするため
のカウンティング部と；前記カウンティング部の出力信
号を入力してデータイネーブル信号を発生するためのデ
ータイネーブル信号発生部と；前記カウンティング部の
出力信号を入力して水平同期信号を発生するための水平
同期信号発生部と；前記データイネーブル信号発生部か
ら出力されるデータイネーブル信号を入力して垂直同期
信号を発生するための垂直同期信号発生部と；前記デー
タイネーブル信号発生部から発生されるデータイネーブ
ル信号を入力してイネーブル信号を発生するイネーブル
信号発生部と；前記電源供給部から印加される５Ｖの内
部電源を安定化させ、前記データイネーブル信号発生
部，垂直同期信号発生部及び水平同期信号発生部へ提供
するための電源安定化部とを具備する。
【００１２】前記信号選択部は、前記駆動信号発生部か
ら発生された駆動信号と前記クロック発生部からクロッ
ク信号を前記出力部へ伝達するための伝達部と；液晶モ
ジュールの動作モードに従い前記駆動信号発生部から発
生された駆動信号の中、所望の信号が前記出力部へ伝達
されるように選択するための選択部とを具備する。
ら発生された駆動信号と前記クロック発生部からクロッ
ク信号を前記出力部へ伝達するための伝達部と；液晶モ
ジュールの動作モードに従い前記駆動信号発生部から発
生された駆動信号の中、所望の信号が前記出力部へ伝達
されるように選択するための選択部とを具備する。
【００１３】前記電源電圧選択部は、電源供給部から５
Ｖの内部電圧印加に従い５Ｖの外部電圧を前記出力部に
提供するための第１選択部と；電源供給部から５Ｖの内
部電圧印加に従い１２Ｖの外部電圧を前記出力部に提供
するための第２選択部とからなる。前記第１選択部は、
前記電源供給部から５Ｖの内部電圧の印加を検出するイ
ンバータと；前記インバータの検出結果によって５Ｖの
外部電圧を前記出力部に出力するための第１トランジス
タと；前記第１トランジスタのベースとコレクタに５Ｖ
の外部電圧を各々印加するための第１及び第２抵抗とか
らなる。前記第２選択部は、前記電源供給部からの５Ｖ
の内部電圧を分圧するための第３及び第４抵抗と；分圧
された電圧によって１２Ｖの外部電圧を前記出力部に出
力するための第２トランジスタとからなる。
Ｖの内部電圧印加に従い５Ｖの外部電圧を前記出力部に
提供するための第１選択部と；電源供給部から５Ｖの内
部電圧印加に従い１２Ｖの外部電圧を前記出力部に提供
するための第２選択部とからなる。前記第１選択部は、
前記電源供給部から５Ｖの内部電圧の印加を検出するイ
ンバータと；前記インバータの検出結果によって５Ｖの
外部電圧を前記出力部に出力するための第１トランジス
タと；前記第１トランジスタのベースとコレクタに５Ｖ
の外部電圧を各々印加するための第１及び第２抵抗とか
らなる。前記第２選択部は、前記電源供給部からの５Ｖ
の内部電圧を分圧するための第３及び第４抵抗と；分圧
された電圧によって１２Ｖの外部電圧を前記出力部に出
力するための第２トランジスタとからなる。
【００１４】前記状態検出部は、前記駆動信号発生部か
ら印加される垂直同期信号と５Ｖの外部電圧とを入力し
て定常動作状態を検出するＡＮＤゲートと；前記ＡＮＤ
ゲートの出力によって、定常動作時には０Ｖの電圧を前
記出力部に提供し、非正常動作時には１２Ｖの外部電圧
を前記出力部に提供するためのトランジスタとからな
る。
ら印加される垂直同期信号と５Ｖの外部電圧とを入力し
て定常動作状態を検出するＡＮＤゲートと；前記ＡＮＤ
ゲートの出力によって、定常動作時には０Ｖの電圧を前
記出力部に提供し、非正常動作時には１２Ｖの外部電圧
を前記出力部に提供するためのトランジスタとからな
る。
【００１５】また、本発明は、１２Ｖの外部電圧を入力
し３. ３Ｖと５Ｖの内部電圧を発生する電源供給部と；
４０ＭＨｚのクロック信号ＣＬＫ及び反転クロック信号
を発生するクロック発生部と；前記クロック発生部のク
ロック信号及び反転されたクロック信号を入力して８０
０ＣＬＫのデータイネーブル信号，６００Ｈの垂直同期
信号及びイネーブル信号の駆動信号を発生するための駆
動信号発生部と；液晶モジュールの動作モードに従い前
記駆動信号発生部からのデータイネーブル信号の発生信
号，垂直同期信号，イネーブル信号の中所望の信号を選
択し、選択した信号とクロック発生部からのクロック信
号を出力するための信号選択部と；前記駆動信号発生部
からの垂直同期信号と５Ｖの外部電圧を入力し、液晶モ
ジュール駆動回路の定常動作状態を検出するための状態
検出部と；前記電源供給部から５Ｖの内部電圧印加に従
い５Ｖの外部電圧または１２Ｖの外部電圧を出力する電
源電圧選択部と；液晶パネル上にディスプレイされるパ
ターンとして、黒パターン又は黒／白パターンを選択す
るためのパターン選択部と；前記信号選択部から選択さ
れた駆動信号とクロック信号，電源電圧選択部から電源
電圧，及び状態検出部から状態検出信号を出力する出力
部とを含む液晶モジュール駆動回路を提供することを特
徴とする。
し３. ３Ｖと５Ｖの内部電圧を発生する電源供給部と；
４０ＭＨｚのクロック信号ＣＬＫ及び反転クロック信号
を発生するクロック発生部と；前記クロック発生部のク
ロック信号及び反転されたクロック信号を入力して８０
０ＣＬＫのデータイネーブル信号，６００Ｈの垂直同期
信号及びイネーブル信号の駆動信号を発生するための駆
動信号発生部と；液晶モジュールの動作モードに従い前
記駆動信号発生部からのデータイネーブル信号の発生信
号，垂直同期信号，イネーブル信号の中所望の信号を選
択し、選択した信号とクロック発生部からのクロック信
号を出力するための信号選択部と；前記駆動信号発生部
からの垂直同期信号と５Ｖの外部電圧を入力し、液晶モ
ジュール駆動回路の定常動作状態を検出するための状態
検出部と；前記電源供給部から５Ｖの内部電圧印加に従
い５Ｖの外部電圧または１２Ｖの外部電圧を出力する電
源電圧選択部と；液晶パネル上にディスプレイされるパ
ターンとして、黒パターン又は黒／白パターンを選択す
るためのパターン選択部と；前記信号選択部から選択さ
れた駆動信号とクロック信号，電源電圧選択部から電源
電圧，及び状態検出部から状態検出信号を出力する出力
部とを含む液晶モジュール駆動回路を提供することを特
徴とする。
【００１６】前記駆動信号発生部は、前記クロック発生
部からのクロック信号をカウンティングするためのカウ
ンティング部と；前記カウンティング部の出力信号を入
力して前記８００ＣＬＫのデータイネーブル信号を発生
するためのデータイネーブル信号発生部と；前記データ
イネーブル信号発生部から出力されるデータイネーブル
信号を入力して前記６００Ｈの垂直同期信号を発生する
ための垂直同期信号発生部と；前記垂直同期信号発生部
からの垂直同期信号及び前記データイネーブル信号発生
部からのデータイネーブル信号を入力してイネーブル信
号を発生するためのイネーブル信号発生部と；５Ｖの内
部電源を前記データイネーブル信号発生部と垂直同期信
号発生部に安定的に印加するための電源安定化部とを具
備する。
部からのクロック信号をカウンティングするためのカウ
ンティング部と；前記カウンティング部の出力信号を入
力して前記８００ＣＬＫのデータイネーブル信号を発生
するためのデータイネーブル信号発生部と；前記データ
イネーブル信号発生部から出力されるデータイネーブル
信号を入力して前記６００Ｈの垂直同期信号を発生する
ための垂直同期信号発生部と；前記垂直同期信号発生部
からの垂直同期信号及び前記データイネーブル信号発生
部からのデータイネーブル信号を入力してイネーブル信
号を発生するためのイネーブル信号発生部と；５Ｖの内
部電源を前記データイネーブル信号発生部と垂直同期信
号発生部に安定的に印加するための電源安定化部とを具
備する。
【００１７】前記カウンティング部は、前記クロック発
生部から反転クロック信号の立下りエッジでトリガされ
クロック信号をカウンティングし、第１乃至第１２出力
信号を発生する第１カウンタからなる。前記データイネ
ーブル信号発生部は、前記第１カウンタの第９出力を入
力する第１ＮＡＮＤゲートと；前記第１カウンタの第６
出力と第１１出力を入力する第２ＮＡＮＤゲートと；前
記第１ＮＡＮＤゲートの出力を入力とし、前記クロック
発生部のクロック信号の立上りエッジでトリガされる第
１フリップフロップと；前記第２ＮＡＮＤゲートの出力
を入力とし、前記クロック発生部のクロック信号の立上
りエッジでトリガされ、その出力信号が前記第１カウン
タのリセット信号に提供される第２フリップフロップ
と；前記第１及び第２フリップフロップの反転出力及び
出力が各々プリセット信号及びクリア信号へ入力され、
８００ＣＬＫのデータイネーブル信号を出力する第３フ
リップフロップとからなる。
生部から反転クロック信号の立下りエッジでトリガされ
クロック信号をカウンティングし、第１乃至第１２出力
信号を発生する第１カウンタからなる。前記データイネ
ーブル信号発生部は、前記第１カウンタの第９出力を入
力する第１ＮＡＮＤゲートと；前記第１カウンタの第６
出力と第１１出力を入力する第２ＮＡＮＤゲートと；前
記第１ＮＡＮＤゲートの出力を入力とし、前記クロック
発生部のクロック信号の立上りエッジでトリガされる第
１フリップフロップと；前記第２ＮＡＮＤゲートの出力
を入力とし、前記クロック発生部のクロック信号の立上
りエッジでトリガされ、その出力信号が前記第１カウン
タのリセット信号に提供される第２フリップフロップ
と；前記第１及び第２フリップフロップの反転出力及び
出力が各々プリセット信号及びクリア信号へ入力され、
８００ＣＬＫのデータイネーブル信号を出力する第３フ
リップフロップとからなる。
【００１８】前記垂直同期信号発生部は、前記データイ
ネーブル信号発生部から発生される前記データイネーブ
ル信号の立下りエッジでトリガされ、前記データイネー
ブル信号をカウンティングし第１乃至第１２出力信号を
発生するための第２カウンタと；前記第２カウンタの第
３乃至第５出力を入力する第３ＮＡＮＤゲートと；前記
第２カウンタの第５出力及び第６出力を入力する第１Ａ
ＮＤゲートと；前記第２カウンタの第７出力及び第１０
出力を入力する第２ＡＮＤゲートと；前記第１及び第２
ＡＮＤゲートの出力及び前記カウンタの第３出力を入力
する 第４ＮＡＮＤゲートと；前記データイネーブル信
号発生部から発生されたデータイネーブル信号を反転さ
せるためのインバータと；前記第３ＮＡＮＤゲートの出
力を入力信号とし、反転されたデータイネーブル信号の
立上りエッジでトリガされる第４フリップフロップと；
前記第４ＮＡＮＤゲートの出力を入力信号とし、前記反
転されたデータイネーブル信号の立上りエッジでトリガ
され、その出力を第２カウンタのリセット信号に提供す
る第５フリップフロップと；前記第４フリップフロップ
の反転出力信号がプリセット信号として印加される第５
フリップフロップの出力信号がクリア信号へ印加され、
その出力信号として６００Ｈの垂直同期信号を出力する
第６フリップフロップとからなる。
ネーブル信号発生部から発生される前記データイネーブ
ル信号の立下りエッジでトリガされ、前記データイネー
ブル信号をカウンティングし第１乃至第１２出力信号を
発生するための第２カウンタと；前記第２カウンタの第
３乃至第５出力を入力する第３ＮＡＮＤゲートと；前記
第２カウンタの第５出力及び第６出力を入力する第１Ａ
ＮＤゲートと；前記第２カウンタの第７出力及び第１０
出力を入力する第２ＡＮＤゲートと；前記第１及び第２
ＡＮＤゲートの出力及び前記カウンタの第３出力を入力
する 第４ＮＡＮＤゲートと；前記データイネーブル信
号発生部から発生されたデータイネーブル信号を反転さ
せるためのインバータと；前記第３ＮＡＮＤゲートの出
力を入力信号とし、反転されたデータイネーブル信号の
立上りエッジでトリガされる第４フリップフロップと；
前記第４ＮＡＮＤゲートの出力を入力信号とし、前記反
転されたデータイネーブル信号の立上りエッジでトリガ
され、その出力を第２カウンタのリセット信号に提供す
る第５フリップフロップと；前記第４フリップフロップ
の反転出力信号がプリセット信号として印加される第５
フリップフロップの出力信号がクリア信号へ印加され、
その出力信号として６００Ｈの垂直同期信号を出力する
第６フリップフロップとからなる。
【００１９】前記イネーブル信号発生部は、前記データ
イネーブル信号発生部からのデータイネーブル信号と、
垂直同期信号発生部からの垂直同期信号とを入力し、イ
ネーブル信号を発生するための第３ＡＮＤゲートからな
る。
イネーブル信号発生部からのデータイネーブル信号と、
垂直同期信号発生部からの垂直同期信号とを入力し、イ
ネーブル信号を発生するための第３ＡＮＤゲートからな
る。
【００２０】信号選択部は、前記駆動信号発生部からデ
ータイネーブル信号，イネーブル信号，垂直同期信号，
及びクロック発生部からのクロック信号を出力部へ伝達
するための伝達部と；前記伝達部から印加されるイネー
ブル信号とクロック信号を選択して出力部に提供するた
めの選択部とからなる。前記伝達部は、前記駆動信号発
生部から入力されるデータイネーブル信号，垂直同期信
号，及びイネーブル信号を入力するための出力バッファ
と；前記出力バッファからイネーブル信号と垂直同期信
号，及びクロック発生部のクロック信号を前記出力部へ
伝達するための保護用の多数のバッファとを具備する。
前記選択部は、前記出力バッファから出力部へ印加され
るイネーブル信号とクロック信号を選択するためのスイ
ッチからなる。また、前記パターン選択部は、黒／白パ
ターンを選択するためのジャンパスイッチと；ジャンパ
スイッチにより選択された黒／白パターンの周期を調節
するためのタイマーと；前記タイマーの出力を入力と
し、前記データイネーブル信号の立上りエッジでパター
ンの周期をジャンパスイッチを介して前記出力部へ出力
するフリップフロップとからなる。
ータイネーブル信号，イネーブル信号，垂直同期信号，
及びクロック発生部からのクロック信号を出力部へ伝達
するための伝達部と；前記伝達部から印加されるイネー
ブル信号とクロック信号を選択して出力部に提供するた
めの選択部とからなる。前記伝達部は、前記駆動信号発
生部から入力されるデータイネーブル信号，垂直同期信
号，及びイネーブル信号を入力するための出力バッファ
と；前記出力バッファからイネーブル信号と垂直同期信
号，及びクロック発生部のクロック信号を前記出力部へ
伝達するための保護用の多数のバッファとを具備する。
前記選択部は、前記出力バッファから出力部へ印加され
るイネーブル信号とクロック信号を選択するためのスイ
ッチからなる。また、前記パターン選択部は、黒／白パ
ターンを選択するためのジャンパスイッチと；ジャンパ
スイッチにより選択された黒／白パターンの周期を調節
するためのタイマーと；前記タイマーの出力を入力と
し、前記データイネーブル信号の立上りエッジでパター
ンの周期をジャンパスイッチを介して前記出力部へ出力
するフリップフロップとからなる。
【００２１】又、本発明は、１２Ｖの外部電圧を入力し
３. ３Ｖと５Ｖの内部電圧を発生する電源供給部と；２
５. １７５ＭＨｚのクロック信号ＣＬＫ及び反転クロッ
ク信号を発生するクロック発生部と；前記クロック発生
部のクロック信号及び反転されたクロック信号を入力し
て６４０ＣＬＫのデータイネーブル信号，４８０Ｈの垂
直同期信号，水平同期信号，及びイネーブル信号の駆動
信号を発生するための駆動信号発生部と；液晶モジュー
ルの動作モードに従い前記駆動信号発生部からのデータ
イネーブル信号，垂直同期信号，水平同期信号，イネー
ブル信号の中所望の信号を選択し、選択した駆動信号と
クロック発生部からクロック信号を出力するための信号
選択部と；前記垂直同期信号と５Ｖの外部電圧を入力
し、液晶モジュール駆動回路の定常動作状態を検出する
ための状態検出部と；前記電源供給部から５Ｖの内部電
圧印加に従い５Ｖの外部電圧または１２Ｖの外部電圧を
出力する電源電圧選択部と；前記信号選択部から選択さ
れた駆動信号とクロック信号，電源電圧選択部から電源
電圧，及び状態検出部から状態検出信号を出力する出力
部とを含む液晶モジュール駆動回路を提供することを特
徴とする。
３. ３Ｖと５Ｖの内部電圧を発生する電源供給部と；２
５. １７５ＭＨｚのクロック信号ＣＬＫ及び反転クロッ
ク信号を発生するクロック発生部と；前記クロック発生
部のクロック信号及び反転されたクロック信号を入力し
て６４０ＣＬＫのデータイネーブル信号，４８０Ｈの垂
直同期信号，水平同期信号，及びイネーブル信号の駆動
信号を発生するための駆動信号発生部と；液晶モジュー
ルの動作モードに従い前記駆動信号発生部からのデータ
イネーブル信号，垂直同期信号，水平同期信号，イネー
ブル信号の中所望の信号を選択し、選択した駆動信号と
クロック発生部からクロック信号を出力するための信号
選択部と；前記垂直同期信号と５Ｖの外部電圧を入力
し、液晶モジュール駆動回路の定常動作状態を検出する
ための状態検出部と；前記電源供給部から５Ｖの内部電
圧印加に従い５Ｖの外部電圧または１２Ｖの外部電圧を
出力する電源電圧選択部と；前記信号選択部から選択さ
れた駆動信号とクロック信号，電源電圧選択部から電源
電圧，及び状態検出部から状態検出信号を出力する出力
部とを含む液晶モジュール駆動回路を提供することを特
徴とする。
【００２２】本発明の液晶モジュール駆動回路におい
て、前記駆動信号発生部は、前記クロック発生部からの
反転クロック信号の立下りエッジでトリガされ前記クロ
ック信号をカウンティングするためのカウンティング部
と；前記カウンティング部の出力信号を入力して前記６
４０ＣＬＫのデータイネーブル信号を発生するためのデ
ータイネーブル信号発生部と；前記カウンティング部の
出力信号を入力して水平同期信号を発生する水平同期信
号発生部と；前記データイネーブル信号発生部から出力
されるデータイネーブル信号を入力して前記４８０Ｈの
垂直同期信号を発生するための垂直同期信号発生部と；
前記垂直同期信号発生部からの垂直同期信号及び前記デ
ータイネーブル信号発生部からのデータイネーブル信号
を入力してイネーブル信号を発生するためのイネーブル
信号発生部と；５Ｖの内部電源を前記データイネーブル
信号発生部，垂直同期信号発生部，及び垂直同期信号発
生部に安定的に印加するための電源安定化部とを具備す
る。
て、前記駆動信号発生部は、前記クロック発生部からの
反転クロック信号の立下りエッジでトリガされ前記クロ
ック信号をカウンティングするためのカウンティング部
と；前記カウンティング部の出力信号を入力して前記６
４０ＣＬＫのデータイネーブル信号を発生するためのデ
ータイネーブル信号発生部と；前記カウンティング部の
出力信号を入力して水平同期信号を発生する水平同期信
号発生部と；前記データイネーブル信号発生部から出力
されるデータイネーブル信号を入力して前記４８０Ｈの
垂直同期信号を発生するための垂直同期信号発生部と；
前記垂直同期信号発生部からの垂直同期信号及び前記デ
ータイネーブル信号発生部からのデータイネーブル信号
を入力してイネーブル信号を発生するためのイネーブル
信号発生部と；５Ｖの内部電源を前記データイネーブル
信号発生部，垂直同期信号発生部，及び垂直同期信号発
生部に安定的に印加するための電源安定化部とを具備す
る。
【００２３】前記カウンティング部は、前記クロック発
生部から反転クロック信号の立下りエッジでトリガされ
前記クロック信号をカウンティングし、第１乃至第１２
出力信号を発生する第１カウンタからなる。前記データ
イネーブル信号発生部は、前記第１カウンタの第６出力
と第８出力を入力する第１ＮＡＮＤゲートと；前記第１
カウンタの第６出力，第９出力，及び第１０出力を入力
する第２ＮＡＮＤゲートと；前記第１ＮＡＮＤゲートの
出力を入力とし、前記クロック発生部のクロック信号の
立上りエッジでトリガされる第１フリップフロップと；
前記第２ＮＡＮＤゲートの出力を入力とし、前記クロッ
ク発生部のクロック信号の立上りエッジでトリガされ、
その反転出力信号が前記第１カウンタのリセット信号に
提供される第２フリップフロップと；前記第１及び第２
フリップフロップの反転出力及び出力が各々プリセット
信号及びクリア信号へ入力され、６４０ＣＬＫのデータ
イネーブル信号を出力する第３フリップフロップとから
なる。前記水平同期信号発生部は、前記第１カウンタの
第６出力と第７出力を入力する第３ＮＡＮＤゲートと；
前記第３ＮＡＮＤゲートの出力を入力とし、前記クロッ
ク信号の立上りエッジでトリガされる第４フリップフロ
ップと；前記第４フリップフロップの出力と第２フリッ
プフロップの出力を各々プリセット信号とクリア信号と
し、その出力へ水平同期信号を発生する第５フリップフ
ロップとからなる。
生部から反転クロック信号の立下りエッジでトリガされ
前記クロック信号をカウンティングし、第１乃至第１２
出力信号を発生する第１カウンタからなる。前記データ
イネーブル信号発生部は、前記第１カウンタの第６出力
と第８出力を入力する第１ＮＡＮＤゲートと；前記第１
カウンタの第６出力，第９出力，及び第１０出力を入力
する第２ＮＡＮＤゲートと；前記第１ＮＡＮＤゲートの
出力を入力とし、前記クロック発生部のクロック信号の
立上りエッジでトリガされる第１フリップフロップと；
前記第２ＮＡＮＤゲートの出力を入力とし、前記クロッ
ク発生部のクロック信号の立上りエッジでトリガされ、
その反転出力信号が前記第１カウンタのリセット信号に
提供される第２フリップフロップと；前記第１及び第２
フリップフロップの反転出力及び出力が各々プリセット
信号及びクリア信号へ入力され、６４０ＣＬＫのデータ
イネーブル信号を出力する第３フリップフロップとから
なる。前記水平同期信号発生部は、前記第１カウンタの
第６出力と第７出力を入力する第３ＮＡＮＤゲートと；
前記第３ＮＡＮＤゲートの出力を入力とし、前記クロッ
ク信号の立上りエッジでトリガされる第４フリップフロ
ップと；前記第４フリップフロップの出力と第２フリッ
プフロップの出力を各々プリセット信号とクリア信号と
し、その出力へ水平同期信号を発生する第５フリップフ
ロップとからなる。
【００２４】また、前記垂直同期信号発生部は、前記デ
ータイネーブル信号発生部から発生される前記データイ
ネーブル信号の立下りエッジでトリガされ、前記データ
イネーブル信号をカウンティングし第１乃至第１２出力
信号を発生するための第２カウンタと；前記第２カウン
タの第３出力，第４出力及び第１０出力を入力する第４
ＮＡＮＤゲートと；前記第２カウンタの第３出力，第４
出力及び第６出力を入力する第５ＮＡＮＤゲートと；前
記データイネーブル信号発生部から発生されたデータイ
ネーブル信号を反転させるためのインバータと；前記第
２カウンタの第２出力を入力信号とし、反転されたデー
タイネーブル信号の立上りエッジでトリガされる第６フ
リップフロップと；前記第４ＮＡＮＤゲートの出力を入
力信号とし、前記反転されたデータイネーブル信号の立
上りエッジでトリガされ、その反転出力信号を前記第２
カウンタのリセット信号に提供する第７フリップフロッ
プと；前記第６フリップフロップの反転出力信号がプリ
セット信号として印加され、第７フリップフロップの出
力信号がクリア信号へ印加され、その出力信号として垂
直同期信号を出力する第８フリップフロップと；前記第
６ＮＡＮＤゲートの出力を入力信号とし、前記反転され
たデータイネーブル信号の立上りエッジでトリガされる
第９フリップフロップと；前記第９フリップフロップの
出力信号がプリセット信号として印加され、第７フリッ
プフロップの出力信号がクリア信号へ印加される第１０
フリップフロップとからなる。前記イネーブル信号発生
部は、前記データイネーブル信号発生部からのデータイ
ネーブル信号と、垂直同期信号発生部からの第１０フリ
ップフロップの出力信号とを入力し、イネーブル信号を
発生するための第３ＡＮＤゲートからなる。
ータイネーブル信号発生部から発生される前記データイ
ネーブル信号の立下りエッジでトリガされ、前記データ
イネーブル信号をカウンティングし第１乃至第１２出力
信号を発生するための第２カウンタと；前記第２カウン
タの第３出力，第４出力及び第１０出力を入力する第４
ＮＡＮＤゲートと；前記第２カウンタの第３出力，第４
出力及び第６出力を入力する第５ＮＡＮＤゲートと；前
記データイネーブル信号発生部から発生されたデータイ
ネーブル信号を反転させるためのインバータと；前記第
２カウンタの第２出力を入力信号とし、反転されたデー
タイネーブル信号の立上りエッジでトリガされる第６フ
リップフロップと；前記第４ＮＡＮＤゲートの出力を入
力信号とし、前記反転されたデータイネーブル信号の立
上りエッジでトリガされ、その反転出力信号を前記第２
カウンタのリセット信号に提供する第７フリップフロッ
プと；前記第６フリップフロップの反転出力信号がプリ
セット信号として印加され、第７フリップフロップの出
力信号がクリア信号へ印加され、その出力信号として垂
直同期信号を出力する第８フリップフロップと；前記第
６ＮＡＮＤゲートの出力を入力信号とし、前記反転され
たデータイネーブル信号の立上りエッジでトリガされる
第９フリップフロップと；前記第９フリップフロップの
出力信号がプリセット信号として印加され、第７フリッ
プフロップの出力信号がクリア信号へ印加される第１０
フリップフロップとからなる。前記イネーブル信号発生
部は、前記データイネーブル信号発生部からのデータイ
ネーブル信号と、垂直同期信号発生部からの第１０フリ
ップフロップの出力信号とを入力し、イネーブル信号を
発生するための第３ＡＮＤゲートからなる。
【００２５】本発明の液晶モジュール駆動回路におい
て、前記信号選択部は、前記駆動信号発生部からデータ
イネーブル信号，イネーブル信号，水平同期信号，垂直
同期信号の中、所望の信号を液晶モジュールの動作モー
ドに従い選択するための選択部と；前記選択部により選
択された駆動信号とクロック発生部からのクロック信号
を前記出力部へ伝達するための伝達部とからなる。
て、前記信号選択部は、前記駆動信号発生部からデータ
イネーブル信号，イネーブル信号，水平同期信号，垂直
同期信号の中、所望の信号を液晶モジュールの動作モー
ドに従い選択するための選択部と；前記選択部により選
択された駆動信号とクロック発生部からのクロック信号
を前記出力部へ伝達するための伝達部とからなる。
【００２６】また、本発明は、１２Ｖの外部電圧を入力
し３. ３Ｖと５Ｖの内部電圧を発生する電源供給部と；
６０ＭＨｚのクロック信号ＣＬＫ及び反転クロック信号
を発生するクロック発生部と；前記クロック発生部のク
ロック信号及び反転されたクロック信号を入力して１０
２４ＣＬＫのデータイネーブル信号，７６８Ｈの垂直同
期信号，水平同期信号，及びイネーブル信号の駆動信号
を発生するための駆動信号発生部と；前記駆動信号発生
部からのデータイネーブル信号の発生信号，垂直同期信
号，水平同期信号，イネーブル信号の中、所望の信号を
液晶モジュールの動作モードに従い選択し、選択した駆
動信号とクロック発生部からクロック信号を出力するた
めの信号選択部と；前記駆動信号発生部からの垂直同期
信号と、前記電源供給部からの５Ｖの内部電圧とを入力
し、液晶モジュール駆動回路の定常動作状態を検出する
ための状態検出部と；前記電源供給部から５Ｖの内部電
圧印加に従い５Ｖの外部電圧または１２Ｖの外部電圧を
出力する電源電圧選択部と；前記信号選択部から選択さ
れた駆動信号とクロック信号，電源電圧選択部から電源
電圧，及び状態検出部から状態検出信号を出力する出力
部とを含む液晶モジュール駆動回路を提供することを特
徴とする。
し３. ３Ｖと５Ｖの内部電圧を発生する電源供給部と；
６０ＭＨｚのクロック信号ＣＬＫ及び反転クロック信号
を発生するクロック発生部と；前記クロック発生部のク
ロック信号及び反転されたクロック信号を入力して１０
２４ＣＬＫのデータイネーブル信号，７６８Ｈの垂直同
期信号，水平同期信号，及びイネーブル信号の駆動信号
を発生するための駆動信号発生部と；前記駆動信号発生
部からのデータイネーブル信号の発生信号，垂直同期信
号，水平同期信号，イネーブル信号の中、所望の信号を
液晶モジュールの動作モードに従い選択し、選択した駆
動信号とクロック発生部からクロック信号を出力するた
めの信号選択部と；前記駆動信号発生部からの垂直同期
信号と、前記電源供給部からの５Ｖの内部電圧とを入力
し、液晶モジュール駆動回路の定常動作状態を検出する
ための状態検出部と；前記電源供給部から５Ｖの内部電
圧印加に従い５Ｖの外部電圧または１２Ｖの外部電圧を
出力する電源電圧選択部と；前記信号選択部から選択さ
れた駆動信号とクロック信号，電源電圧選択部から電源
電圧，及び状態検出部から状態検出信号を出力する出力
部とを含む液晶モジュール駆動回路を提供することを特
徴とする。
【００２７】本発明の液晶モジュール駆動回路におい
て、前記駆動信号発生部は、前記クロック発生部からの
反転クロック信号の立下りエッジでトリガされ前記クロ
ック信号をカウンティングするためのカウンティング部
と；前記カウンティング部の出力信号を入力して前記１
０２４ＣＬＫのデータイネーブル信号を発生するための
データイネーブル信号発生部と；前記カウンティング部
の出力信号を入力して水平同期信号を発生する水平同期
信号発生部と；前記データイネーブル信号発生部から出
力されるデータイネーブル信号を入力して前記７６８Ｈ
の垂直同期信号を発生するための垂直同期信号発生部
と；前記垂直同期信号発生部からの垂直同期信号及び前
記データイネーブル信号発生部からのデータイネーブル
信号を入力してイネーブル信号を発生するためのイネー
ブル信号発生部と；５Ｖの内部電源を前記データイネー
ブル信号発生部，水平同期信号発生部，及び垂直同期信
号発生部に安定的に印加するための電源安定化部とを具
備する。
て、前記駆動信号発生部は、前記クロック発生部からの
反転クロック信号の立下りエッジでトリガされ前記クロ
ック信号をカウンティングするためのカウンティング部
と；前記カウンティング部の出力信号を入力して前記１
０２４ＣＬＫのデータイネーブル信号を発生するための
データイネーブル信号発生部と；前記カウンティング部
の出力信号を入力して水平同期信号を発生する水平同期
信号発生部と；前記データイネーブル信号発生部から出
力されるデータイネーブル信号を入力して前記７６８Ｈ
の垂直同期信号を発生するための垂直同期信号発生部
と；前記垂直同期信号発生部からの垂直同期信号及び前
記データイネーブル信号発生部からのデータイネーブル
信号を入力してイネーブル信号を発生するためのイネー
ブル信号発生部と；５Ｖの内部電源を前記データイネー
ブル信号発生部，水平同期信号発生部，及び垂直同期信
号発生部に安定的に印加するための電源安定化部とを具
備する。
【００２８】前記カウンティング部は、前記クロック発
生部から反転クロック信号の立下りエッジでトリガされ
前記クロック信号をカウンティングし、第１乃至第１２
出力信号を発生する第１カウンタからなる。前記データ
イネーブル信号発生部は、前記第１カウンタの第６出力
と第８出力を入力する第１ＮＡＮＤゲートと；前記第１
カウンタの第６出力，第８出力，及び第１０出力を入力
する第２ＮＡＮＤゲートと；前記第１ＮＡＮＤゲートの
出力を入力とし、前記クロック発生部のクロック信号の
立上りエッジでトリガされる第１フリップフロップと；
前記第２ＮＡＮＤゲートの出力を入力とし、前記クロッ
ク発生部のクロック信号の立上りエッジでトリガされ、
その反転出力信号が前記第１カウンタのリセット信号に
提供される第２フリップフロップと；前記第１及び第２
フリップフロップの反転出力及び出力が各々プリセット
信号及びクリア信号へ入力され、６４０ＣＬＫのデータ
イネーブル信号を出力する第３フリップフロップとから
なる。前記水平同期信号発生部は、前記第１カウンタの
第３出力と第７出力を入力する第３ＮＡＮＤゲートと；
前記第３ＮＡＮＤゲートの出力を入力とし、前記クロッ
ク信号の立上りエッジでトリガされる第４フリップフロ
ップと；前記第４フリップフロップの出力と第２フリッ
プフロップの出力を各々プリセット信号とクリア信号と
し、その出力へ水平同期信号を発生する第５フリップフ
ロップとからなる。
生部から反転クロック信号の立下りエッジでトリガされ
前記クロック信号をカウンティングし、第１乃至第１２
出力信号を発生する第１カウンタからなる。前記データ
イネーブル信号発生部は、前記第１カウンタの第６出力
と第８出力を入力する第１ＮＡＮＤゲートと；前記第１
カウンタの第６出力，第８出力，及び第１０出力を入力
する第２ＮＡＮＤゲートと；前記第１ＮＡＮＤゲートの
出力を入力とし、前記クロック発生部のクロック信号の
立上りエッジでトリガされる第１フリップフロップと；
前記第２ＮＡＮＤゲートの出力を入力とし、前記クロッ
ク発生部のクロック信号の立上りエッジでトリガされ、
その反転出力信号が前記第１カウンタのリセット信号に
提供される第２フリップフロップと；前記第１及び第２
フリップフロップの反転出力及び出力が各々プリセット
信号及びクリア信号へ入力され、６４０ＣＬＫのデータ
イネーブル信号を出力する第３フリップフロップとから
なる。前記水平同期信号発生部は、前記第１カウンタの
第３出力と第７出力を入力する第３ＮＡＮＤゲートと；
前記第３ＮＡＮＤゲートの出力を入力とし、前記クロッ
ク信号の立上りエッジでトリガされる第４フリップフロ
ップと；前記第４フリップフロップの出力と第２フリッ
プフロップの出力を各々プリセット信号とクリア信号と
し、その出力へ水平同期信号を発生する第５フリップフ
ロップとからなる。
【００２９】又、前記垂直同期信号発生部は、前記デー
タイネーブル信号発生部から発生される前記データイネ
ーブル信号の立下りエッジでトリガされ、前記データイ
ネーブル信号をカウンティングし第１乃至第１２出力信
号を発生するための第２カウンタと；前記第２カウンタ
の第２出力及び第３出力を入力する第４ＮＡＮＤゲート
と；前記第２カウンタの第２出力及び第３出力を入力す
る第１ＡＮＤゲートと；前記第２カウンタの第６出力及
び第９出力を入力する第２ＡＮＤゲートと；前記第１及
び第２ＡＮＤゲートの出力と第１０出力を入力する第５
ＮＡＮＤゲートと；前記第２カウンタの第２出力、第３
出力及び第６出力を入力する第６ＮＡＮＤゲートと；前
記データイネーブル信号発生部から発生されたデータイ
ネーブル信号を反転させるためのインバータと；前記第
４ＮＡＮＤゲートの出力を入力信号とし、前記反転され
たデータイネーブル信号の立上りエッジでトリガされる
第６フリップフロップと；前記第５ＮＡＮＤゲートの出
力を入力信号とし、前記反転されたデータイネーブル信
号の立上りエッジでトリガされ、その出力を第２カウン
タのリセット信号に提供する第７フリップフロップと；
前記第６フリップフロップの反転出力信号がプリセット
信号として印加され、第７フリップフロップの出力信号
がクリア信号へ印加され、その出力信号として垂直同期
信号を出力する第８フリップフロップと；前記第６ＮＡ
ＮＤゲートの出力を入力信号とし、前記反転されたデー
タイネーブル信号の立上りエッジでトリガされる第９フ
リップフロップと；前記第９フリップフロップの出力信
号がプリセット信号として印加され、第７フリップフロ
ップの出力信号がクリア信号へ印加される第１０フリッ
プフロップとからなる。前記イネーブル信号発生部は、
前記データイネーブル信号発生部からのデータイネーブ
ル信号と、垂直同期信号発生部からの第１０フリップフ
ロップの出力信号とを入力し、イネーブル信号を発生す
るための第３ＡＮＤゲートからなる。
タイネーブル信号発生部から発生される前記データイネ
ーブル信号の立下りエッジでトリガされ、前記データイ
ネーブル信号をカウンティングし第１乃至第１２出力信
号を発生するための第２カウンタと；前記第２カウンタ
の第２出力及び第３出力を入力する第４ＮＡＮＤゲート
と；前記第２カウンタの第２出力及び第３出力を入力す
る第１ＡＮＤゲートと；前記第２カウンタの第６出力及
び第９出力を入力する第２ＡＮＤゲートと；前記第１及
び第２ＡＮＤゲートの出力と第１０出力を入力する第５
ＮＡＮＤゲートと；前記第２カウンタの第２出力、第３
出力及び第６出力を入力する第６ＮＡＮＤゲートと；前
記データイネーブル信号発生部から発生されたデータイ
ネーブル信号を反転させるためのインバータと；前記第
４ＮＡＮＤゲートの出力を入力信号とし、前記反転され
たデータイネーブル信号の立上りエッジでトリガされる
第６フリップフロップと；前記第５ＮＡＮＤゲートの出
力を入力信号とし、前記反転されたデータイネーブル信
号の立上りエッジでトリガされ、その出力を第２カウン
タのリセット信号に提供する第７フリップフロップと；
前記第６フリップフロップの反転出力信号がプリセット
信号として印加され、第７フリップフロップの出力信号
がクリア信号へ印加され、その出力信号として垂直同期
信号を出力する第８フリップフロップと；前記第６ＮＡ
ＮＤゲートの出力を入力信号とし、前記反転されたデー
タイネーブル信号の立上りエッジでトリガされる第９フ
リップフロップと；前記第９フリップフロップの出力信
号がプリセット信号として印加され、第７フリップフロ
ップの出力信号がクリア信号へ印加される第１０フリッ
プフロップとからなる。前記イネーブル信号発生部は、
前記データイネーブル信号発生部からのデータイネーブ
ル信号と、垂直同期信号発生部からの第１０フリップフ
ロップの出力信号とを入力し、イネーブル信号を発生す
るための第３ＡＮＤゲートからなる。
【００３０】前記信号選択部は、前記駆動信号発生部か
らデータイネーブル信号，イネーブル信号，水平同期信
号，垂直同期信号の中、所望の信号を液晶モジュールの
動作モードに従い選択するための選択部と；前記選択部
により選択された駆動信号とクロック発生部からのクロ
ック信号を出力部へ伝達するための伝達部とからなる。
らデータイネーブル信号，イネーブル信号，水平同期信
号，垂直同期信号の中、所望の信号を液晶モジュールの
動作モードに従い選択するための選択部と；前記選択部
により選択された駆動信号とクロック発生部からのクロ
ック信号を出力部へ伝達するための伝達部とからなる。
【００３１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の形態を説明する。図１は、本発明のエージン
グテスト用液晶モジュール駆動回路のブロック図であ
る。本発明の実施の形態によるエージングテスト用液晶
モジュール駆動回路は、１２Ｖの外部電圧１２Ｂを入力
し、３. ３Ｖと５Ｖの内部電圧を駆動回路に発生する電
源供給部１０と；所望の周波数のクロック信号ＣＬＫを
発生するクロック発生部２０と；前記クロック信号発生
部２０から発生されるクロック信号ＣＬＫを入力して駆
動回路を駆動するための駆動信号、例えばデータイネー
ブル信号ＤＥ，垂直同期信号ＶＳＹＮＣ，水平同期信号
ＨＳＹＮＣ及びイネーブル信号ＥＮＡＢを発生するため
の駆動信号発生部３０とを含む。
施の形態の形態を説明する。図１は、本発明のエージン
グテスト用液晶モジュール駆動回路のブロック図であ
る。本発明の実施の形態によるエージングテスト用液晶
モジュール駆動回路は、１２Ｖの外部電圧１２Ｂを入力
し、３. ３Ｖと５Ｖの内部電圧を駆動回路に発生する電
源供給部１０と；所望の周波数のクロック信号ＣＬＫを
発生するクロック発生部２０と；前記クロック信号発生
部２０から発生されるクロック信号ＣＬＫを入力して駆
動回路を駆動するための駆動信号、例えばデータイネー
ブル信号ＤＥ，垂直同期信号ＶＳＹＮＣ，水平同期信号
ＨＳＹＮＣ及びイネーブル信号ＥＮＡＢを発生するため
の駆動信号発生部３０とを含む。
【００３２】液晶モジュール駆動回路は、前記駆動信号
発生部３０からのデータイネーブル信号発生信号ＤＥ，
垂直同期信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ，イ
ネーブル信号ＥＮＡＢの中、所望の信号を選択して出力
するための信号選択部４０と；前記垂直同期信号と５Ｖ
の外部電圧を入力し、駆動回路の定常動作状態を検出す
るための状態検出部５０とを含む。
発生部３０からのデータイネーブル信号発生信号ＤＥ，
垂直同期信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ，イ
ネーブル信号ＥＮＡＢの中、所望の信号を選択して出力
するための信号選択部４０と；前記垂直同期信号と５Ｖ
の外部電圧を入力し、駆動回路の定常動作状態を検出す
るための状態検出部５０とを含む。
【００３３】また、液晶モジュール用駆動回路は、電源
供給部１０から発生された５Ｖの内部電圧の印加に従
い、液晶モジュール駆動時には５Ｖの外部電圧を出力
し、パターンディスプレイ時には１２Ｖの外部電圧を選
択するための電源電圧選択部６０と；インタフェース回
路（図示せず) とのインタフェースのために、電源電圧
１２Ｂ，５Ｂ，５Ｖ，信号選択部４０を通じて選択され
た駆動信号、及び状態検出部５０から状態検出信号を出
力するための出力部７０と；外部電圧と内部電圧が同時
に印加される場合、外部電圧を選択して回路を保護する
ための回路保護部８０とを具備する。
供給部１０から発生された５Ｖの内部電圧の印加に従
い、液晶モジュール駆動時には５Ｖの外部電圧を出力
し、パターンディスプレイ時には１２Ｖの外部電圧を選
択するための電源電圧選択部６０と；インタフェース回
路（図示せず) とのインタフェースのために、電源電圧
１２Ｂ，５Ｂ，５Ｖ，信号選択部４０を通じて選択され
た駆動信号、及び状態検出部５０から状態検出信号を出
力するための出力部７０と；外部電圧と内部電圧が同時
に印加される場合、外部電圧を選択して回路を保護する
ための回路保護部８０とを具備する。
【００３４】電源供給部１０は、１２Ｖの外部電圧を入
力して５Ｖの内部電圧を発生する第１発生部１１と；１
２Ｖの外部電圧を入力して３. ３Ｖの内部電圧を発生す
る第２発生部１２とからなる。
力して５Ｖの内部電圧を発生する第１発生部１１と；１
２Ｖの外部電圧を入力して３. ３Ｖの内部電圧を発生す
る第２発生部１２とからなる。
【００３５】一般に、液晶モジュールは、６４０×４８
０の解像度を有するＶＧＡ(VideoGraphics Array) ，８
００×６００の解像度を有するＳＶＧＡ(SuperGraphics
array)，１０２４×７６８の解像度を有するＸＧＡ(Ex
tended GraphicsArray) などがある。
０の解像度を有するＶＧＡ(VideoGraphics Array) ，８
００×６００の解像度を有するＳＶＧＡ(SuperGraphics
array)，１０２４×７６８の解像度を有するＸＧＡ(Ex
tended GraphicsArray) などがある。
【００３６】従って、クロック発生部２０では、液晶モ
ジュールによって該当する周波数のクロック信号ＣＬＫ
を発生することになる。この時、ＶＧＡは２５.１７５
ＭＨｚ，ＳＶＧＡは４０ＭＨｚ，ＸＧＡは６５ＭＨｚの
周波数を有するクロック信号を発生することになる。
ジュールによって該当する周波数のクロック信号ＣＬＫ
を発生することになる。この時、ＶＧＡは２５.１７５
ＭＨｚ，ＳＶＧＡは４０ＭＨｚ，ＸＧＡは６５ＭＨｚの
周波数を有するクロック信号を発生することになる。
【００３７】前記駆動信号発生部３０は、電源供給部１
０から印加される５Ｖの内部電源を安定化させるための
電源安定化部３１と；前記クロック発生部２０から発生
されるクロック信号ＣＬＫをカウンティングするための
カウンティング部３２と；前記カウンティング部３２の
出力信号を入力してデータイネーブル信号ＤＥを発生す
るためのデータイネーブル信号発生部３３と；前記カウ
ンティング３２部の出力信号を入力して水平同期信号Ｈ
ＳＹＮＣを発生するための水平同期信号発生部３４と；
前記データイネーブル信号発生部３２から出力されるデ
ータイネーブル信号ＤＥを入力して垂直同期信号ＶＳＹ
ＮＣを発生するための垂直同期信号発生部３５と；前記
データイネーブル信号発生部３３から発生されるデータ
イネーブル信号ＤＥと垂直同期信号発生部の垂直同期信
号を入力してイネーブル信号ＥＮＡＢを発生するイネー
ブル信号発生部３６とを具備する。
０から印加される５Ｖの内部電源を安定化させるための
電源安定化部３１と；前記クロック発生部２０から発生
されるクロック信号ＣＬＫをカウンティングするための
カウンティング部３２と；前記カウンティング部３２の
出力信号を入力してデータイネーブル信号ＤＥを発生す
るためのデータイネーブル信号発生部３３と；前記カウ
ンティング３２部の出力信号を入力して水平同期信号Ｈ
ＳＹＮＣを発生するための水平同期信号発生部３４と；
前記データイネーブル信号発生部３２から出力されるデ
ータイネーブル信号ＤＥを入力して垂直同期信号ＶＳＹ
ＮＣを発生するための垂直同期信号発生部３５と；前記
データイネーブル信号発生部３３から発生されるデータ
イネーブル信号ＤＥと垂直同期信号発生部の垂直同期信
号を入力してイネーブル信号ＥＮＡＢを発生するイネー
ブル信号発生部３６とを具備する。
【００３８】前記信号選択部４０は、モードに従い前記
駆動信号発生部３０から印加される駆動信号中、所望の
信号を選択するための選択部４１と；前記駆動信号発生
部３０から印加される駆動信号中、前記選択部４１によ
り選択された信号を伝達するための伝達部４２とからな
る。
駆動信号発生部３０から印加される駆動信号中、所望の
信号を選択するための選択部４１と；前記駆動信号発生
部３０から印加される駆動信号中、前記選択部４１によ
り選択された信号を伝達するための伝達部４２とからな
る。
【００３９】前記状態検出部５０は、垂直同期信号ＶＳ
ＹＮＣと５Ｖの外部電圧を入力して定常状態を検出す
る。
ＹＮＣと５Ｖの外部電圧を入力して定常状態を検出す
る。
【００４０】前記電源電圧選択部６０は、前記駆動部か
ら５Ｖの内部電圧の印加に従い、液晶モジュール駆動時
には５Ｖの外部電圧を選択出力するための第１選択手段
６１と、パターンディスプレイ時には１２Ｖの外部電圧
を選択出力する第２選択部６２とからなる。前記出力部
７０は、駆動回路の出力信号をインタフェース回路(図
示せず) に提供するためのコネクタから構成される。前
記回路保護部８０は、同時に５Ｖの外部電圧と５Ｖの内
部電圧が印加される場合、このうち一つを選択するため
の第１保護部８１と、同時に１２Ｖの外部電圧と１２Ｖ
の内部電圧が印加される場合、このうち一つを選択する
第２保護部８２とからなる。
ら５Ｖの内部電圧の印加に従い、液晶モジュール駆動時
には５Ｖの外部電圧を選択出力するための第１選択手段
６１と、パターンディスプレイ時には１２Ｖの外部電圧
を選択出力する第２選択部６２とからなる。前記出力部
７０は、駆動回路の出力信号をインタフェース回路(図
示せず) に提供するためのコネクタから構成される。前
記回路保護部８０は、同時に５Ｖの外部電圧と５Ｖの内
部電圧が印加される場合、このうち一つを選択するため
の第１保護部８１と、同時に１２Ｖの外部電圧と１２Ｖ
の内部電圧が印加される場合、このうち一つを選択する
第２保護部８２とからなる。
【００４１】上記したような本発明の液晶モジュール駆
動回路の動作を説明すれば次の通りである。電源供給部
１０は、１２Ｖの外部電圧を入力し、第１発生部１１及
び第２発生部１２を通じて５Ｖの内部電圧と３. ３Ｖの
内部電圧を各々発生し駆動回路に供給する。従って、ク
ロック発生部２０は、所定の周波数を有するクロック信
号ＣＬＫを前記駆動信号発生部３０と信号選択部４０に
供給する。
動回路の動作を説明すれば次の通りである。電源供給部
１０は、１２Ｖの外部電圧を入力し、第１発生部１１及
び第２発生部１２を通じて５Ｖの内部電圧と３. ３Ｖの
内部電圧を各々発生し駆動回路に供給する。従って、ク
ロック発生部２０は、所定の周波数を有するクロック信
号ＣＬＫを前記駆動信号発生部３０と信号選択部４０に
供給する。
【００４２】クロック発生部２０から所定周波数のクロ
ック信号ＣＬＫが印加されると、駆動信号発生部３０
は、クロック信号ＣＬＫをカウンティング部３２を通じ
てカウンティングし、データイネーブル信号発生部３３
と水平同期信号発生部３４は、カウンティング部３２の
出力信号を入力し各々データイネーブル信号ＤＥと水平
同期信号ＨＳＹＮＣを発生する。そして、垂直同期信号
発生部３５は、前記データイネーブル信号発生部３３か
ら発生されるデータイネーブル信号ＤＥを入力し垂直同
期信号ＶＳＹＮＣを発生し、イネーブル信号発生部３６
は、前記データイネーブル信号発生部３３のデータイネ
ーブル信号ＤＥと垂直同期信号発生部３５の垂直同期信
号ＶＳＹＮＣとを入力し、イネーブル信号ＥＮＡＢを発
生する。この時、電源安定化部３１は、前記電源供給部
１０から発生される５Ｖの内部電圧を安定化させ、前記
データイネーブル信号発生部３３，水平同期信号発生部
３４及び垂直同期信号発生部３５に提供する。
ック信号ＣＬＫが印加されると、駆動信号発生部３０
は、クロック信号ＣＬＫをカウンティング部３２を通じ
てカウンティングし、データイネーブル信号発生部３３
と水平同期信号発生部３４は、カウンティング部３２の
出力信号を入力し各々データイネーブル信号ＤＥと水平
同期信号ＨＳＹＮＣを発生する。そして、垂直同期信号
発生部３５は、前記データイネーブル信号発生部３３か
ら発生されるデータイネーブル信号ＤＥを入力し垂直同
期信号ＶＳＹＮＣを発生し、イネーブル信号発生部３６
は、前記データイネーブル信号発生部３３のデータイネ
ーブル信号ＤＥと垂直同期信号発生部３５の垂直同期信
号ＶＳＹＮＣとを入力し、イネーブル信号ＥＮＡＢを発
生する。この時、電源安定化部３１は、前記電源供給部
１０から発生される５Ｖの内部電圧を安定化させ、前記
データイネーブル信号発生部３３，水平同期信号発生部
３４及び垂直同期信号発生部３５に提供する。
【００４３】信号選択部４０は、前記駆動信号発生部３
０から発生されたデータイネーブル信号ＤＥ，垂直同期
信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ，イネーブル
信号ＥＮＡＢの中、所望の信号を前記選択部４１を通じ
て選択し、伝達部４２を通じてクロック発生部２０から
クロック信号ＣＬＫと共に前記出力部７０へ伝達する。
０から発生されたデータイネーブル信号ＤＥ，垂直同期
信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ，イネーブル
信号ＥＮＡＢの中、所望の信号を前記選択部４１を通じ
て選択し、伝達部４２を通じてクロック発生部２０から
クロック信号ＣＬＫと共に前記出力部７０へ伝達する。
【００４４】この時、状態検出部５０は、垂直同期信号
発生部３５から発生された垂直同期信号ＶＳＹＮＣと５
Ｖの外部電圧を入力し、駆動回路が正常に動作するかを
検出して出力部７０に検出信号を提供する。又、電源選
択部６０は５Ｖの内部電圧が印加されると、+ ５Ｖの外
部電圧と０Ｖの電圧をそれぞれ各々第１及び第２選択部
６１，６２を通じて出力部７０に提供し、５Ｖの内部電
圧が印加されない場合には+ １２Ｖの外部電圧０Ｖを出
力部７０に提供する。
発生部３５から発生された垂直同期信号ＶＳＹＮＣと５
Ｖの外部電圧を入力し、駆動回路が正常に動作するかを
検出して出力部７０に検出信号を提供する。又、電源選
択部６０は５Ｖの内部電圧が印加されると、+ ５Ｖの外
部電圧と０Ｖの電圧をそれぞれ各々第１及び第２選択部
６１，６２を通じて出力部７０に提供し、５Ｖの内部電
圧が印加されない場合には+ １２Ｖの外部電圧０Ｖを出
力部７０に提供する。
【００４５】図２及び図３は本発明の一実施の形態によ
るＳＶＧＡ用液晶モジュール駆動回路の詳細図である。
本発明の一実施の形態による液晶モジュール駆動回路
は、８００×６００の解像度を有するＳＶＧＡ級液晶モ
ジュールのエージングテストのための駆動回路として、
４０ＭＨｚクロック信号ＣＬＫ，８００ＣＬＫのデータ
イネーブル信号ＤＥ，及び６００Ｈ(HORIZONTAL PERIO
D）の垂直同期信号ＶＳＹＮＣ及びイネーブル信号ＥＮ
ＡＢを発生することになる。
るＳＶＧＡ用液晶モジュール駆動回路の詳細図である。
本発明の一実施の形態による液晶モジュール駆動回路
は、８００×６００の解像度を有するＳＶＧＡ級液晶モ
ジュールのエージングテストのための駆動回路として、
４０ＭＨｚクロック信号ＣＬＫ，８００ＣＬＫのデータ
イネーブル信号ＤＥ，及び６００Ｈ(HORIZONTAL PERIO
D）の垂直同期信号ＶＳＹＮＣ及びイネーブル信号ＥＮ
ＡＢを発生することになる。
【００４６】本発明の一実施の形態による液晶モジュー
ル駆動回路は、１２Ｖの外部電圧を入力し、駆動回路に
３. ３Ｖと５Ｖの内部電源を発生する電源供給部１０
と、４０ＭＨｚのクロック信号ＣＬＫ及び反転クロック
信号／ＣＬＫを発生するクロック発生部２０と、前記ク
ロック発生部２０からのクロック信号ＣＬＫを入力して
駆動信号、即ち、データイネーブル信号ＤＥ，垂直同期
信号ＶＳＹＮＣ及びイネーブル信号ＥＮＡＢを発生する
ための駆動信号発生部３０とを含む。
ル駆動回路は、１２Ｖの外部電圧を入力し、駆動回路に
３. ３Ｖと５Ｖの内部電源を発生する電源供給部１０
と、４０ＭＨｚのクロック信号ＣＬＫ及び反転クロック
信号／ＣＬＫを発生するクロック発生部２０と、前記ク
ロック発生部２０からのクロック信号ＣＬＫを入力して
駆動信号、即ち、データイネーブル信号ＤＥ，垂直同期
信号ＶＳＹＮＣ及びイネーブル信号ＥＮＡＢを発生する
ための駆動信号発生部３０とを含む。
【００４７】前記電源供給部１０は、図３を参照すれ
ば、外部から印加される１２Ｖの電圧を入力して５Ｖの
内部電圧を発生する、レギュレータＲＧ１１，コンデン
サＣ１１−Ｃ１４及びダイオードＤ１１で構成された第
１発生部１１と、外部から印加される１２Ｖの電圧を入
力して３. ３Ｖの内部電圧を発生する、レギュレータＲ
Ｇ１２，コンデンサＣ１５−Ｃ１８，及び抵抗Ｒ１１，
Ｒ１２で構成された第２発生部１２とからなる。また、
電源供給部１０は第１発生部１１から発生された５Ｖの
内部電圧を選択的に駆動回路へ出力するためのコネクタ
ＣＮ１を含む。
ば、外部から印加される１２Ｖの電圧を入力して５Ｖの
内部電圧を発生する、レギュレータＲＧ１１，コンデン
サＣ１１−Ｃ１４及びダイオードＤ１１で構成された第
１発生部１１と、外部から印加される１２Ｖの電圧を入
力して３. ３Ｖの内部電圧を発生する、レギュレータＲ
Ｇ１２，コンデンサＣ１５−Ｃ１８，及び抵抗Ｒ１１，
Ｒ１２で構成された第２発生部１２とからなる。また、
電源供給部１０は第１発生部１１から発生された５Ｖの
内部電圧を選択的に駆動回路へ出力するためのコネクタ
ＣＮ１を含む。
【００４８】図４を参照すれば、前記クロック発生部２
０は、前記電源供給部１０から発生された５Ｖの内部電
圧を入力し、ＳＶＧＡ用クロック信号、即ち４０ＭＨｚ
のクロック信号ＣＬＫ及び反転クロック信号を発生する
ためのもので、５Ｖの内部電圧が印加される発振器ＯＳ
Ｃ２１と、反転クロック信号を発生する第１インバータ
ＩＮ２１と、クロック信号を発生する第２インバータＩ
Ｎ２２とで構成される。
０は、前記電源供給部１０から発生された５Ｖの内部電
圧を入力し、ＳＶＧＡ用クロック信号、即ち４０ＭＨｚ
のクロック信号ＣＬＫ及び反転クロック信号を発生する
ためのもので、５Ｖの内部電圧が印加される発振器ＯＳ
Ｃ２１と、反転クロック信号を発生する第１インバータ
ＩＮ２１と、クロック信号を発生する第２インバータＩ
Ｎ２２とで構成される。
【００４９】前記駆動信号発生部３０は、電源安定化部
３１，カウンティング部３２，データイネーブル信号発
生部３３，垂直同期信号発生部３５及びイネーブル信号
発生部３６を具備する。前記電源安定化部３１は、前記
データイネーブル信号発生手段３３と垂直同期信号発生
手段３５に印加される５Ｖの内部電源を安定化させるた
めのもので、５Ｖの内部電圧と接地間に直列連結された
ダイオードＤ３１とコンデンサＣ３１，前記ダイオード
Ｄ３１に並列連結された抵抗Ｒ３１，及び前記ダイオー
ドのアノードとコンデンサの一段に連結したインバータ
ＩＮ３１，Ｎ３２からなる。前記カウンティング部３２
は、前記クロック発生部２０から発生されるクロック信
号ＣＬＫをカウンティングし、第１乃至第１２出力Ｑ１
−Ｑ１２を発生する第１の１２状態２進リップルカウン
タＣＮＴ３１からなる。第１カウンタＣＮ３１はクロッ
ク発生部２０から印加される反転クロック信号／ＣＬＫ
の立下りエッジでトリガされ、クロック信号ＣＬＫをカ
ウントする。
３１，カウンティング部３２，データイネーブル信号発
生部３３，垂直同期信号発生部３５及びイネーブル信号
発生部３６を具備する。前記電源安定化部３１は、前記
データイネーブル信号発生手段３３と垂直同期信号発生
手段３５に印加される５Ｖの内部電源を安定化させるた
めのもので、５Ｖの内部電圧と接地間に直列連結された
ダイオードＤ３１とコンデンサＣ３１，前記ダイオード
Ｄ３１に並列連結された抵抗Ｒ３１，及び前記ダイオー
ドのアノードとコンデンサの一段に連結したインバータ
ＩＮ３１，Ｎ３２からなる。前記カウンティング部３２
は、前記クロック発生部２０から発生されるクロック信
号ＣＬＫをカウンティングし、第１乃至第１２出力Ｑ１
−Ｑ１２を発生する第１の１２状態２進リップルカウン
タＣＮＴ３１からなる。第１カウンタＣＮ３１はクロッ
ク発生部２０から印加される反転クロック信号／ＣＬＫ
の立下りエッジでトリガされ、クロック信号ＣＬＫをカ
ウントする。
【００５０】前記データイネーブル信号発生手段３３
は、前記カウンタＣＮＴ３１の出力Ｑ１，Ｑ６，Ｑ９，
Ｑ１１を入力し、８００ＣＬＫのデータイネーブル信号
ＤＥを発生するためのもので、前記第１カウンタＣＮＴ
３１の出力Ｑ９を入力する第１ＮＡＮＤゲートＮＡ３１
と、前記第１カウンタＣＮＴ３１の出力Ｑ６，Ｑ１１を
入力する第２ＮＡＮＤゲートＮＡ３２と、前記第１及び
第２ＮＡＮＤゲートＮＡ３１，ＮＡ３２の出力を各々入
力とし、前記クロック発生部２０のクロック信号ＣＬＫ
の立上りエッジでトリガされるＤフリップフロップＤＦ
３１，ＤＦ３２と、前記ＤフリップフロップＤＦ３１，
ＤＦ３２の出力がプリセット端子ＰＲ及びクリア端子Ｃ
Ｌに各々印加され、出力段を通じて８００ＣＬＫのデー
タイネーブル信号ＤＥを出力するＤフリップフロップＤ
Ｆ３３とからなる。前記第１カウンタＣＮＴ３１は前記
第２フリップフロップＤＦ２の反転出力信号によりリセ
ットされる。
は、前記カウンタＣＮＴ３１の出力Ｑ１，Ｑ６，Ｑ９，
Ｑ１１を入力し、８００ＣＬＫのデータイネーブル信号
ＤＥを発生するためのもので、前記第１カウンタＣＮＴ
３１の出力Ｑ９を入力する第１ＮＡＮＤゲートＮＡ３１
と、前記第１カウンタＣＮＴ３１の出力Ｑ６，Ｑ１１を
入力する第２ＮＡＮＤゲートＮＡ３２と、前記第１及び
第２ＮＡＮＤゲートＮＡ３１，ＮＡ３２の出力を各々入
力とし、前記クロック発生部２０のクロック信号ＣＬＫ
の立上りエッジでトリガされるＤフリップフロップＤＦ
３１，ＤＦ３２と、前記ＤフリップフロップＤＦ３１，
ＤＦ３２の出力がプリセット端子ＰＲ及びクリア端子Ｃ
Ｌに各々印加され、出力段を通じて８００ＣＬＫのデー
タイネーブル信号ＤＥを出力するＤフリップフロップＤ
Ｆ３３とからなる。前記第１カウンタＣＮＴ３１は前記
第２フリップフロップＤＦ２の反転出力信号によりリセ
ットされる。
【００５１】前記垂直同期信号発生部３５は、前記デー
タイネーブル信号発生手段３０の出力信号である８００
ＣＬＫのデータイネーブル信号ＤＥを入力して６００Ｈ
の垂直同期信号ＶＳＹＮＣを発生するためのもので、前
記データイネーブル信号発生手段３２からのデータイネ
ーブル信号ＤＥをカウンティングし、第１乃至第１２出
力Ｑ１−Ｑ１２を発生する第２の１２状態２進リップル
カウンタＣＮＴ３２と、前記カウンタＣＮＴ３２の１２
ビット出力Ｑ３−Ｑ５を入力する第３ＮＡＮＤゲートＮ
Ａ３３と、前記カウンタＣＮＴ３２の出力Ｑ５，Ｑ６を
入力する第１ＡＮＤゲートＡＮ３１と、前記カウンタＣ
ＮＴ３２の出力Ｑ７，Ｑ１０を入力する第２ＡＮＤゲー
トＡＮ３２と、前記第１及び第２ＡＮＤゲートＡＮ３
１，ＡＮ３２の出力及び前記カウンタＣＮＴ３２の出力
Ｑ３を入力する第４ＮＡＮＤゲートＮＡ３４とを具備す
る。前記カウントＣＮＴ３２は、データイネーブル信号
発生部３３のデータイネーブル信号ＤＥの立下りエッジ
でトリガされ、データイネーブル信号ＤＥをカウントす
る。
タイネーブル信号発生手段３０の出力信号である８００
ＣＬＫのデータイネーブル信号ＤＥを入力して６００Ｈ
の垂直同期信号ＶＳＹＮＣを発生するためのもので、前
記データイネーブル信号発生手段３２からのデータイネ
ーブル信号ＤＥをカウンティングし、第１乃至第１２出
力Ｑ１−Ｑ１２を発生する第２の１２状態２進リップル
カウンタＣＮＴ３２と、前記カウンタＣＮＴ３２の１２
ビット出力Ｑ３−Ｑ５を入力する第３ＮＡＮＤゲートＮ
Ａ３３と、前記カウンタＣＮＴ３２の出力Ｑ５，Ｑ６を
入力する第１ＡＮＤゲートＡＮ３１と、前記カウンタＣ
ＮＴ３２の出力Ｑ７，Ｑ１０を入力する第２ＡＮＤゲー
トＡＮ３２と、前記第１及び第２ＡＮＤゲートＡＮ３
１，ＡＮ３２の出力及び前記カウンタＣＮＴ３２の出力
Ｑ３を入力する第４ＮＡＮＤゲートＮＡ３４とを具備す
る。前記カウントＣＮＴ３２は、データイネーブル信号
発生部３３のデータイネーブル信号ＤＥの立下りエッジ
でトリガされ、データイネーブル信号ＤＥをカウントす
る。
【００５２】また、垂直同期信号発生部３５は、前記第
３ＮＡＮＤゲートＮＡ３３の出力を入力信号とし、イン
バータＩＮ３３を通じて反転されたデータイネーブル信
号／ＤＥの立上りエッジで２８Ｈ信号を出力する第４Ｄ
フリップフロップＤＦ３４と、前記第４ＮＡＮＤゲート
ＮＡ３４の出力を入力信号とし、前記インバータＩＮ４
１を通じて反転されたデータイネーブル信号／ＤＥの立
上りエッジでトリガされ、その反転出力を第２カウンタ
ＣＮ３２のリセット信号ＲＳＴに出力する第５Ｄフリッ
プフロップＤＦ４５と、前記第４ＤフリップフロップＤ
Ｆ４４の出力信号がプリセット端子ＰＲに印加され、第
５ＤフリップフロップＤＦ４５の出力信号がクリア端子
ＣＬに印加され、６００Ｈの垂直同期信号ＶＳＹＮＣを
出力する第６ＤフリップフロップＤＦ４６とからなる。
３ＮＡＮＤゲートＮＡ３３の出力を入力信号とし、イン
バータＩＮ３３を通じて反転されたデータイネーブル信
号／ＤＥの立上りエッジで２８Ｈ信号を出力する第４Ｄ
フリップフロップＤＦ３４と、前記第４ＮＡＮＤゲート
ＮＡ３４の出力を入力信号とし、前記インバータＩＮ４
１を通じて反転されたデータイネーブル信号／ＤＥの立
上りエッジでトリガされ、その反転出力を第２カウンタ
ＣＮ３２のリセット信号ＲＳＴに出力する第５Ｄフリッ
プフロップＤＦ４５と、前記第４ＤフリップフロップＤ
Ｆ４４の出力信号がプリセット端子ＰＲに印加され、第
５ＤフリップフロップＤＦ４５の出力信号がクリア端子
ＣＬに印加され、６００Ｈの垂直同期信号ＶＳＹＮＣを
出力する第６ＤフリップフロップＤＦ４６とからなる。
【００５３】前記イネーブル信号発生部３６は、前記デ
ータイネーブル信号発生部３３からのデータイネーブル
信号ＤＥと、垂直同期信号発生部３３からの垂直同期信
号ＶＳＹＮＣとを入力し、イネーブル信号ＥＮＡＢを発
生するための第３ＡＮＤゲートＡＮ３３からなる。
ータイネーブル信号発生部３３からのデータイネーブル
信号ＤＥと、垂直同期信号発生部３３からの垂直同期信
号ＶＳＹＮＣとを入力し、イネーブル信号ＥＮＡＢを発
生するための第３ＡＮＤゲートＡＮ３３からなる。
【００５４】また、液晶モジュール駆動回路は、前記駆
動信号発生部３０からデータイネーブル信号ＤＥ，垂直
同期信号ＶＳＹＮＣ，及びイネーブル信号ＥＮＡＢと、
前記クロック発生部２０からのクロック信号ＣＬＫとを
入力し、モードに従い所望の信号を選択するための信号
選択部４０と、前記信号選択部４０を通じて前記駆動信
号発生部３０から印加される垂直同期信号ＶＳＹＮＣと
５Ｖの外部電圧を入力して駆動回路の動作状態を検出す
るための状態検出部５０とを含む。
動信号発生部３０からデータイネーブル信号ＤＥ，垂直
同期信号ＶＳＹＮＣ，及びイネーブル信号ＥＮＡＢと、
前記クロック発生部２０からのクロック信号ＣＬＫとを
入力し、モードに従い所望の信号を選択するための信号
選択部４０と、前記信号選択部４０を通じて前記駆動信
号発生部３０から印加される垂直同期信号ＶＳＹＮＣと
５Ｖの外部電圧を入力して駆動回路の動作状態を検出す
るための状態検出部５０とを含む。
【００５５】前記信号選択部４０は、前記駆動信号発生
部３０からの駆動信号、即ちデータイネーブル信号Ｄ
Ｅ，イネーブル信号ＥＮＡＢ及び垂直同期信号ＶＳＹＮ
Ｃと、前記クロック発生部２０からのクロック信号ＣＬ
Ｋとを伝達するための伝達部４２と、前記伝達部４２を
通じて印加される駆動信号中のイネーブル信号ＥＮＡＢ
とクロック信号ＣＬＫを選択し、前記出力部７０に提供
するための選択手段４１とを具備する。
部３０からの駆動信号、即ちデータイネーブル信号Ｄ
Ｅ，イネーブル信号ＥＮＡＢ及び垂直同期信号ＶＳＹＮ
Ｃと、前記クロック発生部２０からのクロック信号ＣＬ
Ｋとを伝達するための伝達部４２と、前記伝達部４２を
通じて印加される駆動信号中のイネーブル信号ＥＮＡＢ
とクロック信号ＣＬＫを選択し、前記出力部７０に提供
するための選択手段４１とを具備する。
【００５６】前記伝達部４１は、５Ｖの内部電圧と接地
電圧が制御端子Ｇ１，Ｇ２に印加され、前記駆動信号発
生部３０の垂直同期信号ＶＳＹＮＣ，データイネーブル
信号ＤＥ及びイネーブル信号ＥＮＡＢを入力し前記制御
信号Ｇ１，Ｇ２によって出力する３状出力バッファＯＢ
４１で構成される。また、前記伝達部４２は、前記３状
出力バッファＯＢ４１から提供される垂直同期信号ＶＳ
ＹＮＣ，クロック信号ＣＬＫ及びイネーブル信号ＥＮＡ
Ｂを安定に出力するための三つのバッファＢＵ４１−Ｂ
Ｕ４３を具備する。これらは逆流して入る過負荷の流入
を防止し、３状出力バッファＯＢ４１からの駆動信号を
安定に出力されるようにする。
電圧が制御端子Ｇ１，Ｇ２に印加され、前記駆動信号発
生部３０の垂直同期信号ＶＳＹＮＣ，データイネーブル
信号ＤＥ及びイネーブル信号ＥＮＡＢを入力し前記制御
信号Ｇ１，Ｇ２によって出力する３状出力バッファＯＢ
４１で構成される。また、前記伝達部４２は、前記３状
出力バッファＯＢ４１から提供される垂直同期信号ＶＳ
ＹＮＣ，クロック信号ＣＬＫ及びイネーブル信号ＥＮＡ
Ｂを安定に出力するための三つのバッファＢＵ４１−Ｂ
Ｕ４３を具備する。これらは逆流して入る過負荷の流入
を防止し、３状出力バッファＯＢ４１からの駆動信号を
安定に出力されるようにする。
【００５７】前記選択部４１は、前記３状バッファＢＵ
４１−ＢＵ４３から印加されるイネーブル信号ＥＮＡＢ
とクロック信号ＣＬＫを選択出力するためのスイッチＳ
Ｗ４１で構成される。
４１−ＢＵ４３から印加されるイネーブル信号ＥＮＡＢ
とクロック信号ＣＬＫを選択出力するためのスイッチＳ
Ｗ４１で構成される。
【００５８】前記状態検出部５０は、前記信号選択部４
０のバッファＢＵ４１から印加される垂直同期信号ＶＳ
ＹＮＣと、前記電源供給部１０から発生される５Ｖの内
部電圧とを入力するＡＮＤゲートＡＮ５１，ＡＮＤゲー
トＡＮ５１の出力により、定常動作時には０Ｖの電圧を
１２−ピン( １２-pin) コネクタＣＮ２で構成された出
力部７０へ印加し、定常状態動作でない場合には１２Ｖ
の外部電圧を印加するためのトランジスタＱ５１，抵抗
Ｒ５１- Ｒ５４及びコンデンサＣ５１で構成される。
０のバッファＢＵ４１から印加される垂直同期信号ＶＳ
ＹＮＣと、前記電源供給部１０から発生される５Ｖの内
部電圧とを入力するＡＮＤゲートＡＮ５１，ＡＮＤゲー
トＡＮ５１の出力により、定常動作時には０Ｖの電圧を
１２−ピン( １２-pin) コネクタＣＮ２で構成された出
力部７０へ印加し、定常状態動作でない場合には１２Ｖ
の外部電圧を印加するためのトランジスタＱ５１，抵抗
Ｒ５１- Ｒ５４及びコンデンサＣ５１で構成される。
【００５９】また、液晶モジュール用駆動回路は、前記
電源供給部１０からの５Ｖの内部電圧により、１２Ｖの
外部電圧と５Ｖの外部電圧のうち一つを選択出力するた
めの電源電圧選択部６０と、同時に外部及び内部から電
源電圧が印加される場合にこのうち一つを遮断して回路
を保護するための回路保護部８０とを具備する。前記電
源電圧選択部６０は、液晶モジュール駆動時に５Ｖの外
部電圧を選択出力するためのインバータＩＮ６１，抵抗
Ｒ６１，Ｒ６２及びトランジスタＱ６１で構成された第
１選択部６１と、パターンディスプレイ時に１２Ｖの外
部電圧を選択出力する抵抗Ｒ６３- Ｒ６５及びトランジ
スタＱ６２で構成された第２選択部６２とからなる。前
記回路保護部８０は、図３に示したように、コネクタＣ
Ｎ４を通じて１２Ｖの内部電圧とコネクタＣＮ５を通じ
て１２Ｖの内部電圧とが同時に印加される時１２Ｖの内
部電圧を遮断して１２Ｖの外部電圧を出力するためのリ
レイＲＬ９１，比較器ＣＯＭ９１及びトランジスタＱ９
１と多数の抵抗で構成された第１保護部９１と、５Ｖの
内部電圧と５Ｖの外部電圧とが同時に印加される時５Ｖ
の外部電源電圧を出力するためのリレイＲＬ９２，比較
器ＣＯＭ９２及びトランジスタＱ９２と多数の抵抗で構
成された第２保護部９２とからなる。
電源供給部１０からの５Ｖの内部電圧により、１２Ｖの
外部電圧と５Ｖの外部電圧のうち一つを選択出力するた
めの電源電圧選択部６０と、同時に外部及び内部から電
源電圧が印加される場合にこのうち一つを遮断して回路
を保護するための回路保護部８０とを具備する。前記電
源電圧選択部６０は、液晶モジュール駆動時に５Ｖの外
部電圧を選択出力するためのインバータＩＮ６１，抵抗
Ｒ６１，Ｒ６２及びトランジスタＱ６１で構成された第
１選択部６１と、パターンディスプレイ時に１２Ｖの外
部電圧を選択出力する抵抗Ｒ６３- Ｒ６５及びトランジ
スタＱ６２で構成された第２選択部６２とからなる。前
記回路保護部８０は、図３に示したように、コネクタＣ
Ｎ４を通じて１２Ｖの内部電圧とコネクタＣＮ５を通じ
て１２Ｖの内部電圧とが同時に印加される時１２Ｖの内
部電圧を遮断して１２Ｖの外部電圧を出力するためのリ
レイＲＬ９１，比較器ＣＯＭ９１及びトランジスタＱ９
１と多数の抵抗で構成された第１保護部９１と、５Ｖの
内部電圧と５Ｖの外部電圧とが同時に印加される時５Ｖ
の外部電源電圧を出力するためのリレイＲＬ９２，比較
器ＣＯＭ９２及びトランジスタＱ９２と多数の抵抗で構
成された第２保護部９２とからなる。
【００６０】又、本発明の一実施の形態による液晶モジ
ュール用駆動回路は、黒パターンまたは黒／白パターン
を選択するためのパターン選択部７０を具備する。この
時、パターンの周期を調節するためのタイマーＴＩＭ７
１とフリップフロップＤＦ７１，及び黒パターンまたは
黒／白パターンのうち一つを選択するためのジャンパス
イッチＪＰ１を具備する。
ュール用駆動回路は、黒パターンまたは黒／白パターン
を選択するためのパターン選択部７０を具備する。この
時、パターンの周期を調節するためのタイマーＴＩＭ７
１とフリップフロップＤＦ７１，及び黒パターンまたは
黒／白パターンのうち一つを選択するためのジャンパス
イッチＪＰ１を具備する。
【００６１】上記のような本発明の一実施の形態による
液晶モジュール用駆動回路の動作を説明すれば次の通り
である。１２Ｖの外部電圧が印加されると、電源供給部
１０は、レギュレータＲＧ１１，ＲＧ１２を通じて５Ｖ
と３. ３Ｖの内部電圧を発生して駆動回路に印加する。
クロック発生部２０は、電源供給部１０から５Ｖの内部
電圧を印加され発振器ＯＳＣ２１を通じて４０ＭＨｚの
クロック信号ＣＬＫを発生する。クロック発生部２０か
ら４０ＭＨｚのクロック信号ＣＬＫが印加されると、駆
動信号発生部３０のカウンタＣＮＴ３１は前記クロック
信号ＣＬＫをカウンティングし出力Ｑ１−Ｑ１２を発生
する。
液晶モジュール用駆動回路の動作を説明すれば次の通り
である。１２Ｖの外部電圧が印加されると、電源供給部
１０は、レギュレータＲＧ１１，ＲＧ１２を通じて５Ｖ
と３. ３Ｖの内部電圧を発生して駆動回路に印加する。
クロック発生部２０は、電源供給部１０から５Ｖの内部
電圧を印加され発振器ＯＳＣ２１を通じて４０ＭＨｚの
クロック信号ＣＬＫを発生する。クロック発生部２０か
ら４０ＭＨｚのクロック信号ＣＬＫが印加されると、駆
動信号発生部３０のカウンタＣＮＴ３１は前記クロック
信号ＣＬＫをカウンティングし出力Ｑ１−Ｑ１２を発生
する。
【００６２】データイネーブル信号発生部３３では、前
記カウンタＣＮＴ３１の出力Ｑ９をＮＡＮＤゲートＮＡ
３１を通じてＤフリップフロップＤＦ３１の入力信号に
入力し、前記クロック信号ＣＬＫの立上りエッジで２５
６ＣＬＫの信号を出力する。
記カウンタＣＮＴ３１の出力Ｑ９をＮＡＮＤゲートＮＡ
３１を通じてＤフリップフロップＤＦ３１の入力信号に
入力し、前記クロック信号ＣＬＫの立上りエッジで２５
６ＣＬＫの信号を出力する。
【００６３】又、カウンタＣＮＴ３１の出力Ｑ６，Ｑ１
１をＮＡＮＤゲートＮＡ３２と論理ＮＡＮＤし、ＮＡＮ
ＤゲートＮＡ３２の出力信号をＤフリップフロップＤＦ
３２の入力信号Ｄに入力し、前記クロック信号ＣＬＫの
立上りエッジで１０５６ＣＬＫの信号を出力する。
１をＮＡＮＤゲートＮＡ３２と論理ＮＡＮＤし、ＮＡＮ
ＤゲートＮＡ３２の出力信号をＤフリップフロップＤＦ
３２の入力信号Ｄに入力し、前記クロック信号ＣＬＫの
立上りエッジで１０５６ＣＬＫの信号を出力する。
【００６４】続いて、ＤフリップフロップＤＦ３１から
の反転出力信号をプリセット信号に入力し、Ｄフリップ
フロップＤＦ３２の出力信号をクリア信号に入力するＤ
フリップフロップＤＦ３３を通じて８００ＣＬＫのデー
タイネーブル信号ＤＥを出力する。
の反転出力信号をプリセット信号に入力し、Ｄフリップ
フロップＤＦ３２の出力信号をクリア信号に入力するＤ
フリップフロップＤＦ３３を通じて８００ＣＬＫのデー
タイネーブル信号ＤＥを出力する。
【００６５】前記垂直同期信号発生部３５は、前記８０
０ＣＬＫのデータイネーブル信号ＤＥをカウンタＣＮＴ
３２を通じてカウンティングし、出力信号Ｑ１-Ｑ１２
を発生する。
０ＣＬＫのデータイネーブル信号ＤＥをカウンタＣＮＴ
３２を通じてカウンティングし、出力信号Ｑ１-Ｑ１２
を発生する。
【００６６】前記カウンタＣＮＴ３２の出力Ｑ３，Ｑ
４，Ｑ５を入力するＮＡＮＤゲートＮＡ３３の出力信号
をＤフリップフロップＤＦ３４の入力信号に入力し、前
記データイネーブル信号ＤＥがインバータＩＮ３３を通
じて反転されたデータイネーブル信号／ＤＥの立上りエ
ッジで２８Ｈの信号を出力する。
４，Ｑ５を入力するＮＡＮＤゲートＮＡ３３の出力信号
をＤフリップフロップＤＦ３４の入力信号に入力し、前
記データイネーブル信号ＤＥがインバータＩＮ３３を通
じて反転されたデータイネーブル信号／ＤＥの立上りエ
ッジで２８Ｈの信号を出力する。
【００６７】また、前記カウンタＣＮＴ３２の出力Ｑ５
とＱ６及びＱ７とＱ１１をＡＮＤゲートＡＮ３１，ＡＮ
３２の入力とし、両ＡＮＤゲートＡＮ３１，ＡＮ３２の
出力をＮＡＮＤゲートＮＡ３４を通じて論理ＮＡＮＤ
し、前記ＮＡＮＤゲートＮＡ３４の出力信号をＤフリッ
プフロップＤＦ３５の入力信号Ｄに入力し、前記反転デ
ータイネーブル信号／ＤＥの立上りエッジで６２８Ｈの
信号を出力する。
とＱ６及びＱ７とＱ１１をＡＮＤゲートＡＮ３１，ＡＮ
３２の入力とし、両ＡＮＤゲートＡＮ３１，ＡＮ３２の
出力をＮＡＮＤゲートＮＡ３４を通じて論理ＮＡＮＤ
し、前記ＮＡＮＤゲートＮＡ３４の出力信号をＤフリッ
プフロップＤＦ３５の入力信号Ｄに入力し、前記反転デ
ータイネーブル信号／ＤＥの立上りエッジで６２８Ｈの
信号を出力する。
【００６８】続いて、ＤフリップフロップＤＦ３４から
の反転出力信号をプリセット信号に入力し、Ｄフリップ
フロップＤＦ３５の出力信号をクリア信号に入力するＤ
フリップフロップＤＦ３６を通じて６００Ｈの垂直同期
信号ＶＳＹＮＣを出力する。
の反転出力信号をプリセット信号に入力し、Ｄフリップ
フロップＤＦ３５の出力信号をクリア信号に入力するＤ
フリップフロップＤＦ３６を通じて６００Ｈの垂直同期
信号ＶＳＹＮＣを出力する。
【００６９】一方、イネーブル信号発生部３６では、前
記データイネーブル信号発生手段３２の出力信号である
８００ＣＬＫのデータイネーブル信号ＤＥと、垂直同期
信号発生手段３３の出力信号である６００Ｈの垂直同期
信号ＶＳＹＮＣとを入力し、イネーブル信号ＥＮＡＢを
出力する。
記データイネーブル信号発生手段３２の出力信号である
８００ＣＬＫのデータイネーブル信号ＤＥと、垂直同期
信号発生手段３３の出力信号である６００Ｈの垂直同期
信号ＶＳＹＮＣとを入力し、イネーブル信号ＥＮＡＢを
出力する。
【００７０】信号選択部４０は、前記駆動信号発生部３
０から発生された垂直同期信号ＶＳＹＮＣを前記状態検
出部５０に提供し、イネーブル信号ＥＮＡＢをスイッチ
ＳＷ１を通じて選択して出力部７０に提供する。
０から発生された垂直同期信号ＶＳＹＮＣを前記状態検
出部５０に提供し、イネーブル信号ＥＮＡＢをスイッチ
ＳＷ１を通じて選択して出力部７０に提供する。
【００７１】一方、状態検出部５０は、垂直同期信号Ｖ
ＳＹＮＣと５Ｖの外部電圧と共に入力し、駆動回路の定
常動作状態を検出する。即ち、駆動回路が定常動作する
場合には、ＡＮＤゲートＡＮ５１の出力により、トラン
ジスタＱ５１がターンオンされロー状態( 接地電圧）の
信号がコネクタＣＮ２へ印加され次段のインタフェース
回路（図面せず）に提供されるので、インタフェース回
路では駆動回路が正常に動作していることが認識でき
る。反対に、駆動回路が定常状態ではない場合には、Ａ
ＮＤゲートＡＮ５１の出力により、トランジスタＱ５１
がターンオフされコネクタＣＮ２へ１２Ｖの外部電圧が
印加されインタフェース回路に提供されるので、インタ
フェース回路では駆動回路が定常動作しないことが認識
できる。
ＳＹＮＣと５Ｖの外部電圧と共に入力し、駆動回路の定
常動作状態を検出する。即ち、駆動回路が定常動作する
場合には、ＡＮＤゲートＡＮ５１の出力により、トラン
ジスタＱ５１がターンオンされロー状態( 接地電圧）の
信号がコネクタＣＮ２へ印加され次段のインタフェース
回路（図面せず）に提供されるので、インタフェース回
路では駆動回路が正常に動作していることが認識でき
る。反対に、駆動回路が定常状態ではない場合には、Ａ
ＮＤゲートＡＮ５１の出力により、トランジスタＱ５１
がターンオフされコネクタＣＮ２へ１２Ｖの外部電圧が
印加されインタフェース回路に提供されるので、インタ
フェース回路では駆動回路が定常動作しないことが認識
できる。
【００７２】電源電圧選択部６０では、液晶モジュール
駆動時には、電源供給部１０のスイッチング用コネクタ
ＣＮ１により、電源供給部１０から５Ｖの内部電圧が印
加され、トランジスタＱ６２はターンオンされトランジ
スタＱ６１はターンオフされる。これに伴い、コネクタ
ＣＮ２に０Ｖの電圧と５Ｖの外部電圧を提供することな
る。
駆動時には、電源供給部１０のスイッチング用コネクタ
ＣＮ１により、電源供給部１０から５Ｖの内部電圧が印
加され、トランジスタＱ６２はターンオンされトランジ
スタＱ６１はターンオフされる。これに伴い、コネクタ
ＣＮ２に０Ｖの電圧と５Ｖの外部電圧を提供することな
る。
【００７３】これと反対に、５Ｖの内部電圧が印加され
ないパターンディスプレイ時には、トランジスタＱ６１
はターンオンされトランジスタＱ６２はターンオフされ
る。これに伴い、コネクタＣＮ２に１２Ｖの外部電圧と
０Ｖの電圧を提供することになる。
ないパターンディスプレイ時には、トランジスタＱ６１
はターンオンされトランジスタＱ６２はターンオフされ
る。これに伴い、コネクタＣＮ２に１２Ｖの外部電圧と
０Ｖの電圧を提供することになる。
【００７４】本発明の液晶モジュール駆動回路では、パ
ターン選択部９０を通じて黒パターンまたは黒／白パタ
ーンのうち一つを選択してディスプレイできる。ジャン
パスイッチＪＰ１により黒／白パターンが選択される場
合にはパターン選択部９０の出力がジャンパスイッチＪ
Ｐ１を通じてコネクタＣＮ２へ印加される。この時、黒
／白パターンの周期はパターン選択部７０のタイマーＴ
ＩＭ７１の周期によって変わる。
ターン選択部９０を通じて黒パターンまたは黒／白パタ
ーンのうち一つを選択してディスプレイできる。ジャン
パスイッチＪＰ１により黒／白パターンが選択される場
合にはパターン選択部９０の出力がジャンパスイッチＪ
Ｐ１を通じてコネクタＣＮ２へ印加される。この時、黒
／白パターンの周期はパターン選択部７０のタイマーＴ
ＩＭ７１の周期によって変わる。
【００７５】また、本発明の液晶モジュール駆動回路で
は、ジャンパスイッチＪＰ２を利用し５Ｖの外部電圧と
３. ３Ｖの電圧を選択してコネクタＣＮ２を通じてイン
タフェース回路に提供することが可能である。
は、ジャンパスイッチＪＰ２を利用し５Ｖの外部電圧と
３. ３Ｖの電圧を選択してコネクタＣＮ２を通じてイン
タフェース回路に提供することが可能である。
【００７６】図４は、本発明の他の実施の形態による６
４０×４８０の解像度を有するＶＧＡ用液晶モジュール
のエージングテストのための駆動回路であって、クロッ
ク発生部２０，駆動信号発生部３０，信号選択部４０，
状態検出部５０，電源電圧選択部６０及び出力部７０の
詳細図を示した。電源供給部１０，回路保護部８０の構
成は図２と同じである。本発明のＶＧＡ用液晶モジュー
ル駆動回路は、２５.１７５ＭＨｚのクロック信号ＣＬ
Ｋ，６４０ＣＬＫのデータイネーブル信号ＤＥ，４８０
Ｈのイネーブル信号発生用第１垂直同期信号ＶＳ，第２
垂直同期信号ＶＳＹＮＣ及びイネーブル信号ＥＮＡＢＬ
を発生することになる。
４０×４８０の解像度を有するＶＧＡ用液晶モジュール
のエージングテストのための駆動回路であって、クロッ
ク発生部２０，駆動信号発生部３０，信号選択部４０，
状態検出部５０，電源電圧選択部６０及び出力部７０の
詳細図を示した。電源供給部１０，回路保護部８０の構
成は図２と同じである。本発明のＶＧＡ用液晶モジュー
ル駆動回路は、２５.１７５ＭＨｚのクロック信号ＣＬ
Ｋ，６４０ＣＬＫのデータイネーブル信号ＤＥ，４８０
Ｈのイネーブル信号発生用第１垂直同期信号ＶＳ，第２
垂直同期信号ＶＳＹＮＣ及びイネーブル信号ＥＮＡＢＬ
を発生することになる。
【００７７】本発明のＶＧＡ用液晶モジュール駆動回路
は、電源電圧発生部１０，液晶モジュールのモデルに従
う周波数のクロックパルスを発生するソケットタイプの
クロック信号発生部２０，駆動信号発生部３０，信号選
択部４０，状態検出部５０，電源電圧選択部６０，出力
部７０及び回路保護部８０を具備する。ＶＧＡ用液晶モ
ジュール駆動回路において、クロック信号発生部２０，
状態検出部５０，電源電圧選択部６０，出力部７０及び
回路保護部８０の動作や構成はＳＶＧＡ用液晶モジュー
ル駆動回路と同様である。
は、電源電圧発生部１０，液晶モジュールのモデルに従
う周波数のクロックパルスを発生するソケットタイプの
クロック信号発生部２０，駆動信号発生部３０，信号選
択部４０，状態検出部５０，電源電圧選択部６０，出力
部７０及び回路保護部８０を具備する。ＶＧＡ用液晶モ
ジュール駆動回路において、クロック信号発生部２０，
状態検出部５０，電源電圧選択部６０，出力部７０及び
回路保護部８０の動作や構成はＳＶＧＡ用液晶モジュー
ル駆動回路と同様である。
【００７８】本発明の他の実施の形態によるＶＧＡ用液
晶モジュール駆動回路において、信号選択部４０は、モ
ードに従い前記駆動信号発生部３０から発生される駆動
信号を選択するためのスイッチＳＷ４２の具備した選択
部４１が出力バッファＯＢ４１，ＢＵ４４−ＢＵ４６の
具備した伝達部４２の前端に設けられる。
晶モジュール駆動回路において、信号選択部４０は、モ
ードに従い前記駆動信号発生部３０から発生される駆動
信号を選択するためのスイッチＳＷ４２の具備した選択
部４１が出力バッファＯＢ４１，ＢＵ４４−ＢＵ４６の
具備した伝達部４２の前端に設けられる。
【００７９】前記駆動信号発生部３０は、５Ｖの内部電
圧を安定化させるための安定化手段３１と、前記クロッ
ク信号発生部２０から発生されるクロック信号をカウン
ティングするカウンティング部３２と、前記カウンティ
ング部３２の出力を入力してデータイネーブル信号ＤＥ
を発生するデータイネーブル信号発生部３３と、前記カ
ウンティング部３２の出力信号を入力して水平同期信号
ＨＳＹＮＣを発生する水平同期信号発生部３４と、前記
データイネーブル信号発生部３２のデータイネーブル信
号ＤＥを入力して垂直同期信号ＶＳＹＮＣを発生する垂
直同期信号発生部３５と、前記垂直同期信号発生部３５
の第１垂直同期信号ＶＳとデータイネーブル信号ＤＥを
入力してイネーブル信号ＥＮＡＢを発生するイネーブル
信号発生部３６とを具備する。
圧を安定化させるための安定化手段３１と、前記クロッ
ク信号発生部２０から発生されるクロック信号をカウン
ティングするカウンティング部３２と、前記カウンティ
ング部３２の出力を入力してデータイネーブル信号ＤＥ
を発生するデータイネーブル信号発生部３３と、前記カ
ウンティング部３２の出力信号を入力して水平同期信号
ＨＳＹＮＣを発生する水平同期信号発生部３４と、前記
データイネーブル信号発生部３２のデータイネーブル信
号ＤＥを入力して垂直同期信号ＶＳＹＮＣを発生する垂
直同期信号発生部３５と、前記垂直同期信号発生部３５
の第１垂直同期信号ＶＳとデータイネーブル信号ＤＥを
入力してイネーブル信号ＥＮＡＢを発生するイネーブル
信号発生部３６とを具備する。
【００８０】上記のように、前記安定化手段３１は、ダ
イオードＤ３２，抵抗Ｒ３２，コンデンサＣ３２並びに
第１及び第２インバータＩＮ３４，ＩＮ３５からなる。
前記カウンティング部３２は１２状態２進リップルカウ
ンタＣＮＴ３５からなる。
イオードＤ３２，抵抗Ｒ３２，コンデンサＣ３２並びに
第１及び第２インバータＩＮ３４，ＩＮ３５からなる。
前記カウンティング部３２は１２状態２進リップルカウ
ンタＣＮＴ３５からなる。
【００８１】前記データイネーブル信号発生部３３は、
前記カウンティング部３２のカウンタＣＴＮ３３の第６
出力及び第８出力Ｑ６，Ｑ８を入力する第１ＮＡＮＤゲ
ートＮＡ３５と、前記カウンティング部３２のカウンタ
ＣＴＮ３３の第６出力，第９出力及び第１０出力Ｑ６，
Ｑ８，Ｑ１０を入力する第２ＮＡＮＤゲートＮＡ３６
と、前記第１ＮＡＮＤゲートＮＡ３５の出力信号を入力
とし、前記クロック信号ＣＬＫの立上りエッジでトリガ
される第１ＤフリップフロップＤＦ３７と、前記第２Ｎ
ＡＮＤゲートＮＡ３６の出力信号を入力とし、前記クロ
ック信号ＣＬＫの立上りエッジでトリガされる第２Ｄフ
リップフロップＤＦ３８と、前記第１フリップフロップ
ＤＦ３７の反転出力／Ｑをプリセット信号ＰＲとし、前
記第２フリップフロップＤＦ３８の反転出力／Ｑをクリ
ア信号とし、出力にデータイネーブル信号ＤＥを発生す
る第３ＤフリップフロップＤＦ３９とからなる。
前記カウンティング部３２のカウンタＣＴＮ３３の第６
出力及び第８出力Ｑ６，Ｑ８を入力する第１ＮＡＮＤゲ
ートＮＡ３５と、前記カウンティング部３２のカウンタ
ＣＴＮ３３の第６出力，第９出力及び第１０出力Ｑ６，
Ｑ８，Ｑ１０を入力する第２ＮＡＮＤゲートＮＡ３６
と、前記第１ＮＡＮＤゲートＮＡ３５の出力信号を入力
とし、前記クロック信号ＣＬＫの立上りエッジでトリガ
される第１ＤフリップフロップＤＦ３７と、前記第２Ｎ
ＡＮＤゲートＮＡ３６の出力信号を入力とし、前記クロ
ック信号ＣＬＫの立上りエッジでトリガされる第２Ｄフ
リップフロップＤＦ３８と、前記第１フリップフロップ
ＤＦ３７の反転出力／Ｑをプリセット信号ＰＲとし、前
記第２フリップフロップＤＦ３８の反転出力／Ｑをクリ
ア信号とし、出力にデータイネーブル信号ＤＥを発生す
る第３ＤフリップフロップＤＦ３９とからなる。
【００８２】前記水平同期信号発生部３４は、前記カウ
ンティング部３２のカウンタＣＴＮ３３の第６及び第７
出力Ｑ６，Ｑ７を入力する第３ＮＡＮＤゲートＮＡ３７
と、前記第３ＮＡＮＤゲートＮＡ３７の出力信号を入力
とし、前記クロック信号ＣＬＫの立上りエッジでトリガ
される第４ＤフリップフロップＤＦ４０と、前記第４Ｄ
フリップフロップＤＦ４０の出力Ｑがプリセット信号Ｐ
Ｒへ印加され、前記第２ＤフリップフロップＤＦ３８の
出力Ｑがクリア信号ＣＬへ印加され、出力に水平同期信
号ＨＳＹＮＣを発生する第５ＤフリップフロップＤＦ４
１とからなる。
ンティング部３２のカウンタＣＴＮ３３の第６及び第７
出力Ｑ６，Ｑ７を入力する第３ＮＡＮＤゲートＮＡ３７
と、前記第３ＮＡＮＤゲートＮＡ３７の出力信号を入力
とし、前記クロック信号ＣＬＫの立上りエッジでトリガ
される第４ＤフリップフロップＤＦ４０と、前記第４Ｄ
フリップフロップＤＦ４０の出力Ｑがプリセット信号Ｐ
Ｒへ印加され、前記第２ＤフリップフロップＤＦ３８の
出力Ｑがクリア信号ＣＬへ印加され、出力に水平同期信
号ＨＳＹＮＣを発生する第５ＤフリップフロップＤＦ４
１とからなる。
【００８３】前記垂直同期信号発生部３５は、前記デー
タイネーブル信号発生部３３からのデータイネーブル信
号ＤＥの立下りエッジで前記データイネーブル信号ＤＥ
をカウンティングするカウンタＣＴＮ３４と、前記デー
タイネーブル信号ＤＥを反転させるためのインバータＩ
Ｎ３３と、前記カウンタＣＴＮ３４の第３出力、第４出
力及び第１０出力Ｑ３，Ｑ４，Ｑ１０を入力する第４Ｎ
ＡＮＤゲートＮＡ３８と、前記カウンタＣＴＮ３４の第
３出力、第４出力及び第６出力Ｑ３，Ｑ４，Ｑ６を入力
する第５ＮＡＮＤゲートＮＡ３９と、前記カウンタＣＴ
Ｎ３４の２出力Ｑ２を入力とし、前記反転されたデータ
イネーブル信号／ＤＥをクロック信号とする第６Ｄフリ
ップフロップＤＦ４２と、前記ＮＡＮＤゲートＮＡ３８
の出力を入力とし、反転されたデータイネーブル信号／
ＤＥの立下りエッジでトリガされ、その反転出力を前記
カウンタＣＮＴ３４のリセット信号ＲＳＴへ印加する第
７ＤフリップフロップＤＦ４３と、前記ＮＡＮＤゲート
ＮＡ３９の出力を入力とし、反転されたデータイネーブ
ル信号ＤＥの立下りエッジでトリガされる第８Ｄフリッ
プフロップＤＦ４５と、前記第６フリップフロップＤＦ
４２の反転出力をプリセット信号ＰＲとし、前記第７Ｄ
フリップフロップＤＦ４３の出力をクリア信号とし、イ
ネーブル信号発生用４８０Ｈの第１垂直同期信号ＶＳを
発生する第８ＤフリップフロップＤＦ４６と、前記第６
ＤフリップフロップＤＦ４２の反転出力がプリセット信
号ＰＲへ印加され、前記第７ＤフリップフロップＤＦ４
３の出力をクリア信号ＣＬとし、出力に第２垂直同期信
号ＶＳＹＮＣを発生する第１０ＤフリップフロップＤＦ
４４とからなる。
タイネーブル信号発生部３３からのデータイネーブル信
号ＤＥの立下りエッジで前記データイネーブル信号ＤＥ
をカウンティングするカウンタＣＴＮ３４と、前記デー
タイネーブル信号ＤＥを反転させるためのインバータＩ
Ｎ３３と、前記カウンタＣＴＮ３４の第３出力、第４出
力及び第１０出力Ｑ３，Ｑ４，Ｑ１０を入力する第４Ｎ
ＡＮＤゲートＮＡ３８と、前記カウンタＣＴＮ３４の第
３出力、第４出力及び第６出力Ｑ３，Ｑ４，Ｑ６を入力
する第５ＮＡＮＤゲートＮＡ３９と、前記カウンタＣＴ
Ｎ３４の２出力Ｑ２を入力とし、前記反転されたデータ
イネーブル信号／ＤＥをクロック信号とする第６Ｄフリ
ップフロップＤＦ４２と、前記ＮＡＮＤゲートＮＡ３８
の出力を入力とし、反転されたデータイネーブル信号／
ＤＥの立下りエッジでトリガされ、その反転出力を前記
カウンタＣＮＴ３４のリセット信号ＲＳＴへ印加する第
７ＤフリップフロップＤＦ４３と、前記ＮＡＮＤゲート
ＮＡ３９の出力を入力とし、反転されたデータイネーブ
ル信号ＤＥの立下りエッジでトリガされる第８Ｄフリッ
プフロップＤＦ４５と、前記第６フリップフロップＤＦ
４２の反転出力をプリセット信号ＰＲとし、前記第７Ｄ
フリップフロップＤＦ４３の出力をクリア信号とし、イ
ネーブル信号発生用４８０Ｈの第１垂直同期信号ＶＳを
発生する第８ＤフリップフロップＤＦ４６と、前記第６
ＤフリップフロップＤＦ４２の反転出力がプリセット信
号ＰＲへ印加され、前記第７ＤフリップフロップＤＦ４
３の出力をクリア信号ＣＬとし、出力に第２垂直同期信
号ＶＳＹＮＣを発生する第１０ＤフリップフロップＤＦ
４４とからなる。
【００８４】前記イネーブル信号発生部３６は、前記垂
直同期信号発生部３５の第９ＤフリップフロップＤＦ４
５の出力と前記データイネーブル信号発生部３３のデー
タイネーブル信号ＤＥを入力して論理ＡＮＤし、論理Ａ
ＮＤされた信号を複合同期信号であるイネーブル信号Ｅ
ＮＡＢとして発生するＡＮＤゲートＡＮ３２からなる。
直同期信号発生部３５の第９ＤフリップフロップＤＦ４
５の出力と前記データイネーブル信号発生部３３のデー
タイネーブル信号ＤＥを入力して論理ＡＮＤし、論理Ａ
ＮＤされた信号を複合同期信号であるイネーブル信号Ｅ
ＮＡＢとして発生するＡＮＤゲートＡＮ３２からなる。
【００８５】上記のような構成を有するＶＧＡ用液晶モ
ジュール駆動回路の動作を説明する。前記駆動信号発生
部３０の２進リップルカウンタＣＴＮ３３は前記クロッ
ク信号ＣＬＫをカウンティングし第１乃至第１２出力Ｑ
１−Ｑ１２を発生する。
ジュール駆動回路の動作を説明する。前記駆動信号発生
部３０の２進リップルカウンタＣＴＮ３３は前記クロッ
ク信号ＣＬＫをカウンティングし第１乃至第１２出力Ｑ
１−Ｑ１２を発生する。
【００８６】データイネーブル信号発生部３３の第１Ｄ
フリップフロップＤＦ３７は、前記クロック信号ＣＬＫ
の立上りエッジでトリガされ、出力信号として１６０Ｃ
ＬＫの信号を発生する。第２ＤフリップフロップＤＦ３
８は、前記クロック信号ＣＬＫの立上りエッジでトリガ
され、出力信号として８００ＣＬＫの信号を発生する。
第３ＤフリップフロップＤＦ３９は、６４０ＣＬＫのデ
ータイネーブル信号ＤＥとして発生する。
フリップフロップＤＦ３７は、前記クロック信号ＣＬＫ
の立上りエッジでトリガされ、出力信号として１６０Ｃ
ＬＫの信号を発生する。第２ＤフリップフロップＤＦ３
８は、前記クロック信号ＣＬＫの立上りエッジでトリガ
され、出力信号として８００ＣＬＫの信号を発生する。
第３ＤフリップフロップＤＦ３９は、６４０ＣＬＫのデ
ータイネーブル信号ＤＥとして発生する。
【００８７】水平同期信号発生部３４は、前記第４Ｄフ
リップフロップＤＦ４０と前記第５Ｄフリップフロップ
ＤＦ４１を通じて７０４ＣＬＫの水平同期信号ＨＳＹＮ
Ｃを発生する。垂直同期信号発生部３５は、５２２Ｈの
第２垂直同期信号ＶＳＹＮＣと４８０Ｈの第１垂直同期
信号ＶＳを発生する。イネーブル信号発生部３６は、４
８０Ｈの垂直同期信号ＶＳと６４０ＣＬＫのデータイネ
ーブル信号ＤＥを入力してイネーブル信号ＥＮＡＢを発
生する。
リップフロップＤＦ４０と前記第５Ｄフリップフロップ
ＤＦ４１を通じて７０４ＣＬＫの水平同期信号ＨＳＹＮ
Ｃを発生する。垂直同期信号発生部３５は、５２２Ｈの
第２垂直同期信号ＶＳＹＮＣと４８０Ｈの第１垂直同期
信号ＶＳを発生する。イネーブル信号発生部３６は、４
８０Ｈの垂直同期信号ＶＳと６４０ＣＬＫのデータイネ
ーブル信号ＤＥを入力してイネーブル信号ＥＮＡＢを発
生する。
【００８８】図５は、本発明の他の実施の形態による１
０２４×７６８の解像度を有するデュアルタイプ(dual
type) ＸＧＡ用液晶モジュールのエージングテストのた
めの駆動回路であって、クロック発生部２０，駆動信号
発生部３０，信号選択部４０，状態検出部５０，電源電
圧選択部６０及び出力部７０の詳細図を示した。電源供
給部１０及び回路保護部８０の構成は図２と同じであ
る。本発明のＶＧＡ用液晶モジュール駆動回路は、６５
ＭＨｚのクロック信号ＣＬＫ，５１２ＣＬＫのデータイ
ネーブル信号ＤＥ，第１垂直同期信号ＶＳＹＮＣ，及び
イネーブル信号発生用７６８Ｈの第２垂直同期信号ＶＳ
を発生することになる。
０２４×７６８の解像度を有するデュアルタイプ(dual
type) ＸＧＡ用液晶モジュールのエージングテストのた
めの駆動回路であって、クロック発生部２０，駆動信号
発生部３０，信号選択部４０，状態検出部５０，電源電
圧選択部６０及び出力部７０の詳細図を示した。電源供
給部１０及び回路保護部８０の構成は図２と同じであ
る。本発明のＶＧＡ用液晶モジュール駆動回路は、６５
ＭＨｚのクロック信号ＣＬＫ，５１２ＣＬＫのデータイ
ネーブル信号ＤＥ，第１垂直同期信号ＶＳＹＮＣ，及び
イネーブル信号発生用７６８Ｈの第２垂直同期信号ＶＳ
を発生することになる。
【００８９】本発明のＸＧＡ用液晶モジュール駆動回路
は、電源電圧発生部１０，液晶モジュールのモデルに従
う周波数のクロックパルスを発生するソケットタイプの
クロック信号発生部２０，駆動信号発生部３０，信号選
択部４０，状態検出部５０，電源電圧選択部６０，出力
部７０及び回路保護部８０を具備する。ＶＧＡ用液晶モ
ジュール駆動回路において、クロック信号発生部２０，
信号選択部４０，状態検出部５０，電源電圧選択部６
０，出力部７０及び回路保護部８０の動作や構成はＳＶ
ＧＡ用またはＶＧＡ用液晶モジュール駆動回路と同様で
ある。
は、電源電圧発生部１０，液晶モジュールのモデルに従
う周波数のクロックパルスを発生するソケットタイプの
クロック信号発生部２０，駆動信号発生部３０，信号選
択部４０，状態検出部５０，電源電圧選択部６０，出力
部７０及び回路保護部８０を具備する。ＶＧＡ用液晶モ
ジュール駆動回路において、クロック信号発生部２０，
信号選択部４０，状態検出部５０，電源電圧選択部６
０，出力部７０及び回路保護部８０の動作や構成はＳＶ
ＧＡ用またはＶＧＡ用液晶モジュール駆動回路と同様で
ある。
【００９０】本発明の他の実施の形態によるＸＧＡ用液
晶モジュール駆動回路において、前記駆動信号発生部３
０は、５Ｖの内部電圧を安定化させるための安定化手段
３１と、前記クロック信号発生部２０から発生されるク
ロック信号をカウンティングするカウンティング部３２
と、前記カウンティング部３２の出力を入力してデータ
イネーブル信号ＤＥを発生するデータイネーブル信号発
生部３３と、前記カウンティング部３２の出力信号を入
力して水平同期信号ＨＳＹＮＣを発生する水平同期信号
発生部３４と、前記データイネーブル信号発生部３２の
データイネーブル信号ＤＥを入力して垂直同期信号ＶＳ
ＹＮＣを発生する垂直同期信号発生部３５と、前記垂直
同期信号発生部３５の垂直同期信号ＶＳＹＮＣとデータ
イネーブル信号ＤＥを入力してイネーブル信号ＥＮＡＢ
を発生するイネーブル信号発生部３６とを具備する。
晶モジュール駆動回路において、前記駆動信号発生部３
０は、５Ｖの内部電圧を安定化させるための安定化手段
３１と、前記クロック信号発生部２０から発生されるク
ロック信号をカウンティングするカウンティング部３２
と、前記カウンティング部３２の出力を入力してデータ
イネーブル信号ＤＥを発生するデータイネーブル信号発
生部３３と、前記カウンティング部３２の出力信号を入
力して水平同期信号ＨＳＹＮＣを発生する水平同期信号
発生部３４と、前記データイネーブル信号発生部３２の
データイネーブル信号ＤＥを入力して垂直同期信号ＶＳ
ＹＮＣを発生する垂直同期信号発生部３５と、前記垂直
同期信号発生部３５の垂直同期信号ＶＳＹＮＣとデータ
イネーブル信号ＤＥを入力してイネーブル信号ＥＮＡＢ
を発生するイネーブル信号発生部３６とを具備する。
【００９１】データイネーブル信号発生部３３は、前記
カウンティング部３２のカウンタＣＴＮ３５の第６出力
及び第８出力Ｑ６，Ｑ８を入力する第１ＮＡＮＤゲート
ＮＡ４０と、前記カウンティング部３２のカウンタＣＴ
Ｎ３５の第６出力，第８出力及び第１０出力Ｑ６，Ｑ
８，Ｑ１０を入力する第２ＮＡＮＤゲートＮＡ４１と、
前記第１ＮＡＮＤゲートＮＡ４０の出力信号を入力と
し、前記クロック信号ＣＬＫの立上りエッジでトリガさ
れる第１ＤフリップフロップＤＦ４７と、前記第２ＮＡ
ＮＤゲートＮＡ４１の出力信号を入力とし、前記クロッ
ク信号ＣＬＫの立上りエッジでトリガされ、その反転出
力をカウンタＣＮＴ３５のリセット信号ＲＳＴに発生す
る第２ＤフリップフロップＤＦ４８と、前記第１フリッ
プフロップＤＦ４７の反転出力／Ｑをプリセット信号Ｐ
Ｒとし、前記第２フリップフロップＤＦ４８の出力Ｑを
クリア信号ＣＬとし、出力に５１２ＣＬＫのデータイネ
ーブル信号ＤＥを発生する第３ＤフリップフロップＤＦ
４９とからなる。
カウンティング部３２のカウンタＣＴＮ３５の第６出力
及び第８出力Ｑ６，Ｑ８を入力する第１ＮＡＮＤゲート
ＮＡ４０と、前記カウンティング部３２のカウンタＣＴ
Ｎ３５の第６出力，第８出力及び第１０出力Ｑ６，Ｑ
８，Ｑ１０を入力する第２ＮＡＮＤゲートＮＡ４１と、
前記第１ＮＡＮＤゲートＮＡ４０の出力信号を入力と
し、前記クロック信号ＣＬＫの立上りエッジでトリガさ
れる第１ＤフリップフロップＤＦ４７と、前記第２ＮＡ
ＮＤゲートＮＡ４１の出力信号を入力とし、前記クロッ
ク信号ＣＬＫの立上りエッジでトリガされ、その反転出
力をカウンタＣＮＴ３５のリセット信号ＲＳＴに発生す
る第２ＤフリップフロップＤＦ４８と、前記第１フリッ
プフロップＤＦ４７の反転出力／Ｑをプリセット信号Ｐ
Ｒとし、前記第２フリップフロップＤＦ４８の出力Ｑを
クリア信号ＣＬとし、出力に５１２ＣＬＫのデータイネ
ーブル信号ＤＥを発生する第３ＤフリップフロップＤＦ
４９とからなる。
【００９２】前記水平同期信号発生部３４は、前記カウ
ンティング部３２のカウンタＣＴＮ３５の第３及び第７
出力Ｑ３，Ｑ７を入力する第３ＮＡＮＤゲートＮＡ４２
と、前記第３ＮＡＮＤゲートＮＡ４２の出力信号を入力
とし、前記クロック信号ＣＬＫの立上りエッジでトリガ
される第４ＤフリップフロップＤＦ５０と、前記第４Ｄ
フリップフロップＤＦ５０の出力Ｑがプリセット信号Ｐ
Ｒへ印加され、前記第２ＤフリップフロップＤＦ４８の
出力Ｑがクリア信号ＣＬへ印加され、出力に６６４ＣＬ
Ｋの水平同期信号ＨＳＹＮＣを発生する第５Ｄフリップ
フロップＤＦ５１とからなる。
ンティング部３２のカウンタＣＴＮ３５の第３及び第７
出力Ｑ３，Ｑ７を入力する第３ＮＡＮＤゲートＮＡ４２
と、前記第３ＮＡＮＤゲートＮＡ４２の出力信号を入力
とし、前記クロック信号ＣＬＫの立上りエッジでトリガ
される第４ＤフリップフロップＤＦ５０と、前記第４Ｄ
フリップフロップＤＦ５０の出力Ｑがプリセット信号Ｐ
Ｒへ印加され、前記第２ＤフリップフロップＤＦ４８の
出力Ｑがクリア信号ＣＬへ印加され、出力に６６４ＣＬ
Ｋの水平同期信号ＨＳＹＮＣを発生する第５Ｄフリップ
フロップＤＦ５１とからなる。
【００９３】前記垂直同期信号発生部３５は、前記デー
タイネーブル信号発生部３３からのデータイネーブル信
号ＤＥの立下りエッジで前記データイネーブル信号ＤＥ
をカウンティングするカウンタＣＴＮ３６と、前記デー
タイネーブル信号ＤＥを反転させるためのインバータＩ
Ｎ３９と、前記カウンタＣＴＮ３６の第２出力及び第３
出力Ｑ２，Ｑ３を入力する第４ＮＡＮＤゲートＮＡ４３
と、前記カウンタＣＴＮ３６の第２出力及び第３出力Ｑ
２，Ｑ３を入力する第１ＡＮＤゲートＡＮ３３と、前記
カウンタＣＴＮ３６の第６出力及び第９出力Ｑ６，Ｑ９
を入力する第２ＡＮＤゲートＡＮ３４と、前記第１及び
第２ＡＮＤゲートＡＮ３３，ＡＮ３４と前記カウンタＣ
ＮＴ３６の第１０出力Ｑ１０を入力する第５ＮＡＮＤゲ
ートＮＡ４４と、前記第４ＮＡＮＤゲートＮＡ４３の出
力を入力とし、反転されたデータイネーブル信号／ＤＥ
を立上りエッジでトリガされる第６Ｄフリップフロップ
ＤＦ５２と、前記第５ＮＡＮＤゲートＮＡ４４の出力を
入力とし、反転されたデータイネーブル信号／ＤＥの立
上りエッジでトリガされ、前記カウンタＣＮＴ３６のリ
セット信号ＲＳＴを出力信号として発生する第６Ｄフリ
ップフロップＤＦ５２と、前記第６Ｄフリップフロップ
ＤＦ５２の反転出力がプリセット信号ＰＲへ印加され、
前記第７ＤフリップフロップＤＦ５３の出力をクリア信
号ＣＬとし、出力に垂直同期信号ＶＳＹＮＣを発生する
第８ＤフリップフロップＤＦ５４と、前記第６ＮＡＮＤ
ゲートＮＡ４５の出力を入力とし、反転されたデータイ
ネーブル信号／ＤＥの立上りエッジでトリガされる第９
ＤフリップフロップＤＦ５５と、前記第９フリップフロ
ップＤＦ５５の出力をプリセット信号ＰＲとし、前記第
７ＤフリップフロップＤＦ５３の出力をクリア信号ＣＬ
とし、イネーブル信号発生用７６８Ｈの第２垂直同期信
号ＶＳを発生する第１０ＤフリップフロップＤＦ５６と
からなる。
タイネーブル信号発生部３３からのデータイネーブル信
号ＤＥの立下りエッジで前記データイネーブル信号ＤＥ
をカウンティングするカウンタＣＴＮ３６と、前記デー
タイネーブル信号ＤＥを反転させるためのインバータＩ
Ｎ３９と、前記カウンタＣＴＮ３６の第２出力及び第３
出力Ｑ２，Ｑ３を入力する第４ＮＡＮＤゲートＮＡ４３
と、前記カウンタＣＴＮ３６の第２出力及び第３出力Ｑ
２，Ｑ３を入力する第１ＡＮＤゲートＡＮ３３と、前記
カウンタＣＴＮ３６の第６出力及び第９出力Ｑ６，Ｑ９
を入力する第２ＡＮＤゲートＡＮ３４と、前記第１及び
第２ＡＮＤゲートＡＮ３３，ＡＮ３４と前記カウンタＣ
ＮＴ３６の第１０出力Ｑ１０を入力する第５ＮＡＮＤゲ
ートＮＡ４４と、前記第４ＮＡＮＤゲートＮＡ４３の出
力を入力とし、反転されたデータイネーブル信号／ＤＥ
を立上りエッジでトリガされる第６Ｄフリップフロップ
ＤＦ５２と、前記第５ＮＡＮＤゲートＮＡ４４の出力を
入力とし、反転されたデータイネーブル信号／ＤＥの立
上りエッジでトリガされ、前記カウンタＣＮＴ３６のリ
セット信号ＲＳＴを出力信号として発生する第６Ｄフリ
ップフロップＤＦ５２と、前記第６Ｄフリップフロップ
ＤＦ５２の反転出力がプリセット信号ＰＲへ印加され、
前記第７ＤフリップフロップＤＦ５３の出力をクリア信
号ＣＬとし、出力に垂直同期信号ＶＳＹＮＣを発生する
第８ＤフリップフロップＤＦ５４と、前記第６ＮＡＮＤ
ゲートＮＡ４５の出力を入力とし、反転されたデータイ
ネーブル信号／ＤＥの立上りエッジでトリガされる第９
ＤフリップフロップＤＦ５５と、前記第９フリップフロ
ップＤＦ５５の出力をプリセット信号ＰＲとし、前記第
７ＤフリップフロップＤＦ５３の出力をクリア信号ＣＬ
とし、イネーブル信号発生用７６８Ｈの第２垂直同期信
号ＶＳを発生する第１０ＤフリップフロップＤＦ５６と
からなる。
【００９４】前記イネーブル信号発生部３６は、前記垂
直同期信号発生部３５の第１０ＤフリップフロップＤＦ
５６の出力と前記データイネーブル信号発生部３３のデ
ータイネーブル信号ＤＥを入力して論理ＡＮＤし、論理
ＡＮＤされた信号をイネーブル信号ＥＮＡＢとして発生
するＡＮＤゲートＡＮ３５からなる。
直同期信号発生部３５の第１０ＤフリップフロップＤＦ
５６の出力と前記データイネーブル信号発生部３３のデ
ータイネーブル信号ＤＥを入力して論理ＡＮＤし、論理
ＡＮＤされた信号をイネーブル信号ＥＮＡＢとして発生
するＡＮＤゲートＡＮ３５からなる。
【００９５】上記のような構成を有するデュアルタイプ
ＸＧＡ用液晶モジュール駆動回路の動作を説明する。デ
ータイネーブル信号発生部の第１ＤフリップフロップＤ
Ｆ４７は２８８ＣＬＫの信号を発生する。第２Ｄフリッ
プフロップＤＦ４８は８００ＣＬＫの信号を発生する。
第３ＤフリップフロップＤＦ４９は、第１Ｄフリップフ
ロップＤＦ３７の反転出力／Ｑと、第５Ｄフリップフロ
ップＤＦ３９の出力Ｑとをそれぞれプリセット信号ＰＲ
及びクリア信号ＣＬに入力し、５１２ＣＬＫの信号をデ
ータイネーブル信号ＤＥとして発生する。
ＸＧＡ用液晶モジュール駆動回路の動作を説明する。デ
ータイネーブル信号発生部の第１ＤフリップフロップＤ
Ｆ４７は２８８ＣＬＫの信号を発生する。第２Ｄフリッ
プフロップＤＦ４８は８００ＣＬＫの信号を発生する。
第３ＤフリップフロップＤＦ４９は、第１Ｄフリップフ
ロップＤＦ３７の反転出力／Ｑと、第５Ｄフリップフロ
ップＤＦ３９の出力Ｑとをそれぞれプリセット信号ＰＲ
及びクリア信号ＣＬに入力し、５１２ＣＬＫの信号をデ
ータイネーブル信号ＤＥとして発生する。
【００９６】水平同期信号発生部３４は第４Ｄフリップ
フロップＤＦ５０と第５ＤフリップフロップＤＦ５１を
通じて６６４ＣＬＫの水平同期信号ＨＳＹＮＣを発生す
る。
フロップＤＦ５０と第５ＤフリップフロップＤＦ５１を
通じて６６４ＣＬＫの水平同期信号ＨＳＹＮＣを発生す
る。
【００９７】垂直同期信号発生部３５は、７９４Ｈの第
２垂直同期信号ＶＳＹＮＣと７６８Ｈの第１垂直同期信
号ＶＳを発生する。
２垂直同期信号ＶＳＹＮＣと７６８Ｈの第１垂直同期信
号ＶＳを発生する。
【００９８】又、前記第１０ＤフリップフロップＤＦ５
６の垂直同期信号ＶＳＹＮＣと前記データイネーブル信
号ＤＥは、イネーブル信号発生部３６のＡＮＤゲートＡ
Ｎ３５に印加され、ＡＮＤゲートＡＮ３５は両信号を論
理ＡＮＤしてイネーブル信号ＥＮＡＢを発生する。
６の垂直同期信号ＶＳＹＮＣと前記データイネーブル信
号ＤＥは、イネーブル信号発生部３６のＡＮＤゲートＡ
Ｎ３５に印加され、ＡＮＤゲートＡＮ３５は両信号を論
理ＡＮＤしてイネーブル信号ＥＮＡＢを発生する。
【００９９】信号選択部４０は、同期動作モードで垂直
同期信号ＶＳＹＮＣは水平同期信号ＨＳＹＮＣ及びクロ
ック信号ＣＬＫを選択し、イネーブルモードで複合同期
信号用イネーブル信号ＮＡＢとクロック信号ＣＬＫを選
択する。
同期信号ＶＳＹＮＣは水平同期信号ＨＳＹＮＣ及びクロ
ック信号ＣＬＫを選択し、イネーブルモードで複合同期
信号用イネーブル信号ＮＡＢとクロック信号ＣＬＫを選
択する。
【０１００】
【発明の効果】上記したように本発明によれば、検査パ
ターンを黒パターンまたは黒／白パターンのうち一つを
選択して使用できるので、使用者がエージングテストパ
ターンの要求に対応し易くなる。また、同時に二つの電
源が印加される場合、一つの電源だけを選択して印加す
ることにより、回路を保護することができる。そして、
データイネーブル信号とクロック信号のうち一つをスイ
ッチの選択により選択可能する。さらに、外部電圧を入
力して５Ｖと３. ３Ｖの電圧を発生して所望の電圧を供
給することができる。
ターンを黒パターンまたは黒／白パターンのうち一つを
選択して使用できるので、使用者がエージングテストパ
ターンの要求に対応し易くなる。また、同時に二つの電
源が印加される場合、一つの電源だけを選択して印加す
ることにより、回路を保護することができる。そして、
データイネーブル信号とクロック信号のうち一つをスイ
ッチの選択により選択可能する。さらに、外部電圧を入
力して５Ｖと３. ３Ｖの電圧を発生して所望の電圧を供
給することができる。
【図１】本発明の実施の形態による液晶モジュール駆動
回路のブロック図である。
回路のブロック図である。
【図２】本発明の実施の形態によるＳＶＧＡ用液晶モジ
ュール駆動回路の詳細回路図である。
ュール駆動回路の詳細回路図である。
【図３】本発明の実施の形態によるＳＶＧＡ用液晶モジ
ュール駆動回路の詳細回路図である。
ュール駆動回路の詳細回路図である。
【図４】本発明の他の実施の形態によるＶＧＡ用液晶モ
ジュール駆動回路の詳細回路図である。
ジュール駆動回路の詳細回路図である。
【図５】本発明の他の実施の形態によるＸＧＡ用液晶モ
ジュール駆動回路の詳細回路図である。
ジュール駆動回路の詳細回路図である。
１０ 電源供給部 ２０ クロック発生部 ３０ 駆動信号発生部 ４０ 出力信号選択部 ５０ 状態検出部 ６０ 電源電圧選択部 ７０ パターン選択部 ８０ 出力段 ９０ 回路保護部 ３１ 電源安定化部 ３２ カウンティング部 ３３ データイネーブル信号発生部 ３４ 水平同期信号発生部 ３５ 垂直同期信号発生部 ３６ イネーブル信号発生手段
Claims (37)
- 【請求項１】 １２Ｖの外部電圧を入力し３. ３Ｖと５
Ｖの内部電圧を駆動回路に発生する電源供給部と；所望
の周波数のクロック信号を発生するクロック発生部と；
前記クロック発生部から発生されるクロック信号を入力
し、データイネーブル信号，垂直同期信号，水平同期信
号，及びイネーブル信号の駆動信号を発生するための駆
動信号発生部と；動作モードに従い前記駆動信号発生部
からのデータイネーブル信号，垂直同期信号，水平同期
信号，イネーブル信号の中所望の信号を選択し、選択し
た駆動信号とクロック発生部のクロック信号を出力する
ための信号選択部と；前記垂直同期信号と５Ｖの外部電
圧を入力し、駆動回路の定常動作状態を検出するための
状態検出部と；前記電源供給部から５Ｖの内部電圧印加
に従い５Ｖの外部電圧または１２Ｖの外部電圧を選択出
力するための電源電圧選択部と；前記信号選択部から選
択された駆動信号とクロック信号、電源電圧選択部から
電源電圧、及び状態検出部から状態検出信号を出力する
出力部とを含むことを特徴とする液晶モジュール駆動回
路。 - 【請求項２】 外部電圧と内部電圧が同時に印加される
場合、外部電圧を優先的に選択し回路を保護するための
回路保護部をさらに含むことを特徴とする請求項１記載
の液晶モジュール駆動回路。 - 【請求項３】 前記回路保護部は、 同時に１２Ｖの外部電圧と１２Ｖの内部電圧が印加され
る場合、これらのいずらか一つを選択するための第１保
護部と；同時に５Ｖの外部電圧と５Ｖの内部電圧が印加
される場合、このうち一つを選択する第２保護部とから
なることを特徴とする請求項２記載の液晶モジュール駆
動回路。 - 【請求項４】 前記電源供給部は、 １２Ｖの外部電圧を入力し５Ｖの内部電圧を発生する第
１発生部と；１２Ｖの外部電圧を入力し３. ３Ｖの内部
電圧を発生する第２発生部とからなることを特徴とする
請求項１記載の液晶モジュール駆動回路。 - 【請求項５】 前記駆動信号発生部は、 前記クロック発生部から発生されるクロック信号をカウ
ンティングするためのカウンティング部と；前記カウン
ティング部の出力信号を入力してデータイネーブル信号
を発生するためのデータイネーブル信号発生部と；前記
カウンティング部の出力信号を入力して水平同期信号を
発生するための水平同期信号発生部と；前記データイネ
ーブル信号発生部から出力されるデータイネーブル信号
を入力して垂直同期信号を発生するための垂直同期信号
発生部と；前記垂直同期信号発生部から発生された垂直
同期信号と前記データイネーブル信号発生部から発生さ
れるデータイネーブル信号を入力してイネーブル信号を
発生するイネーブル信号発生部と；前記電源供給部から
印加される５Ｖの内部電源を安定化させ、前記データイ
ネーブル信号発生部，垂直同期信号発生部及び水平同期
信号発生部へ提供するための電源安定化部とを具備する
ことを特徴とする請求項１記載の液晶モジュール駆動回
路。 - 【請求項６】 前記信号選択部は、 前記駆動信号発生部から発生された駆動信号と、前記ク
ロック発生部からのクロック信号とを前記出力部へ伝達
するための伝達部と；液晶モジュールの動作モードに従
い前記駆動信号発生部から発生された駆動信号の中、所
望の信号が前記出力部へ伝達されるように選択するため
の選択部とを具備することを特徴とする請求項１記載の
液晶モジュール駆動回路。 - 【請求項７】 前記電源電圧選択部は、 電源供給部から５Ｖの内部電圧印加に従い５Ｖの外部電
圧を前記出力部に提供するための第１選択部と；電源供
給部から５Ｖの内部電圧印加に従い１２Ｖの外部電圧を
前記出力部に提供するための第２選択部とからなること
を特徴とする請求項１記載の液晶モジュール駆動回路。 - 【請求項８】 前記第１選択部は、 前記電源供給部から５Ｖの内部電圧の印加を検出するイ
ンバータと；前記インバータの検出結果によって５Ｖの
外部電圧を前記出力部に出力するための第１トランジス
タと；前記第１トランジスタのベースとコレクタに５Ｖ
の外部電圧を各々印加するための第１及び第２抵抗とか
らなることを特徴とする請求項７記載の液晶モジュール
駆動回路。 - 【請求項９】 前記第２選択手段は、 前記電源供給部からの５Ｖの内部電圧を分圧するための
第３及び第４抵抗と；分圧された電圧によって１２Ｖの
外部電圧を前記出力部に出力するための第２トランジス
タとからなることを特徴とする請求項８記載の液晶モジ
ュール駆動回路。 - 【請求項１０】 前記状態検出部は、 前記駆動信号発生部から印加される垂直同期信号と電源
供給部から５Ｖの内部電圧とを入力して定常動作状態を
検出するＡＮＤゲートと；前記ＡＮＤゲートの出力によ
って、定常動作時には０Ｖの電圧を前記出力部に提供
し、非正常動作時には１２Ｖの外部電圧を前記出力部に
提供するためのトランジスタとからなることを特徴とす
る請求項１記載の液晶モジュール駆動回路。 - 【請求項１１】 クロック発生部は２５. １７５ＭＨ
ｚ，４０ＭＨｚ，６５ＭＨｚのいずれか一つの周波数を
有するクロック信号を発生することを特徴とする請求項
１記載の液晶モジュール駆動回路。 - 【請求項１２】 １２Ｖの外部電圧を入力し３. ３Ｖと
５Ｖの内部電圧を駆動回路に発生する電源供給部と；４
０ＭＨｚのクロック信号ＣＬＫ及び反転クロック信号を
発生するクロック発生部と；前記クロック発生部のクロ
ック信号及び反転されたクロック信号を入力して８００
ＣＬＫのデータイネーブル信号，６００Ｈの垂直同期信
号及びイネーブル信号の駆動信号を発生するための駆動
信号発生部と；動作モードに従い前記駆動信号発生部か
らのデータイネーブル信号，垂直同期信号，イネーブル
信号の中所望の信号を選択し、選択した駆動信号とクロ
ック発生部からクロック信号を出力するための信号選択
部と；前記垂直同期信号と５Ｖの外部電圧を入力し、液
晶モジュール駆動回路の定常動作状態を検出するための
状態検出部と；前記電源供給部から５Ｖの内部電圧印加
に従い５Ｖの外部電圧または１２Ｖの外部電圧を出力す
る電源電圧選択部と；液晶パネル上にディスプレイされ
るパターンとして、黒パターン又は黒／白パターンを選
択するためのパターン選択部と；前記信号選択部から選
択された駆動信号とクロック信号，電源電圧選択部から
電源電圧，及び状態検出部から状態検出信号を出力する
出力部とを含むことを特徴とする液晶モジュール駆動回
路。 - 【請求項１３】 前記駆動信号発生部は、 前記クロック発生部からのクロック信号をカウンティン
グするためのカウンティング部と；前記カウンティング
部の出力信号を入力して前記８００ＣＬＫのデータイネ
ーブル信号を発生するためのデータイネーブル信号発生
部と；前記データイネーブル信号発生部から出力される
データイネーブル信号を入力して前記６００Ｈの垂直同
期信号を発生するための垂直同期信号発生部と；前記垂
直同期信号発生部からの垂直同期信号及び前記データイ
ネーブル信号発生部からのデータイネーブル信号を入力
してイネーブル信号を発生するためのイネーブル信号発
生部と；５Ｖの内部電源を前記データイネーブル信号発
生部と垂直同期信号発生部に安定的に印加するための電
源安定化部とを具備することを特徴とする請求項１２記
載の液晶モジュール駆動回路。 - 【請求項１４】 前記駆動信号発生部の前記カウンティ
ング部は、前記クロック発生部から反転クロック信号の
立下りエッジでトリガされクロック信号をカウンティン
グし、第１乃至第１２出力信号を発生する第１カウンタ
からなることを特徴とする請求項１３記載の液晶モジュ
ール駆動回路。 - 【請求項１５】 前記データイネーブル信号発生部は、 前記第１カウンタの第９出力を入力する第１ＮＡＮＤゲ
ートと；前記第１カウンタの第６出力と第１１出力を入
力する第２ＮＡＮＤゲートと；前記第１ＮＡＮＤゲート
の出力を入力とし、前記クロック発生部のクロック信号
の立上りエッジでトリガされる第１フリップフロップ
と；前記第２ＮＡＮＤゲートの出力を入力とし、前記ク
ロック発生部のクロック信号の立上りエッジでトリガさ
れ、その反転出力信号が前記第１カウンタのリセット信
号に提供される第２フリップフロップと；前記第１及び
第２フリップフロップの反転出力及び出力が各々プリセ
ット信号及びクリア信号へ入力され、８００ＣＬＫのデ
ータイネーブル信号を出力する第３フリップフロップと
からなることを特徴とする請求項１４記載の液晶モジュ
ール駆動回路。 - 【請求項１６】 前記垂直同期信号発生部は、 前記データイネーブル信号発生部から発生される前記デ
ータイネーブル信号の立下りエッジでトリガされ、前記
データイネーブル信号をカウンティングし第１乃至第１
２出力信号を発生するための第２カウンタと；前記第２
カウンタの第３乃至第５出力を入力する第３ＮＡＮＤゲ
ートと；前記第２カウンタの第５出力及び第６出力を入
力する第１ＡＮＤゲートと；前記第２カウンタの第７出
力及び第１０出力を入力する第２ＡＮＤゲートと；前記
第１及び第２ＡＮＤゲートの出力及び前記カウンタの第
３出力を入力する第４ＮＡＮＤゲートと；前記データイ
ネーブル信号発生部から発生されたデータイネーブル信
号を反転させるためのインバータと；前記第３ＮＡＮＤ
ゲートの出力を入力信号とし、反転されたデータイネー
ブル信号の立上りエッジでトリガされる第４フリップフ
ロップと；前記第４ＮＡＮＤゲートの出力を入力信号と
し、前記反転されたデータイネーブル信号の立上りエッ
ジでトリガされる第５フリップフロップと；前記第４フ
リップフロップの反転出力信号がプリセット信号として
印加される第５フリップフロップの出力信号がクリア信
号へ印加され、その出力信号として６００Ｈの垂直同期
信号を出力する第６フリップフロップとからなることを
特徴とする請求項１５記載の液晶モジュール駆動回路。 - 【請求項１７】 前記イネーブル信号発生部は、前記デ
ータイネーブル信号発生部からのデータイネーブル信号
と、垂直同期信号発生部からの垂直同期信号とを入力
し、イネーブル信号を発生するための第３ＡＮＤゲート
から構成されることを特徴とする請求項１６記載の液晶
モジュール駆動回路。 - 【請求項１８】 前記信号選択部は、 前記駆動信号発生部からデータイネーブル信号，イネー
ブル信号，及び垂直同期信号と、クロック発生部からの
クロック信号とを出力部へ伝達するための伝達部と；前
記伝達部から印加されるイネーブル信号とクロック信号
を選択して出力部に提供するための選択部とからなるこ
とを特徴とする請求項１２記載の液晶モジュール駆動回
路。 - 【請求項１９】 前記伝達部は、 前記駆動信号発生部から入力されるデータイネーブル信
号，垂直同期信号，及びイネーブル信号を入力する出力
バッファと；前記出力バッファからイネーブル信号と垂
直同期信号，及びクロック発生部のクロック信号を前記
出力部へ伝達するための保護用の多数のバッファとを具
備することを特徴とする請求項１８記載の液晶モジュー
ル駆動回路。 - 【請求項２０】 前記選択部は、前記伝達部へ印加され
るイネーブル信号とクロック信号を選択するためのスイ
ッチから構成されることを特徴とする請求項１９記載の
液晶モジュール駆動回路。 - 【請求項２１】 前記パターン選択部は、 黒／白パターンを選択するためのジャンパスイッチと；
ジャンパスイッチにより選択された黒／白パターンの周
期を調節するためのタイマーと；前記タイマーの出力を
入力とし、前記データイネーブル信号の立上りエッジで
トリガされパターンの周期をジャンパスイッチを介して
前記出力部に出力するフリップフロップとからなること
を特徴とする請求項１２記載の液晶モジュール駆動回
路。 - 【請求項２２】 １２Ｖの外部電圧を入力し３. ３Ｖと
５Ｖの内部電圧を発生する電源供給部と；２５. １７５
ＭＨｚのクロック信号ＣＬＫ及び反転クロック信号を発
生するクロック発生部と；前記クロック発生部のクロッ
ク信号及び反転されたクロック信号を入力して６４０Ｃ
ＬＫのデータイネーブル信号，４８０Ｈの垂直同期信
号，水平同期信号，及びイネーブル信号の駆動信号を発
生するための駆動信号発生部と；前記駆動信号発生部か
らのデータイネーブル信号の発生信号，垂直同期信号，
水平同期信号，イネーブル信号の中、所望の駆動信号を
液晶モジュールの動作モードに従い選択し、選択した駆
動信号とクロック発生部からクロック信号を出力するた
めの信号選択部と；前記垂直同期信号と前記５Ｖの外部
電圧を入力し、液晶モジュール駆動回路の定常動作状態
を検出するための状態検出部と；前記電源供給部から５
Ｖの内部電圧印加に従い５Ｖの外部電圧または１２Ｖの
外部電圧を出力する電源電圧選択部と；前記信号選択部
から選択された駆動信号とクロック信号，電源電圧選択
部から電源電圧，及び状態検出部から状態検出信号を出
力する出力部とを含むことを特徴とする液晶モジュール
駆動回路。 - 【請求項２３】 前記駆動信号発生部は、 前記クロック発生部からの反転クロック信号の立下りエ
ッジでトリガされ前記クロック信号をカウンティングす
るためのカウンティング部と；前記カウンティング部の
出力信号を入力して前記６４０ＣＬＫのデータイネーブ
ル信号を発生するためのデータイネーブル信号発生部
と；前記カウンティング部の出力信号を入力して水平同
期信号を発生する水平同期信号発生部と；前記データイ
ネーブル信号発生部から出力されるデータイネーブル信
号を入力して前記４８０Ｈの垂直同期信号を発生するた
めの垂直同期信号発生部と；前記垂直同期信号発生部か
らの垂直同期信号及び前記データイネーブル信号発生部
からのデータイネーブル信号を入力してイネーブル信号
を発生するためのイネーブル信号発生部と；５Ｖの内部
電源を前記データイネーブル信号発生部，垂直同期信号
発生部，及び水平同期信号発生部に安定的に印加するた
めの電源安定化部とを具備することを特徴とする請求項
２２記載の液晶モジュール駆動回路。 - 【請求項２４】 前記駆動信号発生部の前記カウンティ
ング部は、前記クロック発生部から反転クロック信号の
立下りエッジでトリガされ前記クロック信号をカウンテ
ィングし、第１乃至第１２出力信号を発生する第１カウ
ンタからなることを特徴とする請求項２３記載の液晶モ
ジュール駆動回路。 - 【請求項２５】 前記データイネーブル信号発生部は、 前記第１カウンタの第６出力と第８出力を入力する第１
ＮＡＮＤゲートと；前記第１カウンタの第６出力，第９
出力，及び第１０出力を入力する第２ＮＡＮＤゲート
と；前記第１ＮＡＮＤゲートの出力を入力とし、前記ク
ロック発生部のクロック信号の立上りエッジでトリガさ
れる第１フリップフロップと；前記第２ＮＡＮＤゲート
の出力を入力とし、前記クロック発生部のクロック信号
の立上りエッジでトリガされ、その反転出力信号が前記
第１カウンタのリセット信号に提供される第２フリップ
フロップと；前記第１及び第２フリップフロップの反転
出力及び出力が各々プリセット信号及びクリア信号へ入
力され、６４０ＣＬＫのデータイネーブル信号を出力す
る第３フリップフロップとからなることを特徴とする請
求項２４記載の液晶モジュール駆動回路。 - 【請求項２６】 前記水平同期信号発生部は、 前記第１カウンタの第６出力と第７出力を入力する第３
ＮＡＮＤゲートと；前記第３ＮＡＮＤゲートの出力を入
力とし、前記クロック信号の立上りエッジでトリガされ
る第４フリップフロップと；前記第４フリップフロップ
の出力と第２フリップフロップの出力を各々プリセット
信号とクリア信号とし、その出力へ水平同期信号を発生
する第５フリップフロップとからなることを特徴とする
請求項２５記載の液晶モジュールの駆動回路。 - 【請求項２７】 前記垂直同期信号発生部は、 前記データイネーブル信号発生部から発生される前記デ
ータイネーブル信号の立下りエッジでトリガされ、前記
データイネーブル信号をカウンティングし第１乃至第１
２出力信号を発生するための第２カウンタと；前記第２
カウンタの第３出力，第４出力及び第１０出力を入力す
る第４ＮＡＮＤゲートと；前記第２カウンタの第３出
力，第４出力及び第６出力を入力する第５ＮＡＮＤゲー
トと；前記データイネーブル信号発生部から発生された
データイネーブル信号を反転させるためのインバータ
と；前記第２カウンタの第２出力を入力信号とし、反転
されたデータイネーブル信号の立上りエッジでトリガさ
れる第６フリップフロップと；前記第４ＮＡＮＤゲート
の出力を入力信号とし、前記反転されたデータイネーブ
ル信号の立上りエッジでトリガされ、その反転出力信号
を前記第２カウンタのクリア信号を提供する第７フリッ
プフロップと；前記第６フリップフロップの反転出力信
号がプリセット信号として印加され、第７フリップフロ
ップの出力信号がクリア信号へ印加され、その出力信号
として垂直同期信号を出力する第８フリップフロップ
と；前記第６ＮＡＮＤゲートの出力を入力信号とし、前
記反転されたデータイネーブル信号の立上りエッジでト
リガされる第９フリップフロップと；前記第９フリップ
フロップの出力信号がプリセット信号として印加され、
第７フリップフロップの出力信号がクリア信号へ印加さ
れる第１０フリップフロップとからなることを特徴とす
る請求項２６記載の液晶モジュール駆動回路。 - 【請求項２８】 前記イネーブル信号発生部は、前記デ
ータイネーブル信号発生部からのデータイネーブル信号
と、垂直同期信号発生部からの第１０フリップフロップ
の出力信号とを入力し、イネーブル信号を発生するため
の第３ＡＮＤゲートから構成されることを特徴とする請
求項２７記載の液晶モジュール駆動回路。 - 【請求項２９】 前記信号選択部は、 前記駆動信号発生部からデータイネーブル信号，イネー
ブル信号，水平同期信号，及び垂直同期信号の中、液晶
モジュールの動作モードに従い垂直同期信号と水平同期
信号またはイネーブル信号を選択するための選択部と；
前記選択部により駆動信号とクロック発生部からのクロ
ック信号を出力部へ伝達するための伝達部とからなるこ
とを特徴とする請求項２７記載の液晶モジュール駆動回
路。 - 【請求項３０】 １２Ｖの外部電圧を入力し３. ３Ｖと
５Ｖの内部電圧を発生する電源供給部と；６５ＭＨｚの
クロック信号ＣＬＫ及び反転クロック信号を発生するク
ロック発生部と；前記クロック発生部のクロック信号及
び反転されたクロック信号を入力して１０２４ＣＬＫの
データイネーブル信号，７６８Ｈの垂直同期信号，水平
同期信号，及びイネーブル信号の駆動信号を発生するた
めの駆動信号発生部と；前記駆動信号発生部からデータ
イネーブル信号の発生信号，垂直同期信号，水平同期信
号の中、所望の信号を液晶モジュールの動作モードに従
い選択し、この選択した駆動信号とクロック発生部から
クロック信号を出力するための信号選択部と；垂直同期
信号と５Ｖの外部電圧とを入力し、液晶モジュール駆動
回路の定常動作状態を検出するための状態検出部と；前
記電源供給部から５Ｖの内部電圧印加に従い５Ｖの外部
電圧または１２Ｖの外部電圧を出力する電源電圧選択部
と；前記信号選択部から選択された駆動信号とクロック
信号，電源電圧選択部から電源電圧，及び状態検出部か
ら状態検出信号を出力する出力部とを含むことを特徴と
する液晶モジュール駆動回路。 - 【請求項３１】 前記駆動信号発生部は、 前記クロック発生部からの反転クロック信号の立下りエ
ッジでトリガされ前記クロック信号をカウンティングす
るためのカウンティング部と；前記カウンティング部の
出力信号を入力して前記１０２４ＣＬＫのデータイネー
ブル信号を発生するためのデータイネーブル信号発生部
と；前記カウンティング部の出力信号を入力して水平同
期信号を発生する水平同期信号発生部と；前記データイ
ネーブル信号発生部から出力されるデータイネーブル信
号を入力して前記７６８Ｈの垂直同期信号を発生するた
めの垂直同期信号発生部と；前記垂直同期信号発生部か
らの垂直同期信号及び前記データイネーブル信号発生部
からのデータイネーブル信号を入力してイネーブル信号
を発生するためのイネーブル信号発生部と；５Ｖの内部
電源を前記データイネーブル信号発生部，垂直同期信号
発生部，及び垂直同期信号発生部に安定的に印加するた
めの電源安定化部とを具備することを特徴とする請求項
３０記載の液晶モジュール駆動回路。 - 【請求項３２】 前記駆動信号発生部の前記カウンティ
ング部は、前記クロック発生部から反転クロック信号の
立下りエッジでトリガされ前記クロック信号をカウンテ
ィングし、第１乃至第１２出力信号を発生する第１カウ
ンタからなることを特徴とする請求項３１記載の液晶モ
ジュール駆動回路。 - 【請求項３３】 前記データイネーブル信号発生部は、 前記第１カウンタの第６出力と第８出力を入力する第１
ＮＡＮＤゲートと；前記第１カウンタの第６出力，第８
出力，及び第１０出力を入力する第２ＮＡＮＤゲート
と；前記第１ＮＡＮＤゲートの出力を入力とし、前記ク
ロック発生部のクロック信号の立上りエッジでトリガさ
れる第１フリップフロップと；前記第２ＮＡＮＤゲート
の出力を入力とし、前記クロック発生部のクロック信号
の立上りエッジでトリガされ、その反転出力信号が前記
第１カウンタのリセット信号に提供される第２フリップ
フロップと；前記第１及び第２フリップフロップの出力
が各々プリセット信号及びクリア信号へ入力され、６４
０ＣＬＫのデータイネーブル信号を出力する第３フリッ
プフロップとからなることを特徴とする請求項３２記載
の液晶モジュール駆動回路。 - 【請求項３４】 前記水平同期信号発生部は、 前記第１カウンタの第３出力と第７出力を入力する第３
ＮＡＮＤゲートと；前記第３ＮＡＮＤゲートの出力を入
力とし、前記クロック信号の立上りエッジでトリガされ
る第４フリップフロップと；前記第４フリップフロップ
の出力と第２フリップフロップの出力を各々プリセット
信号とクリア信号とし、その出力へ水平同期信号を発生
する第５フリップフロップとからなることを特徴とする
請求項３３記載の液晶モジュールの駆動回路。 - 【請求項３５】 前記垂直同期信号発生部は、 前記データイネーブル信号発生部から発生される前記デ
ータイネーブル信号の立下りエッジでトリガされ、前記
データイネーブル信号をカウンティングし第１乃至第１
２出力信号を発生するための第２カウンタと；前記第２
カウンタの第２出力及び第３出力を入力する第４ＮＡＮ
Ｄゲートと；前記第２カウンタの第２出力及び第３出力
を入力する第１ＡＮＤゲートと；前記第２カウンタの第
６出力及び第９出力を入力する第２ＡＮＤゲートと；前
記第１及び第２ＡＮＤゲートの出力と第１０出力を入力
する第５ＮＡＮＤゲートと；前記第２カウンタの第２出
力，第３出力及び第６出力を入力する第６ＮＡＮＤゲー
トと；前記データイネーブル信号発生部から発生された
データイネーブル信号を反転させるためのインバータ
と；前記第４ＮＡＮＤゲートの出力を入力信号とし、前
記反転されたデータイネーブル信号の立上りエッジでト
リガされる第６フリップフロップと；前記第５ＮＡＮＤ
ゲートの出力を入力信号とし、前記反転されたデータイ
ネーブル信号の立上りエッジでトリガされ、その反転出
力を第２カウンタの出力信号に提供する第７フリップフ
ロップと；前記第６フリップフロップの反転出力信号が
プリセット信号として印加され、第７フリップフロップ
の出力信号がクリア信号へ印加され、その出力信号とし
て垂直同期信号を出力する第８フリップフロップと；前
記第６ＮＡＮＤゲートの出力を入力信号とし、前記反転
されたデータイネーブル信号の立上りエッジでトリガさ
れる第９フリップフロップと；前記第９フリップフロッ
プの出力信号がプリセット信号として印加され、第７フ
リップフロップの出力信号がクリア信号へ印加される第
１０フリップフロップとからなることを特徴とする請求
項３４記載の液晶モジュール駆動回路。 - 【請求項３６】 前記イネーブル信号発生部は、前記デ
ータイネーブル信号発生部からのデータイネーブル信号
と、垂直同期信号発生部からの第１０フリップフロップ
の出力信号とを入力し、イネーブル信号を発生するため
の第３ＡＮＤゲートから構成されることを特徴とする請
求項３５記載の液晶モジュール駆動回路。 - 【請求項３７】 前記信号選択部は、 前記駆動信号発生部からデータイネーブル信号，イネー
ブル信号，水平同期信号，及び垂直同期信号の中、所望
の信号を液晶モジュールの動作モードに従い選択するた
めの選択部と；前記選択部により選択された駆動信号と
クロック発生部からのクロック信号を出力部へ伝達する
ための伝達部とからなることを特徴とする請求項３０記
載の液晶モジュール駆動回路。
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|---|---|---|---|
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| KR1997/P30438 | 1997-06-30 | ||
| KR1997/P30439 | 1997-06-30 | ||
| KR1019970030438A KR100256301B1 (ko) | 1997-06-30 | 1997-06-30 | 액정 모듈 구동 회로 |
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