JPH11149496A - ゲーテッドクロック設計支援装置、ゲーテッドクロック設計支援方法、及びゲーテッドクロック設計支援プログラムを格納したコンピュータ読み取り可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力削減効果の大きい最適なイネーブル
信号を用いたゲーテッドクロック設計を可能にするゲー
テッドクロック設計支援装置を提供する。 【解決手段】 記憶素子に対する非ロード条件を抽出
し、その条件に基づいてゲーテッドクロック設計におけ
るイネーブル信号候補を生成する。そして、このイネー
ブル信号候補が持っている面積、遅延時間及び消費電力
といったパラメータを考慮してイネーブル信号を選び、
この選択されたイネーブル信号を使ったゲーテッドクロ
ック回路を設計すべき論理回路に付加するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータを利
用した論理回路設計の自動化技術において、特に消費電
力の低減化効果の高いゲーテッドクロック設計を支援す
ることを目的としたゲーテッドクロック設計支援装置、
及びゲーテッドクロック設計支援方法に関する。

【０００２】

【従来の技術】近年、ＬＳＩなどの半導体チップは高集
積化、大型化する傾向にあり、消費電力も大きくなりつ
つある。ゲーテッドクロック設計は、回路設計をする際
に、消費電力の少ない論理回路を生成することを目的と
して開発されたものである。なお、以下の説明におい
て、ゲーテッドクロック設計により論理回路を変更する
作業をクロックゲーティングという。

【０００３】ここで、上記ゲーテッドクロック設計につ
いて簡単に説明する。

【０００４】図１５は、論理設計対象となる同期形論理
回路の一部分を示す部分回路図であり、クロックゲーテ
ィングされていない論理回路を示している。

【０００５】同図において、ＦＦ０、ＦＦ１、…ＦＦ３
１はＤフリップフロップであり、３２個のフリップフロ
ップにより３２ビットのデータレジスタが構成されてい
る。各フリップフロップのクロック入力ポートＣＫに
は、クロック信号ＣＬＫが同一のタイミングで供給さ
れ、データ演算回路１１で計算されたデータがクロック
信号ＣＬＫの立ち上がりのタイミングでデータ入力ポー
トＤに書き込まれる。

【０００６】こうした論理回路では、フリップフロップ
がクロック信号の立ち上がりと立ち下がりで動作する際
に電力消費が最も大きいことが知られている。しかし、
クロック信号はデータの有無にかかわらず、常に一定の
タイムフレームでフリップフロップに入力されているた
め、データをロードする必要がない非ロード時には無駄
な電力を消費していることになる。

【０００７】図１６は、クロックゲーティングされた論
理回路の回路構成図であり、図１５のクロックライン上
にゲーティング回路としてＡＮＤゲート１２を挿入した
場合の例を示している。

【０００８】このＡＮＤゲート１２には、クロック出力
を制御するための図示しないイネーブル論理回路が接続
されており、クロック信号ＣＬＫのタイミングに合わせ
て“１”又は“０”のイネーブル信号Ｅがイネーブル論
理回路からＡＮＤゲート１２へ与えられている。

【０００９】図１６において、イネーブル信号Ｅが
“１”にセットされると、クロック信号ＣＬＫの立ち上
がりとともに論理積が成立するため、データの書き込み
がなされる。一方、イネーブル信号が“０”にセットさ
れると、クロック信号ＣＬＫが立ち上がっても論理積が
成立しないため、データの書き込みは行われない。この
ように、データを書き込む必要がないときは、クロック
信号ＣＬＫのタイミングに合わせてイネーブル信号Ｅを
“０”とすることによって、フリップフロップでの無駄
な電力の消費を防ぐことができる。

【００１０】かかるゲーテッドクロック設計において
は、レジスタやメモリ等の記億素子に対してクロックを
供給するか否かを決定するイネーブル信号の生成方法に
より、消費電力削減の効果は大きく違ってくる。このイ
ネーブル信号の設計は、これまで設計者が人手で行う
か、あるいは論理回路の制御構造からＣＡＤによりイネ
ーブル信号を自動生成する手法があった。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
ゲーテッドクロック設計技術では、消費電力削減効果等
の観点から、最適なイネーブル信号を生成する方法は提
案されていなかった。このため、設計されたイネーブル
信号が最適な信号で最も消費電力削減効果のある信号で
あるかを判断することができず、最適ではないイネーブ
ル信号を使用してゲーテッドクロック設計が行われる場
合があった。

【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、消費電力削減
効果の大きい最適なイネーブル信号を用いたゲーテッド
クロック設計を可能にするゲーテッドクロック設計支援
装置、及びゲーテッドクロック設計支援方法を提供する
ことである。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるゲーテッドクロック設計支援装置
の特徴は、論理回路に対してゲーテッドクロック設計を
行うためのゲーテッドクロック設計支援装置において、
設計すべき論理回路に関する情報を格納する回路情報格
納部と、前記論理回路に関する情報に基づいて、記憶素
子に対する非ロード条件を抽出する非ロード条件抽出部
と、前記非ロード条件から、ゲーテッドクロック設計に
おいてイネーブル信号となる信号の候補であるイネーブ
ル信号候補を生成するイネーブル候補生成部と、前記イ
ネーブル信号候補がイネーブル信号としてゲーテッドク
ロック設計された場合に要する面積、遅延時間及び消費
電力を解析するパラメータ解析部と、前記イネーブル信
号候補に関するイネーブル信号候補情報として、前記パ
ラメータ解析部の解析結果を含む情報を格納する候補情
報格納部と、設計すべき論理回路の面積、遅延時間及び
消費電力に関する制約情報を入力する設計制約入力部
と、前記イネーブル信号候補情報と前記制約情報とに基
づいて、設計制約を満たしたイネーブル信号を前記イネ
ーブル信号候補の中から選ぶイネーブル信号選択部と、
前記イネーブル信号選択部により選択されたイネーブル
信号を使ったゲーテッドクロック回路を前記設計すべき
論理回路に付加するゲーテッドクロック回路付加部とを
備えたことにある。

【００１４】第２の発明であるゲーテッドクロック設計
支援装置の特徴は、上記第１の発明において、記憶素子
に対してデータロードの必要がない条件を入力する条件
入力部を備え、前記非ロード条件抽出部は、前記条件入
力部より入力された条件と前記論理回路に関する情報と
に基づいて、記憶素子に対する非ロード条件を抽出する
構成にしたことにある。

【００１５】第３の発明であるゲーテッドクロック設計
支援装置の特徴は、上記第１または第２の発明におい
て、前記イネーブル信号選択部は、前記候補情報格納部
中のイネーブル信号候補情報をグラフまたはテーブルの
形式でディスプレイ上に表示する表示手段を有し、前記
表示手段によるディスプレイ上の表示内容から所定のイ
ネーブル信号を外部操作に従って選択する構成にしたこ
とにある。

【００１６】第４の発明であるゲーテッドクロック設計
支援方法の特徴は、設計すべき論理回路に関する情報に
基づいて、記憶素子に対する非ロード条件を抽出する非
ロード条件抽出ステップと、前記非ロード条件から、ゲ
ーテッドクロック設計においてイネーブル信号となる信
号の候補であるイネーブル信号候補を生成するイネーブ
ル候補生成ステップと、前記イネーブル信号候補がイネ
ーブル信号としてゲーテッドクロック設計された場合に
要する面積、遅延時間及び消費電力を解析するパラメー
タ解析ステップと、前記イネーブル信号候補に関するイ
ネーブル信号候補情報として、前記パラメータ解析ステ
ップの解析結果を含む情報を記憶装置に格納する候補情
報格納ステップと、前記設計すべき論理回路の面積、遅
延時間及び消費電力に関する制約情報と前記イネーブル
信号候補情報とに基づいて、設計制約を満たしたイネー
ブル信号を前記イネーブル信号候補の中から選ぶイネー
ブル信号選択ステップと、前記イネーブル信号選択ステ
ップにより選択されたイネーブル信号を使ったゲーテッ
ドクロック回路を前記設計すべき論理回路に付加するゲ
ーテッドクロック回路付加ステップとを実行するように
したものである。

【００１７】第５の発明であるゲーテッドクロック設計
支援装置の特徴は、上記第４の発明において、前記非ロ
ード条件抽出ステップの前に、記憶素子に対してデータ
ロードの必要がない条件を入力する条件入力ステップを
行い、前記非ロード条件抽出ステップは、前記条件入力
ステップより入力された条件と前記設計すべき論理回路
に関する情報とに基づいて、記憶素子に対する非ロード
条件を抽出するようにしたものである。

【００１８】第６の発明であるゲーテッドクロック設計
支援方法の特徴は、上記第４または第５の発明におい
て、前記イネーブル信号選択ステップは、前記記憶装置
中のイネーブル信号候補情報をグラフまたはテーブルの
形式でディスプレイ上に表示し、そのディスプレイ上の
表示内容から所定のイネーブル信号を外部操作に従って
選択するようにしたものである。

【００１９】第７の発明であるゲーテッドクロック設計
支援プログラムを格納したコンピュータ読み取り可能な
記録媒体の特徴は、設計すべき論理回路に関する情報に
基づいて、記憶素子に対する非ロード条件を抽出する非
ロード条件抽出手段と、前記非ロード条件から、ゲーテ
ッドクロック設計においてイネーブル信号となる信号の
候補であるイネーブル信号候補を生成するイネーブル候
補生成手段と、前記イネーブル信号候補がイネーブル信
号としてゲーテッドクロック設計された場合に要する面
積、遅延時間及び消費電力を解析するパラメータ解析手
段と、前記イネーブル信号候補に関するイネーブル信号
候補情報として、前記パラメータ解析手段の解析結果を
含む情報を記憶装置に格納する候補情報格納手段と、前
記設計すべき論理回路の面積、遅延時間及び消費電力に
関する制約情報と前記イネーブル信号候補情報とに基づ
いて、設計制約を満たしたイネーブル信号を前記イネー
ブル信号候補の中から選ぶイネーブル信号選択手段と、
前記イネーブル信号選択手段により選択されたイネーブ
ル信号を使ったゲーテッドクロック回路を前記設計すべ
き論理回路に付加するゲーテッドクロック回路付加手段
とを有することを特徴とするゲーテッドクロック設計支
援プログラムを格納したことにある。

【００２０】第８の発明であるゲーテッドクロック設計
支援プログラムを格納したコンピュータ読み取り可能な
記録媒体の特徴は、上記第７の発明において、前記非ロ
ード条件抽出手段の前に、記憶素子に対してデータロー
ドの必要がない条件を入力する条件入力手段を行い、前
記非ロード条件抽出手段は、前記条件入力手段より入力
された条件と前記設計すべき論理回路に関する情報とに
基づいて、記憶素子に対する非ロード条件を抽出するこ
とにある。

【００２１】第９の発明であるゲーテッドクロック設計
支援プログラムを格納したコンピュータ読み取り可能な
記録媒体の特徴は、上記第７または第８の発明におい
て、前記イネーブル信号選択手段は、前記記憶装置中の
イネーブル信号候補情報をグラフまたはテーブルの形式
でディスプレイ上に表示し、そのディスプレイ上の表示
内容から所定のイネーブル信号を外部操作に従って選択
することにある。

【００２２】

【発明の実施の形態】以下、本発明に係わるゲーテッド
クロック設計支援装置、ゲーテッドクロック設計支援方
法、及びゲーテッドクロック設計支援プログラムを格納
したコンピュータ読み取り可能な記録媒体の実施形態に
ついて説明する。

【００２３】（第１実施形態）図１は、本発明の第１実
施形態に係るゲーテッドクロック設計支援装置の機能ブ
ロック図である。

【００２４】このゲーテッドクロック設計支援装置は、
論理回路に対してゲーテッドクロック設計を行うため
に、回路情報格納部１と、非ロード条件入力部２と、非
ロード条件抽出部３と、イネーブル信号候補生成部４
と、面積・遅延・電力解析部５と、イネーブル信号候補
情報格納部６と、設計制約入力部７と、イネーブル信号
選択部８と、ゲーテッドクロック回路付加部９とを備え
ている。

【００２５】回路情報格納部１には、設計すべき論理回
路、つまり設計対象の回路情報（例えば後述する図５、
図６及び図９に示す回路情報）が格納されている。非ロ
ード条件入力部２は、前記回路情報中の記憶素子（例え
ばフリップフロップ）に対してデータロードの必要がな
い非ロード時の条件（以下、非ロード条件という）を入
力する。

【００２６】非ロード条件抽出部３は、前記非ロード条
件入力部２より入力された条件と設計対象の回路情報と
により、前記フリップフロップに対する非ロード条件を
抽出する。イネーブル候補生成部４は、前記非ロード条
件から、ゲーテッドクロック設計においてイネーブル信
号となる信号の候補であるイネーブル信号候補を生成す
る。

【００２７】面積・遅延・電力解析部５は、生成された
イネーブル信号候補がイネーブル信号としてゲーテッド
クロック設計された場合に要する面積、遅延時間及び消
費電力を解析する。イネーブル信号候補情報格納部６
は、前記イネーブル信号候補を格納すると共に、これに
関連して、面積・遅延・電力解析部５の解析結果を含む
パラメータ情報をイネーブル信号候補情報として格納す
る。

【００２８】設計制約入力部７は、設計対象の論理回路
の面積、遅延時間及び消費電力に関する制約情報を入力
し、イネーブル信号選択部８は、前記イネーブル信号候
補情報と前記制約情報とにより、設計制約を満たしたイ
ネーブル信号を前記イネーブル信号候補の中から選択す
る。

【００２９】そして、ゲーテッドクロック回路付加部９
は、イネーブル信号選択部８により選択されたイネーブ
ル信号を使ったゲーテッドクロック回路を前記設計すべ
き論理回路に付加して、回路情報格納部１に格納する。

【００３０】図２は、図１に示したゲーテッドクロック
設計支援装置を実現するコンピュータの構成を示すブロ
ック図である。

【００３１】図中１１は、プログラムを実行するＣＰＵ
であり、このＣＰＵ１１には、バス１２を介して、主記
憶装置１３、キャッシュメモリ１４、メモリコントロー
ラ１５、バスコントローラ１６、ＶＲＡＭ１７、ディス
プレイ制御部１８、入力装置制御部２０、及びディスク
制御部２１，２２が接続されている。

【００３２】主記憶装置１３は、ＤＲＡＭあるいはＳＲ
ＡＭで構成され、実行するプログラムや、演算のための
データ、演算結果のデータを一時的に記憶するメモリで
ある。キャッシュメモリ１４は、メモリ階層上でＣＰＵ
１１と主記憶装置１３との間に介在する高速メモリであ
り、主記憶装置１３上のデータの一部の写しを確保し、
ＣＰＵ１１が行う主記憶装置１３との読み書きを代行す
る。

【００３３】メモリコントローラ１５は、主記憶装置１
３あるいはキャッシュメモリ１４とＣＰＵ１１間のデー
タ転送をコントロールする。バスコントローラ１６は、
ＣＰＵ１１とバス１２間のデータ転送をコントロールす
る。ＶＲＡＭ１７は、ＣＲＴ１９に表示するデータを記
憶するビデオＲＡＭである。

【００３４】ディスプレイ制御部１８は、グラフィック
プロセッサで構成され、データや画像をＣＲＴ１９に表
示するための回路である。入力装置制御部２０は、キー
ボードやマウス等の入力装置２３の動作を制御し、ディ
スク制御部２１，２２は、それぞれ外部記憶装置として
のハードディスク２４とＣＤ−ＲＯＭ２５の駆動を制御
する。

【００３５】ここで、上記図１に示したゲーテッドクロ
ック設計支援装置の回路情報格納部１及びイネーブル信
号候補情報格納部６は、ハードディスク２４のファイル
の一部として構成される。さらに、非ロード条件入力部
２及び設計制約入力部７は入力装置２３等で構成され
る。また、ＣＤ−ＲＯＭ２５には、本発明のゲーテッド
クロック設計支援プログラム（後述の図３及び図４を参
照）を含むＣＡＤソフトが格納されている。このゲーテ
ッドクロック設計支援プログラムを主記憶装置１３にロ
ードしてＣＰＵ１１によって実行することにより、図１
に示した非ロード条件抽出部３、イネーブル信号候補生
成部４、面積・遅延・電力解析部５、イネーブル信号選
択部８、及びゲーテッドクロック回路付加部９の各機能
を実現する。従って、この場合、ＣＤ−ＲＯＭ２５は、
本発明のゲーテッドクロック設計支援プログラムを格納
したコンピュータ読み取り可能な記録媒体として、本発
明を構成することになる。

【００３６】次に、本実施形態のゲーテッドクロック設
計支援装置の動作を、図３及び図４に示すフローチャー
トを参照しつつ説明する。

【００３７】まず、回路情報格納部１に格納された記憶
素子毎にこの記憶素子にデータがロードされる条件を非
ロード条件抽出部３において求める（図３のステップＳ
１０１）。次に非ロード条件入力部２から非ロード条件
情報の入力があるか否かを判断する（ステップＳ１０
２）。非ロード条件抽出部３において、非ロード条件情
報の入力がある場合には、対象の記憶素子に対して、ロ
ード条件の否定と入力された非ロード条件との和を非ロ
ード条件とする（ステップＳ１０３）。非ロード条件情
報の入力がない場合には、ロード条件の否定を非ロード
条件とする（ステップＳ１０４）。

【００３８】次に、イネーブル信号候補生成部４では、
ステップＳ１０３及びＳ１０４で生成された非ロード条
件について、非ロード条件の等しい記憶素子を記憶素子
群としてまとめる（ステップＳ１０５）。ステップＳ１
０５で生成された記憶素子群を１つ取り出す（ステップ
Ｓ１０６）。取り出せない場合は処理は終了する（ステ
ップＳ１０７）。

【００３９】取り出せた場合は、取り出された記憶素子
群に対する非ロード条件の表わす論理からイネーブル信
号の候補を作成する（図４のステップＳ１０８）。ステ
ップＳ１０８で作成されたイネーブル信号の候補はイネ
ーブル信号候補情報格納部６に格納され、この格納部６
より１つの候補を取り出す（ステップＳ１０９）。取り
出せない場合はステップＳ１１３へ進む（ステップＳ１
１０）。取り出せた場合は、取り出されたイネーブル信
号の候補を生成する論理部分の面積、遅延時間、消費電
力及び非ロード確率を面積・遅延・電力解析部５におい
て計算して、イネーブル信号候補情報格納部６に格納す
る（ステップＳ１１１）。

【００４０】次に、取り出されたイネーブル信号の候補
に対してイネーブル信号として利用した場合に増加する
面積、削減される消費電力を計算する（ステップＳ１１
２）。ここで、ステップＳ１０９に戻り、次のイネーブ
ル信号の候補を取り出す。

【００４１】全てのイネーブル信号の候補に対してステ
ップＳ１１１及びＳ１１２の処理が施され、情報がイネ
ーブル信号候補情報格納部６に格納されると、設計制約
入力部７から入力された遅延時間、面積等に関する制約
を満たし、電力削減の効果の最も大きいイネーブル信号
をイネーブル信号候補情報格納部６から選ぶ（ステップ
Ｓ１１３）。

【００４２】そして、選ばれたイネーブル信号を使っ
て、ゲーテッドクロックを実現する回路を付加する（ス
テップＳ１１４）。ここでステップＳ１０６に戻り、次
の記憶素子群を取り出す。全ての記憶素子群についてス
テップＳ１０８からＳ１１４の処理が施されると処理は
終了する。

【００４３】次に、具体例を示して各構成要素の動作を
詳細に説明する。

【００４４】まず、図５に示した部分回路を持つような
論理回路が回路情報格納部１に存在したとする。同図に
おいてＦＦ０，ＦＦ１，…，ＦＦ３１は記憶素子のフリ
ップフロップを表わしている。フリップフロップにはデ
ータ入力ピンＤ、クロック入力ピンＣＫ及びデータ出力
ピンＱが存在する。

【００４５】また、Ｍ０，Ｍ１，…，Ｍ３１はマルチプ
レクサであり、コントロール用ピンに入力される信号Ｓ
ｅの値が“０”の場合には入力ピン０側の信号値を、信
号Ｓｅの値が“１”の場合には入力ピン１側の信号値を
それぞれ出力する機能を持っている。具体的にマルチプ
レクサＭ０，Ｍ１，…，Ｍ３１は、図６に示すように、
２入力ＡＮＤゲート４１，４２と２入力ＯＲゲート４３
とから成る論理構造になっている。

【００４６】各マルチプレクサＭ０，Ｍ１，…，Ｍ３１
のコントロール用ピンに入力される信号Ｓｅは、図５に
示すように、信号ａ，ｂ，ｃ，ｄを用いて、２入力ＮＡ
ＮＤゲート３１、２入力ＯＲゲート３２、及び２入力Ａ
ＮＤゲート３３によって生成される。

【００４７】まず、ステップＳ１０１において、非ロー
ド条件抽出部３では各フリップフロップＦＦ０〜ＦＦ３
１に対してデータをロードする条件を次のように求め
る。

【００４８】フリップフロップＦＦ０のデータ入力ピン
Ｄの論理は、 ∧（ａ＊（ｂ＋ｃ＊ｄ））＊Ｉ０＋（ａ＊（ｂ＋ｃ＊
ｄ））＊Ｏｕｔ となる。ここで、＊は論理積、＋は論理和、∧は論理的
否定を表わしている。ＯｕｔはフリップフロップＦＦ０
の出力であり、この信号が選択されるときはデータ保持
である。また、Ｉ０が選択されるときはデータのロード
を表わしている。このことから、データ入力ピンＤの論
理にＯｕｔ＝０及びＩ０＝１を代入すると、データをロ
ードする条件として、 ∧（ａ＊（ｂ＋ｃ＊ｄ）） が求まる。ＦＦ１からＦＦ３１についても同様の操作を
行ない、データをロードする条件は全て ∧（ａ＊（ｂ＋ｃ＊ｄ）） と求まる。

【００４９】次に、ステップＳ１０２において非ロード
条件入力部２より非ロード条件情報の入力があるか否か
判断する。この場合、入力がなかったものとする。この
ため、ステップＳ１０４においてロード条件∧（ａ＊
（ｂ＋ｃ＊ｄ））の否定であるａ＊（ｂ＋ｃ＊ｄ）がフ
リップフロップＦＦ０，ＦＦ１，…，ＦＦ３１の非ロー
ド条件となる。

【００５０】ステップＳ１０５では、非ロード条件の等
しい記憶素子をまとめるが、ここでＦＦ０，ＦＦ１，…
ＦＦ３１は同じ非ロード条件ａ＊（ｂ＋ｃ＊ｄ）を持つ
ので、記憶素子群としてまとめる。

【００５１】ステップＳ１０６でこの記憶素子群を取り
出し、ステップＳ１０８でイネーブル信号候補生成部４
は、イネーブル信号候補の信号値が“１”のときに非ロ
ード条件が“１”となるイネーブル信号候補を生成す
る。この場合、非ロード条件はａ＊（ｂ＋ｃ＊ｄ）であ
るので、イネーブル信号候補はａ＊ｂ、ａ＊ｃ＊ｄ、ａ
＊（ｂ＋ｃ＊ｄ）の３つである。この３つの信号につい
てはイネーブル信号候補情報格納部６に格納される。

【００５２】ステップＳ１０９では、イネーブル信号候
補から１つの候補を取り出す。ここでは、ａ＊ｂが取り
出されたとする。ステップＳ１１１では、図７（ａ）に
示したイネーブル信号候補ａ＊ｂを生成する論理部分の
面積、遅延時間、消費電力及び非ロード確率を面積・遅
延・電力解析部５において計算する。面積はＡＮＤゲー
トの占有する面積であり、遅延時間は、信号ａ，ｂから
ＡＮＤゲートを経て出力端子に到達する時間のうち大き
い方の時間である。非ロード確率は信号ａ＊ｂの信号値
が“１”となる確率であり、この論理部分の消費電力を
解析中に求める。なお、この信号確率に基づく消費電力
解析に関する公知例としては、Ｆ．Ｎａｊｍ、“Ｔｒａ
ｎｓｉｔｉｏｎ Ｄｅｎｓｉｔｙ，Ａ Ｓｔｏｃｈａｓ
ｔｉｃＭｅａｓｕｒｅ ｏｆ Ａｃｔｉｖｉｔｙ ｉｎ
Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔｓ”（Ｐｒｏｃｅｅ
ｄｉｎｇ ｏｆ ２８ｔｈ Ｄｅｓｉｇｎ Ａｕｔｏｍ
ａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ）がある。

【００５３】本実施形態では、イネーブル信号候補ａ＊
ｂに対して、面積１．５、遅延時間２．８、消費電力
２．０、非ロード確率０．６５と求められたとする。こ
の結果はイネーブル信号候補情報格納部６に格納され
る。

【００５４】次に、ステップＳ１１２では、イネーブル
信号候補ａ＊ｂを使ってゲーテッドクロック設計を行な
ったときに、増加する回路全体の面積と削減される回路
全体の消費電力を求める。増加する回路全体の面積で
は、イネーブル信号候補を生成する論理部分の他に、信
号のグリッチを除去するために必要なイネーブル用フリ
ップフロップの面積増加も考慮される（後述詳細に説明
する）。

【００５５】イネーブル信号候補がロード条件の否定と
一致するときにはフリップフロップの入力側に存在する
マルチプレクサを削除できるので、削除できるマルチプ
レクサの面積は減じられる。本実施形態では、イネーブ
ル信号候補ａ＊ｂは、ロード条件の否定と一致せずに、
増加する面積が１０．５であったとする。

【００５６】また、削減される消費電力は、前記の信号
確率に基づく消費電力解析により求まり、前記イネーブ
ル信号候補の非ロード確率が大きいほど、削減される消
費電力は大きい。ここでは削減される消費電力は３０．
５であったとする。

【００５７】ステップＳ１１１及びＳ１１２の操作をイ
ネーブル信号候補ａ＊ｃ＊ｄ及びａ＊（ｂ＋ｃ＊ｄ）に
ついても行なう。図７（ｂ），（ｃ）に示したイネーブ
ル信号候補ａ＊ｃ＊ｄ及びａ＊（ｂ＋ｃ＊ｄ）を生成す
る論理部分に対して、ステップＳ１１１及びＳ１１２の
操作を行なった結果、イネーブル信号候補情報格納部６
に図８に示すような情報が格納されたとする。

【００５８】次にステップＳ１１３において、まず設計
制約部７から入力された設計制約を参照する。ここで
は、イネーブル論理に対する遅延制約についてのみ４．
０と与えられたとする。イネーブル信号候補情報格納部
６に格納された情報を参照すると、イネーブル信号候補
ａ＊（ｂ＋ｃ＊ｄ）は論理部分の遅延時間が４．５で、
制約を満たさない。このため、イネーブル信号候補ａ＊
ｂとａ＊ｃ＊ｄとで削減される消費電力の大きい方がイ
ネーブル信号選択部８では選ばれる。この結果、イネー
ブル信号選択部８ではイネーブル信号としてａ＊ｂを選
択する。

【００５９】ステップＳ１１４では、選択された信号ａ
＊ｂをイネーブル信号としたゲーテッドクロック回路を
ゲーテッドクロック回路付加部９において生成して、図
９に示す回路が回路情報格納部１に格納される。すなわ
ち、図９に示す回路は、上記図５に示す回路において、
２入力ＮＡＮＤゲート５１、フリップフロップ５２及び
ＡＮＤゲート５３からなるゲーテッドクロック回路が付
加される。

【００６０】ここで、フリップフロップ５２は、前述し
た、信号のグリッチを除去するために必要なイネーブル
用フリップフロップである。仮に当該フリップフロップ
５２を設けなかった場合について、図１０のタイミング
チャートを参照して説明する。

【００６１】当該フリップフロップ５２を設けなかった
場合は、信号ａ，ｂのＮＡＮＤをとるＮＡＮＤゲート５
１の出力信号ＥＣがイネーブル信号としてダイレクトに
ＡＮＤゲート５３の一方入力端に入力され、その他方入
力端にはクロック信号ＣＬＫが入力されることになる。
この場合、もし前記の信号ＥＣがクロック信号ＣＬＫの
“Ｈ”レベル期間（ｔ１〜ｔ２）の時刻ｔ４に立ち上が
ったときは、この信号の立上がり（時刻ｔ４）とクロッ
ク信号ＣＬＫの立ち下がり（時刻ｔ３）に同期する形
で、フリップフロップＦＦ０〜ＦＦ３１のクロック入力
ピンＣＫへ供給されるクロックＧＣＬＫにグリッチＰが
発生する。

【００６２】本実施形態では、この点を考慮して、ＮＡ
ＮＤゲート５１とＡＮＤゲート５３の間にフリップフロ
ップ５２を挿入している。このフリップフロップ５２
は、クロック信号ＣＬＫの立ち下がりに同期して信号Ｅ
Ｃを取り込んで出力するので、たとえ信号ＥＣがクロッ
ク信号ＣＬＫの“Ｈ”レベル期間（ｔ１〜ｔ２）に立ち
上がったとしても、フリップフロップ５２の出力信号Ｅ
Ｎは、イネーブル信号として、クロック信号ＣＬＫの
“Ｌ”レベル期間（ｔ２〜ｔ３）に立ち上がることが保
証される（時刻ｔ５）。その結果、クロックＧＣＬＫに
グリッチが発生せず、回路の誤動作を回避することがで
きる。

【００６３】このように、本実施形態では、記憶素子に
対する非ロード条件を抽出し、その条件に基づいてゲー
テッドクロック設計におけるイネーブル信号候補を生成
する。そして、このイネーブル信号候補が持っている面
積、遅延時間及び消費電力といったパラメータを考慮し
てイネーブル信号を選ぶようにした。これにより、消費
電力の削減効果の大きい最適なイネーブル信号を用いた
効果的なゲーテッドクロック設計が可能となる。

【００６４】（第２実施形態）本実施形態では、図１か
ら図４に示したものと同様の構成において、非ロード条
件入力部２から図１１に示す非ロード条件が入力された
場合を説明するものである。非ロード条件を入力する本
実施形態によれば、非ロード条件抽出部３において抽出
しきれなかった条件や論理回路上に表われないドントケ
ア条件についても考慮することが可能となり、第１実施
形態よりも最適なイネーブル信号を生成することができ
る。なお、回路情報格納部１に格納された情報は図５及
び図６に示すものと同様であるとする。

【００６５】ステップＳ１０１では、前記第１実施形態
と同様に、フリップフロップＦＦ１〜ＦＦ３１について
データをロードする条件は、全て∧（ａ＊（ｂ＋ｃ＊
ｄ））と求まる。この場合、非ロード条件入力があるの
で、ステップＳ１０３においてロード条件の否定ａ＊
（ｂ＋ｃ＊ｄ）と入力された非ロード条件∧ｄとの和で
あるａ＊（ｂ＋ｃ）＋∧ｄをフリップフロップＦＦ１か
らＦＦ３１についての非ロード条件とする。

【００６６】ステップＳ１０５では、フリップフロップ
ＦＦ１からＦＦ３１を記憶素子群としてまとめる。この
記憶素子群に対してステップＳ１０８では非ロード条件
ａ＊（ｂ＋ｃ）＋∧ｄからイネーブル信号候補を生成す
る。ここでは、ａ＊ｂ、ａ＊ｃ、∧ｄ、ａ＊（ｂ＋
ｃ）、ａ＊ｂ＋∧ｄ、ａ＊ｃ＋∧ｄ、ａ＊（ｂ＋ｃ＊
ｄ）、ａ＊（ｂ＋Ｃ）＋∧ｄがイネーブル信号候補とし
て生成される。

【００６７】それぞれのイネーブル信号候補に対してス
テップＳ１１１及びＳ１１２の操作を行ない、図１２に
示すイネーブル信号候補情報がイネーブル信号候補情報
格納部６に格納される。設計制約部７から入力された設
計制約は、上記第１実施形態３と同様にイネーブル論理
に対する遅延制約について４．０と与えられたとする。

【００６８】ステップＳ１１３では、イネーブル信号候
補情報格納部６に格納された情報の中で、遅延制約を満
たして削減される消費電力が最も大きいイネーブル信号
候補ａ＊ｂ＋∧ｄがイネーブル信号選択部８で選ばれ
る。

【００６９】ステップＳ１１４では、選択された信号ａ
＊ｂ＋∧ｄをイネーブル信号としたゲーテッドクロック
回路をゲーテッドクロック回路付加部９において生成し
て、図１３に示す回路が回路情報格納部１に格納され
る。すなわち、図１３に示す回路は、上記図９に示す回
路において、ＮＡＮＤゲート５１を２入力ＡＮＤゲート
６２と２入力ＮＯＲゲート６３に置き換えて、該ＮＯＲ
ゲート６３の一方端子に信号ｄを反転するインバータ６
１の出力端子が接続されている。

【００７０】（第３実施形態）本実施形態では、図１か
ら図４に示したものと同様の構成において、イネーブル
信号選択部８がイネーブル信号をイネーブル信号候補の
中から選択するに際し、イネーブル信号候補情報をグラ
フまたはテーブルの形式でＣＲＴ１９上に表示すること
により利用者に提供し、利用者がイネーブル信号を選択
するようにしたものである。

【００７１】本例では、上記第２実施形態において生成
された図１２に示す情報がイネーブル信号候補情報格納
部６に格納されているとする。８つのイネーブル信号候
補に対して、削減される消費電力を縦軸とし、増加する
面積を機軸とした図１４に示すグラフを生成して、ＣＲ
Ｔ１９上に表示する。利用者は表示されたこのグラフ上
のポイントを指定することにより、イネーブル信号を選
択することができる。また、図１２に示すテーブルをＣ
ＲＴ１９上に表示して、利用者がイネーブル信号を指定
することも可能である。

【００７２】この場合、イネーブル信号選択部８はここ
で指定された候補を選び、指定された信号をイネーブル
信号としたゲーテッドクロック回路をゲーテッドクロッ
ク回路付加部９において生成する。

【００７３】

【発明の効果】以上詳細に説明したように、本発明に係
わるゲーテッドクロック設計支援装置、ゲーテッドクロ
ック設計支援方法、及びゲーテッドクロック設計支援プ
ログラムを格納したコンピュータ読み取り可能な記録媒
体によれば、ゲーテッドクロック設計において、従来の
ように最適でないイネーブル信号を用いて設計するケー
スがなくなり、常に、消費電力削減効果の大きい最適な
イネーブル信号を用いることができる。これにより、消
費電力削減効果の大きい効果的なゲーテッドクロック設
計が可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るゲーテッドクロッ
ク設計支援装置の機能ブロック図である。

【図２】図１に示したゲーテッドクロック設計支援装置
を実現するコンピュータの構成を示すブロック図であ
る。

【図３】図１に示したゲーテッドクロック設計支援装置
の動作を示すフローチャートである。

【図４】図３の続きのフローチャートである。

【図５】回路情報格納部１に格納された論理回路の一例
を示す回路図である。

【図６】図５中のマルチプレクサの論理構造図を示す図
である。

【図７】イネーブル信号候補の一例を表わす論理構造図
である。

【図８】第１実施形態においてイネーブル信号候補情報
格納部に格納された情報の一例を示す図である。

【図９】第１実施形態のゲーテッドクロック設計支援装
置を利用して生成された論理回路の一例を示す回路図で
ある。

【図１０】グリッチの発生を示すタイミングチャートで
ある。

【図１１】第２実施形態に係る非ロード条件入力部２か
ら入力された非ロード条件の情報例を示す図である。

【図１２】第２実施形態においてイネーブル信号候補情
報格納部に格納された情報の一例を示す図である。

【図１３】第２実施形態のゲーテッドクロック設計支援
装置を利用して生成された論理回路の一例を示す回路図
である。

【図１４】イネーブル信号候補情報格納部に格納された
情報を表示したグラフの一例を示す図である。

【図１５】従来の論理設計対象となる論理回路の一部分
を示す部分回路図である。

【図１６】従来のクロックゲーティングされた論理回路
の回路構成図である。

【符号の説明】

１ 回路情報格納部 ２ 非ロード条件入力部 ３ 非ロード条件抽出部 ４ イネーブル信号候補生成部 ５ 面積・遅延・電力解析部 ６ イネーブル信号候補情報格納部 ７ 設計制約入力部 ８ イネーブル信号選択部 ９ ゲーテッドクロック回路付加部

Claims (9)

【特許請求の範囲】
1. 【請求項１】 論理回路に対してゲーテッドクロック設
   計を行うためのゲーテッドクロック設計支援装置におい
   て、 設計すべき論理回路に関する情報を格納する回路情報格
   納部と、 前記論理回路に関する情報に基づいて、記憶素子に対す
   る非ロード条件を抽出する非ロード条件抽出部と、 前記非ロード条件から、ゲーテッドクロック設計におい
   てイネーブル信号となる信号の候補であるイネーブル信
   号候補を生成するイネーブル候補生成部と、 前記イネーブル信号候補がイネーブル信号としてゲーテ
   ッドクロック設計された場合に要する面積、遅延時間及
   び消費電力を解析するパラメータ解析部と、 前記イネーブル信号候補に関するイネーブル信号候補情
   報として、前記パラメータ解析部の解析結果を含む情報
   を格納する候補情報格納部と、 設計すべき論理回路の面積、遅延時間及び消費電力に関
   する制約情報を入力する設計制約入力部と、 前記イネーブル信号候補情報と前記制約情報とに基づい
   て、設計制約を満たしたイネーブル信号を前記イネーブ
   ル信号候補の中から選ぶイネーブル信号選択部と、 前記イネーブル信号選択部により選択されたイネーブル
   信号を使ったゲーテッドクロック回路を前記設計すべき
   論理回路に付加するゲーテッドクロック回路付加部とを
   備えたことを特徴とするゲーテッドクロック設計支援装
   置。
2. 【請求項２】 記憶素子に対してデータロードの必要が
   ない条件を入力する条件入力部を備え、 前記非ロード条件抽出部は、前記条件入力部より入力さ
   れた条件と前記論理回路に関する情報とに基づいて、記
   憶素子に対する非ロード条件を抽出する構成にしたこと
   を特徴とする請求項１記載のゲーテッドクロック設計支
   援装置。
3. 【請求項３】 前記イネーブル信号選択部は、 前記候補情報格納部中のイネーブル信号候補情報をグラ
   フまたはテーブルの形式でディスプレイ上に表示する表
   示手段を有し、前記表示手段によるディスプレイ上の表
   示内容から所定のイネーブル信号を外部操作に従って選
   択する構成にしたことを特徴とする請求項１または請求
   項２記載のゲーテッドクロック設計支援装置。
4. 【請求項４】 設計すべき論理回路に関する情報に基づ
   いて、記憶素子に対する非ロード条件を抽出する非ロー
   ド条件抽出ステップと、 前記非ロード条件から、ゲーテッドクロック設計におい
   てイネーブル信号となる信号の候補であるイネーブル信
   号候補を生成するイネーブル候補生成ステップと、 前記イネーブル信号候補がイネーブル信号としてゲーテ
   ッドクロック設計された場合に要する面積、遅延時間及
   び消費電力を解析するパラメータ解析ステップと、 前記イネーブル信号候補に関するイネーブル信号候補情
   報として、前記パラメータ解析ステップの解析結果を含
   む情報を記憶装置に格納する候補情報格納ステップと、 前記設計すべき論理回路の面積、遅延時間及び消費電力
   に関する制約情報と前記イネーブル信号候補情報とに基
   づいて、設計制約を満たしたイネーブル信号を前記イネ
   ーブル信号候補の中から選ぶイネーブル信号選択ステッ
   プと、 前記イネーブル信号選択ステップにより選択されたイネ
   ーブル信号を使ったゲーテッドクロック回路を前記設計
   すべき論理回路に付加するゲーテッドクロック回路付加
   ステップとを実行することを特徴とするゲーテッドクロ
   ック設計支援方法。
5. 【請求項５】 前記非ロード条件抽出ステップの前に、
   記憶素子に対してデータロードの必要がない条件を入力
   する条件入力ステップを行い、 前記非ロード条件抽出ステップは、前記条件入力ステッ
   プより入力された条件と前記設計すべき論理回路に関す
   る情報とに基づいて、記憶素子に対する非ロード条件を
   抽出することを特徴とする請求項４記載のゲーテッドク
   ロック設計支援方法。
6. 【請求項６】 前記イネーブル信号選択ステップは、 前記記憶装置中のイネーブル信号候補情報をグラフまた
   はテーブルの形式でディスプレイ上に表示し、そのディ
   スプレイ上の表示内容から所定のイネーブル信号を外部
   操作に従って選択することを特徴とする請求項４または
   請求項５記載のゲーテッドクロック設計支援方法。
7. 【請求項７】 設計すべき論理回路に関する情報に基づ
   いて、記憶素子に対する非ロード条件を抽出する非ロー
   ド条件抽出手段と、 前記非ロード条件から、ゲーテッドクロック設計におい
   てイネーブル信号となる信号の候補であるイネーブル信
   号候補を生成するイネーブル候補生成手段と、 前記イネーブル信号候補がイネーブル信号としてゲーテ
   ッドクロック設計された場合に要する面積、遅延時間及
   び消費電力を解析するパラメータ解析手段と、 前記イネーブル信号候補に関するイネーブル信号候補情
   報として、前記パラメータ解析手段の解析結果を含む情
   報を記憶装置に格納する候補情報格納手段と、 前記設計すべき論理回路の面積、遅延時間及び消費電力
   に関する制約情報と前記イネーブル信号候補情報とに基
   づいて、設計制約を満たしたイネーブル信号を前記イネ
   ーブル信号候補の中から選ぶイネーブル信号選択手段
   と、 前記イネーブル信号選択手段により選択されたイネーブ
   ル信号を使ったゲーテッドクロック回路を前記設計すべ
   き論理回路に付加するゲーテッドクロック回路付加手段
   とを有することを特徴とするゲーテッドクロック設計支
   援プログラムを格納したコンピュータ読み取り可能な記
   録媒体。
8. 【請求項８】 前記非ロード条件抽出手段の前に、記憶
   素子に対してデータロードの必要がない条件を入力する
   条件入力手段を行い、 前記非ロード条件抽出手段は、前記条件入力手段より入
   力された条件と前記設計すべき論理回路に関する情報と
   に基づいて、記憶素子に対する非ロード条件を抽出する
   ことを特徴とする請求項７記載のゲーテッドクロック設
   計支援プログラムを格納したコンピュータ読み取り可能
   な記録媒体。
9. 【請求項９】 前記イネーブル信号選択手段は、 前記記憶装置中のイネーブル信号候補情報をグラフまた
   はテーブルの形式でディスプレイ上に表示し、そのディ
   スプレイ上の表示内容から所定のイネーブル信号を外部
   操作に従って選択することを特徴とする請求項７または
   請求項８記載のゲーテッドクロック設計支援プログラム
   を格納したコンピュータ読み取り可能な記録媒体。