JPH11149767A - Ｄｒａｍ、それを含む集積回路、及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭの外部入力をクロック入力に同期さ
せることにより、ＤＲＡＭのページモードでの読み出し
又は書き込みを連続して行う場合のＤＲＡＭの制御を容
易にする。 【解決手段】 第１の入力をクロック入力に同期させた
信号ＲＡＳＬが変化してＬレベルになるに伴って、行ア
ドレスをクロック入力に同期させた信号である行アドレ
ス３により選択された行線に接続されたメモリセルのデ
ータをセンスアンプで増幅し、引き続いて、クロック入
力が変化するたびに、第１の入力がＬレベルであり、か
つ、第２の入力がＬレベルであれば、列アドレスをクロ
ックに同期させた信号である列アドレス３により選択さ
れた列線に接続されたセンスアンプにより、データの読
み出し又は書き込みを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＲＡＭ（ダイナミ
ック・ランダムアクセスメモリ）とマイクロコンピュー
タ又はＡＳＩＣ（特定用途向け集積回路）等のロジック
回路をワンチップ化した集積回路、及び、そのバーンイ
ンテスト方法に関する。

【０００２】

【従来の技術】従来の一般的なＤＲＡＭのシステム構成
を図１０に示す。この図において、外部からアドレス端
子Ａｄに入力されたアドレス信号は、行アドレスバッフ
ァ１０２及び列アドレスバッファ１０３を介して行選択
回路（行デコーダ）１０４及び列選択回路（列デコー
ダ）１０５に与えられる。行アドレス信号及び列アドレ
ス信号により選択されたメモリセルアレイ１０６中のメ
モリセルに対して、データの書き込み又は読み出しが行
われる。センスアンプ１０７は、制御信号入力Ｄｉｎに
応答してメモリセルアレイ１０６中のメモリセルの微小
データ信号を増幅して出力Ｄｏｕｔに出力するセンスア
ンプである。

【０００３】図１１は上記のような従来のＤＲＡＭのＥ
ＤＯ(Extended Data Out)方式のページモード読み出し
動作のタイミングチャートである。時刻ｈにおいて行ア
ドレス制御信号がＨ（高）レベルからＬ（低）レベルに
変化し、アドレスＡｄライン上の行アドレスＲＯＷ１が
取り込まれることにより１行分のメモリセルが選択され
る。次に時刻ｉにおいて列アドレス制御信号がＨレベル
からＬレベルに変化し、アドレスＡｄライン上の列アド
レスＣＯＬ１が取り込まれることにより列アドレスが選
択される。行アドレスＲＯＷ１及び列アドレスＣＯＬ１
によって選択されたメモリセルのデータＤ１が出力Ｄｏ
ｕｔに出力される。

【０００４】次に時刻ｊにおいて、列アドレス制御信号
が再びＨレベルからＬレベルに変化すると、アドレスＡ
ｄライン上の列アドレスＣＯＬ２が取り込まれる。この
時、行アドレスＲＯＷ１は変化していないので、行アド
レスＲＯＷ１及び列アドレスＣＯＬ２で選択されたメモ
リセルのデータＤ２が出力される。この際、時刻ｊで出
力Ｄｏｕｔに出力されていたデータＤ１が閉じられハイ
・インピーダンス状態になり、その後、新たに選択され
たメモリセルのデータＤ２が出力される。同様にして、
同一の行アドレスＲＯＷ１で列アドレスＣＯＬ３、ＣＯ
Ｌ４が時刻ｋ、時刻ｍで順次取り込まれ、それに対応し
て選択されたメモリセルのデータＤ３、Ｄ４が順次出力
される。

【０００５】上記のように、アドレスＡｄを行アドレス
と列アドレスとに兼用し、行アドレス制御信号と列アド
レス制御信号とを用いて行アドレスと列アドレスとを時
分割で与えるアドレス多重化方式が一般的である。この
方式によれば、ＤＲＡＭの大容量化に伴って増加するア
ドレス端子の数を半減することができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の構成では、ページモードでデータの読み出
し又は書き込みを行う際、列アドレスを変えるたびに列
アドレス制御信号をＨレベルからＬレベルにを変化させ
なければならず、ＤＲＡＭの入力信号は非同期であるた
め、ＤＲＡＭ内部の動作タイミング信号の生成が難しい
という問題があった。また、従来の構成では、行アドレ
スと列アドレスとを共通のアドレス入力に多重化して入
力しているため、アドレスの制御が難しい。行アドレス
と列アドレスを多重化して出力するための回路がロジッ
ク部に必要となり、消費電力が増加するという問題もあ
る。

【０００７】そこで、本発明の目的はＤＲＡＭの外部入
力をクロック入力に同期させることにより、ＤＲＡＭの
ページモードでの読み出し又は書き込みを連続して行う
場合のＤＲＡＭの制御を容易にすることにある。

【０００８】また、ＤＲＡＭとロジック部がワンチップ
化された集積回路において、ロジック部がＤＲＡＭのア
ドレスを制御する通常動作時と、外部からＤＲＡＭのア
ドレスを直接制御するテスト時とのアドレス制御方法を
切り換えることにより、集積回路内部のアドレス制御を
容易にして回路を簡素化すると共に消費電力を低減する
ことも本発明の目的である。

【０００９】

【課題を解決するための手段】本発明の集積回路は、ク
ロック入力、行アドレスを制御する第１の入力、列アド
レスを制御する第２の入力、行アドレス及び列アドレス
で読み出し又は書き込み対象のメモリセルが特定される
メモリセルアレイ、及びメモリセルアレイの列線に出力
されたメモリセルのデータを増幅するセンスアンプを備
え、第１の入力をクロック入力に同期させた信号が変化
して第１の論理レベルになるに伴って、行アドレスをク
ロック入力に同期させた信号により選択された行線に接
続されたメモリセルのデータをセンスアンプで増幅し、
引き続いて、クロック入力が変化するたびに、第１の入
力が第１の論理レベルであり、かつ、第２の入力が所定
の論理レベルであれば、列アドレスをクロックに同期さ
せた信号により選択された列線に接続されたセンスアン
プにより、データの読み出し又は書き込みを行うことを
特徴とする。

【００１０】上記のような構成によれば、ＤＲＡＭのペ
ージモードでの読み出し又は書き込みを連続して行う場
合、クロック入力にクロックを与え、例えば、行アドレ
ス制御信号である第１の入力をＬレベル、列アドレス制
御信号である第２の入力をＬレベルに設定し、列アドレ
スをクロック入力に同期させて与えれば、クロック入力
が変化するたびに連続してデータの読み出し又は書き込
みを行うことができる。第１及び第２の入力の論理レベ
ルが上記の条件を満たさなくなれば、ＤＲＡＭの読み出
し又は書き込みは終了する。このようにして、ＤＲＡＭ
の制御を容易にすることができる。また、行アドレス制
御信号である第１の入力、列アドレス制御信号である第
２の入力、行アドレス、列アドレス、入力データ、／ラ
イトイネーブル信号がクロック入力に同期化されるた
め、メモリセルの読み出し、書き込みの制御タイミング
信号の立ち上がり、立ち下がりのタイミングをクロック
入力のみで生成し、タイミング生成回路を簡単な回路構
成で実現することができる。

【００１１】また、本発明による集積回路は、行アドレ
ス及び列アドレスを有するＤＲＡＭとロジック部とを含
み、通常動作時はロジック部がＤＲＡＭに行アドレス及
び列アドレスを与え、ＤＲＡＭのテスト時は行アドレス
及び列アドレスを多重化した信号が外部から与えられる
ことを特徴とする。これにより、集積回路内部でのアド
レス制御を容易にし、ロジック部での回路の簡素化と消
費電力の低減を実現しながら、内蔵ＤＲＡＭのテストの
ために必要な外部入力端子の増加を抑えることができ
る。

【００１２】好ましくは、外部入力端子からのアドレス
信号とロジック部からのアドレス信号とのいずれか一方
を選択してＤＲＡＭに与える信号選択回路を備え、通常
動作時はロジック部から出力された行アドレス及び列ア
ドレスの信号を信号選択回路が同時に選択してＤＲＡＭ
に与え、ＤＲＡＭのテスト時は外部入力端子から入力さ
れる行アドレス及び列アドレスが時分割多重された信号
を信号選択回路が選択してＤＲＡＭに与え、ＤＲＡＭ内
の判別回路が時分割多重された信号を行アドレスと列ア
ドレスに分離する。これにより、テスト時の外部端子数
を低減することができる。

【００１３】本発明による集積回路の別の構成は、ＤＲ
ＡＭと、ロジック部と、ＤＲＡＭのバーンインテストを
行うためのテストパターン発生回路と、テストパターン
発生回路が発生する信号に基づいてＤＲＡＭのバーンイ
ンテストを行うモード又はロジック部のバーンインテス
トを行うモードを選択するための外部入力端子とを備え
ていることを特徴とする。この構成によれば、ＤＲＡＭ
のバーンインテスト時に必要な外部信号はＤＲＡＭ用ク
ロック信号とバーンイン切り替え信号だけでよくなる。

【００１４】好ましくは、ＤＲＡＭとロジック部とテス
トパターン発生回路とによって兼用される複数の外部端
子と、外部端子の信号選択回路とを備え、通常常動作時
は外部端子をロジック部が使用し、ＤＲＡＭの動作テス
ト時は外部端子をＤＲＡＭが使用し、テストパターン発
生回路によるＤＲＡＭのバーンインテスト時には外部端
子をテストパターン発生回路とロジック部が使用するよ
うに、信号選択回路が外部端子の接続先を切り替える。
半導体の微細化技術の進歩に伴って内蔵するＤＲＡＭの
容量及びビット幅が大きくなり、ＤＲＡＭのテストを行
うための兼用端子が多くなったとしても、ロジック部の
バーンインテストを行うための外部端子として兼用端子
を使用することができるので、ＤＲＡＭのバーンインテ
ストと並列にロジック部のバーンインテストを行うこと
ができる。これにより、バーンインテスト時間を短縮す
ることができる。

【００１５】また、本発明による集積回路のバーンイン
テスト方法は、ＤＲＡＭと、ロジック部と、ＤＲＡＭの
バーンインテストを行うためのテストパターン発生回路
とを内蔵した集積回路の所定の外部入力信号を第１の論
理レベルに設定することにより、テストパターン発生回
路が発生する信号に基づいてＤＲＡＭの書き込み及び読
み出しを行い、メモリセルにストレスを印加することに
よってＤＲＡＭのバーンインテストを行い、外部入力信
号を第２の論理レベルに設定することにより、ロジック
部のバーンインテストを行うことを特徴とする。

【００１６】好ましくは、ロジック部のバーンインテス
トにおいて、内蔵ＤＲＡＭに予め書き込んだテストパタ
ーンに基づいてテストを行う。外部からテストパターン
を与えてテストする場合に比べ、高速動作が可能であ
り、テスト時間の短縮を実現することができる。

【００１７】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。 （実施形態１）図１に、本発明の実施形態１に係る集積
回路の構成を示す。集積回路２００は、ＤＲＡＭ１と、
ＤＲＡＭ１のバーンインテスト時のテスト信号を発生す
るバーンインパターン発生回路１１と、マイクロコンピ
ュータ又はロジック回路からなるロジック部１２等をワ
ンチップに集積化したものである。１３は論理積（ＡＮ
Ｄ）回路であり、１４、１６はインバータ回路であり、
１５は論理和（ＮＯＲ）回路である。３４は信号選択回
路であり、ロジック部１２の入力信号を制御すると共
に、ＤＲＡＭ１への入力信号を切り替える。１７〜２
１、１１５は１入力反転の２入力ＡＮＤ回路であり、２
２〜３３、１１３、１１４はセレクタであり、１１６は
トライステートバッファである。

【００１８】図２に、集積回路２００に含まれるＤＲＡ
Ｍ１のシステム構成を示す。図２において、２はＤＲＡ
Ｍ１の動作を制御する制御回路であり、３は行アドレス
を選択する行選択回路、４は列アドレスを選択する列選
択回路、５はメモリセルアレイ、６はメモリセルアレイ
からの微小信号を増幅するセンスアンプ、７はメインア
ンプである。

【００１９】図３に、ＤＲＡＭ１の制御回路を示す。図
３において、４１〜４３、４８、４９、６４、６７、７
１、７７、８１、８５はインバータ回路であり、４４、
４７、５２はＤ型フリップフロップ回路（ＤＦＦ）であ
り、４５はＡＮＤとＮＯＲの複合回路である。５０は行
アドレスをラッチする行アドレスラッチであり、５１、
６２、６５、６８、６９、７２、７８、８３、８４、１
１１はＡＮＤ回路であり、５３は列アドレスをラッチす
る列アドレスラッチである。５４〜６０、７５、７６、
８０、８２、８６は遅延回路であり、６１はＯＲ回路で
あり、６３はイネーブル端子付きのＤＦＦであり、６
６、７０、７９はセットリセット回路であり、７３、７
４はバッファであり、８９はＤＲＡＭのタイミング信号
をつくるタイミング発生回路であり、１１８は行アドレ
スと列アドレスを判別して分離する判別回路である。

【００２０】図４はＤＲＡＭ１のメモリセルアレイ５と
その周辺の回路構成を示している。図４において、ＷＬ
０〜ＷＬＮは行線であり、ＹＬ０〜ＹＬＭは列線であ
り、Ｍ００〜ＭＮＭはメモリセルである。Ｔ００〜Ｔ２
Ｍはプリチャージ回路、Ｓ０〜ＳＭはセンスアンプ、Ｔ
Ｇ００〜ＴＧＭ１はデータ線選択ゲート、９３はメイン
アンプである。９４、９５はデータラッチ用のＤＦＦで
あり、９６、９７はトライステートバッファであり、９
８はトライステートインバータ回路であり、１１２はイ
ネーブル端子付きのＤＦＦである。

【００２１】以上のように構成された集積回路につい
て、まず通常動作時の信号選択回路の動作を説明する。
図１において、通常動作時はテスト信号がＬレベルに設
定される。したがって、集積回路２００内部の切り替え
信号１とバーンインテスト信号は共にＬレベルに固定さ
れ、切り替え信号２はＨレベルに固定される。その結
果、ロジック部１２には信号選択回路３４の１入力反転
２入力ＡＮＤ回路１７〜２１及び１１５を介して、外部
入力端子１〜５の信号及び外部入出力端子からトライス
テートバッファ１１６を通った信号が入力される。な
お、外部入力端子５とその回路は複数ビット分設けられ
ている。外部入出力端子とその回路も複数ビット分設け
られている。

【００２２】また、信号選択回路３４のセレクタ２８〜
３２及び１１４がテスト信号によってＡ入力すなわちロ
ジック部１２から出力された信号を選択してＤＲＡＭ１
に与える。ＤＲＡＭ１の入力としてロジック部１２の出
力信号が選択されるので、第１の入力はロジック部１２
からの出力信号である行アドレス制御信号１が選択さ
れ、第２の入力はロジック部１２からの出力信号である
列アドレス制御信号１が選択され、／ライトイネーブル
信号はロジック部１２からの出力信号である／ライトイ
ネーブル信号１が選択され、行アドレスはロジック部１
２からの出力信号である第１の行アドレスが選択され、
列アドレスはロジック部１２からの出力信号である第１
の列アドレスが選択され、データ入力はロジック部１２
からの出力信号であるデータ入出力が選択されることに
なる。なお、信号名の頭に付された「／」は負論理を意
味している。ＤＲＡＭ１のクロック入力については、信
号選択回路３４のセレクタ２５でＡ入力が選択され、セ
レクタ３３でＡ入力が選択されるので、ロジック部１２
の出力であるクロック１が選択される。

【００２３】次に、通常動作時のＤＲＡＭの動作につい
て図６及び７のタイミングチャートを参照しながら説明
する。まず、ＤＲＡＭ１のページモードでの読み出し動
作のタイミングが図６に示されている。時刻ｔ０におい
て、行アドレス制御信号である第１の入力を図３のＤＦ
Ｆ４４によりクロックに同期させた信号ＲＡＳＬがＬレ
ベルであるので、図４のＰチャンネル（Ｐｃｈ）トラン
ジスタＴ００〜Ｔ０Ｍ、Ｔ１０〜Ｔ１Ｍ、Ｔ２０〜Ｔ２
Ｍがオンになり、ビット線０〜Ｍ、／ビット線０〜Ｍが
１／２Ｖｄｄにプリチャージされ、イコライズされる。

【００２４】時刻ｔ１において、第１の入力をクロック
に同期させた信号ＲＡＳＬがＬレベルからＨレベルに立
ち上がると、図４のＰｃｈトランジスタＴ００〜Ｔ０
Ｍ、Ｔ１０〜Ｔ１Ｍ、Ｔ２０〜Ｔ２Ｍがオフになり、ビ
ット線０〜Ｍ、／ビット線０〜Ｍのプリチャージ、イコ
ライズが停止される。図３の行アドレスラッチ５０は、
行アドレスをクロック入力によりラッチし、行アドレス
３を出力する。図４において、ＲＡＳＬがＨレベルなの
で、行アドレス３により選択された行線ＷＬｎがＨレベ
ルになる。図３において、遅延回路１（５４）の出力で
あるセンスアンプイネーブルが時刻ｔ１から遅延時間Ｄ
ＬＹ１後にＨレベルになるに伴って、センスアンプＳ０
〜ＳＭが能動状態になり、行線ＷＬｎに接続されたメモ
リセルのデータがビット線０〜Ｍに読み出され、センス
アンプＳ０〜ＳＭで差動増幅される。

【００２５】時刻ｔ２において、第１の入力と共に第２
の入力（列アドレス制御信号）がＬレベルであるため、
図３のインバータ４１、４２の出力が共にＨレベルにな
り、ＡＮＤゲート５１の出力がＨレベルになる。その結
果、列アドレスラッチ５３がイネーブルになり、クロッ
クの立ち上がりで列アドレスがラッチされ、ＤＦＦ５２
の出力である列フラグがＨレベルになる。

【００２６】図３の破線で囲まれたタイミング発生回路
８９の動作を説明する。時刻ｔ２以前は列フラグがＬレ
ベルであり、ＡＮＤゲート６５の出力がＬレベルである
ため、セットリセット回路６６の出力はＬレベルとな
る。したがって、データ線プリチャージ信号／ＤＰＲＳ
がＬレベルになり、Ｐｃｈトランジスタ９０、９１、９
２がオンになり、データ線、／データ線共にＶｄｄにプ
リチャージされ、イコライズされる。

【００２７】クロック入力が遅延回路２（５５）で遅延
時間ＤＬＹ２だけ遅延し、この信号が遅延回路３（５
６）とインバータ６４に入力される。列フラグがＨレベ
ルであるのでＡＮＤゲート６５からワンショットパルス
が出力され、セットリセット回路６６がセットされる。
時刻ｔ２から遅延時間ＤＬＹ２だけ遅れたタイミングで
／ＤＰＲＳが立ち上がり、データ線のプリチャージ及び
イコライズが解除され、同時に列選択イネーブル信号Ｙ
ＬＥＮが立ち上がる。図４において、列アドレス３で選
択された列信号であるＹＬｍを列選択回路４がＨレベル
にするので、ＮｃｈトランジスタＴＧｍ０、ＴＧｍ１が
オンになる。その結果、センスアンプＳｍの出力がデー
タ線及び／データ線に与えられる。

【００２８】図３のタイミング発生回路８９において、
ＣＬＫＤ１を遅延回路４（５７）で遅延時間ＤＬＹ４だ
け遅らせた信号ＣＬＫＤ２が、遅延回路３（５６）とイ
ンバータ６７とに入力される。列フラグがＨレベルであ
るのでＡＮＤゲート６５からＣＬＫＤ２の立ち上がりに
同期したワンショットパルスが出力され、セットリセッ
ト回路７０がセットされる。ＹＬＥＮの立ち上がりから
遅延時間ＤＬＹ４だけ遅れたタイミングでメインアンプ
イネーブル信号ＭＡＥＮがＬレベルからＨレベルに立ち
上がり、メインアンプ９３が動作を開始する。この結
果、データ線及び／データ線の差動信号電圧が増幅され
出力される。

【００２９】図３のタイミング発生回路８９において、
ＣＬＫＤ２を遅延回路５（５８）で遅延時間ＤＬＹ５だ
け遅らせた信号ＣＬＫＤ３が遅延回路３（７６）とイン
バータ７７とに入力される。列フラグがＨレベルである
ので、ＡＮＤゲート７８からＣＬＫＤ２の立ち上がりに
同期したワンショットパルスが出力され、セットリセッ
ト回路７９がセットされる。ＭＡＥＮ信号の立ち上がり
から遅延時間ＤＬＹ５だけ遅れたタイミングでデータラ
ッチクロック１（以下、ＤＣＫ１と略記する）がＬレベ
ルからＨレベルに立ち上がり、ＣＬＫＤ３を遅延回路７
（８０）で遅延時間ＤＬＹ７だけ遅らせた信号ＣＬＫＤ
４が遅延回路３（８２）とインバータ８１に入力され
る。列フラグがＨレベルであるので、ＡＮＤゲート８３
からＣＬＫＤ４の立ち上がりに同期したワンショットパ
ルスが出力され、セットリセット回路７９がリセットさ
れ、ＤＣＫ１はＨレベルからＬレベルになる。

【００３０】ＤＣＫ１の立ち上がりでＤＦＦ９４は、メ
インアンプ９３の出力をラッチする。ＣＬＫＤ３を遅延
回路６（５９）で遅延時間ＤＬＹ６だけ遅らせた信号Ｃ
ＬＫＤ５が遅延回路３（５６）とインバータ７１に入力
され、ＣＬＫＤ５の立ち上がりに同期したワンショット
パルスが出力される。セットリセット回路６６、７０が
リセットされ、ＭＡＥＮ、ＹＬＥＮ、／ＰＲＳがＨレベ
ルからＬレベルに立ち下がり、メインアンプ７が動作を
停止する。次のデータの読み出しに備えてデータ線及び
／データ線がプリチャージされ、列信号ＹＬ０〜ＹＬＭ
がすべてＬレベルになり、ＮｃｈトランジスタＴＧ００
〜ＴＧＭ０、ＴＧ０１〜ＴＧＭ１がすべてオフになる。

【００３１】時刻ｔ３において、図３における列フラグ
がＨレベル、第１及び第２の入力が共にＬレベル、そし
て／ライトイネーブル信号３がＨレベルであるので、Ａ
ＮＤ−ＮＯＲ複合ゲート４５の出力がＨレベルになる。
インバータ４８の出力がＬレベル、ＯＲゲート６１及び
ＡＮＤゲート６２の出力が共にがＨレベルであるので、
時刻ｔ３においてＤＦＦ６３がＨレベルになると、デー
タ出力イネーブル信号（以下、ＤＯＥＮと略記する）が
ＬレベルからＨレベルに変化する。

【００３２】図３のタイミング発生回路８９において、
クロック入力を遅延回路８で遅延時間ＤＬＹ８だけ遅ら
せた信号がＡＮＤゲート８４に入力される。ＤＯＥＮが
Ｈレベルであるため、図６のタイミングチャートに示す
ように、時刻ｔ３のクロックの立ち上がりから時間ＤＬ
Ｙ８だけ遅れたタイミングでデータラッチクロック２
（以下、ＤＣＫ２と略記する）がＬレベルからＨレベル
に変化する。このタイミングで図４におけるＤＦＦ９４
の出力信号をＤＦＦ９５がラッチする。

【００３３】この時、ＤＯＥＮがＨレベルであるのでＤ
ＦＦ９５の出力はトライステートバッファ９６を通る。
この結果、図６のタイミングチャートに示すようにデー
タＤ１がデータ入出力から出力される。データＤ１に対
応する列アドレスＣＯＬ１が時刻ｔ２でクロック入力に
よってラッチされてから、２クロック後の時刻ｔ４にお
けるクロックの立ち上がりで、ロジック部１２がデータ
Ｄ１を取り込む。これで列アドレスＣＯＬ１に対応する
メモリセルのデータの読み出しが完了する。

【００３４】時刻ｔ３、ｔ４、ｔ５においても、時刻ｔ
２の場合と同じようにクロック入力の立ち上がりで第１
及び第２の入力が共にＬレベルであり、／ライトイネー
ブル信号がＨレベルである。したがって、前述したよう
にクロックの立ち上がりで列アドレスをラッチし、ラッ
チした列アドレス３で選択されたメモリセルのデータを
図６のタイミングチャートに示したように順番にデータ
入出力に読み出す。時刻ｔ７において、第１の入力及び
第２の入力が共にＨレベルであり、ＡＮＤ・ＮＯＲ複合
ゲート４５の出力がＬレベルになるため、ＤＦＦ６３が
Ｌレベルになり、ＤＯＥＮがＬレベルになり、入出力デ
ータの出力がハイインピーダンスになる。

【００３５】つぎに、ＤＲＡＭ１のページモードでの書
き込み動作について、図７のタイミングチャートを用い
て説明する。時刻ｔ０及びｔ１における動作は前述のペ
ージモードでの読み出し動作と同じである。つまり、時
刻ｔ０において、行アドレス制御信号である第１の入力
を図３のＤＦＦ４４によりクロックに同期させた信号Ｒ
ＡＳＬがＬレベルであるため、１／２Ｖｄｄにプリチャ
ージされ、イコライズされる。

【００３６】時刻ｔ１において、第１の入力をクロック
に同期させた信号ＲＡＳＬがＨレベルになるため、ビッ
ト線０〜Ｍ、／ビット線０〜Ｍのプリチャージ及びイコ
ライズが停止され、行アドレスラッチ５０は行アドレス
をクロック入力によりラッチして行アドレス３を出力す
る。ＲＡＳＬがＨレベルなので、行アドレス３により選
択された行線ＷＬｎがＨレベルになり、図３において、
遅延回路１（５４）の出力であるセンスアンプイネーブ
ルが時刻ｔ１より時間ＤＬＹ１後にＨレベルになる。そ
の結果、センスアンプＳ０〜ＳＭが活性化され、ＷＬｎ
に接続されたメモリセルのデータが、ビット線０〜Ｍに
読み出されてセンスアンプＳ０〜ＳＭで差動増幅され
る。

【００３７】時刻ｔ２において、第１の入力と共に第２
の入力（列アドレス制御信号）がＬレベルであるので、
図３のインバータ４１、４２の出力がＨレベルになり、
ＡＮＤゲート５１がＨレベルになり、列アドレスラッチ
５３がイネーブルになる。時刻ｔ２において、クロック
の立ち上がりで列アドレスがラッチされ、ＤＦＦ５２の
出力である列フラグがＨレベルになる。同時に、インバ
ータ４３の出力がＤＦＦ４７においてクロックの立ち上
がりでラッチされ、／ライトイネーブル信号がＬレベル
であるので、ＤＦＦ４７の出力であるライトフラグはＨ
レベルになり、インバータ８５の出力であるリードフラ
グはＬレベルになる。インバータ４３の出力がＨレベル
でＡＮＤゲート５１の出力がＨレベルであるため、ＡＮ
Ｄゲート１１１の出力、つまりライトデータラッチイネ
ーブル信号がＨレベルになる。その結果、クロックの立
ち上がりで入力データがラッチされる。／ライトイネー
ブル信号３がＬレベルであるため、ＡＮＤ・ＮＯＲ複合
ゲート４５の出力がＬレベルになり、インバータ４８の
出力がＨレベルになり、ＯＲゲート６１の出力がＨレベ
ルになる。ＡＮＤゲート６２の出力がＬレベルであるた
め、クロックの立ち上がりでＤＦＦ６３の出力、すなわ
ちＤＯＥＮがＬレベルになる。

【００３８】タイミング発生回路８９の動作を説明す
る。クロック入力が、遅延回路２（５５）で時間ＤＬＹ
２だけ遅れた信号が遅延回路３（５６）とインバータ６
４に入力される。列フラグがＨレベルであるのでＡＮＤ
ゲート６５からワンショットパルスが出力され、セット
リセット回路６６がセットされる。時刻ｔ２から遅延時
間ＤＬＹ２だけ遅れたタイミングで／ＤＰＲＳが立ち上
がると、データ線のプリチャージ及びイコライズが解除
され、同時に列選択イネーブル信号ＹＬＥＮが立ち上が
る。

【００３９】列選択回路４が列アドレス３で選択された
列信号であるＹＬｍがＨレベルになると、Ｎｃｈトラン
ジスタＴＧｍ０、ＴＧｍ１がオンになり、センスアンプ
Ｓｍの出力がデータ線及び／データ線に与えられる。同
時に、ライトフラグがＨレベルであるので、ＡＮＤゲー
ト６９からセットリセット回路６６の出力が出力され、
ライト入力イネーブル信号が時刻ｔ２から遅延時間ＤＬ
Ｙ２だけ遅れたタイミングでＬレベルからＨレベルに立
ち上がる。

【００４０】ライト入力イネーブル信号がＨレベルにな
ると、図４において、トライステートバッファ９７及び
トライステートインバータ９８がイネーブルになり、Ｄ
ＦＦ１１２の出力であるデータ入力をラッチした信号の
情報電圧でビット線ｍ及び／ビット線ｍが強制的に書き
換えられ、メモリセルＭｎｍにこの情報電圧が書き込ま
れる。リードフラグがＬレベルであるので、タイミング
発生回路８９においてＡＮＤゲート７８及びＡＮＤゲー
ト６８がＬレベルになり、セットリセット回路７９及び
セットリセット回路７０はセットされない。したがっ
て、ライト動作時はＤＣＫ１及びＭＡＥＮはＬＯＷレベ
ルに固定され、メインアンプ９３は動作を停止する。

【００４１】また、ＤＯＥＮがＬレベルであるため、Ａ
ＮＤゲート８４がＬレベルになり、ＤＣＫ２はＬレベル
に固定される。また、ＣＬＫＤ３を遅延回路６（５９）
で遅延時間ＤＬＹ６だけ遅らせた信号ＣＬＫＤ５が遅延
回路３（５６）とインバータ７１に入力され、ＣＬＫＤ
５の立ち上がりに同期したワンショットパルスが出力さ
れる。セットリセット回路６６、７０がリセットされ、
ＹＬＥＮ、／ＰＲＳがＨレベルからＬレベルに立ち下が
り、次のデータの読み出しに備えてデータ線及び／デー
タ線がプリチャージされ、列信号ＹＬ０〜ＹＬＭがすべ
てＬレベルになり、ＮｃｈトランジスタＴＧ００〜ＴＧ
Ｍ０、ＴＧ０１〜ＴＧＭ１がすべてオフになる。

【００４２】時刻ｔ３、ｔ４、ｔ５においても時刻ｔ２
のときと同じようにクロック入力の立ち上がりにおい
て、第１及び第２の入力が共にＬレベルであり、／ライ
トイネーブル信号がＬレベルであるから、前述したよう
にクロックの立ち上がりで列アドレスをラッチして、ラ
ッチした列アドレス３で選択されたメモリセルにクロッ
クの立ち上がりでラッチした入力データを書き込む。

【００４３】以上説明したように、クロック入力がＬレ
ベルからＨレベルに変化したときに、行アドレス制御信
号（第１の入力）及び列アドレス制御信号（第２の入
力）が共にＬレベルであり、／ライトイネーブル信号が
Ｈレベルであれば、行アドレス及び列アドレスで選択さ
れたメモリセルのデータが読み出される。また、クロッ
ク入力がＬレベルからＨレベルに変化したときに、行ア
ドレス制御信号及び列アドレス制御信号が共にＬレベル
であり、／ライトイネーブル信号がＬレベルであれば、
行アドレス及び列アドレスで選択されたメモリセルにデ
ータが書き込まれる。このようなＤＲＡＭの回路構成と
したことにより、ＤＲＡＭのページモードでの読み出し
又は書き込みを連続して行う場合、行アドレス制御信号
及び列アドレス制御信号を共にＬレベルに設定し、列ア
ドレスをクロック信号に同期させて与えれば、クロック
信号が変化する度にデータの読み出し又は書き込みが連
続して実行される。したがって、前述した従来の一般的
なＤＲＡＭに比べて制御が容易になる。

【００４４】また、行アドレス制御信号（第１の入
力）、列アドレス制御信号（第２の入力）、行アドレ
ス、列アドレス、入力データ、及び／ライトイネーブル
信号をクロック入力に同期させ、タイミング発生回路
（図３の８９）がメモリセルの読み出し及び書き込みの
制御タイミング信号の立ち上がり及び立ち下がりのタイ
ミングをクロック入力のみから生成している。したがっ
て、タイミング生成回路を簡単な回路構成で実現するこ
とができる。また信号選択回路（図１の３４）の働きに
より、ロジック部１２がＤＲＡＭ１にアクセスする場合
は、行アドレスと列アドレスを各別の出力ポートから同
時に与えることができるため、アドレス制御を容易にす
ることができる。つまり、ロジック部で行アドレスと列
アドレスを多重化して出力する回路が不要になり、回路
の簡素化と消費電力の低減が実現される。

【００４５】つぎに、上記のようなＤＲＡＭ１を含む集
積回路２００のテスト時における信号選択回路３４の動
作について説明する。図１において、テスト時は外部か
ら与えるテスト信号がＨレベル、テストモード信号がＬ
レベルに設定されるので、集積回路２００の内部の切り
替え信号１はＨレベルに固定され、バーンインテスト信
号と切り替え信号２はＬレベルに固定される。したがっ
て、信号選択回路３４のセレクタ２２〜２４、２６、２
７、１１３でＡ入力が選択されるので、外部入力端子１
〜３、５の信号及び外部入出力端子からトライステート
バッファ１１６を通った信号が選択される。また、セレ
クタ２８〜３２、１１４はＢ入力、すなわち、セレクタ
２２〜２４、２６、２７、１１３の出力信号を選択す
る。

【００４６】この結果、ＤＲＡＭ１には外部入力端子１
〜３、５、及び外部入出力端子の信号が入力される。つ
まり、第１の入力として外部入力端子１が選択され、第
２の入力として外部入力端子２が選択される。また、／
ライトイネーブル信号として外部入力端子３が選択さ
れ、行アドレス及び列アドレスとして外部入力端子５が
選択され、データ入力として外部入出力端子が選択され
る。また、セレクタ２５がＢ入力を選択し、セレクタ３
３がＡ入力を選択するので、クロック入力として外部入
力端子４の信号が選択される。この時ロジック部の入力
は、１入力反転２入力ＡＮＤ回路１７〜２１によりＬレ
ベルに固定され、ロジック部は動作しない。

【００４７】ＤＲＡＭのアドレス入力として、行アドレ
ス及び列アドレスは共に外部入力端子５から入力され
る。つまり、内蔵ＤＲＡＭ１のテストのために集積回路
２００の外部端子数が増加するのを抑えるために、行ア
ドレスと列アドレスを多重化した信号を外部入力端子５
から与える。図３の制御回路図及び図８のテスト時の読
み出し動作タイミングチャートを用いてＤＲＡＭのテス
ト時の動作、及び行アドレスと列アドレスを分離する判
別回路の動作を説明する。

【００４８】上述のように、テスト時は外部からの入力
でＤＲＡＭの制御を行う。つまり、外部入力端子４から
入力されたクロック入力、外部入力端子１から入力され
た第１の入力、外部入力端子２から入力された第２の入
力、外部入力端子３から入力された／ライトイネーブル
信号、外部入力端子５から入力された行アドレスと列ア
ドレスを多重化した信号、さらに外部入出力端子から入
力されたデータ入力がＤＲＡＭに入力される。

【００４９】図８に示すように、クロック入力、第１及
び第２の入力、／ライトイネーブル信号、そして行アド
レスと列アドレスを多重化した信号が入力されたとき、
行アドレスラッチイネーブルは、図３の判別回路におい
て第１の入力をインバータ回路４１で反転した信号をＤ
ＦＦ４４でラッチし、さらにインバータ回路４９で反転
した信号であるから、時刻ｔ１から少し遅れてＨレベル
からＬレベルに変化し、同様に時刻ｔ７から少し遅れて
ＬレベルからＨレベルに変化する。図３の行アドレスラ
ッチ５０は行アドレスラッチイネーブルがＨレベルのと
きにクロック入力の立ち上がりでデータを取り込むの
で、時刻ｔ１で行アドレスのデータＲＯＷ１を取り込
む。また、行アドレスラッチイネーブルがＬレベルのと
きはデータをホールドするので、行アドレス３は時刻ｔ
１からｔ８までＲＯＷ１を出力し、行アドレスのみの信
号となる。

【００５０】列アドレスラッチイネーブルは、図３の判
別回路１１８において第１の入力をインバータ回路４１
で反転した信号と、第２の入力をインバータ回路４２で
反転した信号を入力とするＡＮＤ回路５１の出力信号で
あるので、時刻ｔ１の後に第２の入力がＨレベルからＬ
レベルに変化した後、ＬレベルからＨレベルに変化し、
同様に時刻ｔ６の後に第１の入力がＬレベルからＨレベ
ルに変化した後、ＨレベルからＬレベルに変化する。

【００５１】列アドレスラッチ５３は列アドレスラッチ
イネーブルがＨレベルのときにクロック入力の立ち上が
りでデータを取り込むので、時刻ｔ２で列アドレスのデ
ータＣＯＬ１を取り込み、時刻ｔ３で列アドレスのデー
タＣＯＬ２を取り込み、時刻ｔ４で列アドレスのデータ
ＣＯＬ３を取り込み、時刻ｔ５で列アドレスのデータＣ
ＯＬ４を取り込み、時刻ｔ６で列アドレスのデータＣＯ
Ｌ５を取り込む。従って、列アドレス３は時刻ｔ２から
時刻ｔ７までＣＯＬ１〜ＣＯＬ５を出力し、列アドレス
のみの信号となる。このように、行アドレスと列アドレ
スを多重化した外部入力端子５の信号を判別回路１１８
で行アドレスと列アドレスに分離する。その後の動作は
通常動作時と同様に行アドレス３と列アドレス３で指定
したメモリセルのデータを読み出し、外部入出力端子に
出力する。書き込み動作時も同様に判別回路１１８で行
アドレスと列アドレスを分離し、メモリセルを指定して
データを書き込む。

【００５２】以上説明したようにＤＲＡＭテスト時に
は、行アドレスと列アドレスを多重化した信号を外部か
ら与え、判別回路１１８で行アドレスと列アドレスを分
離することにより、内蔵ＤＲＡＭのテストのために集積
回路の外部端子数が増加するのを抑えている。

【００５３】（実施形態２）図５に、本発明の実施形態
２に係る集積回路のバーンインテスト装置３００のシス
テム構成を示す。図中、４６はバーンインテスト信号発
生器であり、ロジック部（マイクロコンピュータ又はロ
ジック回路）のバーンインテスト用パターン信号とＤＲ
ＡＭ用クロック信号及びバーンイン切り替え信号を発生
する。ｋ００〜ｋｍｎは複数の集積回路を同時にテスト
するための複数のソケットであり、バーンインテスト用
のバーンインボード１００に搭載されている。

【００５４】以下、バーンインテスト装置３００を用い
て集積回路のバーンインテストを行う方法について説明
する。集積回路２００のテストモード信号（図１参照）
がバインボード１００上でＨレベルに固定され、バーン
インテスト信号発生器４６がバーンイン切替信号をＬレ
ベルにすると、集積回路２００のセレクタ２８〜３２
（図１）はＡ入力を選択して出力するため、ロジック部
１２の信号によりＤＲＡＭ１が制御されるモードに設定
される。バーンインテスト信号発生器４６はバーンイン
ボード１００上のｋ００〜ｋｍｎのソケットにロジック
部のバーンイン用テストパターン信号を与え、ＤＲＡＭ
用クロック信号を停止して、集積回路２００のロジック
部のバーンインテストをＤＲＡＭを使用して行う。ロジ
ック部のバーンインテストが終了すると、バーンインテ
スト信号発生器４６は、バーンイン切替信号をＨレベル
にして、ロジック部用テストパターン信号発生器を停止
し、ＤＲＡＭ用クロック信号をソケットｋ００〜ｋｍｎ
に印加する。集積回路２００は、テストモード信号がＨ
レベルに固定されており、バーンイン切り替え信号がＨ
レベルであるので、ＡＮＤゲート１３の出力がＨレベル
になり、バーンインテスト信号がＨレベルになる。その
結果、バーンインパターン発生回路１１が動作を開始
し、ＮＯＲゲート１５の出力である切り替え信号１がＬ
レベルになり、兼用端子である外部入力端子１〜５の信
号が論理ゲート１７〜２１を介してロジック部１２に入
力される。

【００５５】この時、インバータ１６の出力である切り
替え信号２がＨレベルになるため、セレクタ２２〜２７
はＢ入力を選択し、セレクタ２８〜３２はＢ入力を選択
する。したがって、ＤＲＡＭ１の第１の入力、第２の入
力、／ライトイネーブル信号、クロック入力、行アドレ
ス、列アドレス、入力データとして、バーンインパター
ン発生回路１１の出力信号が与えられる。バーンインパ
ターン発生回路１１は、図９のタイミングチャートに示
すように、外部入力端子４から入力されたクロックを分
周して得られるクロック２をＤＲＡＭに与え、行アドレ
ス制御信号２、列アドレス制御信号２、ライトイネーブ
ル制御信号２、行アドレス２、列アドレス２、バーンイ
ン入力データを生成する。

【００５６】最初のライトサイクルで行アドレス２及び
列アドレス２で指定したアドレスにバーンイン入力デー
タ（図９ではデータＡ）が書き込まれ、次のリードサイ
クルで同じアドレスのデータＡが読み出される。リード
サイクルが終了すると、列アドレスは変化せずに行アド
レスがインクリメントされ、同じように書き込みと読み
出しを行う。アドレスをインクリメントしながら全アド
レス空間の書き込みと読み出しを繰り返し行い、メモリ
セルにストレスを印加することによってＤＲＡＭのバー
ンインテストが行われる。

【００５７】以上説明したように、本発明のＤＲＡＭ内
蔵集積回路はＤＲＡＭテスト用のバーンインパターン発
生回路を備えているので、ＤＲＡＭのバーンインテスト
時に必要な外部信号はＤＲＡＭ用クロック信号とバーン
イン切り替え信号の２本だけでよい。したがって、ロジ
ック部のバーンイン時とＤＲＡＭのバーンイン時とでバ
ーンインボードの仕様をほとんど変える必要が無く、同
一のバーンインボードを用いてロジック部とＤＲＡＭの
バーンインテストを行うことができる。しかも、バーン
イン切り替え信号を用いて、外部からソフトウェアでロ
ジック部のバーンインとＤＲＡＭのバーンインとのモー
ド切替を行うことができるので、テストが効率的にな
る。

【００５８】また、バーンイン切り替え信号をＬレベル
に設定してロジック部がＤＲＡＭを制御するモードにす
れば、ロジック部のバーンインテストをＤＲＡＭを使用
して行うことができるので、外部とＤＲＡＭとの間でや
りとりする信号が不要になる。ロジック単体でバーンイ
ンテストを行う場合に比べてテストピンを削減すること
ができると共に、集積回路に与えるテストパターンを外
部で作る必要が無くなる。さらに、内部回路又は外部か
ら予めＤＲＡＭにテストパターンデータを書いておいて
ロジック部のテストを行えば、外部からテストパターン
を与える場合に比べて高速で動作させることができるの
でテスト時間が短縮される。

【００５９】（実施形態３）つぎに、本発明の実施形態
３に係る集積回路のバーンインテストについて説明す
る。図５においてテストモード信号がＨレベルに固定さ
れた状態でバーンインテスト信号発生器４６からのバー
ンイン切り替え信号をＨレベルに設定すると、図１にお
いて集積回路２００のＡＮＤゲート１３の出力がＨレベ
ルになりバーンインテスト信号がＨレベルになる。ま
た、信号選択回路３４において、ＮＯＲゲート１５の出
力である切り替え信号１がＬレベルになり、兼用端子で
ある外部入力端子１〜５の信号が論理ゲート１７〜２１
を通ってロジック部１２に入力される。

【００６０】この時、インバータ１６の出力である切り
替え信号２がＨレベルになるため、セレクタ２２〜２７
はＢ入力を選択し、セレクタ２８〜３２はＢ入力を選択
する。この結果、ＤＲＡＭ１の第１の入力、第２の入
力、／ライトイネーブル信号、クロック入力、行アドレ
ス、列アドレス、入力データとして、バーンインパター
ン発生回路１１の出力信号が与えられる。バーンインテ
スト信号がＨレベルであるので、バーンインパターン発
生回路１１は、実施形態２と同様にアドレスをインクリ
メントしながら全アドレス空間の書き込みと読み出しと
を繰り返し行い、メモリセルにストレスを印加すること
によりＤＲＡＭのバーンインテストが行われる。同時
に、バーンインテスト信号発生器４６は、外部入力端子
１〜５を含む複数本の信号により、バーンインボード上
のソケットＫ００〜ソケットＫｍｎにロジック部のバー
ンインテストパターンを与える。このようにして、ロジ
ック部１２のバーンインテストと同時にＤＲＡＭのバー
ンインテストを行う。

【００６１】以上説明したように、本発明の集積回路２
００はＤＲＡＭ用バーンインパターン発生回路を備えて
いるので、ＤＲＡＭのバーンインテスト時に必要な外部
信号は、ＤＲＡＭ用クロック信号とバーンイン切り替え
信号だけでよい。そこで、信号選択回路３４により外部
入力端子１〜５及び外部入出力端子をロジック部で使用
できるように切り替えることにより、ＤＲＡＭのバーン
インテストと並列にロジック部のバーンインテストを行
う場合でも、ＤＲＡＭ用クロック信号とバーンイン切り
替え信号とテストモード信号以外のすべての外部端子を
ロジック部のバーンインテストに用いることができる。
このようにして、多くの外部端子が必要なロジック部の
バーンインテストをＤＲＡＭのバーンインテストと並列
に行うことができる。

【００６２】半導体の微細化技術の進歩に伴って内蔵す
るＤＲＡＭの容量及びビット幅が大きくなり、ＤＲＡＭ
のテスト用の信号本数が多くなり、ＤＲＡＭのテストを
行うための兼用端子が多くなったとしても、ロジック部
のバーンインテストを行うための外部端子として兼用端
子を使用できるので、ＤＲＡＭのバーンインテストと並
列にロジック部のバーンインテストを支障無く行うこと
ができる。その結果、バーンイン時のテスト時間を削減
することができる。

【００６３】

【発明の効果】以上説明したように、本発明のＤＲＡＭ
の回路構成によれば、ページモードでの読み出し又は書
き込みを連続して行う場合、行アドレス制御信号をＬレ
ベル、列アドレス制御信号をＬレベルに設定し、列アド
レスをクロックに同期して与えれば、クロックが変化す
るたびに連続してデータの読み出し又は書き込みが行わ
れる。この結果、ＤＲＡＭの制御を容易にすることがで
きる。

【００６４】また、行アドレス制御信号、列アドレス制
御信号、行アドレス、列アドレス、入力データ、／ライ
トイネーブル信号をクロック入力に同期させるので、メ
モリセルの読み出し及び書き込みの制御タイミング信号
の立ち上がり及び立ち下がりのタイミングをクロック入
力のみから生成するタイミング生成回路を簡単な回路構
成で実現することができる。

【００６５】また、本発明のＤＲＡＭ内蔵集積回路によ
れば、集積回路内部でのアドレス制御を容易にし、ロジ
ック部での回路の簡素化と消費電力の低減を実現しなが
ら、内蔵ＤＲＡＭのテストのために必要な外部入力端子
の増加を抑えることができる。さらに、本発明の集積回
路のバーンインテスト方法によれば、内蔵ＤＲＡＭを有
効に用いて、テスト時間の短縮を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る集積回路の構成を示
す回路図

【図２】図１の集積回路に内蔵されたＤＲＡＭのシステ
ム構成図

【図３】図１の集積回路における制御回路図

【図４】図１の集積回路におけるメモリセルとその周辺
の回路図

【図５】本発明の実施形態２及び実施形態３に係るバー
ンインテスト装置のシステム構成図

【図６】図１の集積回路の通常動作時におけるＤＲＡＭ
のページモードでの読み出しタイミングチャート

【図７】図１の集積回路の通常動作時におけるＤＲＡＭ
のページモードでの書き込みタイミングチャート

【図８】図１の集積回路のテスト時におけるＤＲＡＭの
読み出しタイミングチャート

【図９】図５のバーンインテスト装置におけるバーンイ
ンパターン発生回路のタイミングチャート

【図１０】従来の一般的なＤＲＡＭのシステム構成図

【図１１】従来のＤＲＡＭのＥＤＯ方式のページモード
読み出しタイミング図

【符号の説明】

１ ＤＲＡＭ ２ 制御回路 ３ 行選択回路 ４ 列選択回路 ５ メモリセルアレイ ６ センスアンプ ７ メインアンプ １１ バーンインパターン発生回路 １２ ロジック部 ３４ 信号選択回路 ４６ バーンインテスト信号発生器 ５０ 行アドレスラッチ ５３ 列アドレスラッチ ８９ タイミング発生回路 １００ バーンインボード １１８ 判別回路 ２００ 集積回路 ３００ バーンインテスト装置

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ａ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 クロック入力、行アドレスを制御する第
   １の入力、列アドレスを制御する第２の入力、行アドレ
   ス及び列アドレスで読み出し又は書き込み対象のメモリ
   セルが特定されるメモリセルアレイ、及び前記メモリセ
   ルアレイの列線に出力されたメモリセルのデータを増幅
   するセンスアンプを備え、 前記第１の入力を前記クロック入力に同期させた信号が
   変化して第１の論理レベルになるに伴って、前記行アド
   レスを前記クロック入力に同期させた信号により選択さ
   れた行線に接続されたメモリセルのデータを前記センス
   アンプで増幅し、 引き続いて、前記クロック入力が変化するたびに、前記
   第１の入力が第１の論理レベルであり、かつ、前記第２
   の入力が所定の論理レベルであれば、前記列アドレスを
   前記クロックに同期させた信号により選択された列線に
   接続されたセンスアンプにより、データの読み出し又は
   書き込みを行うことを特徴とするＤＲＡＭ。
2. 【請求項２】 行アドレス及び列アドレスを有するＤＲ
   ＡＭとロジック部とを含む集積回路であって、通常動作
   時は前記ロジック部が前記ＤＲＡＭに行アドレス及び列
   アドレスを与え、前記ＤＲＡＭのテスト時は前記行アド
   レス及び列アドレスを多重化した信号が外部から与えら
   れることを特徴とする集積回路。
3. 【請求項３】 ＤＲＡＭとロジック部とを含む集積回路
   であって、外部入力端子からのアドレス信号と前記ロジ
   ック部からのアドレス信号とのいずれか一方を選択して
   前記ＤＲＡＭに与える信号選択回路を備え、通常動作時
   は前記ロジック部から出力された行アドレス及び列アド
   レスの信号を前記信号選択回路が同時に選択して前記Ｄ
   ＲＡＭに与え、前記ＤＲＡＭのテスト時は前記外部入力
   端子から入力される行アドレス及び列アドレスが時分割
   多重された信号を前記信号選択回路が選択して前記ＤＲ
   ＡＭに与え、前記ＤＲＡＭ内の判別回路が前記時分割多
   重された信号を行アドレスと列アドレスに分離すること
   を特徴とする集積回路。
4. 【請求項４】 ＤＲＡＭと、ロジック部と、前記ＤＲＡ
   Ｍのバーンインテストを行うためのテストパターン発生
   回路と、前記テストパターン発生回路が発生する信号に
   基づいて前記ＤＲＡＭのバーンインテストを行うモード
   又は前記ロジック部のバーンインテストを行うモードを
   選択するための外部入力端子とを備えていることを特徴
   とする集積回路。
5. 【請求項５】 ＤＲＡＭと、ロジック部と、前記ＤＲＡ
   Ｍのバーンインテストを行うためのテストパターン発生
   回路とを含む集積回路であって、前記ＤＲＡＭと前記ロ
   ジック部と前記テストパターン発生回路とによって兼用
   される複数の外部端子と、前記外部端子の信号選択回路
   とを備え、通常常動作時は前記外部端子をロジック部が
   使用し、前記ＤＲＡＭの動作テスト時は前記外部端子を
   ＤＲＡＭが使用し、前記テストパターン発生回路による
   前記ＤＲＡＭのバーンインテスト時には前記外部端子を
   前記テストパターン発生回路とロジック部が使用するよ
   うに、前記信号選択回路が前記外部端子の接続先を切り
   替えることを特徴とする集積回路。
6. 【請求項６】 ＤＲＡＭと、ロジック部と、前記ＤＲＡ
   Ｍのバーンインテストを行うためのテストパターン発生
   回路とを内蔵した集積回路のバーンインテスト方法であ
   って、所定の外部入力信号を第１の論理レベルに設定す
   ることにより、前記テストパターン発生回路が発生する
   信号に基づいて前記ＤＲＡＭの書き込み及び読み出しを
   行い、メモリセルにストレスを印加することによって前
   記ＤＲＡＭのバーンインテストを行い、前記外部入力信
   号を第２の論理レベルに設定することにより、前記ロジ
   ック部のバーンインテストを行うことを特徴とする集積
   回路のバーンインテスト方法。
7. 【請求項７】 前記ロジック部のバーンインテストにお
   いて、前記ロジック部が前記ＤＲＡＭにアクセスするこ
   とを特徴とする請求項５記載の集積回路のバーンインテ
   スト方法。