JPH11149790A - 電流センスアンプ回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ記憶情報を読み出す電流センスアンプ
回路において、プリチャージ期間終了後の電流センスア
ンプ回路の出力のレベル低下をなくし、誤動作がなく、
かつメモリの高速読み出し動作を可能とする。 【解決手段】 共通データ線３に接続され、カラム選択
回路Ｔ８、Ｔ９を介して半導体記憶部１のビット線ＢＬ
と接続されたセンスアンプ回路２において、前記共通デ
ータ線３の電圧を受ける第１の反転増幅回路と、前記第
１の反転増幅回路の出力をバイアス電圧として受け前記
共通データ線３に接続された第２の反転増幅器のトラン
ジスタＴ３と、前記共通データ線３にプリチャージ電流
を供給するプリチャージトランジスタＴ５と、プリチャ
ージ期間に前記第１の反転増幅器の出力レベルを制御す
るレベル制御手段を備え、前記出力レベル制御手段によ
りプリチャージ期間終了時点で設定プリチャージ電位ま
で充電できる構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶メモリ
のセンスアンプ回路に関するものであり、特にプリチャ
ージ動作を備えた電流センス型センスアンプ回路に関す
るものである。

【０００２】

【従来の技術】電流センスアンプ回路は論理的「Ｌｏ
ｗ」または「Ｈｉｇｈ」の情報をメモリセルに流れる電
流値によって記憶する半導体記憶装置内の半導体記憶部
の読み出し回路として使用される回路である。半導体記
憶部の読み出しにおいて、記憶情報に応じて半導体記憶
部の各セルの微小な電流差を電流センスアンプ回路によ
り判定し、出力の電気的レベルに応じて対象セルの記憶
情報が論理的に「Ｈｉｇｈ」であるか「Ｌｏｗ」である
かを出力する。

【０００３】図３は電気的な書き込みと、複数セルの一
括消去が可能なフラッシュＥＥＰＲＯＭ等に用いられて
いる電流センスアンプ回路の回路構成例であり、図４は
その動作波形を示している。図３において１は半導体記
憶部であり、３２は電流センスアンプ回路である。半導
体記憶部１はワード線ＷＬ(０)〜ＷＬ(ｎ)およびビット
線ＢＬ(０)〜ＢＬ(ｍ)のそれぞれの交点に２重ゲート構
造を有するメモリセルＭＣ１〜ＭＣ４を備えている。電
流センスアンプ回路３２は共通データ線３、カラム選択
トランジスタＴ８およびＴ９を介して半導体記憶部１の
ビット線ＢＬ(０)〜ＢＬ(ｍ)と接続されている。

【０００４】メモリセルＭＣ１〜ＭＣ４に対する消去お
よび書き込み動作によってメモリセルＭＣ１〜ＭＣ４の
しきい値を制御することにより各メモリセルに対する情
報の記憶が行われる。しきい値が高い状態とされたメモ
リセルは、読み出し動作においては遮断状態となり、し
きい値が低い状態とされたメモリセルは読み出し動作に
おいては導通状態となる。電流センスアンプ回路３２は
読み出し動作において選択されたメモリセルの電流を検
出し、論理的「Ｌｏｗ」または「Ｈｉｇｈ」の電圧レベ
ルに変換した値を出力する。

【０００５】半導体記憶部１の読み出し動作において、
まず、ローアドレス信号のデコード結果により選択され
たワード線に対してＶＣＣ電位を与え、非選択のワード
線は接値電位のままとしてワード線の選択が行われる。
次にカラムアドレス信号のデコード結果により対応する
カラム選択トランジスタをオンとすることによりビット
線を選択する。このように選択されたワード線、ビット
線の交点にあるセルが選択され、セルの記憶情報が共通
データ線３に電流値として出力される。

【０００６】電流センスアンプ回路３２において、共通
データ線３に現われた電流はｎチャネルトランジスタＴ
３のソースに供給される。トランジスタＴ３は電源に接
続されたｐチャネル負荷トランジスタＴ４とともに第２
の増幅回路を構成しており、第２の増幅回路により増幅
された出力はｎチャネルトランジスタＴ６およびｐチャ
ネルトランジスタＴ７で構成される第３の増幅回路へ供
給され、その出力が電流センスアンプ回路３２の出力Ｓ
ＯＵＴとして外部に出力される。

【０００７】ここで読み出し動作においては、メモリセ
ルに強い電圧ストレスを与えないように、共通データ線
３およびカラム選択トランジスタＴ８およびＴ９を介し
て接続され、メモリセルが接続されるビット線ＢＬ(０)
〜ＢＬ(ｍ)に対して＋１Ｖ程度の低い正電圧（以降の説
明においては、この低い正電圧を１Ｖと記す）を与えて
おくことが好ましい。電流センスアンプ回路にはこの正
電圧を設定するために、共通データ線３の電圧を受ける
ｎチャネルトランジスタＴ１および負荷ｐチャネルトラ
ンジスタＴ２により構成される第１の反転増幅回路が設
けられており、その出力電圧がトランジスタＴ３のゲー
トバイアス電圧として供給される。ここで共通データ線
３が１Ｖとなるようゲートバイアス電圧を設定すること
により、ｎチャネルトランジスタＴ３により共通データ
線が１Ｖとなるように電位設定が行われる。

【０００８】電流センスアンプ回路２が非活性化状態か
ら活性化状態となったときに、共通データ線３およびカ
ラム選択トランジスタＴ８およびＴ９を介した選択され
たビット線ＢＬ(０)〜ＢＬ(ｍ)を高速に１Ｖにプリチャ
ージするためにｐチャネル負荷トランジスタＴ４と並列
にプリチャージトランジスタＴ５が設けられている。プ
リチャージトランジスタＴ５はプリチャージ制御信号Ｎ
ＰＲに従って動作状態にされ、プリチャージ電流を共通
データ線３およびカラム選択トランジスタＴ８およびＴ
９を介した選択されたビット線ＢＬ(０)〜ＢＬ(ｍ)に供
給する。

【０００９】電流センスアンプ回路３２が非活性化状態
にある場合においては無駄な電力消費を防止するため
に、トランジスタＴ３のゲートと接地電位の間にｎチャ
ネルトランジスタＴ１１およびトランジスタＴ３のドレ
インと接値電位との間にｎチャネルトランジスタＴ１２
が設けられている。このトランジスタＴ１１およびトラ
ンジスタ１２のゲートにはセンスアンプ活性化信号ＮＳ
ＡＣＴが接続されており、センスアンプ回路の非活性化
状態にはセンスアンプ活性化信号ＮＳＡＣＴおよびプリ
チャージ制御信号ＮＰＲは共に「Ｈｉｇｈ」レベルに固
定され、ｐチャネルトランジスタＴ２、Ｔ４およびＴ５
はすべてオフとなり、ｎチャネルトランジスタＴ１１お
よびトランジスタＴ１２がオンとなることによってｎチ
ャネルトランジスタＴ１およびＴ３はともにオフとな
る。これにより電流センスアンプ回路３２は非活性状態
においては確実に動作停止状態となる。

【００１０】

【発明が解決しようとする課題】上記に説明した電流セ
ンスアンプ回路においては、高速読み出しを実現するた
めにプリチャージトランジスタを用いて共通データ線３
およびカラム選択トランジスタＴ８およびＴ９を介した
選択されたビット線ＢＬ(０)〜ＢＬ(ｍ)のプリチャージ
をおこなっているが、以下のような問題点を生じる。Ｎ
ＳＡＣＴが「Ｌｏｗ」となりセンスアンプ回路が活性化
されると、トランジスタＴ１およびＴ２により構成され
る第１の反転増幅回路によりｎチャネルトランジスタＴ
３のゲートバイアス電圧が供給され、共通データ線３お
よび選択トランジスタＴ８およびＴ９を介した選択され
たビット線ＢＬ(０)〜ＢＬ(ｍ)を１Ｖに設定するプリチ
ャージ動作が開始する。このとき、プリチャージ制御信
号ＮＰＲも「Ｌｏｗ」に設定され、トランジスタＴ５か
らも共通データ線３および選択トランジスタＴ８および
Ｔ９を介した選択されたビット線ＢＬ(０)〜ＢＬ(ｍ)を
１Ｖにするためのプリチャージ電流が供給される。この
プリチャージ期間においては、ｎチャネルトランジスタ
Ｔ３と負荷ｐチャネルトランジスタＴ５の接続ノード４
の寄生容量は小さいので急速に所望の電位（電源電位）
にプリチャージすることができる、共通データ線３およ
び選択されたビット線ＢＬ(０)〜ＢＬ(ｍ)は多数の選択
トランジスタおよびメモリセルが接続されたノードであ
り、寄生容量も大きいため短期間では所望の電位（１
Ｖ）までプリチャージできない。

【００１１】選択メモリセルのしきい値が高い場合での
読み出しタイミング図を図４（ａ）〜（ｅ）に示してい
る。半導体記憶部１の読み出しモードにおいては、ＮＳ
ＡＣＴが「Ｌｏｗ」となり（ａ）、センスアンプ回路が
活性化されると同時に、ＮＰＲも「Ｌｏｗ」となり
（ｂ）、プリチャージが開始される。このとき、ノード
４の寄生容量は小さいのでプリチャージトランジスタＴ
５により高速に電源電位まで充電される（ｃ）。共通デ
ータ線３および選択ビット線は、寄生容量が大きいため
緩やかに充電されていき、その電位が１Ｖに近づくにつ
れ、ｎチャネルトランジスタＴ３のゲート・ソース間電
位差が小さくなっていき、プリチャージ電流は減少して
いく。プリチャージ制御信号ＮＰＲが「Ｈｉｇｈ」とな
り、プリチャージ期間終了のタイミングでは共通データ
線３および選択ビット線は完全には所望の電位１Ｖまで
には充電されていないため、プリチャージ終了以降も共
通データ線３および選択ビット線の寄生容量充電のため
の電流が流れ、ノード３４の電位が下降する（ｃ）。

【００１２】図４（ｂ）、（ｃ）においては、異なるプ
リチャージ期間でのノード３４の電圧波形を示してお
り、プリチャージ期間を長くするほど、共通データ線３
および選択ビット線はより設定電圧１Ｖに近づくよう充
電され、プリチャージ終了後のノード３４の電位下降が
小さくなる。ここでプリチャージ終了後のノード３４で
の電位降下がｎチャネルトランジスタＴ６およびｐチャ
ネルトランジスタＴ７により構成される増幅回路の判定
レベルを超えてしまうと図４（ｅ）に示すように、デー
タ出力ＣＯＵＴが一旦反転データが出力されてしまうこ
ととなり、高速読み出しを阻害する要因となっていた。
プリチャージ期間を充分長く設定すれば、プリチャージ
終了後でのノード３４の電圧下降は小さくなるが、読み
出し速度はプリチャージ期間を長くした分だけ遅くなっ
てしまう。

【００１３】選択メモリセルのしきい値が低い場合での
読み出しタイミング図を図４（ｆ）〜（ｊ）に示す。選
択メモリセルのしきい値が低い場合には、電流センスア
ンプ回路は半導体記憶部１の読み出し動作において選択
メモリセルに流れる電流によって共通データ線３に流れ
る電流量が十分大きいことを検出する動作であり、プリ
チャージ期間終了後には、プリチャージにより寄生容量
に充電した電荷もメモリセル電流とともに引き抜くこと
により電流量が十分大きいことを検出している。このた
め選択メモリセルのしきい値が高い場合でのような問題
は生じない。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に本発明にかかる電流センスアンプ回路は、メモリセル
アレイのビット線が選択トランジスタを介して結合され
る共通データ線に接続された電流センスアンプ回路であ
って、前記共通データ線の電圧を受ける第１の反転増幅
回路と、前記第１の反転増幅回路の出力をバイアス電圧
とし、前記共通データ線に接続された第２の反転増幅回
路と、前記共通データ線に前記第２の反転増幅回路を介
してプリチャージ電流を供給するプリチャージ回路と、
プリチャージ期間に前記第１の反転増幅器の出力レベル
を制御する出力レベル制御手段とを備えたことを特徴と
する。

【００１５】かかる構成により、本発明にかかる電流セ
ンスアンプ回路は、プリチャージ期間において、出力レ
ベル制御手段によって前記第２の反転増幅器のバイアス
電圧を制御することができ、共通データ線の充電を制御
できるのでプリチャージ終了時点において共通データ線
の電位を所望の値とすることができる。

【００１６】上記電流センスアンプ回路において、前記
第１の反転増幅回路が、共通データ線の電圧を受ける増
幅ＭＯＳトランジスタと、センスアンプ活性化信号に従
って動作状態にされる第１の負荷ＭＯＳトランジスタと
により構成され、前記出力レベル制御手段が、プリチャ
ージ制御信号より駆動され、前記第１の負荷ＭＯＳトラ
ンジスタと並列に接続された第２の負荷ＭＯＳトランジ
スタを備えることが好ましい。

【００１７】かかる構成により、本発明にかかる電流セ
ンスアンプ回路は、プリチャージ期間において、出力レ
ベル制御手段の第２の付加ＭＯＳトランジスタによって
前記第２の反転増幅器のバイアス電圧を与えることがで
き、共通データ線の充電を制御できる。

【００１８】さらに上記電流センスアンプ回路におい
て、前記レベル制御手段により、プリチャージ期間にお
いて、前記第２の反転増幅器のバイアス電圧を制御する
ことで前記共通データ線の充電を制御し、プリチャージ
期間終了時点で共通データ線の電位が所定のプリチャー
ジ電位となるように制御することが好ましい。

【００１９】かかる構成により、本発明にかかる電流セ
ンスアンプ回路は、プリチャージ期間終了後の電流セン
ス増幅回路出力のレベル低下をなくすことができるの
で、高速読み出し動作が可能となる。

【００２０】

【発明の実施の形態】以下、本発明にかかる実施形態に
ついて図面を参照しながら説明する。

【００２１】図１は本発明に係る電流センスアンプ回路
の構成例を示しており、図２は図１に係る電流センスア
ンプ回路の動作波形を示している。なお、上記従来技術
で説明した図３に示した構成と同様の働きをする素子な
どには同じ番号が付されている。

【００２２】図１において、１は電気的な書き込みと複
数セルの一括消去が可能なフラッシュＥＥＰＲＯＭ等か
らなる半導体記憶部であり、ワード線ＷＬ(０)〜ＷＬ
(ｎ)およびビット線ＢＬ(０)〜ＢＬ(ｍ)のそれぞれの交
点に２重ゲート構造を有するメモリセルＭＣ１〜ＭＣ４
を備えている。２は電流センスアンプ回路であり、共通
データ線３、カラム選択トランジスタＴ８およびＴ９を
介して半導体記憶部１のビット線ＢＬ(０)〜ＢＬ(ｍ)と
接続されている。

【００２３】本実施形態１に係る電流センスアンプ回路
２の構成例において、上記従来技術で説明した図３の電
流センスアンプ回路と比べて構成として特徴的な部分
は、ｐチャネルＭＯＳトランジスタＴ１０が、トランジ
スタＴ１と電源電圧との間に付加されており、トランジ
スタＴ１０のゲート端子にはプリチャージ制御信号ＮＰ
Ｒが接続されている点にある。この構成により、共通デ
ータ線３にプリチャージ電位を与えるトランジスタＴ３
のゲート端子には２つの反転増幅器、第１の反転増幅器
および第４の反転増幅器が接続されることになる。ここ
で第１の反転増幅器はｎチャネルトランジスタＴ１とｐ
チャネルトランジスタＴ２とからなる反転増幅器であ
り、電流センスアンプ活性化信号ＮＳＡＣＴにより駆動
される。第４の反転増幅器はｎチャネルトランジスタＴ
１とｐチャネルトランジスタＴ１０とからなる反転増幅
器であり、プリチャージ制御信号ＮＰＲにより駆動され
る。ここでプリチャージ期間では、第４の反転増幅器よ
りｎチャネルトランジスタＴ３のゲートに共通データ線
３の電位が読み出し時のバイアス電圧よりも高いバイア
ス電圧値（１Ｖ＋α）となる電位を設定し、共通データ
線３をより早く充電できるようにし、プリチャージ期間
終了後に共通データ線３が１Ｖ近傍の電位となるように
αの値およびプリチャージ期間を設定する。かかる構成
により、短いプリチャージ期間で共通データ線を設定電
位１Ｖ近傍とでき、プリチャージ期間終了後、ノード４
の電位低下を防止し、電流センスアンプ回路の誤動作を
なくす。

【００２４】上記構成にかかる電流センスアンプ回路の
動作を詳しく説明する。半導体記憶部１の読み出し動作
において、まず、ローアドレス信号のデコード結果によ
り選択されたワード線に対してＶＣＣ電位を与え、非選
択のワード線は接値電位のままとしてワード線の選択が
行われる。次にカラムアドレス信号のデコード結果によ
り対応するカラム選択トランジスタをオンとすることに
よりビット線を選択する。このように選択されたワード
線、ビット線の交点にあるセルが選択され、選択された
セルの記憶情報が共通データ線３に電流値として出力さ
れる。

【００２５】電流センスアンプ回路２において、共通デ
ータ線３に現われた電流はｎチャネルトランジスタＴ３
のソースに供給される。トランジスタＴ３は電源に接続
されたｐチャネル負荷トランジスタＴ４とともに第２の
増幅回路を構成しており、第２の増幅回路により増幅さ
れた出力はｎチャネルトランジスタＴ６およびｐチャネ
ルトランジスタＴ７で構成される第３の増幅回路へ供給
され、さらに、第３の増幅回路の出力が電流センスアン
プ回路２の出力ＳＯＵＴとして外部に出力される。

【００２６】ここで読み出し動作においては、メモリセ
ルに強い電圧ストレスを与えないように、共通データ線
３および選択トランジスタＴ８およびＴ９を介して接続
され、メモリセルが接続されるビット線ＢＬ(０)〜ＢＬ
(ｍ)に対して＋１Ｖ程度の低い正電圧を与える。この正
電圧を設定するために、本実施形態１ではトランジスタ
Ｔ３のゲート端子には、トランジスタＴ１とＴ２からな
る第１の反転増幅器と、トランジスタＴ１とＴ１０から
なる第４の反転増幅器の２つの反転増幅器が接続されて
いる。第１の反転増幅器と第４の反転増幅器の出力電圧
がトランジスタＴ３のゲートバイアス電圧として供給さ
れる。これによってｎチャネルトランジスタＴ３が共通
データ線に対して（１Ｖ＋α）または１Ｖの電位設定を
行う。また、ノード４を介して共通データ線３および選
択トランジスタを介した選択されたビット線ＢＬ(０)〜
ＢＬ(ｍ)を高速にプリチャージするために電流を供給す
るプリチャージトランジスタＴ５が設けられており、プ
リチャージ制御信号ＮＰＲに従って動作状態にされる。

【００２７】図２の動作波形を参照しながら、電流セン
スアンプ回路の動作を説明する。今、電流センスアンプ
回路が非活性化状態から活性化状態となったときに、電
流センスアンプ活性化信号ＮＳＡＣＴが「Ｈｉｇｈ」か
ら「Ｌｏｗ」になる（ａ）。このためｐチャネルトラン
ジスタＴ２、Ｔ４がオンとなり、ｎチャネルトランジス
タＴ１１、Ｔ１２がオフとなる。またプリチャージ制御
信号ＮＰＲも「Ｈｉｇｈ」から「Ｌｏｗ」になる（ｂ）
ので、ｐチャネルトランジスタＴ１０とプリチャージト
ランジスタＴ５がオンになる。ここでトランジスタＴ１
および負荷ｐチャネルトランジスタＴ２、Ｔ１０で構成
される第１および第４の反転増幅器により、プリチャー
ジ期間でのトランジスタＴ３のゲートバイアス電圧を共
通データ線３の電位が（１Ｖ＋α）となるよう設定し、
またプリチャージトランジスタＴ５によりプリチャージ
電流が共通データ線３に供給される。ノード４の寄生容
量は小さいため電源電圧まで急速に充電される（ｃ）
が、共通データ線３および選択トランジスタＴ８および
Ｔ９を介した選択されたビット線は寄生容量が大きいた
め緩やかに（１Ｖ＋α）に向け充電されて始める
（ｄ）。

【００２８】プリチャージ期間が終了するとプリチャー
ジ制御信号ＮＰＲは「Ｈｉｇｈ」に戻り（ｂ）、トラン
ジスタＴ１０、Ｔ５はオフとなる。このため、トランジ
スタＴ１およびＴ１０で構成される第４の反転増幅器の
動作が停止し、トランジスタＴ３のゲート電位はトラン
ジスタＴ１およびＴ２により構成される第１の反転増幅
器のみで設定されるようになる。ここで、第１の反転増
幅器によるトランジスタＴ３のゲート電位は、共通デー
タ線３の電位が１Ｖとなるように設定されているので、
プリチャージ期間終了時点で共通データ線３および選択
トランジスタＴ８およびＴ９を介した選択されたビット
線の電位は目標設定値である１Ｖに対しては充分にプリ
チャージされた状態となっている（ｄ）。したがって、
選択メモリセルのしきい値が高い場合での読み出し動作
において、プリチャージ期間を短くした場合でのプリチ
ャージ終了時点でのノード４の電位低下が生じることが
なく、電流センスアンプ回路の誤動作を防止することが
できる。

【００２９】なお、センスアンプ回路非活性化状態にお
いては、センスアンプ活性化信号ＮＳＡＣＴおよびプリ
チャージ制御信号ＮＰＲは共に「Ｈｉｇｈ」レベルに固
定されており、ｐチャネルトランジスタＴ２、Ｔ４、Ｔ
５およびＴ１０はすべてオフとなり、ｎチャネルトラン
ジスタＴ１１およびＴ１２がオンとなることによってｎ
チャネルトランジスタＴ１およびＴ３はともにオフとな
り無駄な電力消費を防止する。

【００３０】また選択メモリセルのしきい値が低い場合
での読み出しタイミング図を図４（ｆ）〜（ｊ）に示し
ている。選択メモリセルのしきい値が低い場合には、電
流センスアンプ回路は半導体記憶部１の読み出し動作に
おいて選択メモリセルに流れる電流によって共通データ
線３に流れる電流量が十分大きいことを検出する動作で
あり、プリチャージ期間終了後には、プリチャージによ
り寄生容量に充電した電荷もメモリセル電流とともに引
き抜くことにより電流量が十分大きいことを検出する。

【００３１】

【発明の効果】本発明にかかる電流センスアンプ回路に
よれば、プリチャージ期間での共通データ線の設定電位
を（１Ｖ＋α）とすることにより、短い期間で共通デー
タ線および選択ビット線を１Ｖにまで充電することがで
きるので、プリチャージ期間を短く設定することがで
き、読み出し速度の高速化を実現することができる。ま
た、プリチャージ期間中に電流増幅トランジスタのバイ
アス電位を高く設定する負荷トランジスタを追加するだ
けで高速読み出しを実現するとこができ、高性能なメモ
リを安価に実現することができる。

【図面の簡単な説明】

【図１】本発明の実施形態にかかる電流センスアンプ回
路の回路構成例。

【図２】図１に示す電流センスアンプ回路の動作波形。

【図３】従来の電流センスアンプ回路の回路構成図。

【図４】図３に示す電流センスアンプ回路の動作波形。

【符号の説明】

１ 半導体記憶部 ２ 電流センスアンプ回路 ３ 共通データ線 ４ 電流センスアンプ回路の内部のノード Ｔ１、Ｔ３、Ｔ６、Ｔ１０、Ｔ１１ ｎチャネルトラン
ジスタ Ｔ２、Ｔ４、Ｔ５、Ｔ７ ｐチャネルトランジスタ Ｔ８、Ｔ９ カラム選択ゲートトランジスタ ＭＣ１〜ＭＣ４ メモリセル ＷＬ(０)〜ＷＬ(ｎ) ワード線 ＢＬ(０)〜ＢＬ(ｍ)ビット線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイのビット線が選択トラ
   ンジスタを介して結合される共通データ線に接続された
   電流センスアンプ回路であって、前記共通データ線の電
   圧を受ける第１の反転増幅回路と、前記第１の反転増幅
   回路の出力をバイアス電圧とし、前記共通データ線に接
   続された第２の反転増幅回路と、前記共通データ線に前
   記第２の反転増幅回路を介してプリチャージ電流を供給
   するプリチャージ回路と、プリチャージ期間に前記第１
   の反転増幅器の出力レベルを制御する出力レベル制御手
   段とを備えたことを特徴とする電流センスアンプ回路。
2. 【請求項２】 前記第１の反転増幅回路が、共通データ
   線の電圧を受ける増幅ＭＯＳトランジスタと、センスア
   ンプ活性化信号に従って動作状態にされる第１の負荷Ｍ
   ＯＳトランジスタとにより構成され、前記出力レベル制
   御手段が、プリチャージ制御信号より駆動され、前記第
   １の負荷ＭＯＳトランジスタと並列に接続された第２の
   負荷ＭＯＳトランジスタを備えた請求項１に記載の電流
   センスアンプ回路。
3. 【請求項３】 前記レベル制御手段により、プリチャー
   ジ期間において、前記第２の反転増幅器のバイアス電圧
   を制御することで前記共通データ線の充電を制御し、プ
   リチャージ期間終了時点で共通データ線の電位が所定の
   プリチャージ電位となるように制御する請求項１に記載
   の電流センスアンプ回路。