JPH11154652A - 2つの構造体の分子結合および分子結合解除のための処理プロセス - Google Patents
2つの構造体の分子結合および分子結合解除のための処理プロセスInfo
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- JPH11154652A JPH11154652A JP10233268A JP23326898A JPH11154652A JP H11154652 A JPH11154652 A JP H11154652A JP 10233268 A JP10233268 A JP 10233268A JP 23326898 A JP23326898 A JP 23326898A JP H11154652 A JPH11154652 A JP H11154652A
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Abstract
つ、結合界面に沿って構造体を分離することもできる結
合処理を提供する。 【解決手段】 結合界面224における分子接着による
2つの構造体200,220の結合および前記結合界面
に沿う前記2つの構造体の結合解除のための処理プロセ
スであって、構造体200,220内を結合界面に向か
って拡散することができる少なくとも1つの要素を含む
少なくとも1つの構造体200,220を使用して結合
を行い、結合界面を弱くするために結合界面224に向
かって拡散させるように十分な熱供給を伴う熱処理を使
用して結合解除を行う。
Description
2つの構造体を結合および結合解除(unbond)するための
処理プロセスに関する。構造体は、接着により他の部分
と結合され得る任意の精密機械的な、または、集積され
た光学的な部分、または超小型電子部分である。例え
ば、この種の構造体は、電子式、光学式または機械式の
要素が備えられまたは備えられていない基板または支持
板とすることができる。さらに、分子接着による結合
は、相互に接触した構造体の表面に存在する化学的な終
端間の相互作用を含んでいる。
の製造に用途を有している。いくつかの製造プロセスに
おいて、集積回路を包含する半導体基板は、補強基板と
結合されなければならず、かつ、その後、処理の終了時
に分離される。
路の製造に関する超小型電子アプリケーションにおい
て、集積された電子回路からなる半導体ウェーハは、広
くて薄い板の形態をしている。例えば、4インチ(約1
0cm)の直径と200μmより小さい厚さ寸法を有す
るウェーハが使用される。
フォトリピータ(photorepeater)のような標準的な装置
は、この薄さの基板を処理するのには適していない。さ
らに、薄い半導体基板は、壊れやすく、取扱いステッ
プ、特に、自動処理装置を使用した取扱いに適していな
い。この薄い基板または集積回路を有しまたは有しない
基板の表面層は「取扱い基板(handling substrate)」と
も呼ばれる処理サポート上に接着されてもよい。取扱い
基板は、したがって、全ての必要な処理および操作のた
めに十分な機械的強度を提供する。
として、集積回路を含む薄層の移動を示している。図1
において符号10として示された薄層は、最初に、ソー
ス基板と呼ばれる基板12に固定されている。薄層は図
示しない集積された電子部品および回路を具備してい
る。
該薄い表面層を取扱い基板14上に接着することによ
り、取扱い基板14上に移動される。このようにして得
られた構造体が、図1に示されている。ソース基板は、
その後、図2に示される構造体を得るために、研削また
は分割のような処理、エッチングおよび/またはポリッ
シングによって消滅される。集積回路を具備する薄層1
0は、その後、取扱い基板14上に逆さまにして接着さ
れる。したがって、取扱い基板は、他の製造操作または
処理のために必要な剛性をこの層に付与する。
子回路を含む薄層10は、それが永久的に固定されるタ
ーゲット基板または目標基板16に移動させられる。目
標基板16への取付後に、薄層10は、取扱い基板14
から分離される。したがって、取扱い基板14は、図3
に破線で示されている。この種の処理は、文献(1)に
詳細に説明されており、この文献については、この発明
の詳細な説明の末尾に参照されている。
て、熱を加えないで、取扱い基板14に接着され得る。
接着は、その後、撤回可能であり、薄層10を取扱い基
板から分離することができる。しかしながら、薄層10
と取扱い基板14との間にあられる接着は、特に、その
後の高温における処理に対しては不十分であってもよ
い。特に、接着剤は、高温に耐えることができない。
着剤)は、その後の処理の間に、接着された部分の金属
的な、または、有機的な汚染を生じることになる。これ
らの不都合は、接着剤または添加材を全く使用しない分
子結合による好適な接着により避けられる。2つの構造
体の分子接着による結合は、4つの主なステップを含ん
でおり、これらについては以下に説明する。
なる構造体の表面の準備である。良質の分子結合には、
好ましくは0.5nm(4Å)より小さくあるべきであ
る表面粗度、表面上に塵(粒子サイズ>0.2μm)の
無いこと、接触させられる表面の平坦度およびこれらの
表面の化学的状態のような重要なパラメータの調節が必
要である。したがって、第1のステップは、主として、
異質の粒子を消滅させ、これらの表面を親水性にするた
めに接着されるべき構造体の表面を清掃することからな
っている。
れたシリコン基板20からなる結合のための構造体を示
している。表面22は、本質的にSi−OH化学基から
なる第1の親水性層24と、該親水性基24上に吸収さ
れる1つ(または複数)の水H2Oの層26とを具備し
ている。
表面を接触状態に結合されるようにすることからなって
いる。それらを接触状態とすることは、これらの構造体
上に吸収された水層を、相互に作用させるように、それ
らに対して十分に近接させるようになる。水の分子間に
印加される引力は、各構造体の表面全体に沿って徐々に
伝播される。接触している表面は、その後、一体に結合
される。
り測定されるような結合エネルギは、0.15J/m2
程度のものである。この値は、典型的には、各構造体上
の2つの水層の間の水素形式の接着剤の値である。この
説明の末尾において参照されている文献(2)は、刃挿
入方法の図示を含んでいる。
らなっている。熱処理は、200℃程度の温度まで及ん
で、組み立てられた構造体の間の水層を消滅させること
ができる。
るSi−OH化学基の層間のOH基の結合によりそれぞ
れ行われる。Si−OH基の層は、図4に参照符号24
として示されていることを特筆しておく。この相互作用
は接触している2つ構造体の距離を低減させ、かつ、追
加のOH基の相互作用に帰結する。このように、結合エ
ネルギは、200℃〜900℃の処理温度に対して増加
する。
第4のステップが存在してもよい。このステップにおい
て、相互作用するSi−OH基は、より強靭なSi−O
−Si形式の結合に変化する。したがって、これによ
り、結合エネルギの非常に大きな増加が与えられる。
た構造体間の単位面積当たりの結合エネルギを縦座標と
した、処理温度の関数として示している。結合エネルギ
は、J/m2で表され、温度は℃で表されている。
プロセスにおける第2、第3および第4のステップに関
連し、水層間の水素形式の相互作用、OH基(参照符号
24)間の水素相互作用、および、Si−O−Si形式
の相互作用にそれぞれ対応している。シリコンウェーハ
の結合のより良好な説明は、文献(3)に見いだすこと
ができ、この文献はこの説明の末尾において参照されて
いる。
温度においては、2つの組み立てられた構造体を、それ
らの厳しい劣化を生じさせることなく分解することは不
可能になる。組み立てられた構造体がシリコン基板であ
る場合には、2J/m2より大きな結合エネルギが得ら
れ得る。これらのエネルギは、シリコン材料の凝集エネ
ルギと同程度の大きさのものである。
において分子結合が使用される場合には、薄層または取
扱い基板を破壊することなく、機械的な力をかけて薄層
から取扱い基板を分離することが不可能であることは、
即座に明らかである。したがって、薄層は、取扱い基板
を消滅させることにより該取扱い基板から分離される。
例えば、取扱い基板は、研削および/または機械化学的
浸食によって消滅され得る。
スは、各処理された薄層のために取扱い層を犠牲にする
ことを含んでいる。この犠牲は、大きな生産コストをも
生み出すものである。
に非常に強力な分子結合を2つの構造体の間に与えるこ
とができ、かつ、結合界面に沿って該構造体を結合解除
することもできる2つの構造体の結合のために処理を提
供することである。この発明の他の目的は、組み立てら
れた構造体に損傷を与えない結合解除を可能にする処理
を提案することである。さらに詳細に、これらの目的を
達成するために、この発明の目的は、2つの構造体を、
結合界面上の分子接着により結合し、かつ該結合界面に
沿って2つの構造体を分離するための処理プロセスであ
る。
とも1つの要素を含む少なくとも1つの構造体を使用し
て結合が行われ、 − 該結合界面を弱めるために、前記要素を結合界面に
向けて拡散させるのに十分な熱供給による結合解除(unb
onding)のために、熱処理が使用される。
料の中に本質的に存在するかまたは、材料内に故意にま
たは偶発的に添加された任意の要素または化合物を指し
ており、結合界面と反応するために、結合界面に向かっ
て材料内を移動することができる。この要素は、その
後、熱処理中にこの界面を変質させることができ、か
つ、界面の各側の2つの部材の分離を生じさせる。この
分離は、熱処理中に界面において形成されるガス相によ
り補助され得る。
間/温度の対により実行されかつ定義される熱処理の合
計を意味している。したがって、(結合界面の各側の)
2つの部材を分離するように設計された熱処理は、結合
解除前の組み立てられた構造体にかけられる熱処理を考
慮してもよい。
ば、水素注入が少なくとも一方の構造体内に、結合前に
行われてもよい。前記要素を構成する水素は、構造体内
で拡散可能である。
16(5.1016)(H+/cm2)の投与量および20〜5
00keVのエネルギでシリコン内に実施される。好ま
しくは、投与量は3×1016(3.1016)(イオン/c
m2)程度であり、注入エネルギは、70keV程度で
ある。投与量は、注入条件に依存し、特に、注入中の構
造体の温度に依存する。
蒸着により形成されOH分子を含む表面酸化物層を具備
する少なくとも1つの構造体が使用されてもよく、前記
要素を形成する前記OH分子は拡散することができる。
例えば、結合解除のための熱処理は、600〜1350
℃の温度で、シリコンに対して実施され得る。この温度
は、ガリウム砒素(AsGa)に対しては、200〜6
00℃程度となるように選択される。炭化珪素(Si
C)に対して、選択された温度は、600℃と1350
℃を超える溶融温度との間の温度である。
たは炉内において、行われ得る。組み立てられる構造体
は、単一の固体材料からなる構造体からなっていてもよ
く、または、処理されたまたは処理されていない領域を
含む多層構造体からなっていてもよい。
中の構造体の分離を容易にする内部応力を有益に発生す
る。同様に、組み立てられるべき前記構造体の少なくと
も1つにおける表面は、結合前に、レリーフを形成する
ように準備されてもよい。このレリーフも、結合解除に
際して構造体の分離を容易にする。
に構造体に外部分離力が印加され得る。例えば、張力ま
たは曲げ力、またはせん断力が、構造体間の界面に刃を
挿入することにより、構造体に印加され得る。この発明
の他の特徴および利点は、添付図面における図を参照し
た以下の説明からより明らかになる。この説明は、例示
のためとしてのみ与えられるものであり、限定的な方法
で与えられるものではない。
板と呼ばれる他の基板と組み合わせられたソース基板と
呼ばれる基板上に薄層を具備する構造の概略的な断面図
である。既に説明された図2は、薄層が結合される取扱
い基板の概略的な断面図である。既に説明された図3
は、目標基板と呼ばれる基板上に移動された薄層の概略
的な断面図である。図4は、分子結合のために準備され
た構造体の概略的な断面図である。図5は、分子結合ス
テップ中の2つの構造体間の結合エネルギを示すグラフ
である。図6は、シリコンウェーハを具備する構造体の
概略的な断面図であり、この発明による分子結合のため
のこの構造体の準備を示している。図7は、シリコンウ
ェーハを具備する他の構造体に結合された図6の構造体
の断面図である。図8および図9は、図7に示された組
み立てられた構造体の断面を示しており、この発明に従
う結合解除のための処理ステップを示している。図10
は、この発明に従う2つの構造体の分子結合により得ら
れた他の組立体の断面を示している。図11は、この発
明による結合解除処理中の図10における組立体の断面
を示している。
合されるべき構造体100を示している。この構造体1
00は、表面珪素酸化物層104により被覆されたシリ
コン基板102を具備している。注入された水素層10
6は、酸化物層104を通してシリコン基板102への
水素イオンの注入により形成される。この例では、70
keV程度のエネルギで注入された水素層は、3×10
16イオン/cm2の濃度および400nmの厚さを有し
ており、構造体100の上表面110の下の300nm
程度の深さに埋め込まれている。(図は、一定の縮尺と
はされておらず、これらの比率で示されてはいない。)
たはそれらの分子形態(例えばH2)、またはそれらの
イオン形態(H+、H2 +等)またはそれらの同位体(重
水素)または同位体とイオン形態のいずれかにおいて形
成されたガス状の物質を指している。
は、その後、それを親水性にし、全ての粒子を除去する
ために洗浄される。水の膜(図示せず)が、表面110
上に形成される。小さい起伏が、構造体100の表面1
10に設けられまたは維持されてもよい。
その後、第2の構造体120と組み合わせられる。第2
の構造体は、シリコン基板122からなり、構造体10
0と接触しているその表面も、それを親水性とするため
に洗浄されていることが有利である。参照符号124
は、組み合わせられた構造体100,120間の界面を
指している。
た構造体の間の水の層を消滅させ、接触している表面間
に分子結合を形成する500℃程度の温度で焼鈍され
る。500℃において達成される分子結合の結合エネル
ギは、0.5J/m2程度のものである。例えば、この
結合エネルギは、集積回路を含むシリコン基板を操作基
板に接着するために十分なものである。特に、超小型電
子装置の製造に通常使用される装置におけるウェーハの
ために想定される全ての処理に対して十分である。
処理が800℃程度またはそれ以上の温度で実施された
ときに、結合解除領域(図8、図9において符号130
として示されている)が組み合わせられた構造体10
0,120間の界面に現れる。
る熱供給によって調節される。熱処理は、水素を構造体
100内の注入された層106から結合界面124に向
けて(酸素が存在する場合には酸素を通して)拡散する
ように強制する。
れ、該界面に蓄積し、ガス状の形態で該界面に沿って移
動する。したがって、界面124における水素の蓄積
は、少なくとも部分的に結合力に打ち勝つことができ
る。図8,9内の矢印132は、水素の結合界面124
に向かう拡散を示している。使用される熱供給の大きさ
に応じて、結合解除領域130は、局所的(図8)また
は界面の全表面にわたって広がる(図9)こともでき
る。
供給は、材料内に存在する、少なくとも一方の構造体か
らの移動できる要素の量に依存している。その結果、こ
の例において、熱供給は、水素注入量に関連している。
例えば、3×1016cm3の投与量に対する供給量は9
00℃/30分でよい。
態を示している。図10は、第1の構造体200と、上
述したような分子結合により結合された第2の構造体2
20との組立体の断面図である。符号224は、組み立
てられた構造体の表面間の結合界面を示している。
化物層206が形成されているシリコンウェーハ202
からなっている。該層206における酸化物は、プラズ
マ強化化学蒸着技術により蒸着されている。この種の酸
化物は、拡散することができるOH分子を含むという特
殊な特徴を有している。
熱処理は、分子結合エネルギを増大させる。熱処理が継
続され、または、約500℃を超える温度において再開
されるときに、酸化物層206に含まれているOH基
は、特に、それらが捕らえられる界面224に向かって
拡散しかつ移動する。OH基の界面に向けた拡散は、矢
印232で示されている。
の形態および濃度で結合界面において放出される。この
現象は、泡の形成を生じさせ、結合界面を弱くする。ガ
スにより発生された圧力の作用下において、図11に示
された結合解除された領域230は、2つの構造体20
0,220が完全に結合解除されるまで伝播する。構造
体の分離は、機械的な外部の分離力をかけることにより
容易になる。これらの力は、図11に、矢印240,2
41によって示されている。これらの力は、張力および
/またはせん断力である。
特に、集積回路ウェーハの分子結合のために、いかなる
物質をも添加することなしに、撤回し得る結合を可能と
しながら、使用され得る。
うないかなる形式の構造体にも適用できる。この発明
は、シリコンを含む構造体のみに関連するものではな
く、半導体を用いた他の構造体(Si,SiC,AsG
a等)、絶縁構造体(ガラス、石英等)および導体構造
体(金属合金等)にさえも関連していることを特筆して
おく。
insulator"W.P. Maszara, G. Goetz, A. Caviglia and
J.B. McKitterickAerospace Technology Center, Allie
d signal Aerospace Company,Columbia, Maryland 2104
5(Received 12 April 1988, accepted for publication
28 July 1988). (3) "A model for the silicon wafer bonding pro
cess"R. Stengl, T. Tan and U. GoseleSchool of Engi
neering, Duke University, Durham, North Carolina27
706, USA(Received May 8, 1989, accepted for public
ation July 15, 1989).Japanese Journal of Applied P
hysics, vol.28, No.10,October 1989, pp.1735-1741.
れた、ソース基板と呼ばれる基板上に薄層を具備する構
造体の概略的な断面図である。
である。
の概略的な断面図である。
な断面図である。
エネルギを示すグラフである。
な断面図であり、この発明による分子結合のためのこの
構造体の準備を示している。
合された図6の構造体の断面図である。
を示しており、この発明に従う結合解除のための処理ス
テップを示している。
より得られた他の組立体の断面を示している。
おける組立体の断面を示している。
Claims (10)
- 【請求項1】 結合界面(124,224)における分
子接着による2つの構造体(100,120;200,
220)の結合および前記結合界面に沿う前記2つの構
造体の結合解除のための処理プロセスであって、 前記構造体内を前記結合界面に向かって拡散することが
できる少なくとも1つの要素を含む少なくとも1つの構
造体(100,200)を使用して結合が行われ、 前記結合界面を弱めるために該結合界面(124,22
4)に向かって拡散させるように十分な熱供給を伴う熱
処理を使用して結合解除が行われることを特徴とするプ
ロセス。 - 【請求項2】 結合前に前記少なくとも1つの構造体
(100)内に水素注入が行われ、該水素が、前記構造
体内を拡散することができる前記要素を形成しているこ
とを特徴とする請求項1記載のプロセス。 - 【請求項3】 注入が、シリコン内に、1016〜5×1
016の間の投与量および20〜500keVのエネルギ
で行われることを特徴とする請求項2記載のプロセス。 - 【請求項4】 プラズマ強化化学蒸着により形成され、
かつ、OH分子を含む表面酸化物層を具備する少なくと
も1つの構造体(200)が使用され、前記OH分子が
拡散可能な要素を形成していることを特徴とする請求項
1記載のプロセス。 - 【請求項5】 前記熱処理が、600〜1350℃の間
の温度で行われることを特徴とする請求項3記載のプロ
セス。 - 【請求項6】 前記熱処理が、結合された構造体を加熱
ランプからの照射に晒すことにより実施されることを特
徴とする請求項1記載のプロセス。 - 【請求項7】 前記熱処理が、炉内において行われるこ
とを特徴とする請求項1記載のプロセス。 - 【請求項8】 少なくとも1つの構造体が、多層の構造
体であることを特徴とする請求項1記載のプロセス。 - 【請求項9】 前記少なくとも1つの構造体の表面が、
そこにレリーフを形成するように結合前に準備されるこ
とを特徴とする請求項1記載のプロセス。 - 【請求項10】 結合解除時には、構造体に外部の分離
力(240,241)が印加されることを特徴とする請
求項1記載のプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9710480 | 1997-08-19 | ||
| FR9710480A FR2767604B1 (fr) | 1997-08-19 | 1997-08-19 | Procede de traitement pour le collage moleculaire et le decollage de deux structures |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154652A true JPH11154652A (ja) | 1999-06-08 |
| JP4316701B2 JP4316701B2 (ja) | 2009-08-19 |
Family
ID=9510376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23326898A Expired - Lifetime JP4316701B2 (ja) | 1997-08-19 | 1998-08-19 | 2つの構造体の分子結合および分子結合解除のための処理プロセス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6429094B1 (ja) |
| EP (1) | EP0898307B1 (ja) |
| JP (1) | JP4316701B2 (ja) |
| DE (1) | DE69836707T2 (ja) |
| FR (1) | FR2767604B1 (ja) |
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