JPH11154680A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11154680A JPH11154680A JP9319561A JP31956197A JPH11154680A JP H11154680 A JPH11154680 A JP H11154680A JP 9319561 A JP9319561 A JP 9319561A JP 31956197 A JP31956197 A JP 31956197A JP H11154680 A JPH11154680 A JP H11154680A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- collector
- conductivity type
- semiconductor device
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 title claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 238000005468 ion implantation Methods 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 21
- 229910007277 Si3 N4 Inorganic materials 0.000 abstract 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 半導体装置を小型化する場合に、露光装置の
マスク合わせずれの発生を防止する。 【解決手段】 セルフアライン（自己整合）技術によ
り、エミッタ、ベース、コレクタの各領域を形成するこ
とにより、マスクを必要とせず、ずれを防止する。さら
に、Ｎ型コレクタ引出し１２および外部ベース１３の寸
法は、Ｎ型ポリシリ１０やＰ型ポリシリ７の膜厚で決ま
り、前記ポリシリ間およびＰ型ポリシリ７とエミッタ１
５間の距離は、Ｓｉ3Ｎ4膜８，５の膜厚で決まることに
なる。このポリシリやＳｉ3Ｎ4の膜厚は数十Å単位で制
御することが可能なため、１μｍ以下で半導体装置をつ
くることができる。
マスク合わせずれの発生を防止する。 【解決手段】 セルフアライン（自己整合）技術によ
り、エミッタ、ベース、コレクタの各領域を形成するこ
とにより、マスクを必要とせず、ずれを防止する。さら
に、Ｎ型コレクタ引出し１２および外部ベース１３の寸
法は、Ｎ型ポリシリ１０やＰ型ポリシリ７の膜厚で決ま
り、前記ポリシリ間およびＰ型ポリシリ７とエミッタ１
５間の距離は、Ｓｉ3Ｎ4膜８，５の膜厚で決まることに
なる。このポリシリやＳｉ3Ｎ4の膜厚は数十Å単位で制
御することが可能なため、１μｍ以下で半導体装置をつ
くることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
小型・高速化を実現する半導体装置の製造方法に関す
る。
小型・高速化を実現する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来、半導体装置は高集積化・高速化の
ためにサブミクロンの加工を行い、微細化し、寄生容量
の低減を図っている。
ためにサブミクロンの加工を行い、微細化し、寄生容量
の低減を図っている。
【０００３】このため、現状の写真蝕刻法では、パター
ンずれによりサブミクロン以下の加工を実現するのが難
しく、セルフアライン（自己整合）技術による微細パタ
ーンの形成を行っている。
ンずれによりサブミクロン以下の加工を実現するのが難
しく、セルフアライン（自己整合）技術による微細パタ
ーンの形成を行っている。
【０００４】従来の半導体装置の製造方法を図６に基づ
いて説明する。まず図６（ａ）に示すように、Ｐ型半導
体基板３１上にｎ型の埋込みコレクタ層３２を形成し、
その上にｎ型エピタキシャル層３３を形成する。さらに
エミッタおよびベース領域の主面を窒化膜３４で保護
し、周囲に酸化膜３５を形成する。
いて説明する。まず図６（ａ）に示すように、Ｐ型半導
体基板３１上にｎ型の埋込みコレクタ層３２を形成し、
その上にｎ型エピタキシャル層３３を形成する。さらに
エミッタおよびベース領域の主面を窒化膜３４で保護
し、周囲に酸化膜３５を形成する。
【０００５】次に図６（ｂ）に示すように、酸化膜３５
の形成時に窒化膜３４が酸化膜３６に変化し、その周囲
を写真蝕刻法によりエッチングする。さらに多結晶シリ
コン３７を形成し、ｎ型のイオン注入を行い埋込みコレ
クタ層３２に届くように熱処理を行った後に、引出しコ
レクタ領域３８を形成する。さらに酸化膜３６主面の多
結晶シリコンを写真蝕刻法により除去する。
の形成時に窒化膜３４が酸化膜３６に変化し、その周囲
を写真蝕刻法によりエッチングする。さらに多結晶シリ
コン３７を形成し、ｎ型のイオン注入を行い埋込みコレ
クタ層３２に届くように熱処理を行った後に、引出しコ
レクタ領域３８を形成する。さらに酸化膜３６主面の多
結晶シリコンを写真蝕刻法により除去する。
【０００６】次に図６（ｃ）に示すように、酸化膜３６
を除去し、酸化膜４２を全面に気相成長し、外部ベース
領域３９を選択的に開孔し、多結晶シリコン４０を成長
した後にＰ+型イオン注入を行い、熱処理により外部ベ
ース領域３９を形成する。さらに酸化膜４２にベース領
域を選択的に開孔し、Ｐ型のイオン注入によりベース領
域４１を形成する。
を除去し、酸化膜４２を全面に気相成長し、外部ベース
領域３９を選択的に開孔し、多結晶シリコン４０を成長
した後にＰ+型イオン注入を行い、熱処理により外部ベ
ース領域３９を形成する。さらに酸化膜４２にベース領
域を選択的に開孔し、Ｐ型のイオン注入によりベース領
域４１を形成する。
【０００７】次に図６（ｄ）に示すように、酸化膜４３
を成長し、エミッタ領域を開孔し、ｎ+型のイオン注入
によりエミッタ領域４４を形成する。その後、ベース４
５、コレクタ４６を開孔すれば、各ベース領域、コレク
タ領域が完成する。
を成長し、エミッタ領域を開孔し、ｎ+型のイオン注入
によりエミッタ領域４４を形成する。その後、ベース４
５、コレクタ４６を開孔すれば、各ベース領域、コレク
タ領域が完成する。
【０００８】またセルフアライン技術による半導体装置
の製造方法が、特開平８−２９３５０４号及び特開平６
−３１０５２０号に開示されている。
の製造方法が、特開平８−２９３５０４号及び特開平６
−３１０５２０号に開示されている。
【０００９】
【発明が解決しようとする課題】しかしながら図６に示
す従来例では、外部ベース領域、真性ベース領域、エミ
ッタ領域の寄生容量が大きくなるという問題がある。
す従来例では、外部ベース領域、真性ベース領域、エミ
ッタ領域の寄生容量が大きくなるという問題がある。
【００１０】その理由は、現在の露光装置のマスク合わ
せ精度が±０．２μｍ程度であるため、埋込みコレクタ
領域と外部ベース領域及び外部ベース領域とエミッタ領
域のマージンが０．４μｍ必要となり、各領域の面積が
大きくなるためである。
せ精度が±０．２μｍ程度であるため、埋込みコレクタ
領域と外部ベース領域及び外部ベース領域とエミッタ領
域のマージンが０．４μｍ必要となり、各領域の面積が
大きくなるためである。
【００１１】また、特開平８−２９３５０４号及び特開
平６−３１０５２０号に開示された製造方法は、コレク
タ領域が大きくなり、寄生容量やトランジスタサイズの
増大を招くという問題がある。
平６−３１０５２０号に開示された製造方法は、コレク
タ領域が大きくなり、寄生容量やトランジスタサイズの
増大を招くという問題がある。
【００１２】その理由は、コレクタ引出し領域がロコス
やトレンチの外周にあるためである。通常ベース引出し
電極やコレクタ引出し電極は寄生容量低減のため、ロコ
スやトレンチの上部に配置され、前記ロコスやトレンチ
幅は数μｍ以上と大きくなり、それにつれて埋込みコレ
クタ領域が大きくなるためである。
やトレンチの外周にあるためである。通常ベース引出し
電極やコレクタ引出し電極は寄生容量低減のため、ロコ
スやトレンチの上部に配置され、前記ロコスやトレンチ
幅は数μｍ以上と大きくなり、それにつれて埋込みコレ
クタ領域が大きくなるためである。
【００１３】本発明の目的は、セルフアライン技術によ
り、素子の小型化・高速化・高集積化を実現する半導体
装置の製造方法を提供することにある。
り、素子の小型化・高速化・高集積化を実現する半導体
装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上に逆導電型の埋込みコレクタ領域を形成し、前記基板
上に逆導電型のエピタキシャル層を形成し、前記エピタ
キシャル層主面に成長された窒化膜を選択的に除去し、
コレクタ引出し、外部ベース、真性ベース、造方法にお
いて、前記窒化膜の下にエミッタ開孔領域となる酸化膜
を成長し、選択的にエッチングし、前記窒化膜をエッチ
バックする工程と、前記エピタキシャル層に導電型の多
結晶シリコンを成長し、エッチバックする工程と、窒化
膜を成長し、エッチバックする工程とを有するものであ
る。
め、本発明に係る半導体装置の製造方法は、半導体基板
上に逆導電型の埋込みコレクタ領域を形成し、前記基板
上に逆導電型のエピタキシャル層を形成し、前記エピタ
キシャル層主面に成長された窒化膜を選択的に除去し、
コレクタ引出し、外部ベース、真性ベース、造方法にお
いて、前記窒化膜の下にエミッタ開孔領域となる酸化膜
を成長し、選択的にエッチングし、前記窒化膜をエッチ
バックする工程と、前記エピタキシャル層に導電型の多
結晶シリコンを成長し、エッチバックする工程と、窒化
膜を成長し、エッチバックする工程とを有するものであ
る。
【００１５】また、前記エピタキシャル層中から逆導電
型の埋込みコレクタに到達する逆導電型のイオン注入を
行うものである。
型の埋込みコレクタに到達する逆導電型のイオン注入を
行うものである。
【００１６】前記エピタキシャル層主面に逆導電型の多
結晶シリコンを成長し、エッチバックする工程と平坦化
のために窒化膜と酸化膜を成長し、エッチバックする工
程と熱処理を行い、逆導電型のコレクタ引出し領域と一
導電型の外部ベースを同時に形成する工程と、前記エミ
ッタ開孔領域となる酸化膜を除去し、一導電型の真性ベ
ースを形成する工程とを有するものである。
結晶シリコンを成長し、エッチバックする工程と平坦化
のために窒化膜と酸化膜を成長し、エッチバックする工
程と熱処理を行い、逆導電型のコレクタ引出し領域と一
導電型の外部ベースを同時に形成する工程と、前記エミ
ッタ開孔領域となる酸化膜を除去し、一導電型の真性ベ
ースを形成する工程とを有するものである。
【００１７】また、前記真性ベース主面から逆導電型の
エミッタをイオン注入により形成するものである。
エミッタをイオン注入により形成するものである。
【００１８】また、前記真性ベース主面に逆導電型の多
結晶シリコンを成長し、エッチバックし、熱処理により
エミッタを形成するものである。
結晶シリコンを成長し、エッチバックし、熱処理により
エミッタを形成するものである。
【００１９】また、前記半導体装置主面に絶縁膜を成長
し、選択的にエミッタ・ベース・コレクタとなる開孔窓
を形成し、各々エミッタ電極、ベース電極、コレクタ電
極を形成するものである。
し、選択的にエミッタ・ベース・コレクタとなる開孔窓
を形成し、各々エミッタ電極、ベース電極、コレクタ電
極を形成するものである。
【００２０】本発明のセルフアラインによれば、エミッ
タ・ベース・コレクタ領域は絶縁物や多結晶シリコンの
膜厚で寸法が決定されるため、数十Å単位で領域を形成
でき、素子の大幅な小型化を実現することができる。
タ・ベース・コレクタ領域は絶縁物や多結晶シリコンの
膜厚で寸法が決定されるため、数十Å単位で領域を形成
でき、素子の大幅な小型化を実現することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２２】（実施形態１）図１（ａ）は、本発明の実
施形態１に係る半導体装置を示す平面図、図１（ｂ）
は、図１（ｂ）のＸ−Ｘ’線断面図である。
施形態１に係る半導体装置を示す平面図、図１（ｂ）
は、図１（ｂ）のＸ−Ｘ’線断面図である。
【００２３】図１（ｂ）に示すように、ロコス６により
他の素子と分離された後に半導体装置となる領域に、Ｎ
-型ポリシリ１０より拡散されたＮ型コレクタ引出し１
２を先にＮ型イオン注入により拡散されたＮ型拡散層９
により埋込みコレクタ２と電気的に接続を行う。
他の素子と分離された後に半導体装置となる領域に、Ｎ
-型ポリシリ１０より拡散されたＮ型コレクタ引出し１
２を先にＮ型イオン注入により拡散されたＮ型拡散層９
により埋込みコレクタ２と電気的に接続を行う。
【００２４】次に、Ｓｉ3Ｎ4膜８の膜厚によってＮ型ポ
リシリ１０と絶縁されたＰ型ポリシリ７の拡散によっ
て、外部ベース１３が形成される。さらに、Ｓｉ3Ｎ4膜
５の膜厚によって分離されたエミッタ開孔窓よりＰ型イ
オン注入を行い、熱拡散により外部ベース１３と接続す
る真性ベース１４を形成し、前記開孔窓よりエミッタ１
５となるＮ型イオン注入を行って各領域が完成する。
リシリ１０と絶縁されたＰ型ポリシリ７の拡散によっ
て、外部ベース１３が形成される。さらに、Ｓｉ3Ｎ4膜
５の膜厚によって分離されたエミッタ開孔窓よりＰ型イ
オン注入を行い、熱拡散により外部ベース１３と接続す
る真性ベース１４を形成し、前記開孔窓よりエミッタ１
５となるＮ型イオン注入を行って各領域が完成する。
【００２５】このとき、エミッタ・ベース・コレクタ領
域は、セルフアライン技術により各領域の露光機による
マスク合わせずれをなくすことが可能である。また各領
域の寸法は、ポリシリの膜厚により決定されるため、数
十Åでのコントロールが可能である。
域は、セルフアライン技術により各領域の露光機による
マスク合わせずれをなくすことが可能である。また各領
域の寸法は、ポリシリの膜厚により決定されるため、数
十Åでのコントロールが可能である。
【００２６】次に本発明の実施形態１の具体例を実施例
１として図面を参照して詳細に説明する。図２（ａ）〜
図３（ｇ）は、本発明の実施例１を工程順に示す構造断
面図である。まず図２（ａ）に示すように、Ｐ型半導体
基板１にＮ型埋込みコレクタ２を形成し、厚さ１μｍ程
度のＮ型エピタキシャル層３を成長する。その後に、エ
ピタキシャル層３の主面にＳｉＯ2膜４を１０００〜２
０００Å成長する。このときの膜厚は最終的にエミッタ
・ベース・コレクタ電極の寄生容量の設計値により調整
する。さらに写真蝕刻法により選択的に最終のエミッタ
幅になるように数百Å〜１０００Å程度の幅になるよう
に酸化膜４を形成する。
１として図面を参照して詳細に説明する。図２（ａ）〜
図３（ｇ）は、本発明の実施例１を工程順に示す構造断
面図である。まず図２（ａ）に示すように、Ｐ型半導体
基板１にＮ型埋込みコレクタ２を形成し、厚さ１μｍ程
度のＮ型エピタキシャル層３を成長する。その後に、エ
ピタキシャル層３の主面にＳｉＯ2膜４を１０００〜２
０００Å成長する。このときの膜厚は最終的にエミッタ
・ベース・コレクタ電極の寄生容量の設計値により調整
する。さらに写真蝕刻法により選択的に最終のエミッタ
幅になるように数百Å〜１０００Å程度の幅になるよう
に酸化膜４を形成する。
【００２７】次に図２（ｂ）に示すように、Ｓｉ3Ｎ4膜
５（窒化膜）を全面に１０００Å程度成長し、ロコス６
を形成する部分を写真蝕刻法により選択除去し、熱酸化
によりロコス６を形成する。
５（窒化膜）を全面に１０００Å程度成長し、ロコス６
を形成する部分を写真蝕刻法により選択除去し、熱酸化
によりロコス６を形成する。
【００２８】次に図２（ｃ）に示すように、Ｓｉ3Ｎ4膜
５をエッチバックしてＳｉＯ2膜４の側壁に残し、ボロ
ンドープのポリシリ７を１０００Å成長し、エッチバッ
クによりＳｉ3Ｎ4膜５の側壁に残るようにする。同様
に、Ｓｉ3Ｎ4膜８を１０００Å成長し、エッチバックに
よりボロンドープのポリシリ７の側壁に残す。その後、
Ｎ型のイオン注入を行い、エピタキシャル層深さ０．５
μｍ位から埋込みコレクタ２に接続されるようにする。
５をエッチバックしてＳｉＯ2膜４の側壁に残し、ボロ
ンドープのポリシリ７を１０００Å成長し、エッチバッ
クによりＳｉ3Ｎ4膜５の側壁に残るようにする。同様
に、Ｓｉ3Ｎ4膜８を１０００Å成長し、エッチバックに
よりボロンドープのポリシリ７の側壁に残す。その後、
Ｎ型のイオン注入を行い、エピタキシャル層深さ０．５
μｍ位から埋込みコレクタ２に接続されるようにする。
【００２９】次に図２（ｄ）に示すように、リンドープ
のポリシリ１０を１０００Å成長し、エッチバックによ
りＳｉ3Ｎ4膜８の側壁に形成し、各エッチバック領をカ
バーするように２０００Å以上のＳｉ3Ｎ4膜１１および
平坦化のためのＳｉＯ2膜１９（シリコン酸化膜）を５
０００Å以上成長する。
のポリシリ１０を１０００Å成長し、エッチバックによ
りＳｉ3Ｎ4膜８の側壁に形成し、各エッチバック領をカ
バーするように２０００Å以上のＳｉ3Ｎ4膜１１および
平坦化のためのＳｉＯ2膜１９（シリコン酸化膜）を５
０００Å以上成長する。
【００３０】次に図３（ｅ）に示すように、各エッチバ
ック領域が平坦になるようにエッチバックを行う。その
後に熱処理を加えて、ポリシリ１０、７の真下にＮ型コ
レクタ引出し１２、Ｐ型外部ベース１３をそれぞれ形成
する。このとき、ボロンドープポリシリ７は１×１０20
ｃｍ-3程度、リンドープポリシリ１０は１×１０21ｃｍ
-3程度の濃度にしておく。
ック領域が平坦になるようにエッチバックを行う。その
後に熱処理を加えて、ポリシリ１０、７の真下にＮ型コ
レクタ引出し１２、Ｐ型外部ベース１３をそれぞれ形成
する。このとき、ボロンドープポリシリ７は１×１０20
ｃｍ-3程度、リンドープポリシリ１０は１×１０21ｃｍ
-3程度の濃度にしておく。
【００３１】次に図３（ｆ）に示すように、ＳｉＯ2膜
４を除去し、Ｐ型のイオン注入を１×１０16ｃｍ-3程度
で行い、熱処理により外部ベース１３と接続するように
真性ベース１４を形成し、Ｎ型のイオン注入を１×１０
21ｃｍ-3程度で行い、エミッタ１５を形成する。
４を除去し、Ｐ型のイオン注入を１×１０16ｃｍ-3程度
で行い、熱処理により外部ベース１３と接続するように
真性ベース１４を形成し、Ｎ型のイオン注入を１×１０
21ｃｍ-3程度で行い、エミッタ１５を形成する。
【００３２】次に図３（ｇ）に示すように、ＳｉＯ2膜
１６を成長し、各コンタクト領域（エミッタ・ベース・
コレクタ）を選択的に開孔し、エミッタ電極、コレクタ
電極をそれぞれ形成すれば、各領域が完成する。
１６を成長し、各コンタクト領域（エミッタ・ベース・
コレクタ）を選択的に開孔し、エミッタ電極、コレクタ
電極をそれぞれ形成すれば、各領域が完成する。
【００３３】（実施形態２）次に、本発明の実施形態２
について図４を参照して説明する。図４（ａ）は正面
図、図４（ｂ）は図４（ａ）のＸ−Ｘ’線断面図であ
る。
について図４を参照して説明する。図４（ａ）は正面
図、図４（ｂ）は図４（ａ）のＸ−Ｘ’線断面図であ
る。
【００３４】本発明の実施形態２は、上述した実施形態
１よりさらに高周波に動作を実現させるため、Ｎ型エピ
タキシャル層３を０．５μｍ程度に薄くしてコレクタ抵
抗を低減させることを特徴とするものである。この場
合、エピタキシャル層３が十分薄いため、埋込みコレク
タ２にはＮ型ポリシリ１０の拡散のみで接続されるた
め、Ｎ型拡散層９は不要である。また、エミッタ１５を
真性ベース１４主面からイオン注入を直接行うと、深さ
方向にチャンネルが生じエミッタ接合を浅くすることが
困難であるため、Ｎ型をドープしたポリシリ１８から拡
散することにより、浅いエミッタ１５を形成することが
可能である。
１よりさらに高周波に動作を実現させるため、Ｎ型エピ
タキシャル層３を０．５μｍ程度に薄くしてコレクタ抵
抗を低減させることを特徴とするものである。この場
合、エピタキシャル層３が十分薄いため、埋込みコレク
タ２にはＮ型ポリシリ１０の拡散のみで接続されるた
め、Ｎ型拡散層９は不要である。また、エミッタ１５を
真性ベース１４主面からイオン注入を直接行うと、深さ
方向にチャンネルが生じエミッタ接合を浅くすることが
困難であるため、Ｎ型をドープしたポリシリ１８から拡
散することにより、浅いエミッタ１５を形成することが
可能である。
【００３５】さらに本発明の実施形態２の具体例を実施
例２として説明する。図５（ａ）〜（ｃ）は、本発明の
実施例２を工程順に示す示す断面図である。図５（ａ）
に示すように、エピタキシャル層３が０．５μｍと十分
薄い場合は、リンドープ・ポリシリ１０の拡散のみで埋
込みコレクタ２にＮ型コレクタ引出し１２が接続される
ためイオン注入によるＮ型拡散層９は不要となる。
例２として説明する。図５（ａ）〜（ｃ）は、本発明の
実施例２を工程順に示す示す断面図である。図５（ａ）
に示すように、エピタキシャル層３が０．５μｍと十分
薄い場合は、リンドープ・ポリシリ１０の拡散のみで埋
込みコレクタ２にＮ型コレクタ引出し１２が接続される
ためイオン注入によるＮ型拡散層９は不要となる。
【００３６】次に図５（ｂ）に示すように、ＳｉＯ2膜
４を除去し、真性ベース１４となるイオン注入を行い、
Ｎ型にドープされたポリシリ１８（リンまたはヒ素）を
２×１０21ｃｍ-3程度の濃度で成長しエッチバックを行
い、熱処理によりエミッタ１５を形成する。
４を除去し、真性ベース１４となるイオン注入を行い、
Ｎ型にドープされたポリシリ１８（リンまたはヒ素）を
２×１０21ｃｍ-3程度の濃度で成長しエッチバックを行
い、熱処理によりエミッタ１５を形成する。
【００３７】次に図５（ｃ）に示すように、ＳｉＯ2膜
１０を成長し、各コンタクト（エミッタ・ベース・コレ
クタ）領を選択的に開孔し、電極を形成すれば、各領域
（エミッタ・ベース・コレクタ）が完成する。
１０を成長し、各コンタクト（エミッタ・ベース・コレ
クタ）領を選択的に開孔し、電極を形成すれば、各領域
（エミッタ・ベース・コレクタ）が完成する。
【００３８】
【発明の効果】以上説明したように本発明によれば、露
光装置によるマスク合わせずれを防止することができ、
ずれによる寸法補正が不要になり、その分だけ素子を小
さくすることができる。
光装置によるマスク合わせずれを防止することができ、
ずれによる寸法補正が不要になり、その分だけ素子を小
さくすることができる。
【００３９】その理由は、エミッタ・ベース・コレクタ
がセルフアライン技術で形成されるためである。
がセルフアライン技術で形成されるためである。
【００４０】さらに、各領域（エミッタ・ベース・コレ
クタ）の寸法法や前記各領域間の距離が、数十Å単位で
制御できるため、素子の大幅な縮小化を実現することが
できる。
クタ）の寸法法や前記各領域間の距離が、数十Å単位で
制御できるため、素子の大幅な縮小化を実現することが
できる。
【００４１】その理由は、各領域（エミッタ・ベース・
コレクタ）や各領域間の距離は、絶縁物や多結晶シリコ
ンの膜厚で決定されるためである。
コレクタ）や各領域間の距離は、絶縁物や多結晶シリコ
ンの膜厚で決定されるためである。
【図１】（ａ）は、本発明の実施形態１を示す平面図、
（ｂ）は図１（ａ）のＸ−Ｘ’線断面図である。
（ｂ）は図１（ａ）のＸ−Ｘ’線断面図である。
【図２】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図３】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図４】（ａ）は、本発明の実施形態２を示す平面図、
（ｂ）は図４（ａ）のＸ−Ｘ’線断面図である。
（ｂ）は図４（ａ）のＸ−Ｘ’線断面図である。
【図５】本発明の実施例２を製造工程順に示す断面図で
ある。
ある。
【図６】従来例を製造工程順に示す断面図である。
１ Ｐ型基板 ２ 埋込みコレクタ ３ エピタキシャル層 ４，６，１６，１９ ＳｉＯ2膜 ５・８・１１ Ｓｉ3Ｎ4膜 ７ ボロンドープポリシリ １０ リンドープポリシリ ９ Ｎ型拡散層 １２ Ｎ型コレクタ引出し １３ Ｐ型外部ベース １４ Ｐ型真性ベース １５ エミッタ １６ エミッタ電極 １７ コレクタ電極 １８ Ｎ型ポリシリ
Claims (6)
- 【請求項１】 半導体基板上に逆導電型の埋込みコレク
タ領域を形成し、前記基板上に逆導電型のエピタキシャ
ル層を形成し、前記エピタキシャル層主面に成長された
窒化膜を選択的に除去し、コレクタ引出し、外部ベー
ス、真性ベース、エミッタを形成する予定領域を取り囲
んでなる絶縁膜を有する半導体装置の製造方法におい
て、 前記窒化膜の下にエミッタ開孔領域となる酸化膜を成長
し、選択的にエッチングし、前記窒化膜をエッチバック
する工程と、 前記エピタキシャル層に導電型の多結晶シリコンを成長
し、エッチバックする工程と窒化膜を成長し、エッチバ
ックする工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記エピタキシャル層中から逆導電型の
埋込みコレクタに到達する逆導電型のイオン注入を行う
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記エピタキシャル層主面に逆導電型の
多結晶シリコンを成長し、エッチバックする工程と平坦
化のために窒化膜と酸化膜を成長し、エッチバックする
工程と熱処理を行い、逆導電型のコレクタ引出し領域と
一導電型の外部ベースを同時に形成する工程と、 前記エミッタ開孔領域となる酸化膜を除去し、一導電型
の真性ベースを形成する工程とを有することを特徴とす
る請求項１叉は２に記載の半導体装置の製造方法。 - 【請求項４】 前記真性ベース主面から逆導電型のエミ
ッタをイオン注入により形成することを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項５】 前記真性ベース主面に逆導電型の多結晶
シリコンを成長し、 エッチバックし、熱処理によりエミッタを形成すること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記半導体装置主面に絶縁膜を成長し、
選択的にエミッタ・ベース・コレクタとなる開孔窓を形
成し、各々エミッタ電極、ベース電極、コレクタ電極を
形成することを特徴とする請求項４叉は５に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09319561A JP3134830B2 (ja) | 1997-11-20 | 1997-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09319561A JP3134830B2 (ja) | 1997-11-20 | 1997-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154680A true JPH11154680A (ja) | 1999-06-08 |
| JP3134830B2 JP3134830B2 (ja) | 2001-02-13 |
Family
ID=18111648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09319561A Expired - Fee Related JP3134830B2 (ja) | 1997-11-20 | 1997-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134830B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024506901A (ja) * | 2021-07-28 | 2024-02-15 | 無錫華潤上華科技有限公司 | スーパーβトライオードトランジスタ、及びその製造方法 |
-
1997
- 1997-11-20 JP JP09319561A patent/JP3134830B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024506901A (ja) * | 2021-07-28 | 2024-02-15 | 無錫華潤上華科技有限公司 | スーパーβトライオードトランジスタ、及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3134830B2 (ja) | 2001-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5432104A (en) | Method for fabricating a vertical bipolar transistor with reduced parasitic capacitance between base and collector regions | |
| JPH05304297A (ja) | 電力用半導体装置およびその製造方法 | |
| JPH0130312B2 (ja) | ||
| JP4108861B2 (ja) | バイポーラトランジスターの製造方法及びその構造 | |
| JP3258123B2 (ja) | 半導体装置 | |
| JP2002533924A (ja) | 半導体部材とその製造方法 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| EP0805497B1 (en) | Method of fabrication of a bipolar transistor | |
| JP3502509B2 (ja) | Ｃｍｏｓ構造を備えた集積回路及びその製造方法 | |
| JP2782781B2 (ja) | 半導体装置の製造方法 | |
| JPH0311765A (ja) | 半導体装置の製造方法 | |
| JP3134830B2 (ja) | 半導体装置の製造方法 | |
| KR100373709B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2680358B2 (ja) | 半導体素子の製造方法 | |
| JP3688756B2 (ja) | 半導体装置およびその製造方法 | |
| KR100194691B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3584866B2 (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JP3207561B2 (ja) | 半導体集積回路およびその製造方法 | |
| JPH05166919A (ja) | 半導体装置及びその製造方法 | |
| JP3161429B2 (ja) | 半導体装置の製造方法 | |
| JP3455282B2 (ja) | 半導体装置 | |
| JPH11307544A (ja) | バイポーラトランジスタ及び半導体集積回路装置 | |
| JP2836393B2 (ja) | 半導体装置およびその製造方法 | |
| JP2712889B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |