JPH1115541A - 電源安定化回路および電源安定化回路を備えたｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 通常のデジタル信号処理用の半導体集積回路
チップ内に設けるための電源安定化回路であり、急激な
電源電圧変動を避けなければならない回路（ＰＬＬ回路
内の電圧制御発振器等）に安定電源を供給する回路を提
供する。 【解決手段】 外部から供給される電源の高電位側170
と低電位側160の間に基準電圧173を発生する基準電圧発
生回路120を接続し、高電位側170と負荷回路110との間
に直列に挿入されたＰチャネル型ＭＯＳトランジスタ10
0を接続し、上記負荷回路110にかかる電圧171を上記基
準電圧173と比較する電圧比較回路130を設け、該電圧比
較回路130の出力をＰチャネル型ＭＯＳトランジスタ100
のゲートに供給し、該ＭＯＳトランジスタ100を制御す
ることにより、負荷回路110にかかる電圧を一定に保
つ。上記基準電圧発生回路120は、抵抗分圧回路121およ
び122とローパスフィルタ123および124により構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路チ
ップの内部に供給される電源の電圧を安定化する電源安
定化回路に係り、特に、通常のデジタル信号処理用の半
導体集積回路チップ内に搭載できる電源安定化回路に関
する。

【０００２】

【従来の技術】従来の電源安定化回路としては、例えば
昭和６０年１月２５日に日刊工業新聞社から発行された
「ビデオ教材：入門エレクトロニクス講座 アナログ回
路編」という本の５−２３ページの図３．６に記載され
た例がある。上記従来の電源安定化回路は、図９（上記
図３．６に記載された回路）に示されるように外部から
供給される電源の高電位側と負荷回路の間にＮＰＮ型の
バイポーラトランジスタが挿入され、負荷回路にかかる
電圧Ｖｏが一定になるように上記バイポーラトランジス
タのベース電圧ＶＢを制御するように構成されるのが一
般的である。バイポーラトランジスタをこのように使っ
た回路は、一般的にエミッタフォロワと称される。ま
た、従来の電源安定化回路に使用される基準電圧発生回
路では、この図に示されるようにツェナーダイオードＶ
Ｚを使って常に一定の基準電圧を発生するのが一般的で
ある。

【０００３】

【発明が解決しようとする課題】従来の電源安定化回路
は、負荷回路を搭載する半導体集積回路チップとは別の
半導体集積回路チップ内に構成され、負荷回路を搭載す
る半導体集積回路チップ内の全ての回路に一括して安定
化した電源を供給するのが一般的であった。

【０００４】通常は、負荷回路の中には大きな電源電圧
変動を引き起こし得るような大電流をスイッチングする
回路が混在するため、外部からせっかく安定な電源を供
給しても、半導体集積回路チップ内の電源電圧はその回
路が引き起こす大きな変動を含むことになる。そこで従
来は、引き起こす電源電圧変動の大きさによって負荷回
路をいくつかの種類（たとえば、出力回路と入力回路お
よび内部回路等）に分類し、半導体集積回路チップの中
ではその種類ごとに別々に電源配線を設けて別々の電源
ピンから供給することにより、大きな電源電圧変動がそ
のまま全ての回路には伝わらないようにしている。そう
すると、たとえばＰＬＬ回路に使用する電圧制御発振器
等のように急激な電源電圧変動を特に避けなければなら
ない回路がある場合、従来の方法ではその回路のための
電源配線や電源ピンを別途用意して安定化を図る必要が
あった。または、上記変動を避けるために、半導体集積
回路チップの中に大面積の容量性素子を搭載して安定化
を図る必要があった。そうすると、急激な電源電圧変動
を特に避けなければならない回路が多数ある場合には、
そのための電源ピンの数や電源配線または容量性素子の
占有面積の増大が深刻になる。本発明の第１の課題は、
急激な電源電圧変動を特に避けなければならない回路に
安定な電源を供給するための電源安定化回路を、通常の
デジタル信号処理用の半導体集積回路チップ内に設ける
ことである。

【０００５】本発明の第１の課題を解決するためには、
以下に述べる本発明の第２および第３の課題を解決しな
ければならない。すなわち、半導体集積回路の性能向上
のためには素子の加工寸法の微細化が必須であり、これ
に伴って素子の耐圧が低下するため電源電圧の低下を余
儀なくされる。例えば、ＭＯＳ集積回路の最高クロック
周波数が１００ＭＨｚ前後であった頃はゲート加工寸法
が０．５μｍの素子を使っていたが、この素子には３．
０〜３．５Ｖの電源電圧をかけることができた。ゲート
加工寸法が０．３μｍでは約２．５Ｖ前後になり、ゲー
ト加工寸法が０．２μｍになると電源電圧は約２Ｖ以下
になると考えられる。更に微細化が進むと電源電圧も更
に低くなる。

【０００６】一方、エミッタフォロワを使った引例の電
源安定化回路を動作させるためには、負荷回路にかかる
電圧Ｖｏより約０．６Ｖ高い電圧ＶＢをバイポーラトラ
ンジスタのベース電極に加えなければならない。そのた
めには、図９に「Ａｐ倍」と記されたアンプの電源電圧
としては負荷回路にかかる電圧Ｖｏより少なくとも０．
６Ｖ以上高い電圧が必要になる。この０．６Ｖという値
は半導体集積回路の材料であるシリコンという物質の物
理的な性質から決まる値であり、容易に小さくすること
はできない。更に、電源安定化回路の目的を考えると外
部から供給される電源の電圧は変動していることが前提
であり、その変動の下限が負荷回路にかかる電圧Ｖｏよ
り約０．６Ｖ高い電圧ＶＢ以上でなければならない。従
って、電源電圧が２Ｖ以下の半導体集積回路では、電源
安定化回路の負荷回路にかけ得る電圧Ｖｏは電源電圧の
７０％未満となり、充分な電圧を得にくくなる。従来例
のＮＰＮ型のバイポーラトランジスタをＰＮＰ型のバイ
ポーラトランジスタに置き換えて電源の極性を逆にした
回路を使っても、ベース電極には負荷回路にかかる低い
側の電圧より更に約０．６Ｖ以上低い電圧を加えなけれ
ばならないため同じような問題が生じる。すなわち、エ
ミッタフォロワ回路を使った電源安定化回路では、電源
電圧が２Ｖ以下になると負荷回路にかけ得る電圧は外部
から供給される電源電圧の７０％未満になってしまう。

【０００７】また、バイポーラトランジスタをＭＯＳト
ランジスタに置き換えても、以下のように同じような問
題が生じる。バイポーラトランジスタをＭＯＳトランジ
スタに置き換える場合、ＮＰＮ型のバイポーラトランジ
スタはＮチャネル型のＭＯＳトランジスタに対応し、従
来例の場合はＮＰＮ型のバイポーラトランジスタによる
エミッタフォロワ回路がＮチャネル型のＭＯＳトランジ
スタによるソースフォロワ回路に置き換わる。ところ
で、ＭＯＳトランジスタに流し得る電流はゲート電極と
ソース電極の間にかける電圧の概ね２乗に比例する。そ
のため、ゲート電極とソース電極の間にかける電圧を電
源電圧の３０％以下にすると、流し得る電流は１００％
の電圧をかけた場合の１０％以下になる。更に、殆どの
半導体集積回路チップではＮチャネル型のＭＯＳトラン
ジスタのバックバイアス電圧は負側の電源電圧であるた
め、従来例のバイポーラトランジスタをＮチャネル型の
ＭＯＳトランジスタに置き換えた回路ではバックバイア
ス電圧はソース電圧よりＶｏだけ低い電圧となり、流し
得る電流は更に小さくなる。従って、負荷回路にかける
電圧Ｖｏを電源電圧の７０％以上にするのは困難であ
る。Ｐチャネル型のＭＯＳトランジスタを使って電源の
極性を逆にした回路でも、同様の問題が生じる。

【０００８】他の公知の電源電圧調整回路として、特開
平７−１８２０５３号として開示された回路がある。し
かし、この回路でもＦＥＴ４０において１．７〜２Ｖの
電圧降下が生じるような説明があり、０．６Ｖ以下の電
圧降下で安定な電源電圧を得る方法については述べられ
ていない。また、この回路では外部から加える電源電圧
が急激に変動すると、基準電圧ＶＲＥＦも直ちに変動す
るため、出力電圧Ｖを安定化させるためには、外付けの
大きな容量素子７０が必要になる。すなわち、この公知
例の回路には電源電圧を下げる作用はあるが安定化させ
る作用はない。また、他の公知の電源回路として、特開
平８−１４７０５０号として開示された回路があるが、
この回路はバイポーラトランジスタＱ１が高速動作が困
難な飽和状態で動作するように構成されているため、電
源電圧が急激に変動した時に安定な出力電圧が得られ
る。

【０００９】本発明の第２の課題は、電源電圧が低い場
合（概ね２Ｖ以下）でも充分な電圧（電源電圧の概ね７
０％程度以上の電圧）を負荷回路にかけ得る電源安定化
回路を実現することである。また、従来の電源安定化回
路では、従来例にも示されているようにツェナーダイオ
ードを使用して基準電圧を発生するのが一般的である。
しかしながら、通常のデジタル信号処理用の半導体集積
回路チップ内にツェナーダイオードを搭載するために
は、通常の製造工程の一部を変更もしくは追加すること
が必要であり、製造コストの増大を招くことになる。本
発明の第３の課題は、通常のデジタル信号処理用の半導
体集積回路チップにおいて、特別な工程を使用すること
なく実現できる電源安定化回路を提供することである。

【００１０】また、本発明の第４の課題は、ＰＬＬ回路
に使用する電圧制御発振器等に、安定な電源を供給する
ために好適な電源安定化回路を提供することである。

【００１１】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、外部から供給される電源を使って基準電
圧を発生する基準電圧発生回路と、前記外部から供給さ
れる電源と負荷回路との間に直列に挿入されるトランジ
スタと、前記負荷回路にかかる電圧を前記基準電圧と比
較する電圧比較回路を備え、前記電圧比較回路の比較結
果に応じて前記トランジスタを制御することにより、前
記負荷回路にかかる電圧を一定に保つように構成された
電源安定化回路であって、前記基準電圧発生回路と、前
記負荷回路と、前記直列に挿入されるトランジスタと、
前記電圧比較回路は、通常の半導体集積回路チップ内に
該チップ内の他の回路と共に搭載され、前記直列に挿入
されるトランジスタは、前記外部から供給される電源の
高電位側と前記負荷回路の間に挿入されたＰチャネル型
のＭＯＳトランジスタ、または、前記外部から供給され
る電源の低電位側と前記負荷回路の間に挿入されたＮチ
ャネル型のＭＯＳトランジスタであり、前記電圧比較回
路の出力は前記ＭＯＳトランジスタのゲートに供給され
るようにしている。

【００１２】また、前記負荷回路は、定常状態では一定
の周波数で発振する発振器であるようにしている。ま
た、前記負荷回路は、定常状態において流れる電流が高
周波の成分を除いてはほぼ一定な回路であるようにして
いる。また、前記外部から供給される電源の電圧は概ね
２Ｖ以下であり、前記負荷回路にかかる電圧は前記外部
から供給される電源の電圧の概ね７０％以上であるよう
にしている。また、前記基準電圧発生回路は、前記外部
から供給される電源の電圧を抵抗性素子によって分圧す
る分圧回路と、前記分圧回路の出力電圧を平滑化するロ
ーパスフィルタによって構成されるようにしている。

【００１３】また、制御電圧に応じて発振周波数が変化
する電圧制御発振器と、前記電圧制御発振器から出力さ
れるクロック信号と外部から供給されるリファレンス信
号の位相を比較する位相比較回路とを備え、前記位相比
較回路の比較結果に応じて制御電圧を変化させることに
より、前記クロック信号と前記リファレンス信号の位相
が一致するように構成されたＰＬＬ回路であって、該Ｐ
ＬＬ回路は、前記のいずれかの電源安定化回路が搭載さ
れた半導体集積回路内に搭載され、該ＰＬＬ回路の前記
電圧制御発振器は前記電源安定化回路の負荷回路である
ようにしている。

【００１４】

【発明の実施の形態】本発明による電源安定化回路の実
施の一形態を図１に示す。図１において、１００はＰチ
ャネル型のＭＯＳトランジスタ、１１０は負荷回路、１
２０は基準電圧発生回路、１３０は電圧比較回路として
作用する差動増幅回路、１７０は外部より供給される電
源の高電位側、１６０は外部より供給される電源の低電
位側、１７１は負荷回路１１０に加えられる電源の高電
位側、１７３は基準電圧となるノードである。また、１
１１は負荷回路１１０に加えられる電源の電圧変動のう
ち短い周期で変動する成分を除去するための容量性素
子、１２１〜１２３は基準電圧発生回路１２０を構成す
る抵抗性素子、１２４は基準電圧発生回路１２０を構成
する容量性素子である。このうち、抵抗性素子１２１お
よび１２２は分圧回路を構成し、抵抗性素子１２３およ
び容量性素子１２４はローパスフィルタを構成する。１
７４はＰチャネル型のＭＯＳトランジスタ１００のゲー
ト電極のノードである。

【００１５】この回路をＭＯＳトランジスタを含む半導
体集積回路チップの中に搭載する場合、容量性素子１１
１および１２４は、ＭＯＳトランジスタのゲート電極と
チャネルの層間容量を利用すれば、小さな面積で大きな
容量値の容量性素子を実現することができる。分圧回路
を構成する抵抗性素子１２１および１２２は、その抵抗
値の比が設計値通りにでき上がる必要がある。そのため
には、ＭＯＳトランジスタのゲート電極を構成する層の
配線抵抗を利用すれば、比較的正確な抵抗値比で比較的
大きな抵抗値を実現することができる。抵抗性素子１２
３は、容量性素子１２４と共に構成するローパスフィル
タの時定数を長くしてより安定な基準電圧を得るため、
なるべく抵抗値が大きくなるようにする。そのために
は、ゲート長が長くゲート幅が狭いＰチャネル型のＭＯ
Ｓトランジスタのソースとドレインの間の抵抗を使い、
そのゲート電極を１６０のノードに接続すれば大きな抵
抗値が実現できる。このように構成した抵抗性素子を数
個〜数十個直列に接続すれば、１ＭΩ程度の抵抗値も実
現できる。

【００１６】本発明の図１の回路と図９の従来例の回路
の本質的な違いは、従来例の回路はＶＢのノードの電圧
がＶｏのノードの電圧より約０．６Ｖ高くなければ動作
しないのに対し、図１の回路は１７４のノードの電圧と
１７１のノードの電圧の高低関係に特に制限が無い点に
ある。なお、本発明の電源安定化回路によって安定な電
源を供給される負荷回路１１０は、短い周期で繰り返し
変化する高周波成分を除いては負荷電流が急激に変化す
る成分が殆ど無いことが前提である。そのような回路の
例としてはクロック信号を発生する発振器等がある。

【００１７】以下、図１の回路の動作について説明す
る。１７２のノードの電圧は、１７０と１６０のノード
の間に加えられる電源電圧を抵抗性素子１２１と１２２
による分圧回路で分圧した電圧であり、１７０と１６０
のノードの間に加えられる電源電圧が変動するとそれに
伴って１７２と１６０のノードの間の電圧も変動する。
１７３のノードの電圧は、１７２のノードの電圧を抵抗
性素子１２３と容量性素子１２４によるローパスフィル
タで平滑化した電圧であり、１７０と１６０のノードの
間に加えられる電源電圧が変動しても１７３と１６０の
ノードの間の電圧は急には変化せず、抵抗性素子１２３
の抵抗値と容量性素子１２４の容量値の積を時定数とし
てゆっくりと変化する。

【００１８】１７１のノードと１７３のノードの電圧の
関係は、１７１のノードの電圧が１７３のノードの電圧
より低い場合は、差動増幅回路１３０の作用により１７
４のノードの電圧が下がってＰチャネル型のＭＯＳトラ
ンジスタ１００に流れる電流が増加し、１７１のノード
の電圧が上昇するようになっている。

【００１９】逆に、１７１のノードの電圧が１７３のノ
ードの電圧より高い場合は、１７４のノードの電圧が上
がってＰチャネル型のＭＯＳトランジスタ１００に流れ
る電流が減少し、１７１のノードの電圧が降下するよう
になっている。

【００２０】従って、１７１のノードの電圧と１７３の
ノードの電圧がほぼ等しくなった時に釣り合って安定す
る。この時、１７４のノードの電圧と１７１のノードの
電圧の高低関係には特に制限が無く、１７４のノードの
電圧が１７１のノードの電圧と同程度もしくはそれ以下
になるように設計することもできる。１７１のノードの
電圧が１７３のノードの電圧にほぼ追従するためには、
ＭＯＳトランジスタ１００に流れる電流が常に飽和する
状態にあればよい。従って、外部より１７０のノードに
供給される電源電圧と負荷回路１１０にかかる１７１の
ノードの電圧の差は、ＭＯＳトランジスタ１００に飽和
電流を流すために必要なドレイン−ソース間電圧分だけ
あればよい。ＭＯＳトランジスタ１００のゲート幅を大
きくすれば、この電圧を電源電圧の１０％程度にするこ
とも可能である。

【００２１】実際の設計に当たっては、電源電圧が急激
に変化する時の変動の許容幅分をその電圧に加えた電圧
がＭＯＳトランジスタ１００にかかるようにしておく。
具体的には、定常状態において抵抗性素子１２１にかか
る電圧が、電源電圧の急激な変動の許容幅とＭＯＳトラ
ンジスタ１００に飽和電流を流すのに必要なドレイン−
ソース間電圧の和以上になるように、抵抗性素子１２１
および１２２の抵抗値の比を設計しておく。例えば、Ｍ
ＯＳトランジスタ１００に飽和電流を流すために必要な
電圧が電源電圧の１０％で、電源電圧が急に変化する場
合の変動の許容幅も電源電圧の１０％とする場合、抵抗
性素子１２１および１２２の抵抗値の比が２：８となる
ように設計しておく。これにより、１７０と１６０のノ
ードの間にかかる電源電圧の平均値の８０％に相当する
電圧が負荷回路１１０に常にかかり、電源電圧が許容限
度一杯まで変動しても、負荷回路１１０にかかる電圧は
急には変化しないことになる。

【００２２】なお、図１の電源安定化回路はＭＯＳトラ
ンジスタ１００に流れる電流が急に変化するとＭＯＳト
ランジスタ１００にかかる電圧が変化するため、この電
流をなるべく一定に保つようにした方がより安定な電源
電圧が得られる。容量性素子１１１はそのために設けた
素子であり、負荷回路１１０に流れる電流のうち短い周
期で変化する高周波成分についてはこの容量性素子１１
１が充放電して補うことによりＭＯＳトランジスタ１０
０に流れる電流を一定に保つように作用する。

【００２３】以上述べたように、図１の電源安定化回路
を使えば、１７０と１６０のノードの間にかかる電源電
圧が急に変化しても、負荷回路１１０にかかる電圧が急
には変化しないようにすることができる。また、以上述
べた数値の例では、負荷回路１１０にかけることができ
る電源電圧は１７０と１６０のノードの間にかかる電源
電圧の平均値の約８０％に相当する電圧となる。すなわ
ち、１７０と１６０のノードの間にかかる電源電圧の平
均値が２Ｖであれば、負荷回路１１０にかけることがで
きる電源電圧は約１．６Ｖになる。１７０と１６０のノ
ードの間にかかる電源電圧の平均値が２Ｖ以下であって
も、負荷回路１１０にかけることができる電源電圧は上
記平均値の約８０％になる。

【００２４】次に、図１の回路の構成要素である差動増
幅回路１３０について、その構成の例を図２に示す。図
２において、２０１〜２０３はＮチャネル型のＭＯＳト
ランジスタ、２０４および２０５はＰチャネル型のＭＯ
Ｓトランジスタである。ＭＯＳトランジスタ２０２およ
び２０３のゲート幅は、互いに等しくかつＭＯＳトラン
ジスタ２０１のゲート幅より充分大きくなるように設計
する。また、ＭＯＳトランジスタ２０４および２０５の
ゲート幅も互いに等しくなるように設計する。この中
で、ＭＯＳトランジスタ２０２および２０３はカレント
スイッチを構成し、ＭＯＳトランジスタ２０４および２
０５はカレントミラーを構成する。

【００２５】図１の説明で述べたように１７１および１
７３のノードと１６０のノードの間の電圧は電源電圧に
近く（図１で説明した数値の例では電源電圧の約８０
％）、ＭＯＳトランジスタ２０２および２０３のゲート
幅がＭＯＳトランジスタ２０１のゲート幅より充分大き
いため、ＭＯＳトランジスタ２０１に流れる電流は常に
飽和する状態にある。また、ＭＯＳトランジスタ２０２
および２０３のゲート幅がＭＯＳトランジスタ２０１の
ゲート幅より充分大きいため、１７１と１７３のノード
の電圧がほぼ等しい時を除いては、ＭＯＳトランジスタ
２０２または２０３のいずれかがカットオフ状態にな
る。１７１のノードの電圧の方が１７３のノードの電圧
より高い場合は、ＭＯＳトランジスタ２０２がカットオ
フ状態になる。その時には、ＭＯＳトランジスタ２０３
および２０５はＭＯＳトランジスタ２０１と同じ電流が
流れる程度に導通し、ＭＯＳトランジスタ２０４はＭＯ
Ｓトランジスタ２０５と同じ程度に導通する。

【００２６】ＭＯＳトランジスタ２０２がカットオフ状
態にあってＭＯＳトランジスタ２０４が導通するから、
１７４のノードの電圧はほぼ１７０のノードの電圧まで
上昇する。１７１のノードの電圧の方が１７３のノード
の電圧より低い場合は、ＭＯＳトランジスタ２０２が導
通してＭＯＳトランジスタ２０３はカットオフ状態にな
る。その時には、２６２のノードの電圧はＭＯＳトラン
ジスタ２０５がＭＯＳトランジスタ２０３の漏れ電流を
流し得る程度の電圧にまで上がる。ＭＯＳトランジスタ
２０４も、ＭＯＳトランジスタ２０５と同じゲート電圧
がかかっているから、カットオフに近い状態（漏れ電流
程度しか流れない状態）である。ＭＯＳトランジスタ２
０４がカットオフに近い状態でＭＯＳトランジスタ２０
２は導通するから、１７４のノードの電圧はほぼ２６１
のノードの電圧まで降下する。この時の２６１のノード
の電圧は、ＭＯＳトランジスタ２０３がぎりぎりカット
オフ状態（漏れ電流程度が流れる状態）になる電圧、す
なわち、１７１のノードの電圧よりＭＯＳトランジスタ
２０３のしきい電圧分だけ低い電圧である。

【００２７】従って図２の回路は、１７１のノードの電
圧の方が１７３のノードの電圧より高い場合は１７４の
ノードの電圧がほぼ１７０のノードの電圧まで上昇し、
１７１のノードの電圧の方が１７３のノードの電圧より
低い場合は１７４のノードの電圧は１７１のノードの電
圧よりＭＯＳトランジスタ２０３のしきい電圧分だけ低
い電圧にまで降下するように動作する。

【００２８】図３と図４には、本発明による電源安定化
回路の実施の他の形態とその構成要素である差動増幅回
路の回路図を示す。図３の回路は、図１の電源安定化回
路のＰチャネル型のＭＯＳトランジスタをＮチャネル型
のＭＯＳトランジスタに置き換え、更に極性を入れ替え
た回路である。図３において、３００はＮチャネル型の
ＭＯＳトランジスタ、３２３は抵抗性素子、３３０は電
圧比較回路として作用する差動増幅回路である。図１の
抵抗性素子１２３の両端のノード１７２および１７３の
電圧は１７０のノードに加わる高い側の電源電圧に近い
のに対し、図３の抵抗性素子３２３の両端のノード１６
２および１６３の電圧は１６０のノードに加わる低い側
の電源電圧に近くなる。従って、安定した抵抗値を得る
ため、抵抗性素子３２３はゲート長が長くゲート幅が狭
いＮチャネル型のＭＯＳトランジスタのソースとドレイ
ンの間の抵抗を使い、そのゲート電極を１７０のノード
に接続することにより構成する。また、図１の差動増幅
回路１３０はその入力である１７１および１７３のノー
ドに加わる電圧が１７０のノードに加わる高い側の電源
電圧に近いのに対し、図３の差動増幅回路３３０の入力
である１６１および１６３のノードに加わる電圧は１６
０のノードに加わる低い側の電源電圧に近くなる。

【００２９】従って、図３の差動増幅回路３３０は、図
４に示すようにＰチャネル型のＭＯＳトランジスタ４０
２および４０３によるカレントスイッチと、Ｎチャネル
型のＭＯＳトランジスタ４０４および４０５によるカレ
ントミラーを使って構成する。図４の回路は、図２の差
動増幅回路のＰチャネル型のＭＯＳトランジスタとＮチ
ャネル型のＭＯＳトランジスタを互いに置き換え、更に
極性を入れ替えた構成である。図３および図４の回路の
動作は、極性が異なることを除いて図１および図２の回
路と同じである。

【００３０】図５には、本発明による電源安定化回路
を、ＰＬＬ回路内の電圧制御発振器の電源電圧を安定化
するために実施した場合の一形態を示す。この回路は、
本特許出願の出願人が既に出願した特許出願である特願
平８ー１８２７７３号の図２３にて開示したＰＬＬ回路
の実施の一形態において、その中の電圧制御発振器の電
源電圧を安定化するために実施した例である。図５にお
いて、５００は電源安定化回路、５０１は位相比較回
路、５０２は周波数比較回路、５０３は制御パルス発生
回路、５０４はチャージポンプ回路、５０５は電圧制御
発振器、５０６は分周回路、５０７はクロックバッファ
回路であり、５００は電源電圧を安定化するために接続
した電源安定化回路である。この例における電源安定化
回路５００は、図３に示した型の電源安定化回路とす
る。また、５５０は外部から入力されるリファレンス信
号、５５１は位相比較回路５０１の比較結果を表わす信
号、５５２は周波数比較回路５０２の比較結果を表わす
信号、５５３は制御パルス発生回路５０３の出力、５５
４はチャージポンプ回路５０４から電圧制御発振器５０
５へ供給されるアナログの制御電圧、５５５は電圧制御
発振器５０５の出力、５５６は分周回路５０６の出力、
５５７は各分配先へ供給される各相のクロック信号であ
る。また、５６０はクロック信号５５７の内の１つであ
り、位相比較回路５０１および周波数比較回路５０２に
おいてリファレンス信号５５０と位相および周波数を比
較する対象となるフィードバック信号である。この回路
が上記特願平８ー１８２７７３号の図２３と異なる点
は、電源安定化回路５００が存在することと、そのため
に電圧制御発振器５０５の構成が若干変わることであ
る。

【００３１】図６に、その電圧制御発振器５０５の実施
の一形態を示す。図６において、６０１〜６０７、６２
１〜６２５および６４１はＮチャネル型のＭＯＳトラン
ジスタである。また、６１１〜６１７、６３０〜６３
５、６４２および６４３はＰチャネル型のＭＯＳトラン
ジスタである。この中で、Ｎチャネル型のＭＯＳトラン
ジスタ６０７のバックバイアスは外部から１６０のノー
ドに供給される低電位側の電源に接続し、その他のＮチ
ャネル型のＭＯＳトランジスタのバックバイアスは電源
安定化回路５００から１６１のノードに供給される安定
化された電源に接続する。なお、Ｐチャネル型のＭＯＳ
トランジスタのバックバイアスは全て外部から１７０の
ノードに供給される高電位側の電源に接続する。

【００３２】図６において、ＭＯＳトランジスタ６０１
〜６０５、６１１〜６１５、６２１〜６２５、６３０〜
６３５および６４１〜６４３の構成する部分は、上記特
願平８ー１８２７７３号の図２６にて開示した電圧制御
発振器と同じ回路である。また、ＭＯＳトランジスタ６
０６、６０７、６１６および６１７の構成する部分は、
１７０と１６１のノードの間に供給される電圧に相当す
る振幅の発振出力を１７０と１６０のノードの間に供給
される外部からの電源電圧に相当する振幅に拡大して５
５５のノードに出力させるための回路である。

【００３３】ＭＯＳトランジスタ６２１〜６２５や６３
１〜６３５によって電流を制限されるインバータの出力
は波形が鈍るため、これをＭＯＳトランジスタ６０７お
よび６１７によるインバータで直接受けて振幅を拡大す
る回路では、１７０と１６０のノードの間に外部から供
給される電源電圧が変動した時のしきい値の変化のため
大きなジッタが生じることになる。これを避けるため、
ＭＯＳトランジスタ６０６および６１６によるしきい値
の変化の無い（電源電圧が安定化された）インバータで
急峻な波形に変換し、その後ＭＯＳトランジスタ６０７
および６１７によるインバータで振幅を拡大する。

【００３４】なお、１７０と１６０のノードの間に外部
から供給される電源によって直接駆動される回路（すな
わち、電圧制御発振器５０５以外の回路）を構成するＮ
チャネル型のＭＯＳトランジスタのバックバイアスは、
１６０のノードに外部から供給される電源と接続する。
従って、Ｎチャネル型のＭＯＳトランジスタ６０１〜６
０６、６２１〜６２５および６４１は、その他のＮチャ
ネル型のＭＯＳトランジスタとは違うバックバイアス電
圧になる。そのため、これらのＮチャネル型のＭＯＳト
ランジスタは他のＮチャネル型のＭＯＳトランジスタと
離して配置し、その間にＰチャネル型のＭＯＳトランジ
スタを配置して、バックバイアス電圧のかかるノードを
分離する。

【００３５】図７は半導体集積回路チップ内の各回路の
配置の一例を示した図である。図７において、７００は
半導体集積回路チップ、７１０は１６１のノードに供給
される安定化された電源をバックバイアスとするＮチャ
ネル型のＭＯＳトランジスタを含む回路を配置する領
域、７２０はＮチャネル型のＭＯＳトランジスタを含む
回路は配置しない領域、７３０および７４０は外部から
１６０のノードに供給される電源をバックバイアスとす
るＮチャネル型のＭＯＳトランジスタを含む回路を配置
する領域である。

【００３６】具体的な回路名で言うと、７１０の領域に
は、図６に示した電圧制御発振器のうちＮチャネル型の
ＭＯＳトランジスタ６０７およびＰチャネル型のＭＯＳ
トランジスタ６１７を除く部分と、制御電圧５５４を安
定化するためにチャージポンプ５０４の中に設けた容量
素子を配置する。７２０の領域には、図３に示した電源
安定化回路の中の容量素子１１１および１２４を配置す
る。７３０の領域には、電圧制御発振器の中のＮチャネ
ル型のＭＯＳトランジスタ６０７およびＰチャネル型の
ＭＯＳトランジスタ６１７と、チャージポンプ５０４や
電源安定化回路５００の中の上記の他の素子と、図５に
示したＰＬＬ回路の中の他の部分、すなわち、位相比較
回路５０１、周波数比較回路５０２、制御パルス発生回
路５０３、分周回路５０６、および、バッファ回路５０
７の一段目等を配置する。７４０の領域には、２段目以
降のバッファ回路５０７と、この半導体集積回路チップ
に搭載する他の回路を配置する。そして、７１０の領域
に設けた容量素子はＮチャネル型のＭＯＳトランジスタ
のゲート電極とチャネルの層間容量を利用して構成し、
７２０の領域に設けた容量素子はＰチャネル型のＭＯＳ
トランジスタのゲート電極とチャネルの層間容量を利用
して構成する。

【００３７】このようにすれば、７１０の領域に設けた
Ｎチャネル型のＭＯＳトランジスタとその他の領域に設
けたＮチャネル型のＭＯＳトランジスタを、７２０の領
域によって分離することができる。従って、７１０の領
域に設けたＮチャネル型のＭＯＳトランジスタとその他
の領域に設けたＮチャネル型のＭＯＳトランジスタに、
互いに異なるバックバイアス電圧をかけることができ
る。なお、半導体集積回路チップ７００の中に複数のＰ
ＬＬ回路を搭載する場合は、図７に示す７１０〜７３０
の領域のような部分が複数箇所になるのは言うまでもな
い。

【００３８】本発明によれば、１７０と１６０のノード
の間に外部から供給される電源の電圧が急に変化しても
１７０と１６１のノードの間に供給される電源の電圧は
急には変化しないため、電圧制御発振器の発振周波数も
急には変化しないことになる。更に、ＰＬＬ回路には電
圧制御発振器の発振周波数をリファレンス信号の周波数
の所定倍に合わせようとする機能があるため、１７０と
１６１のノードの間に供給される電圧が徐々に変化する
分については、５５４と１６１のノードの間に供給され
る制御電圧を徐々に変化させて追従させることができ
る。すなわち、ＰＬＬ回路のように自己補正機能がある
回路と併用する場合には、その自己補正機能が作用する
ために必要な時間だけ電源電圧の変化を遅らせば、必ず
しも常に一定の電源電圧を得る必要はない。すると、図
１または図３に示したような通常のデジタル信号処理用
の半導体集積回路チップ内に搭載できる回路を基準電圧
発生回路として使うことが可能であり、従来の電源安定
化回路のようにツェナーダイオードを使った常に所定の
基準電圧が得られるような基準電圧発生回路を使わなく
ても済む。

【００３９】図８には、電圧制御発振器５０５の実施の
他の形態を示す。図８において、８０１はＮチャネル型
のＭＯＳトランジスタである。また、８５０は強制的に
発振を停止させる信号を入力するノードであり、この回
路を搭載する半導体集積回路チップを診断する時等に使
用する。その他の部分は図６の回路と同じである。８５
０のノードに入力される信号がローレベルの間はＭＯＳ
トランジスタ８０１がカットオフ状態となって図８の回
路は図６の回路と同じ動作をするが、８５０のノードに
入力される信号がハイレベルになるとＭＯＳトランジス
タ８０１が導通して５５４と１６１のノードの間に加え
られる制御電圧は０Ｖとなり発振が停止する。

【００４０】図８に示すように、ラッチアップ現象を避
けるため、Ｎチャネル型のＭＯＳトランジスタ８０１の
ソース電極は１６１のノードに接続するが、バックバイ
アスは１６０のノードに接続する。これは、このＭＯＳ
トランジスタ８０１のドレイン電極がバックバイアスを
１６１のノードに接続されたＮチャネル型のＭＯＳトラ
ンジスタ６２１〜６２５等のゲート電極に接続されてい
るため、ソース電極は１６１のノードに供給される電圧
より低い電圧には接続できないのに対し、８５０のノー
ドに入力される信号のローレベルは１６０のノードの電
圧まで下がるため、Ｎチャネル型のＭＯＳトランジスタ
８０１のバックバイアスをそれより高い電圧に接続する
ことができないためである。すなわち、ＭＯＳトランジ
スタ８０１のバックバイアスを１６１のノードに接続す
ると、８５０のノードに入力される信号のローレベルは
１６１のノードの電圧以下に下がる場合があり、この場
合にラッチアップ現象が起こる恐れがある。ＭＯＳトラ
ンジスタ８０１のバックバイアスを１６０のノードに接
続した場合には、８５０のノードに入力される信号のロ
ーレベルは１６１のノードの電圧以下には下がらないた
め、ラッチアップ現象が起こることはない。従ってＭＯ
Ｓトランジスタ８０１は、図７のように配置する場合に
は７３０の領域に配置する。

【００４１】

【発明の効果】本発明の電源安定化回路によれば、電源
電圧が低い場合でも充分な電圧を負荷回路にかけること
ができる。また本発明によれば、ツェナーダイオード等
の特殊な素子を使用することなく電源安定化回路を実現
することができる。従って、本発明によれば、通常のデ
ジタル信号処理用の半導体集積回路チップ内に電源安定
化回路を設けることができる。また、安定な電源をＰＬ
Ｌ回路に使用する電圧制御発振器等に供給することがで
きる。

【図面の簡単な説明】

【図１】本発明の電源安定化回路の実施の一形態を示す
回路図である。

【図２】図１の電源安定化回路の構成要素である電圧比
較回路の詳細を示す回路図である。

【図３】本発明の電源安定化回路の実施の他の形態を示
す回路図である。

【図４】図３の電源安定化回路の構成要素である電圧比
較回路の詳細を示す回路図である。

【図５】本発明による電源安定化回路をＰＬＬ回路内の
電圧制御発振器の電源電圧を安定化するために適用した
場合の一形態を示す回路図である。

【図６】図５のＰＬＬ回路の構成要素である電圧制御発
振器５０５の詳細を示す回路図である。

【図７】半導体集積回路チップ内における各回路の配置
場所を示す配置図である。

【図８】図６の電圧制御発振器５０５の実施の他の形態
を示す回路図である。

【図９】電源安定化回路の従来例の回路図を示す図であ
る。

【符号の説明】

１００ Ｐチャネル型のＭＯＳトランジスタ １１０ 負荷回路 １２０ 基準電圧発生回路 １３０、３３０ 電圧比較回路 １７０ 高電位側の電源電圧を加えるノード １６０ 低電位側の電源電圧を加えるノード ３００ Ｎチャネル型のＭＯＳトランジスタ ５００ 電源安定化回路 ５０５ 電圧制御発振器 ７００ 半導体集積回路チップ ７１０ 電圧制御発振器５０５等を配置する領域 ７２０ 図３内のコンデンサ１１１および１２４を配置
する領域 ７３０ ＰＬＬ回路を構成する他の素子を配置する領域 ７４０ 半導体集積回路チップ７００に搭載するＰＬＬ
以外の回路を配置する領域

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部から供給される電源を使って基準電
   圧を発生する基準電圧発生回路と、前記外部から供給さ
   れる電源と負荷回路との間に直列に挿入されるトランジ
   スタと、前記負荷回路にかかる電圧を前記基準電圧と比
   較する電圧比較回路を備え、前記電圧比較回路の比較結
   果に応じて前記トランジスタを制御することにより、前
   記負荷回路にかかる電圧を一定に保つように構成された
   電源安定化回路であって、 前記基準電圧発生回路と、前記負荷回路と、前記直列に
   挿入されるトランジスタと、前記電圧比較回路は、通常
   の半導体集積回路チップ内に該チップ内の他の回路と共
   に搭載され、 前記直列に挿入されるトランジスタは、前記外部から供
   給される電源の高電位側と前記負荷回路の間に挿入され
   たＰチャネル型のＭＯＳトランジスタ、または、前記外
   部から供給される電源の低電位側と前記負荷回路の間に
   挿入されたＮチャネル型のＭＯＳトランジスタであり、
   前記電圧比較回路の出力は前記ＭＯＳトランジスタのゲ
   ートに供給されることを特徴とする電源安定化回路。
2. 【請求項２】 請求項１記載の電源安定化回路におい
   て、 前記負荷回路は、定常状態では一定の周波数で発振する
   発振器であることを特徴とする電源安定化回路。
3. 【請求項３】 請求項１または請求項２記載の電源安定
   化回路において、 前記負荷回路は、定常状態において流れる電流が高周波
   の成分を除いてはほぼ一定な回路であることを特徴とす
   る電源安定化回路。
4. 【請求項４】 請求項１乃至請求項３のいずれかの請求
   項記載の電源安定化回路において、 前記外部から供給される電源の電圧は概ね２Ｖ以下であ
   り、前記負荷回路にかかる電圧は前記外部から供給され
   る電源の電圧の概ね７０％以上であることを特徴とする
   電源安定化回路。
5. 【請求項５】 請求項１乃至請求項４のいずれかの請求
   項記載の電源安定化回路において、 前記基準電圧発生回路は、前記外部から供給される電源
   の電圧を抵抗性素子によって分圧する分圧回路と、前記
   分圧回路の出力電圧を平滑化するローパスフィルタによ
   って構成されることを特徴とする電源安定化回路。
6. 【請求項６】 制御電圧に応じて発振周波数が変化する
   電圧制御発振器と、前記電圧制御発振器から出力される
   クロック信号と外部から供給されるリファレンス信号の
   位相を比較する位相比較回路とを備え、前記位相比較回
   路の比較結果に応じて制御電圧を変化させることによ
   り、前記クロック信号と前記リファレンス信号の位相が
   一致するように構成されたＰＬＬ回路であって、 該ＰＬＬ回路は、請求項１乃至請求項５のいずれかの請
   求項に記載された電源安定化回路が搭載された半導体集
   積回路内に搭載され、 該ＰＬＬ回路の前記電圧制御発振器は前記電源安定化回
   路の負荷回路であることを特徴とする電源安定化回路を
   備えたＰＬＬ回路。