JPH11162160A - データ記憶装置 - Google Patents
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- JPH11162160A JPH11162160A JP9326032A JP32603297A JPH11162160A JP H11162160 A JPH11162160 A JP H11162160A JP 9326032 A JP9326032 A JP 9326032A JP 32603297 A JP32603297 A JP 32603297A JP H11162160 A JPH11162160 A JP H11162160A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/0072—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a ferroelectric element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 データ保持のための電源が不要で、高速応答
可能なデータ記憶装置を提供する。 【解決手段】 メモリセルＭＣ１１は、従来のＳＲＡＭ
を構成する一対の記憶用トランジスタＭＴ１，ＭＴ２の
うち、記憶用トランジスタＭＴ１のみを、強誘電体層３
２を持つＭＦＭＩＳ構造のトランジスタに置換したもの
である。装置の電源を切っても、強誘電体層３２は、記
憶用トランジスタＭＴ１のＯＮ状態に対応した分極状態
を保持している。電源を再投入すると、記憶用トランジ
スタＭＴ１は、強誘電体層３２の保持していた分極状態
にしたがって、記憶用トランジスタＭＴ１をＯＮ状態に
する。これに応じて、記憶用トランジスタＭＴ２はＯＦ
Ｆ状態になる。すなわち、メモリセルＭＣ１１は不揮発
性メモリである。また、強誘電体層３２の分極反転は高
速に行なわれる。
可能なデータ記憶装置を提供する。 【解決手段】 メモリセルＭＣ１１は、従来のＳＲＡＭ
を構成する一対の記憶用トランジスタＭＴ１，ＭＴ２の
うち、記憶用トランジスタＭＴ１のみを、強誘電体層３
２を持つＭＦＭＩＳ構造のトランジスタに置換したもの
である。装置の電源を切っても、強誘電体層３２は、記
憶用トランジスタＭＴ１のＯＮ状態に対応した分極状態
を保持している。電源を再投入すると、記憶用トランジ
スタＭＴ１は、強誘電体層３２の保持していた分極状態
にしたがって、記憶用トランジスタＭＴ１をＯＮ状態に
する。これに応じて、記憶用トランジスタＭＴ２はＯＦ
Ｆ状態になる。すなわち、メモリセルＭＣ１１は不揮発
性メモリである。また、強誘電体層３２の分極反転は高
速に行なわれる。
Description
【０００１】
【発明の属する技術分野】この発明はデータ記憶装置に
関し、特に、相互に異なる継断状態を呈するよう構成さ
れた第１のスイッチ部および第２のスイッチ部を有する
記憶素子を備えたデータ記憶装置に関する。
関し、特に、相互に異なる継断状態を呈するよう構成さ
れた第１のスイッチ部および第２のスイッチ部を有する
記憶素子を備えたデータ記憶装置に関する。
【０００２】
【従来の技術】データ記憶装置として、ＭＯＳＦＥＴを
用いたＳＲＡＭ（スタティックランダムアクセスメモ
リ）が知られている。図１４は、従来のＳＲＡＭを構成
するメモリセルの一例を示す回路図である。
用いたＳＲＡＭ（スタティックランダムアクセスメモ
リ）が知られている。図１４は、従来のＳＲＡＭを構成
するメモリセルの一例を示す回路図である。
【０００３】メモリセルＭＣは、一対の記憶用トランジ
スタＭＴ１，ＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備
えている。また、メモリセルＭＣは、一対のセレクトト
ランジスタＳＴ１、ＳＴ２（まとめて「セレクトトラン
ジスタ対ＳＴＰ」という）を介して、一対のビットライ
ンＢＬ，ＢＬＢ（まとめて「ビットライン対ＢＬＰ」と
いう）に接続されている。セレクトトランジスタ対ＳＴ
Ｐのゲートは、ワードラインＷＬに接続されている。Ｓ
ＲＡＭには、このようなメモリセルＭＣが複数、行列配
置されている。
スタＭＴ１，ＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備
えている。また、メモリセルＭＣは、一対のセレクトト
ランジスタＳＴ１、ＳＴ２（まとめて「セレクトトラン
ジスタ対ＳＴＰ」という）を介して、一対のビットライ
ンＢＬ，ＢＬＢ（まとめて「ビットライン対ＢＬＰ」と
いう）に接続されている。セレクトトランジスタ対ＳＴ
Ｐのゲートは、ワードラインＷＬに接続されている。Ｓ
ＲＡＭには、このようなメモリセルＭＣが複数、行列配
置されている。
【０００４】ＳＲＡＭのメモリセルＭＣにデータを書込
むには、まず、書込みたいデータに対応した電位をビッ
トライン対ＢＬＰに与えておく。たとえばデータ”０”
を書込む場合、ビットラインＢＬに低電位”Ｌ”を与え
るとともに，ビットラインＢＬＢに高電位”Ｈ”を与え
ておく。
むには、まず、書込みたいデータに対応した電位をビッ
トライン対ＢＬＰに与えておく。たとえばデータ”０”
を書込む場合、ビットラインＢＬに低電位”Ｌ”を与え
るとともに，ビットラインＢＬＢに高電位”Ｈ”を与え
ておく。
【０００５】つぎに、ワードラインＷＬを”Ｈ”にする
ことによりセレクトトランジスタ対ＳＴＰをＯＮにす
る。これにより、記憶用トランジスタＭＴ１がＯＮにな
るとともに、記憶用トランジスタＭＴ２がＯＦＦにな
る。このようにして、メモリセルＭＣにデータ”０”を
書込む。なお、データ”１”を書込むには、上と逆に、
ビットラインＢＬに高電位”Ｈ”を与えるとともに，ビ
ットラインＢＬＢに低電位”Ｌ”を与えておけばよい。
ことによりセレクトトランジスタ対ＳＴＰをＯＮにす
る。これにより、記憶用トランジスタＭＴ１がＯＮにな
るとともに、記憶用トランジスタＭＴ２がＯＦＦにな
る。このようにして、メモリセルＭＣにデータ”０”を
書込む。なお、データ”１”を書込むには、上と逆に、
ビットラインＢＬに高電位”Ｈ”を与えるとともに，ビ
ットラインＢＬＢに低電位”Ｌ”を与えておけばよい。
【０００６】このあと、ワードラインＷＬを”Ｌ”にす
ることによりセレクトトランジスタ対ＳＴＰをＯＦＦに
することで、スタンバイ状態となる。スタンバイ状態に
しても、書込まれたデータは、メモリセルＭＣの自己ラ
ッチ機能により、保持される。
ることによりセレクトトランジスタ対ＳＴＰをＯＦＦに
することで、スタンバイ状態となる。スタンバイ状態に
しても、書込まれたデータは、メモリセルＭＣの自己ラ
ッチ機能により、保持される。
【０００７】データを読み出すには、ワードラインＷＬ
を”Ｈ”にすることによりセレクトトランジスタ対ＳＴ
ＰをＯＮにし、ビットライン対ＢＬＰに現れる電圧を検
出する。これにより、データの内容を知ることができ
る。
を”Ｈ”にすることによりセレクトトランジスタ対ＳＴ
ＰをＯＮにし、ビットライン対ＢＬＰに現れる電圧を検
出する。これにより、データの内容を知ることができ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ようなＳＲＡＭには次のような問題点があった。ＳＲＡ
Ｍにおいては、データを保持するために、回路に常に電
圧を印加しておかなければならない。したがって、デー
タの書込み、読み出しを行なわない状態のときであって
も、データを保持しておくためには電源が必要となる。
このため、データの書込み、読み出しを行なわない状態
において、無用の電力を消費していた。また、事故など
により電源が故障した場合には、記憶したデータが消失
してしまうという不都合があった。
ようなＳＲＡＭには次のような問題点があった。ＳＲＡ
Ｍにおいては、データを保持するために、回路に常に電
圧を印加しておかなければならない。したがって、デー
タの書込み、読み出しを行なわない状態のときであって
も、データを保持しておくためには電源が必要となる。
このため、データの書込み、読み出しを行なわない状態
において、無用の電力を消費していた。また、事故など
により電源が故障した場合には、記憶したデータが消失
してしまうという不都合があった。
【０００９】この問題を解決するために、記憶素子とし
て不揮発性のメモリ素子であるＥＥＰＲＯＭを用いるこ
とも考えられる。しかし、ＥＥＰＲＯＭは書込みに長時
間を要するため、高速応答が要求されるようなデータ記
憶装置には適しない。さらに、ＥＥＰＲＯＭは、書込
み、消去時に高電圧（たとえば、１２Ｖ以上）を要する
ため、チップ内に昇圧回路を設けるか、通常電源の他に
高圧電源を別途用意しなければならず、チップのコンパ
クト化、低コスト化に反する。
て不揮発性のメモリ素子であるＥＥＰＲＯＭを用いるこ
とも考えられる。しかし、ＥＥＰＲＯＭは書込みに長時
間を要するため、高速応答が要求されるようなデータ記
憶装置には適しない。さらに、ＥＥＰＲＯＭは、書込
み、消去時に高電圧（たとえば、１２Ｖ以上）を要する
ため、チップ内に昇圧回路を設けるか、通常電源の他に
高圧電源を別途用意しなければならず、チップのコンパ
クト化、低コスト化に反する。
【００１０】この発明は、このような従来のＳＲＡＭな
どデータ記憶装置の問題点を解消し、データ保持のため
の電源が不要で、高速応答可能なデータ記憶装置を提供
することを目的とする。
どデータ記憶装置の問題点を解消し、データ保持のため
の電源が不要で、高速応答可能なデータ記憶装置を提供
することを目的とする。
【００１１】
【課題を解決するための手段】請求項１のデータ記憶装
置は、相互に異なる継断状態を呈するよう構成された第
１のスイッチ部および第２のスイッチ部を有し、第１の
スイッチ部が継状態であるとともに第２のスイッチ部が
断状態である第１の記憶状態と第１のスイッチ部が断状
態であるとともに第２のスイッチ部が継状態である第２
の記憶状態とのうちいずれかの記憶状態を、記憶すべき
データに対応させて保持する記憶素子、を備えたデータ
記憶装置であって、前記記憶素子の第１のスイッチ部お
よび第２のスイッチ部のうち少なくとも一方のスイッチ
部に、当該スイッチ部の継断状態に対応した分極状態を
保持する強誘電体部を設けたこと、を特徴とする。
置は、相互に異なる継断状態を呈するよう構成された第
１のスイッチ部および第２のスイッチ部を有し、第１の
スイッチ部が継状態であるとともに第２のスイッチ部が
断状態である第１の記憶状態と第１のスイッチ部が断状
態であるとともに第２のスイッチ部が継状態である第２
の記憶状態とのうちいずれかの記憶状態を、記憶すべき
データに対応させて保持する記憶素子、を備えたデータ
記憶装置であって、前記記憶素子の第１のスイッチ部お
よび第２のスイッチ部のうち少なくとも一方のスイッチ
部に、当該スイッチ部の継断状態に対応した分極状態を
保持する強誘電体部を設けたこと、を特徴とする。
【００１２】請求項２のデータ記憶装置は、請求項１の
データ記憶装置において、前記記憶素子の第１のスイッ
チ部および第２のスイッチ部は、ともに、 Ａ）半導体基板に形成された第１導電型のソース領域お
よびドレイン領域、 Ｂ）ソース領域とドレイン領域との間に配置された第２
導電型のチャネル領域、 Ｃ）チャネル領域の上に配置された絶縁層、 Ｄ）前記絶縁層の上に配置された第１の導電体層、を有
する記憶用トランジスタを備えたこと、を特徴とする。
データ記憶装置において、前記記憶素子の第１のスイッ
チ部および第２のスイッチ部は、ともに、 Ａ）半導体基板に形成された第１導電型のソース領域お
よびドレイン領域、 Ｂ）ソース領域とドレイン領域との間に配置された第２
導電型のチャネル領域、 Ｃ）チャネル領域の上に配置された絶縁層、 Ｄ）前記絶縁層の上に配置された第１の導電体層、を有
する記憶用トランジスタを備えたこと、を特徴とする。
【００１３】請求項３のデータ記憶装置は、請求項２の
データ記憶装置において、前記強誘電体部を備えたスイ
ッチ部を構成する記憶用トランジスタは、さらに、 Ｅ）前記第１の導電体層の上に形成された強誘電体層、 Ｆ）強誘電体層の上に形成された第２の導電体層、を有
すること、を特徴とする。
データ記憶装置において、前記強誘電体部を備えたスイ
ッチ部を構成する記憶用トランジスタは、さらに、 Ｅ）前記第１の導電体層の上に形成された強誘電体層、 Ｆ）強誘電体層の上に形成された第２の導電体層、を有
すること、を特徴とする。
【００１４】請求項４のデータ記憶装置は、請求項２の
データ記憶装置において、前記強誘電体部を備えたスイ
ッチ部を構成する記憶用トランジスタの前記絶縁層を、
強誘電体を用いて構成したこと、を特徴とする。
データ記憶装置において、前記強誘電体部を備えたスイ
ッチ部を構成する記憶用トランジスタの前記絶縁層を、
強誘電体を用いて構成したこと、を特徴とする。
【００１５】請求項５のデータ記憶装置は、請求項２の
データ記憶装置において、前記強誘電体部を備えたスイ
ッチ部を構成する記憶用トランジスタの前記第１の導電
体層に対し、直列に、強誘電体コンデンサを接続したこ
と、を特徴とする。
データ記憶装置において、前記強誘電体部を備えたスイ
ッチ部を構成する記憶用トランジスタの前記第１の導電
体層に対し、直列に、強誘電体コンデンサを接続したこ
と、を特徴とする。
【００１６】請求項６のデータ記憶装置は、請求項１な
いし請求項５のデータ記憶装置において、前記記憶素子
の第１のスイッチ部および第２のスイッチ部の双方に、
各スイッチ部の継断状態に対応した分極状態を保持する
強誘電体部をそれぞれ設けたこと、を特徴とする。
いし請求項５のデータ記憶装置において、前記記憶素子
の第１のスイッチ部および第２のスイッチ部の双方に、
各スイッチ部の継断状態に対応した分極状態を保持する
強誘電体部をそれぞれ設けたこと、を特徴とする。
【００１７】請求項７のデータ記憶装置は、請求項１な
いし請求項６のデータ記憶装置において、前記強誘電体
部を設けたスイッチ部を有しない記憶素子を、さらに備
えたこと、を特徴とする。
いし請求項６のデータ記憶装置において、前記強誘電体
部を設けたスイッチ部を有しない記憶素子を、さらに備
えたこと、を特徴とする。
【００１８】
【発明の作用および効果】請求項１のデータ記憶装置
は、記憶素子の第１のスイッチ部および第２のスイッチ
部のうち少なくとも一方のスイッチ部に、当該スイッチ
部の継断状態に対応した分極状態を保持する強誘電体部
を設けたことを特徴とする。
は、記憶素子の第１のスイッチ部および第２のスイッチ
部のうち少なくとも一方のスイッチ部に、当該スイッチ
部の継断状態に対応した分極状態を保持する強誘電体部
を設けたことを特徴とする。
【００１９】したがって、回路の電源が切られた状態に
おいても、強誘電体部は、当該スイッチ部の継断状態に
対応した分極状態を保持している。また、電源が再投入
されると、当該スイッチ部は、強誘電体部が保持してい
た分極状態に対応した継断状態に復帰する。このため、
データ保持のための電源が不要である。
おいても、強誘電体部は、当該スイッチ部の継断状態に
対応した分極状態を保持している。また、電源が再投入
されると、当該スイッチ部は、強誘電体部が保持してい
た分極状態に対応した継断状態に復帰する。このため、
データ保持のための電源が不要である。
【００２０】また、強誘電体の分極反転に要する時間は
短いので、データの書込みに際し、強誘電体部が当該ス
イッチ部の継断状態に対応した分極状態に至るまでの時
間は短い。したがって、ＥＥＰＲＯＭの場合のように書
込みに長時間を要することはない。このため、高速応答
が可能となる。
短いので、データの書込みに際し、強誘電体部が当該ス
イッチ部の継断状態に対応した分極状態に至るまでの時
間は短い。したがって、ＥＥＰＲＯＭの場合のように書
込みに長時間を要することはない。このため、高速応答
が可能となる。
【００２１】さらに、ＥＥＰＲＯＭの場合のように書込
み、消去時に高電圧を要することはない。したがって、
チップ内に昇圧回路を設けたり、通常電源の他に高圧電
源を別途用意したりする必要がない。このため、チップ
サイズの増大や製造コストの上昇を抑制することができ
る。
み、消去時に高電圧を要することはない。したがって、
チップ内に昇圧回路を設けたり、通常電源の他に高圧電
源を別途用意したりする必要がない。このため、チップ
サイズの増大や製造コストの上昇を抑制することができ
る。
【００２２】請求項２のデータ記憶装置は、記憶素子の
第１のスイッチ部および第２のスイッチ部が、ともに、
記憶用トランジスタを備えたことを特徴とする。
第１のスイッチ部および第２のスイッチ部が、ともに、
記憶用トランジスタを備えたことを特徴とする。
【００２３】したがって、一対の記憶用トランジスタを
備えた記憶素子を備えた従来のデータ記憶装置、たとえ
ば、ＳＲＡＭ（スタティックランダムアクセスメモリ）
の回路配置とほぼ同じ回路配置を用いて、この発明にか
かるデータ記憶装置を実現することができる。このた
め、回路設計に要するコストや時間を大幅に削減するこ
とができる。
備えた記憶素子を備えた従来のデータ記憶装置、たとえ
ば、ＳＲＡＭ（スタティックランダムアクセスメモリ）
の回路配置とほぼ同じ回路配置を用いて、この発明にか
かるデータ記憶装置を実現することができる。このた
め、回路設計に要するコストや時間を大幅に削減するこ
とができる。
【００２４】また、従来のＳＲＡＭ等の製造工程とほと
んど同じ製造工程を用いて製造することが可能となる。
このため、工程設計に要するコストや時間を大幅に削減
することができる。また、従来のＳＲＡＭ等の製造ライ
ンを僅かに変更するだけで、この発明にかかるデータ記
憶装置を製造することができる。つまり、従来のＳＲＡ
Ｍ等のマスク等をほとんどそのまま用いることができ
る。このため、製造装置をほとんど追加する必要がな
い。
んど同じ製造工程を用いて製造することが可能となる。
このため、工程設計に要するコストや時間を大幅に削減
することができる。また、従来のＳＲＡＭ等の製造ライ
ンを僅かに変更するだけで、この発明にかかるデータ記
憶装置を製造することができる。つまり、従来のＳＲＡ
Ｍ等のマスク等をほとんどそのまま用いることができ
る。このため、製造装置をほとんど追加する必要がな
い。
【００２５】すなわち、データ保持のための電源が不要
で、高速応答可能なデータ記憶装置を、短納期かつ低コ
ストで実現することができる。
で、高速応答可能なデータ記憶装置を、短納期かつ低コ
ストで実現することができる。
【００２６】請求項３のデータ記憶装置は、強誘電体部
を備えたスイッチ部を構成する記憶用トランジスタが、
さらに、第１の導電体層の上に形成された強誘電体層
と、強誘電体層の上に形成された第２の導電体層とを有
することを特徴とする。
を備えたスイッチ部を構成する記憶用トランジスタが、
さらに、第１の導電体層の上に形成された強誘電体層
と、強誘電体層の上に形成された第２の導電体層とを有
することを特徴とする。
【００２７】したがって、いわゆるＭＦＭＩＳ構造のト
ランジスタ（上から、メタル層、強誘電体層、メタル
層、絶縁層、シリコン層をこの順に積層した構造を有す
るトランジスタ）を、記憶用トランジスタとして用いる
ことができる。このため、従来のＳＲＡＭ等の製造工程
に、強誘電体層および第２の導電体層を積み上げる工程
を追加するだけで、この発明にかかるデータ記憶装置を
得ることができる。
ランジスタ（上から、メタル層、強誘電体層、メタル
層、絶縁層、シリコン層をこの順に積層した構造を有す
るトランジスタ）を、記憶用トランジスタとして用いる
ことができる。このため、従来のＳＲＡＭ等の製造工程
に、強誘電体層および第２の導電体層を積み上げる工程
を追加するだけで、この発明にかかるデータ記憶装置を
得ることができる。
【００２８】請求項４のデータ記憶装置は、強誘電体部
を備えたスイッチ部を構成する記憶用トランジスタの絶
縁層を、強誘電体を用いて構成したことを特徴とする。
を備えたスイッチ部を構成する記憶用トランジスタの絶
縁層を、強誘電体を用いて構成したことを特徴とする。
【００２９】したがって、従来のＳＲＡＭ等に用いる記
憶用トランジスタの絶縁層の材料を、たとえばシリコン
酸化物から強誘電体に変更するだけで、容易にこの発明
にかかるデータ記憶装置を得ることができる。
憶用トランジスタの絶縁層の材料を、たとえばシリコン
酸化物から強誘電体に変更するだけで、容易にこの発明
にかかるデータ記憶装置を得ることができる。
【００３０】請求項５のデータ記憶装置は、強誘電体部
を備えたスイッチ部を構成する記憶用トランジスタの第
１の導電体層に対し、直列に、強誘電体コンデンサを接
続したことを特徴とする。
を備えたスイッチ部を構成する記憶用トランジスタの第
１の導電体層に対し、直列に、強誘電体コンデンサを接
続したことを特徴とする。
【００３１】したがって、従来のＳＲＡＭ等に用いる記
憶用トランジスタをそのまま用いるとともに、新たに強
誘電体コンデンサを追加するだけで、容易にこの発明に
かかるデータ記憶装置を得ることができる。
憶用トランジスタをそのまま用いるとともに、新たに強
誘電体コンデンサを追加するだけで、容易にこの発明に
かかるデータ記憶装置を得ることができる。
【００３２】請求項６のデータ記憶装置は、記憶素子の
第１のスイッチ部および第２のスイッチ部の双方に、各
スイッチ部の継断状態に対応した分極状態を保持する強
誘電体部をそれぞれ設けたことを特徴とする。
第１のスイッチ部および第２のスイッチ部の双方に、各
スイッチ部の継断状態に対応した分極状態を保持する強
誘電体部をそれぞれ設けたことを特徴とする。
【００３３】したがって、記憶素子の第１のスイッチ部
および第２のスイッチ部のいずれか一方にのみ当該強誘
電体部を設ける場合に比べ、電源遮断時により確実にデ
ータを保持することができる。このため、不揮発性デー
タ記憶装置としての信頼性をさらに向上させることがで
きる。
および第２のスイッチ部のいずれか一方にのみ当該強誘
電体部を設ける場合に比べ、電源遮断時により確実にデ
ータを保持することができる。このため、不揮発性デー
タ記憶装置としての信頼性をさらに向上させることがで
きる。
【００３４】請求項７のデータ記憶装置は、強誘電体部
を設けたスイッチ部を有しない記憶素子を、さらに備え
たことを特徴とする。
を設けたスイッチ部を有しない記憶素子を、さらに備え
たことを特徴とする。
【００３５】したがって、従来の揮発性のデータ記憶装
置（たとえば、ＳＲＡＭ）の一部を本発明にかかる不揮
発性の記憶素子に変更することで、揮発性の記憶素子お
よび不揮発性の記憶素子の双方を所望の比率で配置した
データ記憶装置を、容易に実現することができる。
置（たとえば、ＳＲＡＭ）の一部を本発明にかかる不揮
発性の記憶素子に変更することで、揮発性の記憶素子お
よび不揮発性の記憶素子の双方を所望の比率で配置した
データ記憶装置を、容易に実現することができる。
【００３６】
【発明の実施の形態】図１は、この発明の一実施形態に
よるデータ記憶装置であるメモリ装置１０の構成を模式
的に示した図面である。メモリ装置１０には、記憶素子
であるメモリセルＭＣ００，ＭＣ０１，・・・が複数、
行列配置されている。すなわち、ワードラインＷＬ０，
ＷＬ１，ＷＬ２，・・・と、ビットライン対ＢＬＰ０，
ＢＬＰ１，・・・の各交点に、セレクトトランジスタ対
ＳＴＰ００，ＳＴＰ０１，・・・を介して、それぞれ、
メモリセルＭＣ００，ＭＣ０１，・・・が接続されてい
る。
よるデータ記憶装置であるメモリ装置１０の構成を模式
的に示した図面である。メモリ装置１０には、記憶素子
であるメモリセルＭＣ００，ＭＣ０１，・・・が複数、
行列配置されている。すなわち、ワードラインＷＬ０，
ＷＬ１，ＷＬ２，・・・と、ビットライン対ＢＬＰ０，
ＢＬＰ１，・・・の各交点に、セレクトトランジスタ対
ＳＴＰ００，ＳＴＰ０１，・・・を介して、それぞれ、
メモリセルＭＣ００，ＭＣ０１，・・・が接続されてい
る。
【００３７】一方、各ワードラインＷＬ０，ＷＬ１，Ｗ
Ｌ２，・・・は、行デコーダ１２に接続され、ビットラ
イン対ＢＬＰ０，ＢＬＰ１，・・・は、列デコーダ１４
に接続されている。
Ｌ２，・・・は、行デコーダ１２に接続され、ビットラ
イン対ＢＬＰ０，ＢＬＰ１，・・・は、列デコーダ１４
に接続されている。
【００３８】すなわち、行デコーダ１２により一つのワ
ードライン（たとえば、ワードラインＷＬ１）を選択す
るとともに列デコーダ１４により一つのビットライン対
（たとえば、ＢＬＰ１）を選択することで、一つのセレ
クトトランジスタ対（ＳＴＰ１１）を介して一つのメモ
リセル（ＭＣ１１）が選択されることになる。
ードライン（たとえば、ワードラインＷＬ１）を選択す
るとともに列デコーダ１４により一つのビットライン対
（たとえば、ＢＬＰ１）を選択することで、一つのセレ
クトトランジスタ対（ＳＴＰ１１）を介して一つのメモ
リセル（ＭＣ１１）が選択されることになる。
【００３９】図２に基づいて、メモリセルＭＣ１１を例
に、メモリセルの具体的な回路を説明する。メモリセル
ＭＣ１１は、第１のスイッチ部である記憶用トランジス
タＭＴ１，第２のスイッチ部である記憶用トランジスタ
ＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備えており、図
１のように接続されている。
に、メモリセルの具体的な回路を説明する。メモリセル
ＭＣ１１は、第１のスイッチ部である記憶用トランジス
タＭＴ１，第２のスイッチ部である記憶用トランジスタ
ＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備えており、図
１のように接続されている。
【００４０】また、メモリセルＭＣ１１は、一対のセレ
クトトランジスタＳＴ１１、ＳＴ２１（まとめて「セレ
クトトランジスタ対ＳＴＰ１１」という）を介して、一
対のビットラインＢＬ１，ＢＬＢ１（まとめて「ビット
ライン対ＢＬＰ１」という）に接続されている。セレク
トトランジスタ対ＳＴＰ１１のゲートは、ワードライン
ＷＬ１に接続されている。
クトトランジスタＳＴ１１、ＳＴ２１（まとめて「セレ
クトトランジスタ対ＳＴＰ１１」という）を介して、一
対のビットラインＢＬ１，ＢＬＢ１（まとめて「ビット
ライン対ＢＬＰ１」という）に接続されている。セレク
トトランジスタ対ＳＴＰ１１のゲートは、ワードライン
ＷＬ１に接続されている。
【００４１】記憶用トランジスタＭＴ１は、いわゆるＭ
ＦＭＩＳ構造のトランジスタ（上から、メタル層、強誘
電体層、メタル層、絶縁層、シリコン層をこの順に積層
した構造を有するトランジスタ）である。
ＦＭＩＳ構造のトランジスタ（上から、メタル層、強誘
電体層、メタル層、絶縁層、シリコン層をこの順に積層
した構造を有するトランジスタ）である。
【００４２】すなわち、メモリセルＭＣ１１は、従来の
ＳＲＡＭ（スタティックランダムアクセスメモリ、図１
４参照）を構成する一対の記憶用トランジスタＭＴ１，
ＭＴ２のうち、記憶用トランジスタＭＴ１のみを、ＭＦ
ＭＩＳ構造のトランジスタに置換したものである。
ＳＲＡＭ（スタティックランダムアクセスメモリ、図１
４参照）を構成する一対の記憶用トランジスタＭＴ１，
ＭＴ２のうち、記憶用トランジスタＭＴ１のみを、ＭＦ
ＭＩＳ構造のトランジスタに置換したものである。
【００４３】図３Ａに、記憶用トランジスタＭＴ１の構
造を示す。半導体基板であるｐ型のシリコン基板２０
に、ｎ型（第１導電型）半導体で構成されたソース領域
２２およびドレイン領域２４が形成されている。ｐ型
（第２導電型）半導体で構成されたチャネル領域２６の
上には、酸化シリコン（SiO2)による絶縁層２８が設け
られている。絶縁層２８の上にはPoly-Si,IrO2,Irをこ
の順に積層した下部導電体層（第１の導電体層）３０が
設けられている。
造を示す。半導体基板であるｐ型のシリコン基板２０
に、ｎ型（第１導電型）半導体で構成されたソース領域
２２およびドレイン領域２４が形成されている。ｐ型
（第２導電型）半導体で構成されたチャネル領域２６の
上には、酸化シリコン（SiO2)による絶縁層２８が設け
られている。絶縁層２８の上にはPoly-Si,IrO2,Irをこ
の順に積層した下部導電体層（第１の導電体層）３０が
設けられている。
【００４４】その上にはＰＺＴ等により構成された強誘
電体層（強誘電体部）３２が設けられている。強誘電体
層３２は、後述するように、記憶用トランジスタＭＴ１
の継断状態に対応した分極状態を保持する。
電体層（強誘電体部）３２が設けられている。強誘電体
層３２は、後述するように、記憶用トランジスタＭＴ１
の継断状態に対応した分極状態を保持する。
【００４５】さらにその上にはIrO2,Irをこの順に積層
した上部導電体層（第２の導電体層）３４が設けられて
いる。
した上部導電体層（第２の導電体層）３４が設けられて
いる。
【００４６】なお、絶縁層２８としては上記の他に、窒
化シリコン(SiN)等を用いることもできる。また、下部
導電体層３０、上部導電体層３４としては上記の他に、
RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の
金属を用いることができる。
化シリコン(SiN)等を用いることもできる。また、下部
導電体層３０、上部導電体層３４としては上記の他に、
RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の
金属を用いることができる。
【００４７】図３Ａの記憶用トランジスタＭＴ１を記号
で表すと、図３Ｂのようになる。上部導電体層３４には
コントロールゲート電極ＣＧが接続されている。下部導
電体層３０には電極が接続されておらずフローティング
状態ととなっている。ソース領域２２にはソース電極Ｓ
が接続され、ドレイン領域２４にはドレイン電極Ｄが接
続されている。
で表すと、図３Ｂのようになる。上部導電体層３４には
コントロールゲート電極ＣＧが接続されている。下部導
電体層３０には電極が接続されておらずフローティング
状態ととなっている。ソース領域２２にはソース電極Ｓ
が接続され、ドレイン領域２４にはドレイン電極Ｄが接
続されている。
【００４８】図４Ａに、記憶用トランジスタＭＴ２の構
造を示す。記憶用トランジスタＭＴ２は、ｎチャンネル
ＭＯＳＦＥＴである。半導体基板であるｐ型のシリコン
基板２０に、ｎ型半導体で構成されたソース領域２２と
ドレイン領域２４が形成されている。ｐ型半導体で構成
されたチャネル領域２６の上には、酸化シリコン（Si
O2)による絶縁層２８が設けられている。絶縁層２８の
上にはPoly-Siにより構成された導電体層（第１の導電
体層）４０が設けられている。
造を示す。記憶用トランジスタＭＴ２は、ｎチャンネル
ＭＯＳＦＥＴである。半導体基板であるｐ型のシリコン
基板２０に、ｎ型半導体で構成されたソース領域２２と
ドレイン領域２４が形成されている。ｐ型半導体で構成
されたチャネル領域２６の上には、酸化シリコン（Si
O2)による絶縁層２８が設けられている。絶縁層２８の
上にはPoly-Siにより構成された導電体層（第１の導電
体層）４０が設けられている。
【００４９】図４Ａの記憶用トランジスタＭＴ２を記号
で表すと、図４Ｂのようになる。導電体層４０にはゲー
ト電極Ｇが接続されている。ソース領域２２にはソース
電極Ｓが接続され、ドレイン領域２４にはドレイン電極
Ｄが接続されている。
で表すと、図４Ｂのようになる。導電体層４０にはゲー
ト電極Ｇが接続されている。ソース領域２２にはソース
電極Ｓが接続され、ドレイン領域２４にはドレイン電極
Ｄが接続されている。
【００５０】なお、セレクトトランジスタＳＴ１１、Ｓ
Ｔ２１も、記憶用トランジスタＭＴ２と同様の構成を有
するｎチャンネルＭＯＳＦＥＴである。
Ｔ２１も、記憶用トランジスタＭＴ２と同様の構成を有
するｎチャンネルＭＯＳＦＥＴである。
【００５１】メモリセルＭＣ１１を例に説明したが、図
１に示す他のメモリセルＭＣ００，ＭＣ０１，・・・
も、同様の構成である。
１に示す他のメモリセルＭＣ００，ＭＣ０１，・・・
も、同様の構成である。
【００５２】つぎに、図１に示すメモリ装置１０にデー
タを書込む場合の動作について説明する。図５は、デー
タ”０”を書込む場合の動作を説明するための図面であ
る。図５を参照しながら、メモリセルＭＣ１１にデー
タ”０”を書込む場合を例に説明する。
タを書込む場合の動作について説明する。図５は、デー
タ”０”を書込む場合の動作を説明するための図面であ
る。図５を参照しながら、メモリセルＭＣ１１にデー
タ”０”を書込む場合を例に説明する。
【００５３】まず、図１に示す列デコーダ１４によりビ
ットライン対ＢＬＰ１を選択し、データ”０”に対応し
た電位を、ビットライン対ＢＬＰ１に与えておく。すな
わち、ビットライン対ＢＬＰ１を構成するビットライン
ＢＬ１に低電位”Ｌ（接地電位）”を与えるとともに，
ビットラインＢＬＢ１に高電位”Ｈ（電源電位ＶDD）”
を与えておく（図５参照）。
ットライン対ＢＬＰ１を選択し、データ”０”に対応し
た電位を、ビットライン対ＢＬＰ１に与えておく。すな
わち、ビットライン対ＢＬＰ１を構成するビットライン
ＢＬ１に低電位”Ｌ（接地電位）”を与えるとともに，
ビットラインＢＬＢ１に高電位”Ｈ（電源電位ＶDD）”
を与えておく（図５参照）。
【００５４】つぎに、行デコーダ１２によりワードライ
ンＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にする
ことによりセレクトトランジスタ対ＳＴＰ１１をＯＮに
する。これにより、図５に示すように、メモリセルＭＣ
１１の記憶用トランジスタＭＴ２のゲート電極Ｇは”
Ｌ”電位になる。ゲート電極Ｇが”Ｌ”電位になると記
憶用トランジスタＭＴ２がＯＦＦ（断状態）になるよ
う、記憶用トランジスタＭＴ２のしきい値が設定されて
いる。
ンＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にする
ことによりセレクトトランジスタ対ＳＴＰ１１をＯＮに
する。これにより、図５に示すように、メモリセルＭＣ
１１の記憶用トランジスタＭＴ２のゲート電極Ｇは”
Ｌ”電位になる。ゲート電極Ｇが”Ｌ”電位になると記
憶用トランジスタＭＴ２がＯＦＦ（断状態）になるよ
う、記憶用トランジスタＭＴ２のしきい値が設定されて
いる。
【００５５】一方、記憶用トランジスタＭＴ１のコント
ロールゲート電極ＣＧは”Ｈ”電位となる。後述するよ
うに、コントロールゲート電極ＣＧが”Ｈ”電位になる
と記憶用トランジスタＭＴ１がＯＮ（継状態）になるよ
う、記憶用トランジスタＭＴ１のしきい値Ｖthが設定さ
れている。
ロールゲート電極ＣＧは”Ｈ”電位となる。後述するよ
うに、コントロールゲート電極ＣＧが”Ｈ”電位になる
と記憶用トランジスタＭＴ１がＯＮ（継状態）になるよ
う、記憶用トランジスタＭＴ１のしきい値Ｖthが設定さ
れている。
【００５６】このあと、ワードラインＷＬ１を”Ｌ”に
することによりセレクトトランジスタ対ＳＴＰ１１をＯ
ＦＦにすることで、メモリセルＭＣ１１はスタンバイ状
態となる。スタンバイ状態になっても、メモリセルＭＣ
１１の自己ラッチ機能により、記憶用トランジスタＭＴ
２のＯＦＦ状態、および記憶用トランジスタＭＴ１のＯ
Ｎ状態は保持される。
することによりセレクトトランジスタ対ＳＴＰ１１をＯ
ＦＦにすることで、メモリセルＭＣ１１はスタンバイ状
態となる。スタンバイ状態になっても、メモリセルＭＣ
１１の自己ラッチ機能により、記憶用トランジスタＭＴ
２のＯＦＦ状態、および記憶用トランジスタＭＴ１のＯ
Ｎ状態は保持される。
【００５７】したがって、書込まれたデータ”０”が、
メモリセルＭＣ１１に保持されることになる。なお、図
５に示すメモリセルＭＣ１１の状態が、記憶すべきデー
タ”０”に対応した第１の記憶状態である。
メモリセルＭＣ１１に保持されることになる。なお、図
５に示すメモリセルＭＣ１１の状態が、記憶すべきデー
タ”０”に対応した第１の記憶状態である。
【００５８】データ”０”の書込みからスタンバイ状態
にいたる間の、記憶用トランジスタＭＴ１の強誘電体層
３２の分極状態について説明する。図３Ａ，Ｂに示すよ
うに、記憶用トランジスタＭＴ１は、上部導電体層３４
と下部導電体層３０との間に形成されたコンデンサであ
る強誘電体容量Ｃferroと、下部導電体層３０とチャネ
ル領域２６との間に形成されたコンデンサであるＭＯＳ
容量ＣMOSとを、直列に接続したものと考えることがで
きる。強誘電体容量ＣferroとＭＯＳ容量ＣＭＯＳとを
合成したコンデンサをＧＡＴＥ容量ＣＧＡＴＥと呼ぶ。
にいたる間の、記憶用トランジスタＭＴ１の強誘電体層
３２の分極状態について説明する。図３Ａ，Ｂに示すよ
うに、記憶用トランジスタＭＴ１は、上部導電体層３４
と下部導電体層３０との間に形成されたコンデンサであ
る強誘電体容量Ｃferroと、下部導電体層３０とチャネ
ル領域２６との間に形成されたコンデンサであるＭＯＳ
容量ＣMOSとを、直列に接続したものと考えることがで
きる。強誘電体容量ＣferroとＭＯＳ容量ＣＭＯＳとを
合成したコンデンサをＧＡＴＥ容量ＣＧＡＴＥと呼ぶ。
【００５９】図６に、データ”０”を書込む場合におけ
るＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す。
図７に、この場合における強誘電体容量Ｃferroおよび
ＭＯＳ容量ＣMOSの電圧・電荷特性を示す。
るＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す。
図７に、この場合における強誘電体容量Ｃferroおよび
ＭＯＳ容量ＣMOSの電圧・電荷特性を示す。
【００６０】上述のように、記憶用トランジスタＭＴ１
がＯＮになっているので（図５参照）、チャネル領域２
６（図３Ａ参照）の電位は、ほぼ接地電位になってい
る。また、記憶用トランジスタＭＴ１のコントロールゲ
ート電極ＣＧに”Ｈ（ＶDD）”電位が与えられている。
したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２
６を基準として＋ＶDDの電圧が印加される。
がＯＮになっているので（図５参照）、チャネル領域２
６（図３Ａ参照）の電位は、ほぼ接地電位になってい
る。また、記憶用トランジスタＭＴ１のコントロールゲ
ート電極ＣＧに”Ｈ（ＶDD）”電位が与えられている。
したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２
６を基準として＋ＶDDの電圧が印加される。
【００６１】このため、図６に示すように、ＧＡＴＥ容
量ＣGATEに現れる電圧・電荷の状態は、Ｑ４になる。こ
のとき、図７に示すように、強誘電体容量Ｃferroの状
態は、Ｐ４になる。同様に、ＭＯＳ容量ＣMOSの状態
は、Ｓ４になる。なお、このときＭＯＳ容量ＣMOSに発
生する電圧はＶ2であり、記憶用トランジスタＭＴ１の
しきい値Ｖthよりも大きくなっていることが分かる。
量ＣGATEに現れる電圧・電荷の状態は、Ｑ４になる。こ
のとき、図７に示すように、強誘電体容量Ｃferroの状
態は、Ｐ４になる。同様に、ＭＯＳ容量ＣMOSの状態
は、Ｓ４になる。なお、このときＭＯＳ容量ＣMOSに発
生する電圧はＶ2であり、記憶用トランジスタＭＴ１の
しきい値Ｖthよりも大きくなっていることが分かる。
【００６２】つぎに、メモリ装置１０の電源（図示せ
ず）を遮断し、その後、電源を再投入した場合の動作を
説明する。メモリセルＭＣ１１がデータ”０”を記憶し
た状態のままメモリ装置１０の電源を遮断すると、時間
の経過に伴って、ＧＡＴＥ容量ＣGATEには、図６のＱ１
点で示される電圧・電荷状態が現れる。このとき、強誘
電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・
電荷は、それぞれ、図７のＰ１点およびＳ１点で示され
る。
ず）を遮断し、その後、電源を再投入した場合の動作を
説明する。メモリセルＭＣ１１がデータ”０”を記憶し
た状態のままメモリ装置１０の電源を遮断すると、時間
の経過に伴って、ＧＡＴＥ容量ＣGATEには、図６のＱ１
点で示される電圧・電荷状態が現れる。このとき、強誘
電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・
電荷は、それぞれ、図７のＰ１点およびＳ１点で示され
る。
【００６３】強誘電体容量ＣferroとＭＯＳ容量ＣMOSと
は直列に接続されているから、図７のＰ１点およびＳ１
点の電荷はともに、図６のＱ１点の電荷に等しい。図７
のＰ１点およびＳ１点の電圧の和は０Ｖとなる。したが
って、Ｓ１点の電圧をＶ1とするとＰ１点の電圧は、図
７に示すように、絶対値が等しく極性が逆の−Ｖ1とな
る。
は直列に接続されているから、図７のＰ１点およびＳ１
点の電荷はともに、図６のＱ１点の電荷に等しい。図７
のＰ１点およびＳ１点の電圧の和は０Ｖとなる。したが
って、Ｓ１点の電圧をＶ1とするとＰ１点の電圧は、図
７に示すように、絶対値が等しく極性が逆の−Ｖ1とな
る。
【００６４】ここで、メモリ装置１０の電源を再投入し
た場合、再投入時におけるＭＯＳ容量ＣMOSの電圧はＶ1
であり、これは記憶用トランジスタＭＴ１のしきい値Ｖ
thよりも大きい。このため、記憶用トランジスタＭＴ１
は、やがて、ＯＮ状態となる。
た場合、再投入時におけるＭＯＳ容量ＣMOSの電圧はＶ1
であり、これは記憶用トランジスタＭＴ１のしきい値Ｖ
thよりも大きい。このため、記憶用トランジスタＭＴ１
は、やがて、ＯＮ状態となる。
【００６５】すなわち、図６に示すように、ＧＡＴＥ容
量ＣGATEに現れる電圧・電荷の状態は、Ｑ１からＱ３を
経てＱ４に戻る。このとき、図７に示すように、強誘電
体容量Ｃferroの状態は、Ｐ１からＰ３を経てＰ４に戻
る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ１からＳ４
に戻る。
量ＣGATEに現れる電圧・電荷の状態は、Ｑ１からＱ３を
経てＱ４に戻る。このとき、図７に示すように、強誘電
体容量Ｃferroの状態は、Ｐ１からＰ３を経てＰ４に戻
る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ１からＳ４
に戻る。
【００６６】なお、これに伴って、他方の記憶用トラン
ジスタＭＴ２は、ＯＦＦ状態となる。
ジスタＭＴ２は、ＯＦＦ状態となる。
【００６７】つまり、メモリ装置１０の電源を遮断し、
その後、電源を再投入した場合、メモリセルＭＣ１１
は、電源を遮断する前の状態、すなわち、データ”０”
に対応した第１の記憶状態に復帰することがわかる。
その後、電源を再投入した場合、メモリセルＭＣ１１
は、電源を遮断する前の状態、すなわち、データ”０”
に対応した第１の記憶状態に復帰することがわかる。
【００６８】つぎに、メモリセルＭＣ１１にデータ”
１”を書込む場合について説明する。図８は、メモリセ
ルＭＣ１１にデータ”１”を書込む場合の動作を説明す
るための図面である。
１”を書込む場合について説明する。図８は、メモリセ
ルＭＣ１１にデータ”１”を書込む場合の動作を説明す
るための図面である。
【００６９】データ”０”を書込む場合と同様に、ま
ず、図１に示す列デコーダ１４によりビットライン対Ｂ
ＬＰ１を選択する。このとき、データ”１”に対応した
電位を、ビットライン対ＢＬＰ１に与えておく。すなわ
ち、ビットライン対ＢＬＰ１を構成するビットラインＢ
Ｌ１に高電位”Ｈ（電源電位ＶDD）”を与えるととも
に，ビットラインＢＬＢ１に低電位”Ｌ（接地電位）”
を与えておく（図８参照）。
ず、図１に示す列デコーダ１４によりビットライン対Ｂ
ＬＰ１を選択する。このとき、データ”１”に対応した
電位を、ビットライン対ＢＬＰ１に与えておく。すなわ
ち、ビットライン対ＢＬＰ１を構成するビットラインＢ
Ｌ１に高電位”Ｈ（電源電位ＶDD）”を与えるととも
に，ビットラインＢＬＢ１に低電位”Ｌ（接地電位）”
を与えておく（図８参照）。
【００７０】つぎに、データ”０”を書込む場合と同様
に、行デコーダ１２によりワードラインＷＬ１を選択
し、ワードラインＷＬ１を”Ｈ”にすることによりセレ
クトトランジスタ対ＳＴＰ１１をＯＮにする。これによ
り、図８に示すように、メモリセルＭＣ１１の記憶用ト
ランジスタＭＴ２のゲート電極Ｇは”Ｈ”電位になる。
ゲート電極Ｇが”Ｈ”電位になると記憶用トランジスタ
ＭＴ２がＯＮ（継状態）になるよう、記憶用トランジス
タＭＴ２のしきい値が設定されている。
に、行デコーダ１２によりワードラインＷＬ１を選択
し、ワードラインＷＬ１を”Ｈ”にすることによりセレ
クトトランジスタ対ＳＴＰ１１をＯＮにする。これによ
り、図８に示すように、メモリセルＭＣ１１の記憶用ト
ランジスタＭＴ２のゲート電極Ｇは”Ｈ”電位になる。
ゲート電極Ｇが”Ｈ”電位になると記憶用トランジスタ
ＭＴ２がＯＮ（継状態）になるよう、記憶用トランジス
タＭＴ２のしきい値が設定されている。
【００７１】一方、記憶用トランジスタＭＴ１のコント
ロールゲート電極ＣＧは”Ｌ”電位となる。コントロー
ルゲート電極ＣＧが”Ｌ”電位になると記憶用トランジ
スタＭＴ１がＯＦＦ（断状態）になるよう、記憶用トラ
ンジスタＭＴ１のしきい値Ｖthが設定されている。
ロールゲート電極ＣＧは”Ｌ”電位となる。コントロー
ルゲート電極ＣＧが”Ｌ”電位になると記憶用トランジ
スタＭＴ１がＯＦＦ（断状態）になるよう、記憶用トラ
ンジスタＭＴ１のしきい値Ｖthが設定されている。
【００７２】このあと、データ”０”を書込む場合と同
様に、ワードラインＷＬ１を”Ｌ”にすることによりセ
レクトトランジスタ対ＳＴＰ１１をＯＦＦにすること
で、スタンバイ状態となる。スタンバイ状態になって
も、メモリセルＭＣ１１の自己ラッチ機能により、記憶
用トランジスタＭＴ２のＯＮ状態、および記憶用トラン
ジスタＭＴ１のＯＦＦ状態は保持される。したがって、
書込まれたデータ”１”が、メモリセルＭＣ１１に保持
されることになる。なお、図８に示すメモリセルＭＣ１
１の状態が、記憶すべきデータ”１”に対応した第２の
記憶状態である。
様に、ワードラインＷＬ１を”Ｌ”にすることによりセ
レクトトランジスタ対ＳＴＰ１１をＯＦＦにすること
で、スタンバイ状態となる。スタンバイ状態になって
も、メモリセルＭＣ１１の自己ラッチ機能により、記憶
用トランジスタＭＴ２のＯＮ状態、および記憶用トラン
ジスタＭＴ１のＯＦＦ状態は保持される。したがって、
書込まれたデータ”１”が、メモリセルＭＣ１１に保持
されることになる。なお、図８に示すメモリセルＭＣ１
１の状態が、記憶すべきデータ”１”に対応した第２の
記憶状態である。
【００７３】データ”１”の書込みからスタンバイ状態
にいたる間の、記憶用トランジスタＭＴ１の強誘電体層
３２の分極状態について説明する。
にいたる間の、記憶用トランジスタＭＴ１の強誘電体層
３２の分極状態について説明する。
【００７４】図９に、データ”１”を書込む場合におけ
るＧＡＴＥ容量ＣGATEの電圧・電荷特性を示す。図１０
に、この場合の強誘電体容量ＣferroおよびＭＯＳ容量
ＣMOSの電圧・電荷特性を示す。
るＧＡＴＥ容量ＣGATEの電圧・電荷特性を示す。図１０
に、この場合の強誘電体容量ＣferroおよびＭＯＳ容量
ＣMOSの電圧・電荷特性を示す。
【００７５】上述のように、図８に示す記憶用トランジ
スタＭＴ１がＯＦＦになっているので、チャネル領域２
６（図３Ａ参照）の電位は、ほぼＶDD／２になってい
る。また、記憶用トランジスタＭＴ１のコントロールゲ
ート電極ＣＧに”Ｌ（接地電位）”電位が与えられてい
る。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領
域２６を基準として−ＶDD／２の電圧が印加される。
スタＭＴ１がＯＦＦになっているので、チャネル領域２
６（図３Ａ参照）の電位は、ほぼＶDD／２になってい
る。また、記憶用トランジスタＭＴ１のコントロールゲ
ート電極ＣＧに”Ｌ（接地電位）”電位が与えられてい
る。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領
域２６を基準として−ＶDD／２の電圧が印加される。
【００７６】このため、図９に示すように、ＧＡＴＥ容
量ＣGATEに現れる電圧・電荷の状態は、Ｑ５になる。こ
のとき、図１０に示すように、強誘電体容量Ｃferroの
状態は、Ｐ５になる。同様に、ＭＯＳ容量ＣMOSの状態
は、Ｓ５になる。なお、このときＭＯＳ容量ＣMOSに発
生する電圧は−Ｖ4であり、記憶用トランジスタＭＴ１
のしきい値Ｖthよりも小さくなっていることが分かる。
量ＣGATEに現れる電圧・電荷の状態は、Ｑ５になる。こ
のとき、図１０に示すように、強誘電体容量Ｃferroの
状態は、Ｐ５になる。同様に、ＭＯＳ容量ＣMOSの状態
は、Ｓ５になる。なお、このときＭＯＳ容量ＣMOSに発
生する電圧は−Ｖ4であり、記憶用トランジスタＭＴ１
のしきい値Ｖthよりも小さくなっていることが分かる。
【００７７】つぎに、メモリ装置１０の電源を遮断し、
その後、電源を再投入した場合の動作を説明する。デー
タ”１”を記憶した状態のままメモリ装置１０の電源を
遮断すると、時間の経過に伴って、ＧＡＴＥ容量ＣGATE
には、図９のＱ２点で示される電圧・電荷状態が現れ
る。このとき、強誘電体容量ＣferroおよびＭＯＳ容量
ＣMOSに現れる電圧・電荷は、それぞれ、図１０のＰ２
点およびＳ２点で示される。
その後、電源を再投入した場合の動作を説明する。デー
タ”１”を記憶した状態のままメモリ装置１０の電源を
遮断すると、時間の経過に伴って、ＧＡＴＥ容量ＣGATE
には、図９のＱ２点で示される電圧・電荷状態が現れ
る。このとき、強誘電体容量ＣferroおよびＭＯＳ容量
ＣMOSに現れる電圧・電荷は、それぞれ、図１０のＰ２
点およびＳ２点で示される。
【００７８】強誘電体容量ＣferroとＭＯＳ容量ＣMOSと
は直列に接続されているから、図１０のＰ２点およびＳ
２点の電荷はともに、図９のＱ２点の電荷に等しい。図
１０のＰ２点およびＳ２点の電圧の和は０Ｖとなる。し
たがって、Ｓ２点の電圧を−Ｖ3とするとＰ２点の電圧
は、図１０に示すように、絶対値が等しく極性が逆のＶ
3となる。
は直列に接続されているから、図１０のＰ２点およびＳ
２点の電荷はともに、図９のＱ２点の電荷に等しい。図
１０のＰ２点およびＳ２点の電圧の和は０Ｖとなる。し
たがって、Ｓ２点の電圧を−Ｖ3とするとＰ２点の電圧
は、図１０に示すように、絶対値が等しく極性が逆のＶ
3となる。
【００７９】ここで、メモリ装置１０の電源を再投入し
たとする。再投入時におけるＭＯＳ容量ＣMOSの電圧は
−Ｖ3であり、これは記憶用トランジスタＭＴ１のしき
い値Ｖthよりも小さい。このため、記憶用トランジスタ
ＭＴ１は、やがて、ＯＦＦ状態となる。
たとする。再投入時におけるＭＯＳ容量ＣMOSの電圧は
−Ｖ3であり、これは記憶用トランジスタＭＴ１のしき
い値Ｖthよりも小さい。このため、記憶用トランジスタ
ＭＴ１は、やがて、ＯＦＦ状態となる。
【００８０】すなわち、図９に示すように、ＧＡＴＥ容
量ＣGATEに現れる電圧・電荷の状態は、Ｑ２からＱ６を
経てＱ５に戻る。このとき、図１０に示すように、強誘
電体容量Ｃferroの状態は、Ｐ２からＰ６を経てＰ５に
戻る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ２からＳ
５に戻る。
量ＣGATEに現れる電圧・電荷の状態は、Ｑ２からＱ６を
経てＱ５に戻る。このとき、図１０に示すように、強誘
電体容量Ｃferroの状態は、Ｐ２からＰ６を経てＰ５に
戻る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ２からＳ
５に戻る。
【００８１】なお、これに伴って、他方の記憶用トラン
ジスタＭＴ２は、ＯＮ状態となる。
ジスタＭＴ２は、ＯＮ状態となる。
【００８２】つまり、メモリ装置１０の電源を遮断し、
その後、電源を再投入した場合、メモリセルＭＣ１１
は、電源を遮断する前の状態、すなわち、データ”１”
に対応した第１の記憶状態に復帰することがわかる。
その後、電源を再投入した場合、メモリセルＭＣ１１
は、電源を遮断する前の状態、すなわち、データ”１”
に対応した第１の記憶状態に復帰することがわかる。
【００８３】このように、メモリ装置１０は、記憶デー
タの内容にかかわらず、電源を遮断しても当該データを
記憶している。すなわち、メモリ装置１０は不揮発性の
メモリ装置である。
タの内容にかかわらず、電源を遮断しても当該データを
記憶している。すなわち、メモリ装置１０は不揮発性の
メモリ装置である。
【００８４】つぎに、メモリセルＭＣ１１からデータを
読み出す場合の動作について説明する。
読み出す場合の動作について説明する。
【００８５】まず、図１に示す行デコーダ１２によりワ
ードラインＷＬ１を選択し、ワードラインＷＬ１を”
Ｈ”にすることによりセレクトトランジスタ対ＳＴＰ１
１をＯＮにする。これにより、ビットライン対ＢＬＰ１
に、記憶データの内容に応じた電圧が生ずる。
ードラインＷＬ１を選択し、ワードラインＷＬ１を”
Ｈ”にすることによりセレクトトランジスタ対ＳＴＰ１
１をＯＮにする。これにより、ビットライン対ＢＬＰ１
に、記憶データの内容に応じた電圧が生ずる。
【００８６】たとえば、前述の図５のようにデータ”
０”が記憶されていた場合には、ビットラインＢＬ１
が”Ｌ”電位となり、ビットラインＢＬＢ１が”Ｈ”電
位となる。一方、前述の図８のようにデータ”１”が記
憶されていた場合には、ビットラインＢＬ１が”Ｈ”電
位となり、ビットラインＢＬＢ１が”Ｌ”電位となる。
０”が記憶されていた場合には、ビットラインＢＬ１
が”Ｌ”電位となり、ビットラインＢＬＢ１が”Ｈ”電
位となる。一方、前述の図８のようにデータ”１”が記
憶されていた場合には、ビットラインＢＬ１が”Ｈ”電
位となり、ビットラインＢＬＢ１が”Ｌ”電位となる。
【００８７】したがって、図１に示す列デコーダ１４に
よりビットライン対ＢＬＰ１を選択して、ビットライン
対ＢＬＰ１の電圧を検出することにより、メモリセルＭ
Ｃ１１に記憶されていたデータの内容を知ることができ
る。
よりビットライン対ＢＬＰ１を選択して、ビットライン
対ＢＬＰ１の電圧を検出することにより、メモリセルＭ
Ｃ１１に記憶されていたデータの内容を知ることができ
る。
【００８８】なお、上述の実施形態においては、従来の
ＳＲＡＭを構成する一対の記憶用トランジスタＭＴ１，
ＭＴ２のうち、記憶用トランジスタＭＴ１のみを、ＭＦ
ＭＩＳ構造のトランジスタに置換した場合を例に説明し
たが、図１１に示すように、一対の記憶用トランジスタ
ＭＴ１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタ
にしてもよい。
ＳＲＡＭを構成する一対の記憶用トランジスタＭＴ１，
ＭＴ２のうち、記憶用トランジスタＭＴ１のみを、ＭＦ
ＭＩＳ構造のトランジスタに置換した場合を例に説明し
たが、図１１に示すように、一対の記憶用トランジスタ
ＭＴ１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタ
にしてもよい。
【００８９】図１１のように構成すれば、メモリ装置の
電源を遮断し、その後、電源を再投入した場合、メモリ
セルＭＣ１１は、より確実に、電源を遮断する前の状態
に復帰することができる。すなわち、より信頼性の高い
メモリ装置を実現することができる。
電源を遮断し、その後、電源を再投入した場合、メモリ
セルＭＣ１１は、より確実に、電源を遮断する前の状態
に復帰することができる。すなわち、より信頼性の高い
メモリ装置を実現することができる。
【００９０】また、上述の各実施形態においては、強誘
電体部を設けたスイッチ部として、ＭＦＭＩＳ構造のト
ランジスタを例に説明したが、強誘電体部を設けたスイ
ッチ部は、これに限定されるものではない。強誘電体部
を設けたスイッチ部として、たとえば、図１２に示すよ
うな記憶用トランジスタＭＴ１を用いることもできる。
電体部を設けたスイッチ部として、ＭＦＭＩＳ構造のト
ランジスタを例に説明したが、強誘電体部を設けたスイ
ッチ部は、これに限定されるものではない。強誘電体部
を設けたスイッチ部として、たとえば、図１２に示すよ
うな記憶用トランジスタＭＴ１を用いることもできる。
【００９１】図１２に示す記憶用トランジスタＭＴ１
は、図４Ａに示すような通常のＭＯＳＦＥＴの絶縁層２
８を、シリコン酸化物ではなくＰＺＴ等の強誘電体材料
で構成したトランジスタである。したがって、従来のＳ
ＲＡＭ等に用いる記憶用トランジスタの材料を一部変更
するだけで、容易に不揮発性のメモリ装置を得ることが
できる。
は、図４Ａに示すような通常のＭＯＳＦＥＴの絶縁層２
８を、シリコン酸化物ではなくＰＺＴ等の強誘電体材料
で構成したトランジスタである。したがって、従来のＳ
ＲＡＭ等に用いる記憶用トランジスタの材料を一部変更
するだけで、容易に不揮発性のメモリ装置を得ることが
できる。
【００９２】また、強誘電体部を設けたスイッチ部とし
て、たとえば、図１３に示すようなスイッチ部ＳＷ１を
用いることもできる。図１３に示すスイッチ部ＳＷ１
は、記憶用トランジスタＭＴ１である通常のＭＯＳＦＥ
Ｔと強誘電体コンデンサＣ１とを備えている。記憶用ト
ランジスタＭＴ１のゲート電極Ｇと抵抗Ｒ２との間に、
強誘電体コンデンサＣ１が直列に接続されている。
て、たとえば、図１３に示すようなスイッチ部ＳＷ１を
用いることもできる。図１３に示すスイッチ部ＳＷ１
は、記憶用トランジスタＭＴ１である通常のＭＯＳＦＥ
Ｔと強誘電体コンデンサＣ１とを備えている。記憶用ト
ランジスタＭＴ１のゲート電極Ｇと抵抗Ｒ２との間に、
強誘電体コンデンサＣ１が直列に接続されている。
【００９３】図１３のように構成すれば、従来のＳＲＡ
Ｍ等に用いる記憶用トランジスタをそのまま用いるとと
もに、新たに強誘電体コンデンサを追加するだけで、容
易に不揮発性のメモリ装置を得ることができる。
Ｍ等に用いる記憶用トランジスタをそのまま用いるとと
もに、新たに強誘電体コンデンサを追加するだけで、容
易に不揮発性のメモリ装置を得ることができる。
【００９４】なお、上述の各実施形態においては、図１
に示すメモリ装置１０を構成する全てのメモリセルＭＣ
００，ＭＣ０１，・・・が、強誘電体部を設けたスイッ
チ部を有するメモリセルである場合を例に説明したが、
この発明はこれに限定されるものではない。たとえば、
メモリセルＭＣ００，ＭＣ０１，・・・のうち、一部の
メモリセルのみが強誘電体部を設けたスイッチ部を有
し、他のメモリセルは強誘電体部を設けたスイッチ部を
有しないよう構成することもできる。
に示すメモリ装置１０を構成する全てのメモリセルＭＣ
００，ＭＣ０１，・・・が、強誘電体部を設けたスイッ
チ部を有するメモリセルである場合を例に説明したが、
この発明はこれに限定されるものではない。たとえば、
メモリセルＭＣ００，ＭＣ０１，・・・のうち、一部の
メモリセルのみが強誘電体部を設けたスイッチ部を有
し、他のメモリセルは強誘電体部を設けたスイッチ部を
有しないよう構成することもできる。
【００９５】このように構成すれば、たとえば、従来の
ＳＲＡＭの一部のみを不揮発性の記憶素子に変更するこ
とができる。したがって、揮発性の記憶素子および不揮
発性の記憶素子の双方を所望の比率で配置したメモリ装
置を、容易に実現することができる。
ＳＲＡＭの一部のみを不揮発性の記憶素子に変更するこ
とができる。したがって、揮発性の記憶素子および不揮
発性の記憶素子の双方を所望の比率で配置したメモリ装
置を、容易に実現することができる。
【００９６】また、上述の各実施形態においては、メモ
リセルとして、図２に示すような一対の記憶用トランジ
スタＭＴ１，ＭＴ２とともに一対の抵抗Ｒ１，Ｒ２を用
いたタイプのメモリセルを例に説明したが、メモリセル
のタイプはこれに限定されるものではない。たとえば、
一対の記憶用トランジスタとともに一対のダイオードを
用いたタイプのメモリセルや、一対の記憶用トランジス
タとともに他の一対のトランジスタを用いたタイプのメ
モリセル等にも、この発明を適用することができる。
リセルとして、図２に示すような一対の記憶用トランジ
スタＭＴ１，ＭＴ２とともに一対の抵抗Ｒ１，Ｒ２を用
いたタイプのメモリセルを例に説明したが、メモリセル
のタイプはこれに限定されるものではない。たとえば、
一対の記憶用トランジスタとともに一対のダイオードを
用いたタイプのメモリセルや、一対の記憶用トランジス
タとともに他の一対のトランジスタを用いたタイプのメ
モリセル等にも、この発明を適用することができる。
【００９７】なお、一対の記憶用トランジスタとともに
他の一対のトランジスタを用いたタイプのメモリセル
（ＣＭＯＳセル等）にこの発明を適用する場合には、メ
モリセルを構成するトランジスタのうち任意のトランジ
スタに強誘電体部を設けることができる。したがって、
たとえば、２対のトランジスタ全てに強誘電体部を設け
ることもできる。
他の一対のトランジスタを用いたタイプのメモリセル
（ＣＭＯＳセル等）にこの発明を適用する場合には、メ
モリセルを構成するトランジスタのうち任意のトランジ
スタに強誘電体部を設けることができる。したがって、
たとえば、２対のトランジスタ全てに強誘電体部を設け
ることもできる。
【００９８】なお、上述の実施形態においては、記憶用
トランジスタがｎチャネル型のＭＯＳＦＥＴタイプのト
ランジスタである場合を例に説明したが、記憶用トラン
ジスタがｐチャネル型のＭＯＳＦＥＴタイプのトランジ
スタである場合にも、この発明を適用することができ
る。
トランジスタがｎチャネル型のＭＯＳＦＥＴタイプのト
ランジスタである場合を例に説明したが、記憶用トラン
ジスタがｐチャネル型のＭＯＳＦＥＴタイプのトランジ
スタである場合にも、この発明を適用することができ
る。
【００９９】また、第１のスイッチ部または第２のスイ
ッチ部は、ＭＯＳＦＥＴタイプのトランジスタを備えた
ものに限定されるものではない。第１のスイッチ部また
は第２のスイッチ部として、たとえば、ＭＯＳＦＥＴタ
イプのトランジスタ以外のトランジスタやトランジスタ
以外のスイッチング素子を用いることもできる。
ッチ部は、ＭＯＳＦＥＴタイプのトランジスタを備えた
ものに限定されるものではない。第１のスイッチ部また
は第２のスイッチ部として、たとえば、ＭＯＳＦＥＴタ
イプのトランジスタ以外のトランジスタやトランジスタ
以外のスイッチング素子を用いることもできる。
【図ｌ】この発明の一実施形態によるデータ記憶装置で
あるメモリ装置１０の構成を模式的に示した図面であ
る。
あるメモリ装置１０の構成を模式的に示した図面であ
る。
【図２】メモリセルＭＣ１１の具体的な回路図である。
【図３】図３Ａは、記憶用トランジスタＭＴ１の構造を
示す図面である。図３Ｂは、図３Ａの記憶用トランジス
タＭＴ１を記号で表した図面である。
示す図面である。図３Ｂは、図３Ａの記憶用トランジス
タＭＴ１を記号で表した図面である。
【図４】図４Ａは、記憶用トランジスタＭＴ２の構造を
示す図面である。図４Ｂは、図４Ａの記憶用トランジス
タＭＴ２を記号で表した図面である。
示す図面である。図４Ｂは、図４Ａの記憶用トランジス
タＭＴ２を記号で表した図面である。
【図５】メモリセルＭＣ１１にデータ”０”を書込む場
合の動作を説明するための図面である。
合の動作を説明するための図面である。
【図６】データ”０”を書込む場合におけるＧＡＴＥ容
量ＣGATEの電圧・電荷特性の一例を示す図面である。
量ＣGATEの電圧・電荷特性の一例を示す図面である。
【図７】データ”０”を書込む場合における強誘電体容
量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示
す図面である。
量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示
す図面である。
【図８】メモリセルＭＣ１１にデータ”１”を書込む場
合の動作を説明するための図面である。
合の動作を説明するための図面である。
【図９】データ”１”を書込む場合におけるＧＡＴＥ容
量ＣGATEの電圧・電荷特性の一例を示す図面である。
量ＣGATEの電圧・電荷特性の一例を示す図面である。
【図１０】データ”１”を書込む場合における強誘電体
容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を
示す図面である。
容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を
示す図面である。
【図１１】この発明の他の実施形態によるメモリセルＭ
Ｃ１１の具体的な回路図である。
Ｃ１１の具体的な回路図である。
【図１２】この発明のさらに他の実施形態によるメモリ
セルＭＣ１１の具体的な回路図である。
セルＭＣ１１の具体的な回路図である。
【図１３】この発明のさらに他の実施形態によるメモリ
セルＭＣ１１の具体的な回路図である。
セルＭＣ１１の具体的な回路図である。
【図１４】従来のメモリ装置を構成するメモリセルＭＣ
の具体的な回路図である。
の具体的な回路図である。
３２・・・・・強誘電体層 ＭＣ１１・・・メモリセル ＭＴ１・・・・記憶用トランジスタ ＭＴ２・・・・記憶用トランジスタ
Claims (7)
- 【請求項１】相互に異なる継断状態を呈するよう構成さ
れた第１のスイッチ部および第２のスイッチ部を有し、
第１のスイッチ部が継状態であるとともに第２のスイッ
チ部が断状態である第１の記憶状態と第１のスイッチ部
が断状態であるとともに第２のスイッチ部が継状態であ
る第２の記憶状態とのうちいずれかの記憶状態を、記憶
すべきデータに対応させて保持する記憶素子、 を備えたデータ記憶装置であって、 前記記憶素子の第１のスイッチ部および第２のスイッチ
部のうち少なくとも一方のスイッチ部に、当該スイッチ
部の継断状態に対応した分極状態を保持する強誘電体部
を設けたこと、 を特徴とするデータ記憶装置。 - 【請求項２】請求項１のデータ記憶装置において、 前記記憶素子の第１のスイッチ部および第２のスイッチ
部は、ともに、 Ａ）半導体基板に形成された第１導電型のソース領域お
よびドレイン領域、 Ｂ）ソース領域とドレイン領域との間に配置された第２
導電型のチャネル領域、 Ｃ）チャネル領域の上に配置された絶縁層、 Ｄ）前記絶縁層の上に配置された第１の導電体層、 を有する記憶用トランジスタを備えたこと、 を特徴とするもの。 - 【請求項３】請求項２のデータ記憶装置において、 前記強誘電体部を備えたスイッチ部を構成する記憶用ト
ランジスタは、さらに、 Ｅ）前記第１の導電体層の上に形成された強誘電体層、 Ｆ）強誘電体層の上に形成された第２の導電体層、 を有すること、 を特徴とするもの。 - 【請求項４】請求項２のデータ記憶装置において、 前記強誘電体部を備えたスイッチ部を構成する記憶用ト
ランジスタの前記絶縁層を、強誘電体を用いて構成した
こと、 を特徴とするもの。 - 【請求項５】請求項２のデータ記憶装置において、 前記強誘電体部を備えたスイッチ部を構成する記憶用ト
ランジスタの前記第１の導電体層に対し、直列に、強誘
電体コンデンサを接続したこと、 を特徴とするもの。 - 【請求項６】請求項１ないし請求項５のデータ記憶装置
において、 前記記憶素子の第１のスイッチ部および第２のスイッチ
部の双方に、各スイッチ部の継断状態に対応した分極状
態を保持する強誘電体部をそれぞれ設けたこと、 を特徴とするもの。 - 【請求項７】請求項１ないし請求項６のデータ記憶装置
において、 前記強誘電体部を設けたスイッチ部を有しない記憶素子
を、さらに備えたこと、 を特徴とするもの。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32603297A JP3698386B2 (ja) | 1997-11-27 | 1997-11-27 | データ記憶装置 |
| US09/198,841 US6069816A (en) | 1997-11-27 | 1998-11-24 | High-speed responding data storing device for maintaining stored data without power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32603297A JP3698386B2 (ja) | 1997-11-27 | 1997-11-27 | データ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11162160A true JPH11162160A (ja) | 1999-06-18 |
| JP3698386B2 JP3698386B2 (ja) | 2005-09-21 |
Family
ID=18183347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32603297A Expired - Fee Related JP3698386B2 (ja) | 1997-11-27 | 1997-11-27 | データ記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6069816A (ja) |
| JP (1) | JP3698386B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059259A (ja) * | 2001-08-13 | 2003-02-28 | Texas Instr Japan Ltd | 強誘電体メモリ |
| WO2017179314A1 (ja) * | 2016-04-13 | 2017-10-19 | ソニー株式会社 | 半導体記憶素子、および電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7476925B2 (en) | 2001-08-30 | 2009-01-13 | Micron Technology, Inc. | Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators |
| US6754108B2 (en) * | 2001-08-30 | 2004-06-22 | Micron Technology, Inc. | DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| US7042043B2 (en) | 2001-08-30 | 2006-05-09 | Micron Technology, Inc. | Programmable array logic or memory devices with asymmetrical tunnel barriers |
| US6963103B2 (en) * | 2001-08-30 | 2005-11-08 | Micron Technology, Inc. | SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| US6778441B2 (en) | 2001-08-30 | 2004-08-17 | Micron Technology, Inc. | Integrated circuit memory device and method |
| US7087954B2 (en) | 2001-08-30 | 2006-08-08 | Micron Technology, Inc. | In service programmable logic arrays with low tunnel barrier interpoly insulators |
| US7075829B2 (en) | 2001-08-30 | 2006-07-11 | Micron Technology, Inc. | Programmable memory address and decode circuits with low tunnel barrier interpoly insulators |
| US7132711B2 (en) * | 2001-08-30 | 2006-11-07 | Micron Technology, Inc. | Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers |
| US7135734B2 (en) * | 2001-08-30 | 2006-11-14 | Micron Technology, Inc. | Graded composition metal oxide tunnel barrier interpoly insulators |
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| US7221586B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
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