JPH11163040A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH11163040A
JPH11163040A JP9325519A JP32551997A JPH11163040A JP H11163040 A JPH11163040 A JP H11163040A JP 9325519 A JP9325519 A JP 9325519A JP 32551997 A JP32551997 A JP 32551997A JP H11163040 A JPH11163040 A JP H11163040A
Authority
JP
Japan
Prior art keywords
semiconductor chip
film carrier
lead wire
semiconductor device
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9325519A
Other languages
English (en)
Other versions
JP3042613B2 (ja
Inventor
Keiichiro Ho
慶一郎 方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9325519A priority Critical patent/JP3042613B2/ja
Priority to US09/199,363 priority patent/US6114754A/en
Priority to KR1019980051011A priority patent/KR19990045613A/ko
Priority to CN98125811A priority patent/CN1221310A/zh
Priority to TW087119783A priority patent/TW405193B/zh
Publication of JPH11163040A publication Critical patent/JPH11163040A/ja
Application granted granted Critical
Publication of JP3042613B2 publication Critical patent/JP3042613B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/701—Tape-automated bond [TAB] connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/688—Flexible insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H10W70/655—Fan-out layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H10W72/9445—Top-view layouts, e.g. mirror arrays

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 従来のエッチングルールで配線設計しても狭
ピッチ化、多ピン化に対応できるフィルムキャリアを従
来通りの高歩留まりで製造できる。 【解決手段】 半導体チップ１１の周辺部で内側と外側
と交互に二列に並ぶ電極パッド１２Ａ、１２Ｂと、外側
の電極パッド１２Ａから半導体チップ１１の外側方向、
かつ内側の電極パッド１２Ｂから半導体チップ１１の内
側方向、それぞれに延びた形状にフィルムキャリア１０
上でエッチングにより形成されるリード線１３と、この
リード線１３の先端に接続しフィルムキャリア１０上に
形成されるバンプ１４とを備えている。したがって、電
極パッドのピッチを従来の２倍まで上げることができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップがフ
ィルムキャリアに搭載される半導体装置およびその製造
方法に関し、特に、半導体チップの狭パッドピッチ化、
多ピン化に適した高密度実装用の半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】近年、半導体パッケージにおいては、小
型軽量化、高速化、高機能化という電子機器の要求に対
応するために、新しい形態のものが次々に開発されてい
る。特に、チップの高集積化による多ピン化と装置の小
形化、薄形化の要求は年々厳しくなり、その両立には、
極狭ピッチ化は避けられない。したがって、狭ピッチ化
が可能なインナーボンディング接続技術とピッチを拡大
できるエリアアレイ接続技術とは必要不可欠な技術にな
ることは間違いないと思われる。
【０００３】このような状況において、半導体チップが
フィルムキャリアに搭載されるフィルムキャリア半導体
装置は、他の半導体装置と比較して、小型・薄型による
実装化が可能であり、かつ狭ピッチ接続または多ピン化
構造に向いている。
【０００４】従来、この種の半導体装置、すなわちフィ
ルムキャリア半導体装置には、例えば、特開平５−２３
５０９１号公報に記載されたものがある。
【０００５】このフィルムキャリア半導体装置は、図６
（Ａ）の表面図、図６（Ｂ）の裏面図、および図６
（Ｃ）のＡ−Ａ断面図に示されているように、ポリイミ
ド膜などで作られる長尺の絶縁フィルムによるフィルム
キャリア１００上に接着した銅などの金属箔を配線層と
してエッチングにより所望の配線パターンに加工した内
部接続用のリード線１０３を備える。このリード線１０
３の一端は半導体チップ１０１の電極パッド１０２、ま
た他端はフィルムキャリア１００上で電気選別用パッド
１０４に接続されている。半導体チップ１０１の電極パ
ッド１０２と電極パッド１０２上に形成された金属突起
物であるボンデイング用バンプ１０５とをボンディング
接続することにより半導体装置の製造が完成する。
【０００６】このようにして製造された半導体装置をプ
リント基板に搭載する場合、その接続はガルウィング
（ｇｕｌｌ−ｗｉｎｇ）状に加工された外部接続用のリ
ードを介して行われていた。
【０００７】しかし、図７の断面説明図に示されるよう
に、今後の接続は、プリント基板２００に搭載する場
合、図６に示される半導体チップ１０１において格子状
に配列されたボンディング用バンプ１０５とプリント基
板２００のボンディングパッド２０１とを介して行われ
る接続に切り替わりつつある。
【０００８】また、図８に示されるように、絶縁フィル
ム上でリード線に形成される配線層と半導体チップ３０
１の電極パッド３０２とを接続するビアホール３０５の
ような開口部を設け、フィルムキャリア３００と半導体
チップ３０１との間にある接着層３０６を介してインナ
ーボンディングされる技術が、例えば、特開平７−３２
１１５７号公報に記載されている。また、この例ではプ
リント基板実装用のバンプ３０４が、リード線３０３の
配線層に形成されており、同一ピッチで格子状に配置さ
れている。
【０００９】図９は、上記特開平７−３２１１５７号公
報に記載されている、半導体チップ３０１の周辺部で並
ぶ電極パッド３０２とフィルムキャリア上のバンプ３０
４とこれらを接続するリード線３０３との代表的な配線
パターンの一例を示す。図示されるように、電極パッド
３０２は半導体チップ３０１の周辺部に一列に配置さ
れ、電極パッド３０２と電極パッド３０２に並列に二列
に並ぶ中央部側のバンプ３０４とを接続するリード線３
０３は、周辺部側に配置されたバンプ３０４の間に配線
されている。
【００１０】このようなフィルムキャリア３００は、例
えば以下のよな製造方法で作成できる。
【００１１】まず、フィルムキャリア３００になるポリ
イミド系の有機絶縁フィルムとリード線３０３になる銅
などの金属箔からなる配線層との２層基本材において、
金属箔による配線層から、フォトレジスト法により、半
導体チップ３０１の電極パッド３０２と接続できるよう
に位置合わせされた所望の配線パターンでリード線３０
３が形成される。次いで、絶縁フィルムにレーザ光照射
またはエッチングなどにより電極パッド３０２の位置領
域にビアホール３０５になる開口部が作成される。更
に、この開口部に電解メッキなどにより金属物質を充填
し、電極パッド３０２を配線層から形成されたリード線
３０３と接続することにより配線が基本的にできあが
る。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
装置において、今後、半導体チップの電極パッドの配列
ピッチを狭める方法として次の二つの方法が提案されて
いるが、これらの製造方法には次のような問題点があ
る。
【００１３】第一の製造方法、配線層により形成するリ
ード線のパターンピッチを狭めていく方法では、狭ピッ
チ化に伴ってパターンの欠落または短絡による不良が激
増するため歩留まりが極端に落ちるので製造方法として
は限界があることである。
【００１４】その理由は、パターン形成する手法におい
て、現状では一般的な、サブトラクティブ法といわれる
手法、すなわち、金属箔をエッチングすることによりパ
ターン形成する手法が用いられているからである。
【００１５】また、第二の製造方法、多層化により配線
の自由度をあげる方法では、製造の際に工程数の大幅な
増加または歩留まりの低下による製造コストの上昇は避
けられないという問題点がある。
【００１６】その理由は、この方法、例えば特開平５−
１０２３８５号公報に記載されているような方法では、
フィルムキャリアの両面にリード線を形成し、従来の片
面単層配線構造を、多層配線構造に変更することによ
り、リード線が重なることのないように平面からみても
垂直面からみても位置は交互になっている。このため、
隣接するリード線間のピッチは広がっており、層間の導
通を取るためにスルーホールのような開口部が必要であ
るという多層化における最大の課題を有するからであ
る。また、このスルーホールには、小型で多ピンの半導
体装置のために微小な形状が不可欠であるからである。
従って、この方法は汎用化していないのが現状である。
【００１７】本発明の課題は、上記問題点を解決して、
半導体チップの狭パッドピッチ化に安価に対応でき、か
つ従来のパターンルールにおいても配線設計ができるフ
ィルムキャリア半導体装置を提供することである。
【００１８】
【課題を解決するための手段】本発明による半導体装置
は、半導体チップがフィルムキャリアに搭載される半導
体装置において、前記半導体チップの周辺部で並ぶ電極
パッドと前記フィルムキャリア上のバンプとを接続する
リード線が、前記フィルムキャリア上で前記電極パッド
と交互に一方は前記半導体チップの外側方向かつ他方は
前記半導体チップの内側方向それぞれ異なる方向に延び
た配線パターンに製作されている。
【００１９】上述のように、リード線の配線パターン
が、電極パッドで交互に半導体チップの外側方向と内側
方向とに延びているので、リード線の接続先であるバン
プの数が半減し、並列配置されるバンプの間の配線が電
極パッドの狭ピッチ化に対して対応可能になる。
【００２０】また、別の本発明による半導体装置は、前
記半導体チップの周辺部で内側と外側と交互に二列に並
ぶ電極パッドと、前記外側の電極パッドから前記半導体
チップの外側方向かつ前記内側の電極パッドから前記半
導体チップの内側方向それぞれに延びた配線パターンに
前記フィルムキャリア上で製作されるリード線と、この
リード線の先端に接続し前記フィルムキャリア上に形成
されるバンプとを備えている。
【００２１】この構成では、上記に加え更に、電極パッ
ドが交互に二列に並ぶことにより、半導体チップの周辺
部における電極パッドに接続するリード線のピッチを狭
めることができる。
【００２２】また、上記半導体装置の製造方法の具体的
な主要手段の一つは、フィルムキャリアを製造する際、
設計された配線パターンでフォトレジスト法により金属
配線層をリード線に形成する工程と、半導体チップの電
極パッド領域に金属充填用ビアホールを設ける工程と、
この工程で設けられた金属充填用ビアホールに無電解メ
ッキを用いて金属物質を充填する工程とを有しているこ
とである。
【００２３】また、他の一つは、フィルムキャリアを製
造する際、設計された配線パターンでフォトレジスト法
により金属配線層をリード線および集約されたメッキ用
リード線に形成する工程と、半導体チップの電極パッド
領域に金属充填用ビアホールを設ける工程と、この工程
で設けられた金属充填用ビアホールに電解メッキを用い
て金属物質を充填する工程と、この工程で電解メッキの
際に用いた前記集約されたメッキ用リード線を取り除く
工程とを有することである。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００２５】図１は本発明の実施の一形態として半導体
装置のフィルムキャリア１０におけるリード線１３と半
導体チップ１１の電極パッド１２との接続部分を示す平
面図である。
【００２６】図１に示されたフィルムキャリア１０で
は、半導体チップ１１の周辺部で外側と内側と交互に二
列に並ぶ電極パッド１２Ａ，１２Ｂと、外側の電極パッ
ド１２Ａから半導体チップ１１の外側方向に、かつ内側
の電極パッド１２Ｂから半導体チップ１１の内側方向そ
れぞれに延びた配線パターンでリード線１３が製作され
ている。また、このリード線１３の先端に接続するバン
プ１４がフィルムキャリア１０上に形成されている。
【００２７】図９に示される従来のフィルムキャリアに
おける半導体装置と比較して電極パッド１２Ａ，１２Ｂ
が交互の位置に千鳥状に設けられており、かつ、リード
線１３が交互に逆方向に延びる配線パターンを備えてい
る。
【００２８】このように、リード線１３が交互に逆方向
に延びる配線パターンにより、リード線１３の太さが確
保できると共にリード線１３相互の接触も回避でき、更
に、電極パッド１２Ａ，１２Ｂは半導体チップ１１の周
辺部で周辺の延びる方向に狭いピッチで配列することが
できる。
【００２９】
【実施例】次に、図２を参照して第一の実施例について
説明する。
【００３０】図２（Ａ），（Ｂ）は半導体チップ１１を
搭載するフィルムキャリア１０の表面図および裏面図で
ある。図２では搭載される長方体の半導体チップ１１の
表面で、周辺の四辺それぞれの近傍で外側に５個の電極
パッド１２Ａおよび内側に４個の電極パッド１２Ｂが交
互に二列となって配置されている。
【００３１】半導体チップ１１を搭載した場合、外側５
個の電極パッド１２Ａそれぞれはリード線１３により半
導体チップ１１の外側でそれぞれに対応するバンプ１４
と接続する。内側４個の電極パッド１２Ｂそれぞれはリ
ード線１３により半導体チップ１１の内側でそれぞれに
対応するバンプ１４と接続する。
【００３２】４辺の内側１６個の電極パッド１２Ｂそれ
ぞれに接続する１６個のバンプは、１６個の電極パッド
１２Ｂに囲まれる中で、“４×４”の格子状に配列され
ている。
【００３３】図示される各辺の内側のリード線１３で
は、表面図において半導体チップ１１の中央部に向かっ
て左の３個が隣接して対応する電極パッド１２Ｂそれぞ
れに接続し、また右端の１個は格子状内部の最も近い位
置の電極パッド１２Ｂに接続している。
【００３４】次に、上記特許請求の範囲請求項３に対応
する、図２に示された第一の実施例におけるフィルムキ
ャリア１０を製造するための工程について説明する。
【００３５】すなわち、フィルムキャリア１０上では、
フォトレジスト法により配線層が上記説明の配線パター
ンのリード線１３に形成され、装着される半導体チップ
１１の電極パッド１２Ａ，１２Ｂと接続される位置領域
に開口部が金属充填用ビアホール１５として設けられ
る。この工程の後、金属充填用ビアホール１５には金属
物質が無電解メッキを用いて充填される。
【００３６】次に、図３を参照して第二の実施例につい
て説明する。
【００３７】図３（Ａ），（Ｂ）は半導体チップ２１を
搭載するフィルムキャリア２０の製造過程における表面
図および半導体装置完成後の断面図である。図３では長
方体の半導体チップ２１の表面で、周辺の四辺それぞれ
の近傍で外側に５個および内側に４個の電極パッド２２
が上記図２の場合と同様に交互に二列となって配置され
ている。
【００３８】半導体チップ２１を搭載した場合、外側５
個の電極パッド２２それぞれはリード線２３により半導
体チップ２１の外側でそれぞれに対応するバンプ２４と
接続する。内側４個の電極パッド２２それぞれはリード
線２３により半導体チップ２１の内側でそれぞれに対応
するバンプ２４と接続する。
【００３９】各辺の内側に設けられる４個の電極パッド
２２それぞれに接続する４個のバンプ２４は、半導体チ
ップ２１の中心位置に向かって、３個次いで１個が配置
されており、半導体チップ２１内側の１６個の全てのバ
ンプ２４それぞれが半導体チップ２１の中心位置で集約
されてメッキ用リード線２６に接続している。
【００４０】メッキ用リード線２６は、製造過程におい
て、半導体チップ２１の電極パッド２２にフィルムキャ
リア２０上のリード線２３を接続する位置領域でフィル
ムキャリア２０に形成された金属充填ビアホール２５
に、電解メッキで金属物質を充填する際に使用される。
【００４１】図３（Ｂ）には、金属充填ビアホール２５
に電解メッキで金属物質を充填した後、この金属物質に
電極パッド２２を接続するように半導体チップ２１をフ
ィルムキャリア２０に装着し組み立てる最終工程の後の
半導体装置の状態が示されている。半導体装置は、フィ
ルムキャリア２０を絶縁フィルム２８として一方の面に
は接着層２７を介して装着された半導体チップ２１を成
形樹脂３１により封止し、他方の面にはカバーレジスト
２９を介して、所定の箇所には基板実装用バンプ３２が
形成されている。
【００４２】次に、上記特許請求の範囲請求項４に対応
する、図３に示された第二の実施例におけるフィルムキ
ャリア２０を製造するための工程について説明する。
【００４３】すなわち、フィルムキャリア２０上では、
フォトレジスト法により配線層が上記説明のメッキ用リ
ード線２６を含む配線パターンのリード線２３に形成さ
れ、装着される半導体チップ２１の電極パッド２２と接
続される位置領域に開口部が金属充填用ビアホール２５
として設けられる。この工程の後、金属充填用ビアホー
ル１５には金属物質が電解メッキを用いて充填される。
【００４４】次いで、集約したメッキ用リード線２６
を、金型により打ち抜いて取り除くかまたは選択的なケ
ミカルエッチングにより取り除く取り除き工程が行われ
る。この工程により半導体チップ２１内側の１６個の全
てのバンプ２４それぞれが相互に独立し電気的に切断さ
れる。
【００４５】次に、図４を参照して第三の実施例につい
て説明する。
【００４６】図４（Ａ），（Ｂ）は半導体チップ４１を
搭載するフィルムキャリア４０の表面図および裏面図で
ある。図４では長方体の半導体チップ４１の表面におい
て周辺の四辺それぞれの近傍で外側に５個、また内側に
４個の電極パッド４２が交互に二列となって配置されて
いる。
【００４７】半導体チップ４１を搭載した場合、外側５
個の電極パッド４２それぞれはリード線４３により半導
体チップ４１の外側でそれぞれに対応するバンプ４４と
接続する。内側４個の電極パッド４２それぞれはリード
線４３により半導体チップ４１の内側でそれぞれに対応
するバンプ４４と接続する。
【００４８】４辺の内側１６個の電極パッド４２それぞ
れに接続する１６個のバンプは１６個の電極パッド４２
に囲まれる中で“４×４”の格子状に配列されており、
図示される各辺の内側のリード線４３では、表面図にお
いて半導体チップ４１の中央部に向かって左の３個が隣
接して対応する電極パッド４２それぞれに接続し、また
右端の１個は格子状内部の最も近い位置の電極パッド４
２に接続している。
【００４９】次に、上記特許請求の範囲請求項５に対応
する、図４に示された第三の実施例におけるフィルムキ
ャリア４０を製造するための工程について説明する。
【００５０】すなわち、装着される半導体チップ４１の
電極パッド４２と接続される位置領域に予め開口された
開口部４５を有するフィルムキャリア４０を絶縁フィル
ムとし、この絶縁フィルムに配線層として金属箔を接着
剤を介して貼り付けて開口部４５を設けた後、フォトレ
ジスト法により配線層が上記説明の配線パターンのリー
ド線４３に形成される。この工程に次いで、リード線４
３の表面が無電解メッキされ、開口部４５に金属物質が
充填される。
【００５１】上記特許請求の範囲請求項６に対応するフ
ィルムキャリアを製造するための工程は、上記請求項５
に対応する工程の順序が変更されたものである。すなわ
ち、図４において、フィルムキャリア４０を絶縁フィル
ムとし、この絶縁フィルムに配線層として金属箔を接着
剤を介して貼り付け金属箔をパターンエッチングして配
線パターンのリード線４３が作成される。この工程の
後、絶縁フィルムのフィルムキャリア４０をレーザ光照
射またはエッチングの処理を行って開口部４５が作成さ
れ、次いで、リード線４３の表面が無電解メッキされ、
開口部４５に金属物質が充填される。
【００５２】次に、図５を参照して第四の実施例につい
て説明する。
【００５３】図５（Ａ），（Ｂ）は半導体チップ５１を
搭載するフィルムキャリア５０の製造過程における表面
図および半導体装置完成後の断面図である。図５では長
方体の半導体チップ５１の表面で、周辺の四辺それぞれ
の近傍で外側に５個および内側に４個の電極パッド５２
が上記図３の場合と同様に交互に二列となって配置され
ている。
【００５４】半導体チップ５１を搭載した場合、外側５
個の電極パッド５２それぞれはリード線５３により半導
体チップ５１の外側でそれぞれに対応するバンプ５４と
接続する。内側４個の電極パッド５２それぞれはリード
線５３により半導体チップ５１の内側でそれぞれに対応
するバンプ５４と接続する。
【００５５】各辺の内側に設けられる４個の電極パッド
５２それぞれに接続する４個のバンプ５４は、半導体チ
ップ５１の中心位置に向かって、３個次いで１個が配置
されており、半導体チップ５１内側の１６個の全てのバ
ンプ５４それぞれが半導体チップ５１の中心位置で集約
されてメッキ用リード線５６に接続している。
【００５６】メッキ用リード線５６は、製造過程におい
て、半導体チップ５１の電極パッド５２にフィルムキャ
リア５０上のリード線５３を接続する位置領域でフィル
ムキャリア５０に形成された開口部５５に、電解メッキ
で金属物質を充填する際に使用される。
【００５７】図５（Ｂ）には、開口部５５に電解メッキ
で金属物質を充填した後、この金属物質に電極パッド５
２を接続するように半導体チップ５１をフィルムキャリ
ア５０に装着し組み立てる最終工程の後の半導体装置の
状態が示されている。半導体装置は、フィルムキャリア
５０を絶縁フィルム５７として一方の面で所定の配線パ
ターンを持ったリード線５３上に封止樹脂６３を介して
装着された半導体チップ５１を成形樹脂６１により封止
し、他方の面でリード線５３に接続する所定の箇所に基
板実装用バンプ６２を形成している。
【００５８】次に、上記特許請求の範囲請求項７に対応
する、図５に示された第四の実施例におけるフィルムキ
ャリア５０を製造するための工程について説明する。
【００５９】すなわち、フィルムキャリア５０上では、
フォトレジスト法により配線層が上記説明のメッキ用リ
ード線５６を含む配線パターンのリード線５３に形成さ
れ、装着される半導体チップ５１の電極パッド５２と接
続される位置領域に開口部５５が設けられる。この工程
の後、開口部５５には金属物質が電解メッキを用いて充
填される。
【００６０】次いで、集約したメッキ用リード線５６
を、金型により打ち抜いて取り除くかまたは選択的なケ
ミカルエッチングにより取り除く取り除き工程が行われ
る。この工程により半導体チップ５１内側の１６個の全
てのバンプ５４それぞれが相互に独立し電気的に切断さ
れる。
【００６１】
【発明の効果】以上説明したように本発明によれば、従
来のエッチングルールで配線設計しても狭ピッチ化、多
ピン化に対応できるフィルムキャリアを従来通りの高歩
留まりで製造できるので、安価な半導体装置を提供する
効果を得ることができる。
【００６２】その理由は、外部電極を半導体チップの外
側および内側の両方に設け配線パターンによるリード線
を内外交互に形成することにより、電極パッドのピッチ
を従来の２倍まで上げることができるからである。
【図面の簡単な説明】
【図１】本発明によるリード線の配線パターンの実施の
一形態を示す接続図である。
【図２】本発明による第一の実施例を示すフィルムキャ
リアの表面図および裏面図である。
【図３】本発明による第二の実施例を示すフィルムキャ
リアの製造過程における平面図およびこのフィルムキャ
リアを用いて完成した半導体装置の断面図である。
【図４】本発明による第三の実施例を示すフィルムキャ
リアの表面図および裏面図である。
【図５】本発明による第四の実施例を示すフィルムキャ
リアの製造過程における平面図およびこのフィルムキャ
リアを用いて完成した半導体装置の断面図である。
【図６】従来のフィルムキャリアの一例を示す表面図、
裏面図および断面図である。
【図７】従来の半導体装置の実装状態の一例を示す断面
図である。
【図８】従来の一例を示すフィルムキャリアの平面図お
よびこのフィルムキャリアを用いて完成した半導体装置
の断面図である。
【図９】従来のフィルムキャリアにおけるリード線の配
線パターンの一例を示す接続図である。
【符号の説明】
１０、２０、４０、５０ フィルムキャリア １１、２１、４１、５１ 半導体チップ １２Ａ、１２Ｂ、２２、４２、５２ 電極パッド １３、２３、４３、５３ リード線 １４、２４、４４、５４ バンプ １５、２５ 金属充填用ビアホール ２６、５６ メッキ用リード引出線 ２７ 接着層 ２８、５７ 絶縁フィルム ２９ カバーレジスト ３１、６１ 成形樹脂 ３２、６２ 基板実装用バンプ ４５、５５ 開口部 ６３ 封止樹脂

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップがフィルムキャリアに搭載
    される半導体装置において、前記半導体チップの周辺部
    で並ぶ電極パッドと前記フィルムキャリア上のバンプと
    を接続するリード線が、前記フィルムキャリア上で、前
    記電極パッドと交互に、一方は前記半導体チップの外側
    方向かつ他方は前記半導体チップの内側方向それぞれ、
    異なる方向に延びた配線パターンに製作されていること
    を特徴とする半導体装置。
  2. 【請求項２】 半導体チップがフィルムキャリアに搭載
    される半導体装置において、前記半導体チップの周辺部
    で内側と外側と交互に二列に並ぶ電極パッドと、前記外
    側の電極パッドから前記半導体チップの外側方向、かつ
    前記内側の電極パッドから前記半導体チップの内側方
    向、それぞれに延びた配線パターンに前記フィルムキャ
    リア上で製作されるリード線と、このリード線の先端に
    接続し前記フィルムキャリア上に形成されるバンプとを
    備えることを特徴とする半導体装置。
  3. 【請求項３】 請求項１または請求項２に記載された半
    導体装置を組み立てるために用いられるフィルムキャリ
    アを製造する際、設計された配線パターンでフォトレジ
    スト法により金属配線層をリード線に形成する工程と、
    半導体チップの電極パッド領域に金属充填用ビアホール
    を設ける工程と、この工程で設けられた金属充填用ビア
    ホールに無電解メッキを用いて金属物質を充填する工程
    とを有することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１または請求項２に記載された半
    導体装置を組み立てるために用いられるフィルムキャリ
    アを製造する際、設計された配線パターンでフォトレジ
    スト法により金属配線層をリード線および集約されたメ
    ッキ用リード線に形成する工程と、半導体チップの電極
    パッド領域に金属充填用ビアホールを設ける工程と、こ
    の工程で設けられた金属充填用ビアホールに電解メッキ
    を用いて金属物質を充填する工程と、この工程で電解メ
    ッキの際に用いた前記集約されたメッキ用リード線を取
    り除く工程とを有することを特徴とする半導体装置の製
    造方法。
  5. 【請求項５】 請求項１または請求項２に記載された半
    導体装置を組み立てるために用いられるフィルムキャリ
    アを製造する際、半導体チップの電極パッド領域に予め
    開口された開口部を有するフィルムキャリアの絶縁フィ
    ルムに配線層となる金属箔を接着剤を介して貼り付ける
    工程と、この貼付け工程の後にパターンエッチングによ
    り所定の配線パターンで前記配線層をリード線に形成す
    る工程と、前記リード線表面を無電解メッキすると共に
    この無電解メッキにより前記開口部に金属物質を充填す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】 請求項１または請求項２に記載された半
    導体装置を組み立てるために用いられるフィルムキャリ
    アを製造する際、フィルムキャリアの絶縁フィルムに配
    線層となる金属箔を接着剤を介して貼り付ける工程と、
    この貼付け工程の後にパターンエッチングにより配線層
    を所定の配線パターンのリード線に形成する工程と、こ
    のパターン形成工程の後に前記絶縁フィルム上で前記半
    導体チップの電極パッド領域に開口部を製作する工程
    と、次いで、前記リード線の表面を無電解メッキすると
    共にこの無電解メッキにより前記開口部に金属物質を充
    填する工程とを有することを特徴とする半導体装置の製
    造方法。
  7. 【請求項７】 請求項１または請求項２に記載された半
    導体装置を組み立てるために用いられるフィルムキャリ
    アを製造する際、設計された配線パターンでフォトレジ
    スト法により金属配線層をリード線および集約されたメ
    ッキ用リード線に形成する工程と、半導体チップの電極
    パッド領域に開口部を設ける工程と、このリード線表面
    を電解メッキする工程と、この電解メッキ工程の後に電
    解メッキの際に用いられた前記集約されたメッキ用リー
    ド線を取り除く工程とを有することを特徴とする半導体
    装置の製造方法。
JP9325519A 1997-11-27 1997-11-27 半導体装置およびその製造方法 Expired - Lifetime JP3042613B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP9325519A JP3042613B2 (ja) 1997-11-27 1997-11-27 半導体装置およびその製造方法
US09/199,363 US6114754A (en) 1997-11-27 1998-11-25 Tape automated bonding film
KR1019980051011A KR19990045613A (ko) 1997-11-27 1998-11-26 테이프 자동화 접착 필름 및 그 제조방법
CN98125811A CN1221310A (zh) 1997-11-27 1998-11-27 载带自动键合膜
TW087119783A TW405193B (en) 1997-11-27 1998-11-27 Tape automated bonding film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9325519A JP3042613B2 (ja) 1997-11-27 1997-11-27 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH11163040A true JPH11163040A (ja) 1999-06-18
JP3042613B2 JP3042613B2 (ja) 2000-05-15

Family

ID=18177790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9325519A Expired - Lifetime JP3042613B2 (ja) 1997-11-27 1997-11-27 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US6114754A (ja)
JP (1) JP3042613B2 (ja)
KR (1) KR19990045613A (ja)
CN (1) CN1221310A (ja)
TW (1) TW405193B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5837153A (en) * 1997-01-15 1998-11-17 Kawan; Joseph C. Method and system for creating and using a logotype contact module with a smart card
TW434848B (en) * 2000-01-14 2001-05-16 Chen I Ming Semiconductor chip device and the packaging method
KR20020065705A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 테이프 배선 기판과 그 제조 방법 및 그를 이용한 반도체칩 패키지
JP3694286B2 (ja) * 2002-10-08 2005-09-14 日東電工株式会社 Ｔａｂ用テープキャリア
JP3602118B2 (ja) * 2002-11-08 2004-12-15 沖電気工業株式会社 半導体装置
US7361581B2 (en) * 2004-11-23 2008-04-22 International Business Machines Corporation High surface area aluminum bond pad for through-wafer connections to an electronic package
JP5147234B2 (ja) * 2006-12-28 2013-02-20 パナソニック株式会社 半導体集積回路装置
TW201023314A (en) * 2008-12-02 2010-06-16 Aflash Technology Co Ltd Semiconductor chip packaging structure
KR102334547B1 (ko) 2014-06-17 2021-12-03 삼성디스플레이 주식회사 어레이 기판 및 이를 이용한 집적 회로 실장 방법
CN104157595B (zh) * 2014-07-10 2016-11-02 中南大学 基于电化学生长的微电子封装引线互连方法与装置
CN105093728A (zh) * 2015-07-10 2015-11-25 武汉华星光电技术有限公司 一种驱动电路及液晶显示面板
US9913376B2 (en) 2016-05-04 2018-03-06 Northrop Grumman Systems Corporation Bridging electronic inter-connector and corresponding connection method
KR102508527B1 (ko) 2016-07-01 2023-03-09 삼성전자주식회사 필름형 반도체 패키지

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04280462A (ja) * 1991-03-08 1992-10-06 Mitsubishi Electric Corp リードフレームおよびこのリードフレームを使用した半導体装置
US5168368A (en) * 1991-05-09 1992-12-01 International Business Machines Corporation Lead frame-chip package with improved configuration
US5473190A (en) * 1993-12-14 1995-12-05 Intel Corporation Tab tape

Also Published As

Publication number Publication date
JP3042613B2 (ja) 2000-05-15
TW405193B (en) 2000-09-11
CN1221310A (zh) 1999-06-30
KR19990045613A (ko) 1999-06-25
US6114754A (en) 2000-09-05

Similar Documents

Publication Publication Date Title
US6541848B2 (en) Semiconductor device including stud bumps as external connection terminals
US9510453B2 (en) Package carrier
US20040080025A1 (en) Lead frame, method of manufacturing the same, and semiconductor device manufactured with the same
JP2004095799A (ja) 半導体装置およびその製造方法
CN1187692A (zh) 布线部件和备有该布线部件的引线框
JP3042613B2 (ja) 半導体装置およびその製造方法
CN101090081A (zh) 半导体器件的制造方法
TW200845350A (en) Dual or multiple row package
JP2005117036A (ja) テープ配線基板とそれを利用した半導体チップパッケージ
US20050200006A1 (en) Semiconductor package and fabrication method thereof
JP3437477B2 (ja) 配線基板および半導体装置
KR20080103836A (ko) 회로기판, 이를 구비하는 반도체 패키지, 회로기판의제조방법 및 반도체 패키지 제조방법
TW200910561A (en) Packaging substrate structure with capacitor embedded therein and method for fabricating the same
JP4352365B2 (ja) 集積回路パッケージの製造方法および集積回路パッケージ
JP6643213B2 (ja) リードフレーム及びその製造方法と電子部品装置
US11688674B2 (en) Printed circuit board and electronic component package
JP3907845B2 (ja) 半導体装置
US20060006504A1 (en) Multilayer leadframe module with embedded passive component and method of fabricating the same
JP2904123B2 (ja) 多層フィルムキャリアの製造方法
CN1791311B (zh) 制造电路基板的方法和制造电子部件封装结构的方法
CN101958292B (zh) 印刷电路板、封装件及其制造方法
JPH1070211A (ja) テープキャリア及びその製造方法
CN115939079A (zh) 半导体装置及其制造方法
JP2008078646A (ja) パッケージ用印刷回路基板及びその製造方法
JP4514538B2 (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000209