JPH11163295A - 半導体素子のコンタクトホール形成方法 - Google Patents
半導体素子のコンタクトホール形成方法Info
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- JPH11163295A JPH11163295A JP10159652A JP15965298A JPH11163295A JP H11163295 A JPH11163295 A JP H11163295A JP 10159652 A JP10159652 A JP 10159652A JP 15965298 A JP15965298 A JP 15965298A JP H11163295 A JPH11163295 A JP H11163295A
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Abstract
(57)【要約】 （修正有）
【課題】 工程マージンを増加させ得る半導体素子のコ
ンタクトホール（接続孔）形成方法を提供する。 【解決手段】 ゲート電極１２０と、キャッピング層よ
りなるゲートパターン１２８を有する半導体基板１００
の全面にスペーサ用物質ＳｉＮを蒸着し、キャッピング
層パターン１２５をハードマスクとして用い、エッチバ
ックによりゲートパターンの側壁にスペーサ１３０を形
成する。その結果物の全面に絶縁膜を形成後、絶縁膜の
一部を基板が露出するまでエッチして、直接接続孔と共
に下部埋込接続孔を同時に形成する。次に両方の接続孔
を埋込む導電層を形成し、該層を蝕刻してビット線３２
０′と下部埋込コンタクトプラグ３１０″を同時に形成
し、ビット線と下部埋込接続プラグが形成された半導体
基板の全面に層間絶縁膜５１０を形成し、下部埋込接続
プラグの界面が露出するように層間絶縁膜の一部を蝕刻
し、下部埋込接続プラグ上に上部埋込接続孔５１３を形
成する。
ンタクトホール（接続孔）形成方法を提供する。 【解決手段】 ゲート電極１２０と、キャッピング層よ
りなるゲートパターン１２８を有する半導体基板１００
の全面にスペーサ用物質ＳｉＮを蒸着し、キャッピング
層パターン１２５をハードマスクとして用い、エッチバ
ックによりゲートパターンの側壁にスペーサ１３０を形
成する。その結果物の全面に絶縁膜を形成後、絶縁膜の
一部を基板が露出するまでエッチして、直接接続孔と共
に下部埋込接続孔を同時に形成する。次に両方の接続孔
を埋込む導電層を形成し、該層を蝕刻してビット線３２
０′と下部埋込コンタクトプラグ３１０″を同時に形成
し、ビット線と下部埋込接続プラグが形成された半導体
基板の全面に層間絶縁膜５１０を形成し、下部埋込接続
プラグの界面が露出するように層間絶縁膜の一部を蝕刻
し、下部埋込接続プラグ上に上部埋込接続孔５１３を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、具体的には半導体素子のコンタクトホール
形成方法に関する。
方法に係り、具体的には半導体素子のコンタクトホール
形成方法に関する。
【０００２】
【従来の技術】半導体素子の集積度が大きく増加するこ
とによって工程マージンが急激に減っている。特に埋込
コンタクト（Buried Contact、以下ＢＣと言う）を形成
するための写真蝕刻工程で工程マージンが不足されてい
る。このような工程マージンの減少は半導体素子の量産
工程で非常に困難な技術的な障害物として作用する。例
を挙げれば、デザインルールが０．２５μｍである半導
体素子のコンタクトホール形成工程において、一般的に
ミスアラインマージンは５０ｎｍ以下であって工程マー
ジンが非常に小さい。
とによって工程マージンが急激に減っている。特に埋込
コンタクト（Buried Contact、以下ＢＣと言う）を形成
するための写真蝕刻工程で工程マージンが不足されてい
る。このような工程マージンの減少は半導体素子の量産
工程で非常に困難な技術的な障害物として作用する。例
を挙げれば、デザインルールが０．２５μｍである半導
体素子のコンタクトホール形成工程において、一般的に
ミスアラインマージンは５０ｎｍ以下であって工程マー
ジンが非常に小さい。
【０００３】一方、自己整列コンタクト（self aligned
contact、以下ＳＡＣと言う）構造を利用してＢＣを形
成する場合にもビットラインとのミスアラインマージン
がないためにコンタクトの大きさを増加させられない。
contact、以下ＳＡＣと言う）構造を利用してＢＣを形
成する場合にもビットラインとのミスアラインマージン
がないためにコンタクトの大きさを増加させられない。
【０００４】ＢＣを形成する他の方法としてパッドポリ
工程があるが、これは写真工程のためのマスクとパッド
ポリ蒸着及び蝕刻工程が追加され工程が複雑になるため
にコストアップの要因になる。また、半導体素子の集積
度増加によってパッドポリ工程のための写真蝕刻工程の
工程マージンもやはり非常に少なくなる問題点がある。
工程があるが、これは写真工程のためのマスクとパッド
ポリ蒸着及び蝕刻工程が追加され工程が複雑になるため
にコストアップの要因になる。また、半導体素子の集積
度増加によってパッドポリ工程のための写真蝕刻工程の
工程マージンもやはり非常に少なくなる問題点がある。
【０００５】
【発明が解決しようとする課題】本発明は前記のような
問題点を解決するために案出されたことであり、追加の
写真工程のためのフォトマスクや蒸着工程などを省略し
ながらも工程マージンを増やすことができる半導体素子
のコンタクトホール形成方法を提供することにその目的
がある。
問題点を解決するために案出されたことであり、追加の
写真工程のためのフォトマスクや蒸着工程などを省略し
ながらも工程マージンを増やすことができる半導体素子
のコンタクトホール形成方法を提供することにその目的
がある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に本発明の半導体素子のコンタクトホール形成方法は、
まずゲート電極及びキャッピング層パターンでなったゲ
ートパターンを具備する半導体基板の全面にスペーサ形
成用物質を蒸着し、前記キャッピング層パターンをハー
ドマスクとして利用しエッチバック工程を進行すること
によってゲートパターンの側壁にスペーサを形成し、次
に前記スペーサが形成された結果物の全面に絶縁膜を形
成し、そして前記半導体基板が露出される時まで前記絶
縁膜の一部を蝕刻してダイレクトコンタクトホールと一
緒に下部埋込コンタクトホールを同時に形成して、前記
ダイレクトコンタクトホールと前記下部埋込コンタクト
ホールを埋込む導電層を形成し、前記導電層を蝕刻して
ビットラインと下部埋込コンタクトプラグを同時に形成
し、前記ビットライン及び前記下部埋込コンタクトプラ
グが形成された半導体基板の全面に層間絶縁膜を形成
し、前記下部埋込コンタクトプラグの界面が露出される
ように前記層間絶縁膜の一部を蝕刻して前記下部埋込コ
ンタクトプラグ上に上部埋込コンタクトホールを形成す
る。
に本発明の半導体素子のコンタクトホール形成方法は、
まずゲート電極及びキャッピング層パターンでなったゲ
ートパターンを具備する半導体基板の全面にスペーサ形
成用物質を蒸着し、前記キャッピング層パターンをハー
ドマスクとして利用しエッチバック工程を進行すること
によってゲートパターンの側壁にスペーサを形成し、次
に前記スペーサが形成された結果物の全面に絶縁膜を形
成し、そして前記半導体基板が露出される時まで前記絶
縁膜の一部を蝕刻してダイレクトコンタクトホールと一
緒に下部埋込コンタクトホールを同時に形成して、前記
ダイレクトコンタクトホールと前記下部埋込コンタクト
ホールを埋込む導電層を形成し、前記導電層を蝕刻して
ビットラインと下部埋込コンタクトプラグを同時に形成
し、前記ビットライン及び前記下部埋込コンタクトプラ
グが形成された半導体基板の全面に層間絶縁膜を形成
し、前記下部埋込コンタクトプラグの界面が露出される
ように前記層間絶縁膜の一部を蝕刻して前記下部埋込コ
ンタクトプラグ上に上部埋込コンタクトホールを形成す
る。
【０００７】前記スペーサ形成用物質はＳｉＮであるこ
とが望ましい。
とが望ましい。
【０００８】前記絶縁膜の蝕刻は前記ゲートパターンの
側壁に形成された前記スペーサを用いる自己整列コンタ
クト蝕刻方法による。
側壁に形成された前記スペーサを用いる自己整列コンタ
クト蝕刻方法による。
【０００９】前記導電層はドーピングされたポリシリコ
ン層と金属層で形成され、前記ドーピングされたポリシ
リコン層と前記金属層はインサイチュ方式で形成するこ
とが望ましい。
ン層と金属層で形成され、前記ドーピングされたポリシ
リコン層と前記金属層はインサイチュ方式で形成するこ
とが望ましい。
【００１０】前記層間絶縁膜を形成する前にポリストリ
ンガーを取り除く段階をさらに具備することが望まし
く、前記ポリストリンガーの除去は湿式蝕刻による。
ンガーを取り除く段階をさらに具備することが望まし
く、前記ポリストリンガーの除去は湿式蝕刻による。
【００１１】前記層間絶縁膜の蝕刻は乾式蝕刻によるこ
とが望ましい。
とが望ましい。
【００１２】このような本発明の半導体素子のコンタク
トホール形成方法は、ダイレクトコンタクトホール形成
段階で半導体基板の界面を含む下部埋込コンタクトホー
ルを同時に形成し、前記下部埋込コンタクトホールを導
電性物質で埋込んだ後、下部埋込コンタクトホール上に
上部埋込コンタクトホールを形成する２段階の埋込コン
タクトホール形成方法を使用する。したがって、上部埋
込コンタクトホールの深さは下部埋込コンタクトホール
に埋込めてある埋込コンタクトプラグの厚さ（６４ＭＤ
ＲＡＭの場合概略４０００Å）ほど減少するためにそれ
ほどコンタクトホール形成工程が容易になる。また、別
の追加的な写真工程のためのフォトマスクや蒸着工程な
どを省略しながらもフォトミスアラインマージンを増や
せる長所がある。
トホール形成方法は、ダイレクトコンタクトホール形成
段階で半導体基板の界面を含む下部埋込コンタクトホー
ルを同時に形成し、前記下部埋込コンタクトホールを導
電性物質で埋込んだ後、下部埋込コンタクトホール上に
上部埋込コンタクトホールを形成する２段階の埋込コン
タクトホール形成方法を使用する。したがって、上部埋
込コンタクトホールの深さは下部埋込コンタクトホール
に埋込めてある埋込コンタクトプラグの厚さ（６４ＭＤ
ＲＡＭの場合概略４０００Å）ほど減少するためにそれ
ほどコンタクトホール形成工程が容易になる。また、別
の追加的な写真工程のためのフォトマスクや蒸着工程な
どを省略しながらもフォトミスアラインマージンを増や
せる長所がある。
【００１３】上記目的を達成するための本発明は、各請
求項毎に次のように構成される。
求項毎に次のように構成される。
【００１４】請求項１に記載の発明は、ゲートパターン
を具備する半導体基板の全面にスペーサ形成用物質を蒸
着し、前記スペーサ形成用物質を蝕刻してゲートパター
ンの側壁にスペーサを形成する段階と、前記スペーサが
形成された結果物の全面に絶縁膜を形成する段階と、前
記半導体基板が露出される時まで前記絶縁膜の一部を蝕
刻してダイレクトコンタクトホールと一緒に下部埋込コ
ンタクトホールを同時に形成する段階と、前記ダイレク
トコンタクトホールと前記下部埋込コンタクトホールを
埋込む導電層を形成する段階と、前記導電層を蝕刻して
ビットラインと下部埋込コンタクトプラグを同時に形成
する段階と、前記ビットライン及び前記下部埋込コンタ
クトプラグが形成された半導体基板の全面に層間絶縁膜
を形成する段階と、前記下部埋込コンタクトプラグの界
面が露出されるように前記層間絶縁膜の一部を蝕刻して
前記下部埋込コンタクトプラグ上に上部埋込コンタクト
ホールを形成する段階を具備することを特徴とする半導
体素子のコンタクトホール形成方法。
を具備する半導体基板の全面にスペーサ形成用物質を蒸
着し、前記スペーサ形成用物質を蝕刻してゲートパター
ンの側壁にスペーサを形成する段階と、前記スペーサが
形成された結果物の全面に絶縁膜を形成する段階と、前
記半導体基板が露出される時まで前記絶縁膜の一部を蝕
刻してダイレクトコンタクトホールと一緒に下部埋込コ
ンタクトホールを同時に形成する段階と、前記ダイレク
トコンタクトホールと前記下部埋込コンタクトホールを
埋込む導電層を形成する段階と、前記導電層を蝕刻して
ビットラインと下部埋込コンタクトプラグを同時に形成
する段階と、前記ビットライン及び前記下部埋込コンタ
クトプラグが形成された半導体基板の全面に層間絶縁膜
を形成する段階と、前記下部埋込コンタクトプラグの界
面が露出されるように前記層間絶縁膜の一部を蝕刻して
前記下部埋込コンタクトプラグ上に上部埋込コンタクト
ホールを形成する段階を具備することを特徴とする半導
体素子のコンタクトホール形成方法。
【００１５】請求項２に記載の発明は、請求項１に記載
の半導体素子のコンタクトホール形成方法において、前
記スペーサ形成用物質が、ＳｉＮであることを特徴とす
るものである。
の半導体素子のコンタクトホール形成方法において、前
記スペーサ形成用物質が、ＳｉＮであることを特徴とす
るものである。
【００１６】請求項３に記載の発明は、請求項１に記載
の半導体素子のコンタクトホール形成方法において、前
記絶縁膜の蝕刻が、前記ゲートパターンの側壁に形成さ
れた前記スペーサを利用する自己整列コンタクト蝕刻方
法によることを特徴とするものである。
の半導体素子のコンタクトホール形成方法において、前
記絶縁膜の蝕刻が、前記ゲートパターンの側壁に形成さ
れた前記スペーサを利用する自己整列コンタクト蝕刻方
法によることを特徴とするものである。
【００１７】請求項４に記載の発明は、請求項１に記載
の半導体素子のコンタクトホール形成方法において、前
記導電層が、ドーピングされたポリシリコン層と金属層
で形成されることを特徴とするものである。
の半導体素子のコンタクトホール形成方法において、前
記導電層が、ドーピングされたポリシリコン層と金属層
で形成されることを特徴とするものである。
【００１８】請求項５に記載の発明は、請求項４に記載
の半導体素子のコンタクトホール形成方法において、前
記ドーピングされたポリシリコン層と前記金属層が、イ
ンサイチュ方式で形成することを特徴とするものであ
る。
の半導体素子のコンタクトホール形成方法において、前
記ドーピングされたポリシリコン層と前記金属層が、イ
ンサイチュ方式で形成することを特徴とするものであ
る。
【００１９】請求項６に記載の発明は、請求項１に記載
の半導体素子のコンタクトホール形成方法において、前
記層間絶縁膜を形成する前にポリストリンガーを取り除
く段階をさらに具備することを特徴とするものである。
の半導体素子のコンタクトホール形成方法において、前
記層間絶縁膜を形成する前にポリストリンガーを取り除
く段階をさらに具備することを特徴とするものである。
【００２０】請求項７に記載の発明は、請求項６に記載
の半導体素子のコンタクトホール形成方法において、前
記ポリストリンガーの除去が、湿式蝕刻によることを特
徴とするものである。
の半導体素子のコンタクトホール形成方法において、前
記ポリストリンガーの除去が、湿式蝕刻によることを特
徴とするものである。
【００２１】請求項８に記載の発明は、請求項１に記載
の半導体素子のコンタクトホール形成方法において、前
記層間絶縁膜の蝕刻が、乾式蝕刻によることを特徴とす
るものである。
の半導体素子のコンタクトホール形成方法において、前
記層間絶縁膜の蝕刻が、乾式蝕刻によることを特徴とす
るものである。
【００２２】
【発明の実施の形態】以下、本発明の望ましい実施例を
説明することによって本発明を詳細に説明する。しか
し、本発明は以下で開示される実施例に限定されること
でなく、相異なる多様な形態で具現されることであり、
単に本実施例は本発明の開示を完全にし、通常の知識を
持った者に発明の範疇を完全に知らせるために提供され
ることであり、本発明の技術思想及び範囲内で当分野の
通常の知識を持った者によって各種の変形及び改良が可
能である。また、図面で層や領域の厚さは説明を明確に
するために誇張されたことである。図面で同一な参照符
号は同一な構成要素を示す。また或る層が他の層または
基板の”上部”にあると記載された場合、前記或る層が
前記他の層または基板の上部に直接接触しながら存在す
ることもあり、その間に他の第３の層が介在されること
もある。
説明することによって本発明を詳細に説明する。しか
し、本発明は以下で開示される実施例に限定されること
でなく、相異なる多様な形態で具現されることであり、
単に本実施例は本発明の開示を完全にし、通常の知識を
持った者に発明の範疇を完全に知らせるために提供され
ることであり、本発明の技術思想及び範囲内で当分野の
通常の知識を持った者によって各種の変形及び改良が可
能である。また、図面で層や領域の厚さは説明を明確に
するために誇張されたことである。図面で同一な参照符
号は同一な構成要素を示す。また或る層が他の層または
基板の”上部”にあると記載された場合、前記或る層が
前記他の層または基板の上部に直接接触しながら存在す
ることもあり、その間に他の第３の層が介在されること
もある。
【００２３】図１を参照すれば、まず素子分離領域１１
０が形成されている半導体基板１００上にシリコン酸化
膜でなったゲート絶縁膜（図示せず）を形成する。次に
前記ゲート絶縁膜が形成された基板の全面に不純物がド
ーピングされた多結晶シリコンよりなったゲート導電層
を形成する。続いて、前記ゲート導電層上にシリコン窒
化膜よりなったキャッピング層を形成する。そして前記
ゲート絶縁膜が露出されるように前記キャッピング層及
びゲート導電層を順次にパターニングして前記ゲート絶
縁膜上にキャッピング層パターン１２５及びゲート電極
１２０よりなったゲートパターン１２８を形成する。引
続き、前記ゲートパターン１２８らが形成された基板全
面にシリコン窒化膜を蒸着して、前記キャッピング層パ
ターン１２５をハードマスクとして利用してエッチバッ
ク工程を進行することによってゲートパターン１２８の
側壁にスペーサ１３０を形成する。続いて、前記スペー
サ１３０が形成された結果物全面に所定厚さの絶縁膜１
４０、例えば酸化膜を形成する。
０が形成されている半導体基板１００上にシリコン酸化
膜でなったゲート絶縁膜（図示せず）を形成する。次に
前記ゲート絶縁膜が形成された基板の全面に不純物がド
ーピングされた多結晶シリコンよりなったゲート導電層
を形成する。続いて、前記ゲート導電層上にシリコン窒
化膜よりなったキャッピング層を形成する。そして前記
ゲート絶縁膜が露出されるように前記キャッピング層及
びゲート導電層を順次にパターニングして前記ゲート絶
縁膜上にキャッピング層パターン１２５及びゲート電極
１２０よりなったゲートパターン１２８を形成する。引
続き、前記ゲートパターン１２８らが形成された基板全
面にシリコン窒化膜を蒸着して、前記キャッピング層パ
ターン１２５をハードマスクとして利用してエッチバッ
ク工程を進行することによってゲートパターン１２８の
側壁にスペーサ１３０を形成する。続いて、前記スペー
サ１３０が形成された結果物全面に所定厚さの絶縁膜１
４０、例えば酸化膜を形成する。
【００２４】次に、ダイレクトコンタクト（direct con
tact、以下ＤＣと言う）を形成するために絶縁膜１４０
上に感光膜を塗布してパターニングし感光膜パターン１
５０を形成する。ここで、ＤＣを形成する工程段階から
ＢＣの一部（この時形成されたＢＣ（図２の２１３）を
以下では便宜上、下部ＢＣと言う）が同時に形成される
ようにフォトマスク（図示せず）を準備して写真蝕刻工
程を進行し、後続されるＢＣ形成工程から既に形成され
た前記下部ＢＣ上にＢＣの他の部分（この時形成された
ＢＣ（図５の５１３）を以下では便宜上、上部ＢＣと言
う）を形成する２段階のＢＣ形成方法を使用してＢＣ形
成工程を完了する。
tact、以下ＤＣと言う）を形成するために絶縁膜１４０
上に感光膜を塗布してパターニングし感光膜パターン１
５０を形成する。ここで、ＤＣを形成する工程段階から
ＢＣの一部（この時形成されたＢＣ（図２の２１３）を
以下では便宜上、下部ＢＣと言う）が同時に形成される
ようにフォトマスク（図示せず）を準備して写真蝕刻工
程を進行し、後続されるＢＣ形成工程から既に形成され
た前記下部ＢＣ上にＢＣの他の部分（この時形成された
ＢＣ（図５の５１３）を以下では便宜上、上部ＢＣと言
う）を形成する２段階のＢＣ形成方法を使用してＢＣ形
成工程を完了する。
【００２５】図１のようにＤＣと下部ＢＣが同時に形成
されるように絶縁膜１４０上に形成された感光膜パター
ン１５０を蝕刻マスクとして利用して半導体基板１００
が露出される時まで絶縁膜１４０の蝕刻を進行する。絶
縁膜１４０の蝕刻は自己整列コンタクト工程を利用する
ことが望ましい。すなわち、ゲートパターン１２８の側
壁に形成されたスペーサ１３０でコンタクト部分をあら
かじめ限定した後、酸化膜と同じ絶縁膜１４０と窒化膜
であるスペーサ１３０間の高い選択比を利用して絶縁膜
１４０の蝕刻を進行する。この際、窒化膜で形成された
前記キャッピング層パターン１２５も酸化膜で形成され
た絶縁膜１４０について高い蝕刻選択比を示すので、前
記スペーサ１３０と共に自己整列コンタクト形成工程時
蝕刻阻止膜として用いられる。
されるように絶縁膜１４０上に形成された感光膜パター
ン１５０を蝕刻マスクとして利用して半導体基板１００
が露出される時まで絶縁膜１４０の蝕刻を進行する。絶
縁膜１４０の蝕刻は自己整列コンタクト工程を利用する
ことが望ましい。すなわち、ゲートパターン１２８の側
壁に形成されたスペーサ１３０でコンタクト部分をあら
かじめ限定した後、酸化膜と同じ絶縁膜１４０と窒化膜
であるスペーサ１３０間の高い選択比を利用して絶縁膜
１４０の蝕刻を進行する。この際、窒化膜で形成された
前記キャッピング層パターン１２５も酸化膜で形成され
た絶縁膜１４０について高い蝕刻選択比を示すので、前
記スペーサ１３０と共に自己整列コンタクト形成工程時
蝕刻阻止膜として用いられる。
【００２６】図２を参照すれば、絶縁膜（図１の１４
０）を蝕刻してＤＣ２１１と下部ＢＣ２１３を同時に形
成した後、感光膜パターン１５０を取り除く。参照番号
１４０′は図１の絶縁膜１４０を蝕刻して形成される絶
縁膜パターンを示す。
０）を蝕刻してＤＣ２１１と下部ＢＣ２１３を同時に形
成した後、感光膜パターン１５０を取り除く。参照番号
１４０′は図１の絶縁膜１４０を蝕刻して形成される絶
縁膜パターンを示す。
【００２７】図３を参照すれば、ＤＣ２１１と下部ＢＣ
２１３が形成された半導体基板１００の全面に、例を挙
げればドーピングされたポリシリコンと同じ導電層３１
０を蒸着する。ここで蒸着厚さは半導体素子の種によっ
て異なり、６４ＭＤＲＡＭの場合、概略４０００Åであ
る。この時、前記ＤＣ２１１とＢＣ２１３内にドーピン
グされたポリシリコン３１０が同時に埋込める。続い
て、通常の方法を利用して結果物全面に電極層、例を挙
げればビットラインを形成するための金属層３２０を蒸
着する。一般的にビットラインを形成するために蒸着さ
れる金属としてはＷＳｉ、ＴｉＮ、ＴｉＳｉ、ＴｉＷ、
Ｗなどの物質を使うことができる。ドーピングされたポ
リシリコン層３１０と金属層３２０はインサイチュ（in
situ）方式で形成することが望ましい。
２１３が形成された半導体基板１００の全面に、例を挙
げればドーピングされたポリシリコンと同じ導電層３１
０を蒸着する。ここで蒸着厚さは半導体素子の種によっ
て異なり、６４ＭＤＲＡＭの場合、概略４０００Åであ
る。この時、前記ＤＣ２１１とＢＣ２１３内にドーピン
グされたポリシリコン３１０が同時に埋込める。続い
て、通常の方法を利用して結果物全面に電極層、例を挙
げればビットラインを形成するための金属層３２０を蒸
着する。一般的にビットラインを形成するために蒸着さ
れる金属としてはＷＳｉ、ＴｉＮ、ＴｉＳｉ、ＴｉＷ、
Ｗなどの物質を使うことができる。ドーピングされたポ
リシリコン層３１０と金属層３２０はインサイチュ（in
situ）方式で形成することが望ましい。
【００２８】図３に示されたように、金属層３２０上に
感光膜を塗布してパターニングした後、感光膜パターン
３３０を蝕刻マスクとして金属層３２０を蝕刻する。こ
の時、金属層３２０下部に存在するドーピングされたポ
リシリコン層３１０も蝕刻を進行してＤＣ２１１と下部
ＢＣ２１３内にのみドーピングされたポリシリコン（図
４の３１０′、３１０″）が残るようにする。金属層３
２０とドーピングされたポリシリコン層３１０の蝕刻は
通常の乾式蝕刻法を使用する。
感光膜を塗布してパターニングした後、感光膜パターン
３３０を蝕刻マスクとして金属層３２０を蝕刻する。こ
の時、金属層３２０下部に存在するドーピングされたポ
リシリコン層３１０も蝕刻を進行してＤＣ２１１と下部
ＢＣ２１３内にのみドーピングされたポリシリコン（図
４の３１０′、３１０″）が残るようにする。金属層３
２０とドーピングされたポリシリコン層３１０の蝕刻は
通常の乾式蝕刻法を使用する。
【００２９】図４を参照すれば、金属層３２０が蝕刻さ
れてビットライン３２０′が形成されれば、同時に下部
ＢＣ２１３内に残っているドーピングされたポリシリコ
ンにより下部埋込コンタクトプラグ３１０″が形成され
る。したがって、続けられる上部ＢＣ形成工程におい
て、下部ＢＣ２１３内に埋込めてある下部埋込コンタク
トプラグ３１０″の厚さ（概略４０００Å）ほど蝕刻す
べきコンタクトホールの深さが減少するためにミスアラ
インマージンがそれほど増加して全体的にＢＣ形成工程
を進行することが容易になる。
れてビットライン３２０′が形成されれば、同時に下部
ＢＣ２１３内に残っているドーピングされたポリシリコ
ンにより下部埋込コンタクトプラグ３１０″が形成され
る。したがって、続けられる上部ＢＣ形成工程におい
て、下部ＢＣ２１３内に埋込めてある下部埋込コンタク
トプラグ３１０″の厚さ（概略４０００Å）ほど蝕刻す
べきコンタクトホールの深さが減少するためにミスアラ
インマージンがそれほど増加して全体的にＢＣ形成工程
を進行することが容易になる。
【００３０】一方、ビットライン３２０′を形成するた
めに金属層（図３の３２０）を蝕刻するようになれば、
図４に示されたように微弱なポリストリンガー（poly s
tringer、一種の蝕刻後残るようになる残渣）４３０が
ＤＣ２１１と下部ＢＣ２１３間にまたはビットライン３
２０′と下部ＢＣ２１３の間に残る場合がある。したが
って、金属層３２０の蝕刻後、湿式蝕刻工程を進行して
このポリストリンガー４３０を取り除くことが望まし
い。
めに金属層（図３の３２０）を蝕刻するようになれば、
図４に示されたように微弱なポリストリンガー（poly s
tringer、一種の蝕刻後残るようになる残渣）４３０が
ＤＣ２１１と下部ＢＣ２１３間にまたはビットライン３
２０′と下部ＢＣ２１３の間に残る場合がある。したが
って、金属層３２０の蝕刻後、湿式蝕刻工程を進行して
このポリストリンガー４３０を取り除くことが望まし
い。
【００３１】図５を参照すれば、図４のＤＣ２１１と下
部ＢＣ２１３を含む半導体基板１００の全面に層間絶縁
膜５１０を蒸着する。そして、通常の写真蝕刻工程を進
行して下部ＢＣ２１３を埋込んでいる下部埋込コンタク
トプラグ３１０″の界面を露出させて下部ＢＣ２１３上
に上部ＢＣ５１３を形成する。この時層間絶縁膜５１０
の蝕刻はＳＡＣ蝕刻によったりまたは一般的なコンタク
トホール形成のための蝕刻によることもできる。
部ＢＣ２１３を含む半導体基板１００の全面に層間絶縁
膜５１０を蒸着する。そして、通常の写真蝕刻工程を進
行して下部ＢＣ２１３を埋込んでいる下部埋込コンタク
トプラグ３１０″の界面を露出させて下部ＢＣ２１３上
に上部ＢＣ５１３を形成する。この時層間絶縁膜５１０
の蝕刻はＳＡＣ蝕刻によったりまたは一般的なコンタク
トホール形成のための蝕刻によることもできる。
【００３２】
【発明の効果】以上で見たように、本発明はＤＣ形成工
程で半導体基板の界面を含む下部ＢＣを同時に形成し、
前記ＤＣ及び下部ＢＣを導電性物質で埋込んで、下部Ｂ
Ｃ上に上部ＢＣを形成する２段階のＢＣ形成方法を使用
して半導体素子のコンタクトホールを形成する。したが
って、蝕刻すべき上部ＢＣの深さは既に形成された下部
ＢＣに埋込めてある下部埋込コンタクトプラグの厚さ
（６４ＭＤＲＡＭの場合、概略４０００Å）ほど減少す
るためにコンタクト形成工程が容易である。また、別の
追加的な写真工程のためのフォトマスクや蒸着工程など
を省略しながらもフォトミスアラインマージンを増やす
ことができる長所がある。
程で半導体基板の界面を含む下部ＢＣを同時に形成し、
前記ＤＣ及び下部ＢＣを導電性物質で埋込んで、下部Ｂ
Ｃ上に上部ＢＣを形成する２段階のＢＣ形成方法を使用
して半導体素子のコンタクトホールを形成する。したが
って、蝕刻すべき上部ＢＣの深さは既に形成された下部
ＢＣに埋込めてある下部埋込コンタクトプラグの厚さ
（６４ＭＤＲＡＭの場合、概略４０００Å）ほど減少す
るためにコンタクト形成工程が容易である。また、別の
追加的な写真工程のためのフォトマスクや蒸着工程など
を省略しながらもフォトミスアラインマージンを増やす
ことができる長所がある。
【００３３】以上、実施例を挙げて本発明に対し説明し
たが、本発明は前述した実施例に限定されることではな
く、単に本実施例らは本発明の開示が完全なようにし、
通常の知識を持った者に発明の範疇を完全に知らせるた
めに提供されることであり、本発明の技術思想及び範囲
内で当分野の通常の知識を持った者によって各種変形及
び改良が可能なことは明白である。
たが、本発明は前述した実施例に限定されることではな
く、単に本実施例らは本発明の開示が完全なようにし、
通常の知識を持った者に発明の範疇を完全に知らせるた
めに提供されることであり、本発明の技術思想及び範囲
内で当分野の通常の知識を持った者によって各種変形及
び改良が可能なことは明白である。
【図１】 本発明の実施例にともなう半導体素子のコン
タクトホール形成方法を工程順序とおり示す断面図の１
つである。
タクトホール形成方法を工程順序とおり示す断面図の１
つである。
【図２】 本発明の実施例にともなう半導体素子のコン
タクトホール形成方法を工程順序とおり示す断面図の１
つであって、図１に示す工程より後の工程を示す断面図
である。
タクトホール形成方法を工程順序とおり示す断面図の１
つであって、図１に示す工程より後の工程を示す断面図
である。
【図３】 本発明の実施例にともなう半導体素子のコン
タクトホール形成方法を工程順序とおり示す断面図の１
つであって、図２に示す工程より後の工程を示す断面図
である。
タクトホール形成方法を工程順序とおり示す断面図の１
つであって、図２に示す工程より後の工程を示す断面図
である。
【図４】 本発明の実施例にともなう半導体素子のコン
タクトホール形成方法を工程順序とおり示す断面図の１
つであって、図３に示す工程より後の工程を示す断面図
である。
タクトホール形成方法を工程順序とおり示す断面図の１
つであって、図３に示す工程より後の工程を示す断面図
である。
【図５】 本発明の実施例にともなう半導体素子のコン
タクトホール形成方法を工程順序とおり示す断面図の１
つであって、図４に示す工程より後の工程を示す断面図
である。
タクトホール形成方法を工程順序とおり示す断面図の１
つであって、図４に示す工程より後の工程を示す断面図
である。
１００…半導体基板、 １２８…ゲー
トパターン、１１０…素子分離領域、
１３０…スペーサ、１２０…ゲート電極、
１４０…絶縁膜、１２５…キャッピング層パター
ン、 １５０…感光膜パターン。
トパターン、１１０…素子分離領域、
１３０…スペーサ、１２０…ゲート電極、
１４０…絶縁膜、１２５…キャッピング層パター
ン、 １５０…感光膜パターン。
Claims (8)
- 【請求項１】 ゲートパターンを具備する半導体基板の
全面にスペーサ形成用物質を蒸着し、前記スペーサ形成
用物質を蝕刻してゲートパターンの側壁にスペーサを形
成する段階と、 前記スペーサが形成された結果物の全面に絶縁膜を形成
する段階と、 前記半導体基板が露出される時まで前記絶縁膜の一部を
蝕刻してダイレクトコンタクトホールと一緒に下部埋込
コンタクトホールを同時に形成する段階と、 前記ダイレクトコンタクトホールと前記下部埋込コンタ
クトホールを埋込む導電層を形成する段階と、 前記導電層を蝕刻してビットラインと下部埋込コンタク
トプラグを同時に形成する段階と、 前記ビットライン及び前記下部埋込コンタクトプラグが
形成された半導体基板の全面に層間絶縁膜を形成する段
階と、 前記下部埋込コンタクトプラグの界面が露出されるよう
に前記層間絶縁膜の一部を蝕刻して前記下部埋込コンタ
クトプラグ上に上部埋込コンタクトホールを形成する段
階を具備することを特徴とする半導体素子のコンタクト
ホール形成方法。 - 【請求項２】 前記スペーサ形成用物質は、ＳｉＮであ
ることを特徴とする請求項１に記載の半導体素子のコン
タクトホール形成方法。 - 【請求項３】 前記絶縁膜の蝕刻は、前記ゲートパター
ンの側壁に形成された前記スペーサを利用する自己整列
コンタクト蝕刻方法によることを特徴とする請求項１に
記載の半導体素子のコンタクトホール形成方法。 - 【請求項４】 前記導電層は、ドーピングされたポリシ
リコン層と金属層で形成されることを特徴とする請求項
１に記載の半導体素子のコンタクトホール形成方法。 - 【請求項５】 前記ドーピングされたポリシリコン層と
前記金属層は、インサイチュ方式で形成することを特徴
とする請求項４に記載の半導体素子のコンタクトホール
形成方法。 - 【請求項６】 前記層間絶縁膜を形成する前にポリスト
リンガーを取り除く段階をさらに具備することを特徴と
する請求項１に記載の半導体素子のコンタクトホール形
成方法。 - 【請求項７】 前記ポリストリンガーの除去は、湿式蝕
刻によることを特徴とする請求項６に記載の半導体素子
のコンタクトホール形成方法。 - 【請求項８】 前記層間絶縁膜の蝕刻は、乾式蝕刻によ
ることを特徴とする請求項１に記載の半導体素子のコン
タクトホール形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97P59073 | 1997-11-10 | ||
| KR1019970059073A KR100252044B1 (ko) | 1997-11-10 | 1997-11-10 | 반도체소자의 콘택홀 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163295A true JPH11163295A (ja) | 1999-06-18 |
Family
ID=19524465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159652A Withdrawn JPH11163295A (ja) | 1997-11-10 | 1998-06-08 | 半導体素子のコンタクトホール形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11163295A (ja) |
| KR (1) | KR100252044B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366620B1 (ko) * | 1999-09-02 | 2003-01-09 | 삼성전자 주식회사 | 자기정합 콘택을 갖는 반도체 메모리장치 및 그 제조방법 |
| KR100995142B1 (ko) | 2008-12-22 | 2010-11-18 | 주식회사 하이닉스반도체 | 반도체소자의 컨택홀 형성방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200037468A (ko) | 2018-09-30 | 2020-04-09 | 제토바이오 주식회사 | 구연산을 통한 미생물 생존내구력 강화와 유산균 및 인산가용화균으로 구성된 복합미생물 대량생산 액상비료 및 그 제조방법 |
| CN111128871B (zh) * | 2019-12-27 | 2022-12-27 | 华虹半导体(无锡)有限公司 | 接触孔的刻蚀工艺方法 |
-
1997
- 1997-11-10 KR KR1019970059073A patent/KR100252044B1/ko not_active Expired - Fee Related
-
1998
- 1998-06-08 JP JP10159652A patent/JPH11163295A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366620B1 (ko) * | 1999-09-02 | 2003-01-09 | 삼성전자 주식회사 | 자기정합 콘택을 갖는 반도체 메모리장치 및 그 제조방법 |
| KR100995142B1 (ko) | 2008-12-22 | 2010-11-18 | 주식회사 하이닉스반도체 | 반도체소자의 컨택홀 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100252044B1 (ko) | 2000-04-15 |
| KR19990039110A (ko) | 1999-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |