JPH11163342A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11163342A JPH11163342A JP9340830A JP34083097A JPH11163342A JP H11163342 A JPH11163342 A JP H11163342A JP 9340830 A JP9340830 A JP 9340830A JP 34083097 A JP34083097 A JP 34083097A JP H11163342 A JPH11163342 A JP H11163342A
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- Japan
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- oxide film
- semiconductor device
- trench
- gate electrode
- conductivity type
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 トレンチ溝を有する縦型電界効果トランジス
タにおいて、ゲート電極抵抗とオン抵抗を低減した半導
体装置を実現する。 【解決手段】 第１導電型半導体基板１または第１導電
型エピタキシャル層２の表面部に、第２導電型の第１拡
散層３および第１導電型の第２拡散層７が二重に形成さ
れ、さらにその表面にゲート酸化膜５およびゲート電極
６が埋設されるトレンチ溝４を有し、かつチャネルがト
レンチ溝４の深さ方向となる縦方向に配設される半導体
装置において、ゲート電極６の一部をトレンチ溝４の深
さ方向にエッチングして中空部分４１を形成し、その中
空部分４１の底部にゲート酸化膜５よりも厚い酸化膜層
８を、さらにその上部にゲート電極よりも導電性の高い
金属９を埋め込んである構成とした。
タにおいて、ゲート電極抵抗とオン抵抗を低減した半導
体装置を実現する。 【解決手段】 第１導電型半導体基板１または第１導電
型エピタキシャル層２の表面部に、第２導電型の第１拡
散層３および第１導電型の第２拡散層７が二重に形成さ
れ、さらにその表面にゲート酸化膜５およびゲート電極
６が埋設されるトレンチ溝４を有し、かつチャネルがト
レンチ溝４の深さ方向となる縦方向に配設される半導体
装置において、ゲート電極６の一部をトレンチ溝４の深
さ方向にエッチングして中空部分４１を形成し、その中
空部分４１の底部にゲート酸化膜５よりも厚い酸化膜層
８を、さらにその上部にゲート電極よりも導電性の高い
金属９を埋め込んである構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にゲート抵抗とオン抵抗を低減することによりスイッ
チング損失を改善した半導体装置に関する。
特にゲート抵抗とオン抵抗を低減することによりスイッ
チング損失を改善した半導体装置に関する。
【０００２】
【従来の技術】半導体装置のうち、縦型電界効果トラン
ジスタは、電圧駆動型のデバイスであること、高周波で
の動作が可能なこと、微細化により低オン抵抗化が可能
なこと等の理由から近年注目されている。
ジスタは、電圧駆動型のデバイスであること、高周波で
の動作が可能なこと、微細化により低オン抵抗化が可能
なこと等の理由から近年注目されている。
【０００３】縦型電界効果トランジスタのうち低オン抵
抗化の手段として、半導体基板に溝を形成して、そこに
ゲート電極を埋め込む、いわゆるトレンチ型ＵＭＯＳＦ
ＥＴがある。
抗化の手段として、半導体基板に溝を形成して、そこに
ゲート電極を埋め込む、いわゆるトレンチ型ＵＭＯＳＦ
ＥＴがある。
【０００４】しかし、このトレンチ型ＵＭＯＳＦＥＴに
おいては、ゲート酸化膜が均一に形成されていることか
ら入力容量、帰還容量が大きくなるという欠点がある。
おいては、ゲート酸化膜が均一に形成されていることか
ら入力容量、帰還容量が大きくなるという欠点がある。
【０００５】このトレンチ型ＵＭＯＳＦＥＴ装置例の一
つとして、特開平５−３３５５８２に記載されている
が、その例について図１３を参照して説明する。
つとして、特開平５−３３５５８２に記載されている
が、その例について図１３を参照して説明する。
【０００６】まず、Ｎ+型半導体基板１上に成長させた
Ｎ-エピタキシャル層２に、拡散層を順次イオン注入等
で形成して、Ｐベース領域３およびソース領域７を形成
する。その後、フォトリソグラフィにより位置決めし、
リアクティブイオンエッチング（ＲＩＥ）等により垂直
にエッチングしてトレンチ溝４を形成する。
Ｎ-エピタキシャル層２に、拡散層を順次イオン注入等
で形成して、Ｐベース領域３およびソース領域７を形成
する。その後、フォトリソグラフィにより位置決めし、
リアクティブイオンエッチング（ＲＩＥ）等により垂直
にエッチングしてトレンチ溝４を形成する。
【０００７】この後、熱酸化によってトレンチ溝４の側
壁、底部のシリコンを酸化して薄いゲート酸化膜５を形
成する。その後ポリシリコンをトレンチ溝４に堆積し
て、これをエッチバックにより平坦化し、ポリシリコン
６を形成する。
壁、底部のシリコンを酸化して薄いゲート酸化膜５を形
成する。その後ポリシリコンをトレンチ溝４に堆積し
て、これをエッチバックにより平坦化し、ポリシリコン
６を形成する。
【０００８】更に、このポリシリコン６の上にＬＰＣＶ
Ｄ等で層間膜を堆積し、フォトリソグラフィにより位置
決めし、エッチングを行い層間膜１０を形成し、最後に
この上にＡｌ電極をスパッタリング等により堆積し、ソ
ース電極１１を形成する。
Ｄ等で層間膜を堆積し、フォトリソグラフィにより位置
決めし、エッチングを行い層間膜１０を形成し、最後に
この上にＡｌ電極をスパッタリング等により堆積し、ソ
ース電極１１を形成する。
【０００９】図１３に示す例では、ゲート酸化膜５が均
一に形成されていることから、入力容量、帰還容量が大
きくなる。
一に形成されていることから、入力容量、帰還容量が大
きくなる。
【００１０】この改善例として提案されている方法につ
いて、図１４を参照して説明する。この例においても、
トレンチ溝４を形成するところまでは図１３の例と同じ
である。トレンチ溝４形成後、このトレンチ溝４にＴＥ
ＯＳをソースとしたＬＰＣＶＤにより酸化膜をトレンチ
溝４が平坦化するまで堆積する。
いて、図１４を参照して説明する。この例においても、
トレンチ溝４を形成するところまでは図１３の例と同じ
である。トレンチ溝４形成後、このトレンチ溝４にＴＥ
ＯＳをソースとしたＬＰＣＶＤにより酸化膜をトレンチ
溝４が平坦化するまで堆積する。
【００１１】その後、Ｐ型ベース領域３のわずか下まで
エッチバックする。これによりトレンチ溝４の底部に厚
い酸化膜層８が形成される。この後、熱酸化によってト
レンチ溝４の側壁部のシリコンを酸化して薄いゲート酸
化膜５を形成する。この後のポリシリコン堆積以降は図
１３の例と同じである。
エッチバックする。これによりトレンチ溝４の底部に厚
い酸化膜層８が形成される。この後、熱酸化によってト
レンチ溝４の側壁部のシリコンを酸化して薄いゲート酸
化膜５を形成する。この後のポリシリコン堆積以降は図
１３の例と同じである。
【００１２】
【発明が解決しようとする課題】第１の問題点は、ゲー
ト電極自体の抵抗成分によるスイッチング損失が生じる
ことである。その理由は、ゲート電極としてポリシリコ
ンを使用しているため、金属電極よりも高抵抗であるこ
とに起因している。第２の問題点は、オン抵抗の上昇が
生じてしまうことである。その理由は、トレンチ底部の
側壁も厚い酸化膜であるために、ゲート電圧印加時に、
トレンチ底部の側壁と接するエピタキシャル層に蓄積層
が生じにくくなるためである。
ト電極自体の抵抗成分によるスイッチング損失が生じる
ことである。その理由は、ゲート電極としてポリシリコ
ンを使用しているため、金属電極よりも高抵抗であるこ
とに起因している。第２の問題点は、オン抵抗の上昇が
生じてしまうことである。その理由は、トレンチ底部の
側壁も厚い酸化膜であるために、ゲート電圧印加時に、
トレンチ底部の側壁と接するエピタキシャル層に蓄積層
が生じにくくなるためである。
【００１３】本発明の目的は、トレンチ溝を有する縦型
電界効果トランジスタにおいて、ゲート電極抵抗とオン
抵抗を低減した半導体装置を実現することである。
電界効果トランジスタにおいて、ゲート電極抵抗とオン
抵抗を低減した半導体装置を実現することである。
【００１４】
【課題を解決するための手段】前記課題を解決するた
め、本発明では、第１導電型半導体基板または第１導電
型エピタキシャル層の表面部に、第２導電型の第１拡散
層および第１導電型の第２拡散層が二重に形成され、さ
らにその表面にゲート酸化膜およびゲート電極が埋設さ
れるトレンチ溝を有し、かつチャネルがトレンチ溝の深
さ方向となる縦方向に配設される半導体装置において、
ゲート電極の一部をトレンチ溝の深さ方向にエッチング
して中空部分を形成し、その中空部分の底部にゲート酸
化膜よりも厚い酸化膜層を、さらにその上部にゲート電
極よりも導電性の高い金属を埋め込んである構成とし
た。その場合、ゲート酸化膜はトレンチ溝の内面を覆う
形態で形成されているのが好適である。また、ゲート電
極の中空部分は、ポリシリコンをトレンチ溝内に均一の
厚さで堆積させて、トレンチ溝内のポリシリコンを側壁
部分を残してエッチングして形成してある構成とするこ
ともできる。また、金属を埋め込んである中空部分が、
ゲート電極の中央部分に位置している構成とすることも
できる。また、トレンチ溝の底部が第１導電型エピタキ
シャル層内に位置し、かつゲート酸化膜及び酸化膜層の
一部が第１導電型エピタキシャル層内に位置している構
成とすることもできる。また、酸化膜層がゲート酸化膜
に接している構成とすることもできる。また、金属と第
１導電型エピタキシャル層との間に、酸化膜層とゲート
酸化膜、およびポリシリコンとゲート酸化膜が位置して
いる構成とすることもできる。また、金属としてはタン
グステンなどが好適である。
め、本発明では、第１導電型半導体基板または第１導電
型エピタキシャル層の表面部に、第２導電型の第１拡散
層および第１導電型の第２拡散層が二重に形成され、さ
らにその表面にゲート酸化膜およびゲート電極が埋設さ
れるトレンチ溝を有し、かつチャネルがトレンチ溝の深
さ方向となる縦方向に配設される半導体装置において、
ゲート電極の一部をトレンチ溝の深さ方向にエッチング
して中空部分を形成し、その中空部分の底部にゲート酸
化膜よりも厚い酸化膜層を、さらにその上部にゲート電
極よりも導電性の高い金属を埋め込んである構成とし
た。その場合、ゲート酸化膜はトレンチ溝の内面を覆う
形態で形成されているのが好適である。また、ゲート電
極の中空部分は、ポリシリコンをトレンチ溝内に均一の
厚さで堆積させて、トレンチ溝内のポリシリコンを側壁
部分を残してエッチングして形成してある構成とするこ
ともできる。また、金属を埋め込んである中空部分が、
ゲート電極の中央部分に位置している構成とすることも
できる。また、トレンチ溝の底部が第１導電型エピタキ
シャル層内に位置し、かつゲート酸化膜及び酸化膜層の
一部が第１導電型エピタキシャル層内に位置している構
成とすることもできる。また、酸化膜層がゲート酸化膜
に接している構成とすることもできる。また、金属と第
１導電型エピタキシャル層との間に、酸化膜層とゲート
酸化膜、およびポリシリコンとゲート酸化膜が位置して
いる構成とすることもできる。また、金属としてはタン
グステンなどが好適である。
【００１５】ポリシリコンゲート電極部分に、ポリシリ
コンよりも導電率の高い金属を埋め込むため、ゲート電
極自体の抵抗成分を低減できる。さらに、トレンチ溝の
側壁部分にゲート電極が設けられているため、オン抵抗
を低減できる。
コンよりも導電率の高い金属を埋め込むため、ゲート電
極自体の抵抗成分を低減できる。さらに、トレンチ溝の
側壁部分にゲート電極が設けられているため、オン抵抗
を低減できる。
【００１６】
【発明の実施の形態】次に本発明の好適な実施の形態に
ついて図面を用いて詳細に説明する。本実施の形態で
は、トレンチ溝内に埋め込まれたポリシリコンゲート電
極の中央部分を縦方向にエッチングし、底部には厚い酸
化膜を、その上部にはポリシリコンゲート電極よりも導
電性の高い金属を埋め込むようにする。
ついて図面を用いて詳細に説明する。本実施の形態で
は、トレンチ溝内に埋め込まれたポリシリコンゲート電
極の中央部分を縦方向にエッチングし、底部には厚い酸
化膜を、その上部にはポリシリコンゲート電極よりも導
電性の高い金属を埋め込むようにする。
【００１７】まず、図１（ａ）、（ｂ）を参照すると、
本実施の形態では、Ｎ+型半導体基板１上にＮ-型エピタ
キシャル層２を有する半導体基板（ウエハー）を用い、
このウェハー主面上に複数のユニットセルを形成する。
本実施の形態では、Ｎ+型半導体基板１上にＮ-型エピタ
キシャル層２を有する半導体基板（ウエハー）を用い、
このウェハー主面上に複数のユニットセルを形成する。
【００１８】トレンチ溝の形成は、Ｐベース領域３形成
後、酸化膜を成長させ、リソグラフィー技術を用いて酸
化膜をパターニングし、この酸化膜をマスクとしてシリ
コンエッチを行い、Ｐベース領域３を貫通しエピタキシ
ャル層２内までトレンチ溝４を形成する。その後、トレ
ンチ溝４内にゲート酸化膜５を形成し、ポリシリコン６
を堆積し、エッチバックを行う。
後、酸化膜を成長させ、リソグラフィー技術を用いて酸
化膜をパターニングし、この酸化膜をマスクとしてシリ
コンエッチを行い、Ｐベース領域３を貫通しエピタキシ
ャル層２内までトレンチ溝４を形成する。その後、トレ
ンチ溝４内にゲート酸化膜５を形成し、ポリシリコン６
を堆積し、エッチバックを行う。
【００１９】次に主面にフォトレジストを塗付し、パタ
ーニングを行い、パターニングされたフォトレジストを
マスクとしてＡｓをイオン注入し、フォトレジストを除
去し活性化を行い、ソース領域７を形成する。
ーニングを行い、パターニングされたフォトレジストを
マスクとしてＡｓをイオン注入し、フォトレジストを除
去し活性化を行い、ソース領域７を形成する。
【００２０】その後、主面に酸化膜を成長させ、リソグ
ラフィー技術を用いて酸化膜のパターニングを行い、こ
の酸化膜をマスクとしてポリシリコン６の中心部分のエ
ッチングを行う。そのエッチングされた部分に酸化膜を
堆積し、エッチングして底部に酸化膜８を形成する。更
にその酸化膜８の上部にタングステン等の金属を堆積、
エッチングして金属層９を形成する。
ラフィー技術を用いて酸化膜のパターニングを行い、こ
の酸化膜をマスクとしてポリシリコン６の中心部分のエ
ッチングを行う。そのエッチングされた部分に酸化膜を
堆積し、エッチングして底部に酸化膜８を形成する。更
にその酸化膜８の上部にタングステン等の金属を堆積、
エッチングして金属層９を形成する。
【００２１】その後、ＢＰＳＧ等の絶縁膜を堆積し、ト
レンチ溝４とその周辺部のみを残すように、リソグラフ
ィー技術を用いてパターニングし、エッチングを行って
層間膜１０を形成し、その上にアルミ等の金属を被着し
てソース電極１１とし、半導体基板の裏面をドレイン電
極１２とする。
レンチ溝４とその周辺部のみを残すように、リソグラフ
ィー技術を用いてパターニングし、エッチングを行って
層間膜１０を形成し、その上にアルミ等の金属を被着し
てソース電極１１とし、半導体基板の裏面をドレイン電
極１２とする。
【００２２】次に本発明の実施の形態の動作について図
２を参照して詳細に説明する。本発明によれば、ゲート
電極であるポリシリコンよりも高い導電率を持つ金属を
埋め込むことによってゲート電極自体の抵抗が低くなる
ため、チャネルを形成するためにゲートに印加する電圧
は低減し、ドライブ駆動損失を低減できる。
２を参照して詳細に説明する。本発明によれば、ゲート
電極であるポリシリコンよりも高い導電率を持つ金属を
埋め込むことによってゲート電極自体の抵抗が低くなる
ため、チャネルを形成するためにゲートに印加する電圧
は低減し、ドライブ駆動損失を低減できる。
【００２３】また、この縦型ＭＯＳＦＥＴの入力容量Ｃ
iss、出力容量Ｃoss、帰還容量Ｃrssは一般的に下記の
式になることが知られている。 Ｃiss＝Ｃgs＋Ｃgd， Ｃoss＝Ｃgd＋Ｃds， Ｃrss＝
Ｃgd （Ｃgs：ゲート・ソース間容量、Ｃgd：ゲート・ドレイ
ン間容量、Ｃds：ドレイン・ソース間容量）
iss、出力容量Ｃoss、帰還容量Ｃrssは一般的に下記の
式になることが知られている。 Ｃiss＝Ｃgs＋Ｃgd， Ｃoss＝Ｃgd＋Ｃds， Ｃrss＝
Ｃgd （Ｃgs：ゲート・ソース間容量、Ｃgd：ゲート・ドレイ
ン間容量、Ｃds：ドレイン・ソース間容量）
【００２４】本発明によれば、ゲート電極の下部に酸化
膜８を埋め込むことによって、Ｃgdが低くなる。よって
Ｃiss、Ｃoss、Ｃrssが低くなり駆動損失、スイッチン
グ損失が低減できる。また、ゲート電極自体の抵抗も低
減されているため、駆動動作速度の高速化が可能にな
る。また、トレンチ溝の側壁部にゲート電極が設けられ
ているため、蓄積層が生じ、オン抵抗が低減できる。
膜８を埋め込むことによって、Ｃgdが低くなる。よって
Ｃiss、Ｃoss、Ｃrssが低くなり駆動損失、スイッチン
グ損失が低減できる。また、ゲート電極自体の抵抗も低
減されているため、駆動動作速度の高速化が可能にな
る。また、トレンチ溝の側壁部にゲート電極が設けられ
ているため、蓄積層が生じ、オン抵抗が低減できる。
【００２５】
【実施例】次に本発明の実施例について図面を用いてよ
り具体的に説明する。結晶面｛１００｝で、Ａsが約１
Ｅ１９ｃｍ-3ドープされたＮ+型半導体基板１に、Ｐが
約１Ｅ１６ｃｍ-3ドープされたＮ-型エピタキシャル層
２を約５μｍ成長させた基板を用いる。
り具体的に説明する。結晶面｛１００｝で、Ａsが約１
Ｅ１９ｃｍ-3ドープされたＮ+型半導体基板１に、Ｐが
約１Ｅ１６ｃｍ-3ドープされたＮ-型エピタキシャル層
２を約５μｍ成長させた基板を用いる。
【００２６】図３に示すように、基板上に約２００Åの
酸化膜１３を成長させＢイオンを加速電子７０ＫeＶ、
ドーズ量１Ｅ１３〜３Ｅ１３ｃｍ-2の条件でイオン注入
を行い、その後１１４０℃、１０〜２０分の熱処理を行
い、拡散深さが約１．５μｍ程度となるようＰベース領
域３を形成する。その後、酸化膜１３は除去しても、除
去しなくてもよい。
酸化膜１３を成長させＢイオンを加速電子７０ＫeＶ、
ドーズ量１Ｅ１３〜３Ｅ１３ｃｍ-2の条件でイオン注入
を行い、その後１１４０℃、１０〜２０分の熱処理を行
い、拡散深さが約１．５μｍ程度となるようＰベース領
域３を形成する。その後、酸化膜１３は除去しても、除
去しなくてもよい。
【００２７】図４に示すように、トレンチマスク用ＣＶ
Ｄ酸化膜１４を１０００〜５０００Å程度ウエハー主面
に成長させ、リソグラフィー技術を用いてトレンチマス
ク用ＣＶＤ酸化膜１４をエッチングし、続いてＰ型ベー
ス領域３の深さよりも深い約１．７μｍにまでＳiをエ
ッチングしトレンチ溝４を形成する。この際、幅は約
０．７μｍ程度とする。その後、ＣＶＤ酸化膜１４はエ
ッチングによって除去する。
Ｄ酸化膜１４を１０００〜５０００Å程度ウエハー主面
に成長させ、リソグラフィー技術を用いてトレンチマス
ク用ＣＶＤ酸化膜１４をエッチングし、続いてＰ型ベー
ス領域３の深さよりも深い約１．７μｍにまでＳiをエ
ッチングしトレンチ溝４を形成する。この際、幅は約
０．７μｍ程度とする。その後、ＣＶＤ酸化膜１４はエ
ッチングによって除去する。
【００２８】図５に示すように、約５００Åの厚さのゲ
ート酸化膜５を形成し、６０００〜８０００Åの高濃度
のＰを含んだポリシリコン６を成長させ、トレンチ溝４
を埋め込み、このポリシリコンを半導体主表面とほぼ同
じくらいになるまでエッチバックを行う。ポリシリコン
は不純物を含まない状態で成長させ、その後イオン注入
や拡散によって形成してもよい。
ート酸化膜５を形成し、６０００〜８０００Åの高濃度
のＰを含んだポリシリコン６を成長させ、トレンチ溝４
を埋め込み、このポリシリコンを半導体主表面とほぼ同
じくらいになるまでエッチバックを行う。ポリシリコン
は不純物を含まない状態で成長させ、その後イオン注入
や拡散によって形成してもよい。
【００２９】図６に示すように、主面にフォトレジスト
を塗付し、フォトレジストをパターニングし、パターニ
ングされたフォトレジスト１５をマスクとしてイオン注
入を行う。イオン注入条件はＡsイオンを用い加速電圧
を約５０ＫeＶ、ドーズ量は５Ｅ１５〜５Ｅ１６ｃｍ-2
とする。その後１０００℃、１０〜３０分程度の熱処理
を行い、イオン注入原子の活性化を行い、ソース領域７
を形成する。その後フォトレジスト１５を除去する。
を塗付し、フォトレジストをパターニングし、パターニ
ングされたフォトレジスト１５をマスクとしてイオン注
入を行う。イオン注入条件はＡsイオンを用い加速電圧
を約５０ＫeＶ、ドーズ量は５Ｅ１５〜５Ｅ１６ｃｍ-2
とする。その後１０００℃、１０〜３０分程度の熱処理
を行い、イオン注入原子の活性化を行い、ソース領域７
を形成する。その後フォトレジスト１５を除去する。
【００３０】図７に示すように、主面にＣＶＤ酸化膜１
６を１０００〜５０００Å程度成長させ、リソグラフィ
ー技術を用いてポリシリエッチマスク用ＣＶＤ酸化膜１
６をエッチングし、続いてポリシリコン６をゲート酸化
膜５のある深さまでエッチングする。この際、幅は約
０．５μｍ程度とする。
６を１０００〜５０００Å程度成長させ、リソグラフィ
ー技術を用いてポリシリエッチマスク用ＣＶＤ酸化膜１
６をエッチングし、続いてポリシリコン６をゲート酸化
膜５のある深さまでエッチングする。この際、幅は約
０．５μｍ程度とする。
【００３１】図８に示すように、ＣＶＤ酸化膜１６を除
去した後、ＬＰＣＶＤにより酸化膜を堆積し、エッチバ
ックを行い、厚さ約２０００Å程度の酸化膜８を形成す
る。続いてタングステンを堆積し、半導体主面と同じく
らいまでエッチバックを行い、タングステンから成る金
属層９を形成する。
去した後、ＬＰＣＶＤにより酸化膜を堆積し、エッチバ
ックを行い、厚さ約２０００Å程度の酸化膜８を形成す
る。続いてタングステンを堆積し、半導体主面と同じく
らいまでエッチバックを行い、タングステンから成る金
属層９を形成する。
【００３２】図９に示すように、ＢＰＳＧ等を堆積しト
レンチ溝４とその周辺のみを残すようにフォトレジスト
を塗付、パターニングし、エッチングを行って、ＢＰＳ
Ｇ等の層間膜１０を形成する。続いて主面にアルミを被
着させ、平坦化を行ってソース電極１１とし、裏面にＡ
u等を被着させ、ドレイン電極１２とする。
レンチ溝４とその周辺のみを残すようにフォトレジスト
を塗付、パターニングし、エッチングを行って、ＢＰＳ
Ｇ等の層間膜１０を形成する。続いて主面にアルミを被
着させ、平坦化を行ってソース電極１１とし、裏面にＡ
u等を被着させ、ドレイン電極１２とする。
【００３３】以上の実施例はＮｃｈの例だがＰｃｈでも
有効であることは明らかである。
有効であることは明らかである。
【００３４】次に、本実施例の動作について図１０を参
照して説明する。図１０はゲート電極にポリシリコン６
のみを使用しゲート酸化膜５がトレンチ溝４内で一様な
場合の例、図１１は本実施例の断面図である。
照して説明する。図１０はゲート電極にポリシリコン６
のみを使用しゲート酸化膜５がトレンチ溝４内で一様な
場合の例、図１１は本実施例の断面図である。
【００３５】トレンチ溝４内のゲート電極の抵抗値は、
ポリシリコン６のみの場合をＲＧ、本実施例の場合をＲ
Ｇ’とすると、ドープされたポリシリコンの抵抗率が、
タングステンの１０倍であるとすれば、ＲＧ’＝０．１
ＲＧとなり、ポリシリコンのみの場合よりも９０％低減
できる。
ポリシリコン６のみの場合をＲＧ、本実施例の場合をＲ
Ｇ’とすると、ドープされたポリシリコンの抵抗率が、
タングステンの１０倍であるとすれば、ＲＧ’＝０．１
ＲＧとなり、ポリシリコンのみの場合よりも９０％低減
できる。
【００３６】ゲート・ドレイン間の容量は、ゲート酸化
膜が一様な場合をＣgd，本実施例の場合をＣgd’とする
と、Ｃgd’＝０．４３Ｃgdとなり、ゲート酸化膜を一様
とした場合よりも５７％低減できる。
膜が一様な場合をＣgd，本実施例の場合をＣgd’とする
と、Ｃgd’＝０．４３Ｃgdとなり、ゲート酸化膜を一様
とした場合よりも５７％低減できる。
【００３７】次に、本発明の第２の実施の形態について
図面を用いて説明する。図１２は第２の実施の形態の断
面図である。この実施の形態においては、第１の実施の
形態で行っていたポリシリコンのトレンチ溝４内への埋
め込みは行っていない。トレンチ溝４、底部の酸化膜８
を厚くしているため、ゲート・ドレイン間の容量が低減
し、タングステン等の金属層９を設けているため、ゲー
ト電極の抵抗成分を低減できる。
図面を用いて説明する。図１２は第２の実施の形態の断
面図である。この実施の形態においては、第１の実施の
形態で行っていたポリシリコンのトレンチ溝４内への埋
め込みは行っていない。トレンチ溝４、底部の酸化膜８
を厚くしているため、ゲート・ドレイン間の容量が低減
し、タングステン等の金属層９を設けているため、ゲー
ト電極の抵抗成分を低減できる。
【００３８】トレンチ溝４の幅が広く、ポリシリコンを
トレンチ溝４内に埋め込まない場合でも適用できる。
トレンチ溝４内に埋め込まない場合でも適用できる。
【００３９】製造例としては、トレンチ溝４を形成し、
ゲート酸化膜５を形成するところまでは第１の実施の形
態と同じである。ゲート酸化膜５形成後に、ＬＰＣＶＤ
によってポリシリコンを堆積し、リソグラフィー技術を
用いてエッチングを行いポリシリコン６を形成する。
ゲート酸化膜５を形成するところまでは第１の実施の形
態と同じである。ゲート酸化膜５形成後に、ＬＰＣＶＤ
によってポリシリコンを堆積し、リソグラフィー技術を
用いてエッチングを行いポリシリコン６を形成する。
【００４０】次にトレンチ溝４の底部に酸化膜８を形成
する。そして、タングステン等の金属を堆積し、ポリシ
リコン６と同じくらいまでエッチバックを行い金属層９
を形成する。続いてポリシリコン６をオーバーラップす
るようにして層間膜１０を形成し、その上にソース電極
１１を形成し、裏面にドレイン電極を形成する。
する。そして、タングステン等の金属を堆積し、ポリシ
リコン６と同じくらいまでエッチバックを行い金属層９
を形成する。続いてポリシリコン６をオーバーラップす
るようにして層間膜１０を形成し、その上にソース電極
１１を形成し、裏面にドレイン電極を形成する。
【００４１】
【発明の効果】第１の効果は、ゲート電極の抵抗を低減
できる。これによりスイッチング損失が低減できる。そ
の理由は、ゲート電極内に導電率の高い金属を埋め込ん
でいるためである。
できる。これによりスイッチング損失が低減できる。そ
の理由は、ゲート電極内に導電率の高い金属を埋め込ん
でいるためである。
【００４２】第２の効果は、オン抵抗を低減できる。こ
れにより出力側の損失が低減できる。その理由は、トレ
ンチ溝の側壁にもゲート電極が設けられているためであ
る。
れにより出力側の損失が低減できる。その理由は、トレ
ンチ溝の側壁にもゲート電極が設けられているためであ
る。
【００４３】第３の効果は、入力容量、出力容量、帰還
容量が低減できる。これにより高速スイッチングが可能
になる。その理由は、トレンチ溝の底部に厚い酸化膜層
を設けているためである。
容量が低減できる。これにより高速スイッチングが可能
になる。その理由は、トレンチ溝の底部に厚い酸化膜層
を設けているためである。
【図１】本発明の実施形態に係る半導体装置を示し、
（ａ）はその平面図、（ｂ）は（ａ）のＡ−Ａ′線に沿
った断面図である。
（ａ）はその平面図、（ｂ）は（ａ）のＡ−Ａ′線に沿
った断面図である。
【図２】本発明の実施の形態に係る半導体装置の動作概
念図である。
念図である。
【図３】本発明の実施形態に係る半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図９】本発明の実施形態に係る半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図１０】従来例に係る半導体装置を本発明と比較する
ための断面図である。
ための断面図である。
【図１１】本発明に係る半導体装置を従来例と比較する
ための断面図である。
ための断面図である。
【図１２】本発明の第２の実施の形態に係る半導体装置
の断面図である。
の断面図である。
【図１３】従来の半導体装置の断面図である。
【図１４】従来の半導体装置の他の例を示す断面図であ
る。
る。
１ Ｎ+型半導体基板 ２ Ｎ-エピタキシャル層 ３ Ｐベース領域 ４ トレンチ溝 ４１ 中空部分 ５ ゲート酸化膜 ６ ポリシリコン ７ ソース領域 ８ 酸化膜層 ９ 金属層 １０ 層間膜 １１ ソース電極 １２ ドレイン電極 １３ 酸化膜 １４ トレンチマスク用ＣＶＤ酸化膜 １５ フォトレジスト １６ ポリシリエッチマスク用ＣＶＤ酸化膜
Claims (8)
- 【請求項１】 第１導電型半導体基板または第１導電型
エピタキシャル層の表面部に、第２導電型の第１拡散層
および第１導電型の第２拡散層が二重に形成され、さら
にその表面にゲート酸化膜およびゲート電極が埋設され
るトレンチ溝を有し、かつチャネルがトレンチ溝の深さ
方向となる縦方向に配設される半導体装置において、前
記ゲート電極の一部をトレンチ溝の深さ方向にエッチン
グして中空部分を形成し、その中空部分の底部に前記ゲ
ート酸化膜よりも厚い酸化膜層を、さらにその上部に前
記ゲート電極よりも導電性の高い金属を埋め込んである
ことを特徴とする、半導体装置。 - 【請求項２】 前記ゲート酸化膜が前記トレンチ溝の内
面を覆う形態で形成されていることを特徴とする、請求
項１記載の半導体装置。 - 【請求項３】 前記ゲート電極の中空部分は、ポリシリ
コンをトレンチ溝内に均一の厚さで堆積させて、トレン
チ溝内のポリシリコンを側壁部分を残してエッチングし
て形成してあることを特徴とする、請求項１または２記
載の半導体装置。 - 【請求項４】 前記金属を埋め込んである中空部分が、
前記ゲート電極の中央部分に位置していることを特徴と
する、請求項１〜３の何れかに記載の半導体装置。 - 【請求項５】 前記トレンチ溝の底部が前記第１導電型
エピタキシャル層内に位置し、かつ前記ゲート酸化膜及
び酸化膜層の一部が第１導電型エピタキシャル層内に位
置していることを特徴とする、請求項１〜４の何れかに
記載の半導体装置。 - 【請求項６】 前記酸化膜層が前記ゲート酸化膜に接し
ていることを特徴とする、請求項１〜５の何れかに記載
の半導体装置。 - 【請求項７】 前記金属と第１導電型エピタキシャル層
との間に、前記酸化膜層とゲート酸化膜、およびポリシ
リコンとゲート酸化膜が位置していることを特徴とする
請求項１〜６の何れかに記載の半導体装置。 - 【請求項８】 前記金属がタングステンであることを特
徴とする、請求項１〜７の何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9340830A JP3052918B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP9340830A JP3052918B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163342A true JPH11163342A (ja) | 1999-06-18 |
| JP3052918B2 JP3052918B2 (ja) | 2000-06-19 |
Family
ID=18340706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9340830A Expired - Fee Related JP3052918B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体装置 |
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| JP (1) | JP3052918B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044435A (ja) * | 1999-06-30 | 2001-02-16 | Fairchild Semiconductor Corp | 高導電性トレンチ構造 |
| JP2003017697A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体装置 |
| WO2003015180A2 (en) | 2001-08-10 | 2003-02-20 | Siliconix Incorporated | Mis device having a trench gate electrode and method of making the same |
| US6764906B2 (en) | 2001-07-03 | 2004-07-20 | Siliconix Incorporated | Method for making trench mosfet having implanted drain-drift region |
| US6849898B2 (en) | 2001-08-10 | 2005-02-01 | Siliconix Incorporated | Trench MIS device with active trench corners and thick bottom oxide |
| US7009247B2 (en) | 2001-07-03 | 2006-03-07 | Siliconix Incorporated | Trench MIS device with thick oxide layer in bottom of gate contact trench |
| US7033876B2 (en) | 2001-07-03 | 2006-04-25 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same |
| US7291884B2 (en) | 2001-07-03 | 2007-11-06 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide |
| JP2008502156A (ja) * | 2004-06-03 | 2008-01-24 | インターナショナル レクティファイアー コーポレイション | 接触抵抗が低減された半導体デバイス |
| JP2009503873A (ja) * | 2005-07-27 | 2009-01-29 | インターナショナル レクティファイアー コーポレイション | 分割電極ゲートトレンチ・パワーデバイス |
| JP2009049315A (ja) * | 2007-08-22 | 2009-03-05 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7541642B2 (en) | 2005-07-26 | 2009-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device with a gate electrode including a pair of polysilicon layers |
| US7564098B2 (en) | 2006-05-18 | 2009-07-21 | Nec Electronics Corporation | Semiconductor device having trench-type gate and its manufacturing method capable of simplifying manufacturing steps |
| JP2009200103A (ja) * | 2008-02-19 | 2009-09-03 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2014038963A (ja) * | 2012-08-17 | 2014-02-27 | Rohm Co Ltd | 半導体装置 |
| JP2018133579A (ja) * | 2018-04-18 | 2018-08-23 | ローム株式会社 | 半導体装置 |
| JP2020198433A (ja) * | 2019-03-07 | 2020-12-10 | ローム株式会社 | スイッチング素子 |
-
1997
- 1997-11-27 JP JP9340830A patent/JP3052918B2/ja not_active Expired - Fee Related
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044435A (ja) * | 1999-06-30 | 2001-02-16 | Fairchild Semiconductor Corp | 高導電性トレンチ構造 |
| US7033876B2 (en) | 2001-07-03 | 2006-04-25 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same |
| JP2003017697A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体装置 |
| US7435650B2 (en) | 2001-07-03 | 2008-10-14 | Siliconix Incorporated | Process for manufacturing trench MIS device having implanted drain-drift region and thick bottom oxide |
| US7416947B2 (en) | 2001-07-03 | 2008-08-26 | Siliconix Incorporated | Method of fabricating trench MIS device with thick oxide layer in bottom of trench |
| US6764906B2 (en) | 2001-07-03 | 2004-07-20 | Siliconix Incorporated | Method for making trench mosfet having implanted drain-drift region |
| US7326995B2 (en) | 2001-07-03 | 2008-02-05 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide |
| US7291884B2 (en) | 2001-07-03 | 2007-11-06 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide |
| US7009247B2 (en) | 2001-07-03 | 2006-03-07 | Siliconix Incorporated | Trench MIS device with thick oxide layer in bottom of gate contact trench |
| US6875657B2 (en) | 2001-08-10 | 2005-04-05 | Siliconix Incorporated | Method of fabricating trench MIS device with graduated gate oxide layer |
| JP2009152630A (ja) * | 2001-08-10 | 2009-07-09 | Siliconix Inc | 活性トレンチコーナおよび厚底の酸化物を備えたトレンチｍｉｓデバイス、ならびにこれを製造する方法 |
| US6849898B2 (en) | 2001-08-10 | 2005-02-01 | Siliconix Incorporated | Trench MIS device with active trench corners and thick bottom oxide |
| WO2003015180A3 (en) * | 2001-08-10 | 2003-11-06 | Siliconix Inc | Mis device having a trench gate electrode and method of making the same |
| WO2003015180A2 (en) | 2001-08-10 | 2003-02-20 | Siliconix Incorporated | Mis device having a trench gate electrode and method of making the same |
| US6903412B2 (en) | 2001-08-10 | 2005-06-07 | Siliconix Incorporated | Trench MIS device with graduated gate oxide layer |
| JP2008502156A (ja) * | 2004-06-03 | 2008-01-24 | インターナショナル レクティファイアー コーポレイション | 接触抵抗が低減された半導体デバイス |
| US7541642B2 (en) | 2005-07-26 | 2009-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device with a gate electrode including a pair of polysilicon layers |
| JP2009503873A (ja) * | 2005-07-27 | 2009-01-29 | インターナショナル レクティファイアー コーポレイション | 分割電極ゲートトレンチ・パワーデバイス |
| US7564098B2 (en) | 2006-05-18 | 2009-07-21 | Nec Electronics Corporation | Semiconductor device having trench-type gate and its manufacturing method capable of simplifying manufacturing steps |
| US7807531B2 (en) | 2006-05-18 | 2010-10-05 | Nec Electronics Corporation | Semiconductor device having trench-type gate and its manufacturing method capable of simplifying manufacturing steps |
| JP2009049315A (ja) * | 2007-08-22 | 2009-03-05 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2009200103A (ja) * | 2008-02-19 | 2009-09-03 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2014038963A (ja) * | 2012-08-17 | 2014-02-27 | Rohm Co Ltd | 半導体装置 |
| JP2018133579A (ja) * | 2018-04-18 | 2018-08-23 | ローム株式会社 | 半導体装置 |
| JP2020198433A (ja) * | 2019-03-07 | 2020-12-10 | ローム株式会社 | スイッチング素子 |
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