JPH1116342A - 品種切り替え可能な半導体装置及びその動作試験方法 - Google Patents
品種切り替え可能な半導体装置及びその動作試験方法Info
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- JPH1116342A JPH1116342A JP9165936A JP16593697A JPH1116342A JP H1116342 A JPH1116342 A JP H1116342A JP 9165936 A JP9165936 A JP 9165936A JP 16593697 A JP16593697 A JP 16593697A JP H1116342 A JPH1116342 A JP H1116342A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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Abstract
(57)【要約】
【課題】本発明は、パッドを使用せずに品種切り替え機
能を実現し、更に品種決定後であっても一時的に品種切
り替え可能な半導体装置を提供することである。 【解決手段】半導体装置は、第１のモードに於てはヒュ
ーズの切断状態によって選択信号を確定すると共に第２
のモードに於ては供給される制御信号によって選択信号
を確定する品種切り替え回路と、品種切り替え回路から
の選択信号により動作が選択される内部回路を含む
能を実現し、更に品種決定後であっても一時的に品種切
り替え可能な半導体装置を提供することである。 【解決手段】半導体装置は、第１のモードに於てはヒュ
ーズの切断状態によって選択信号を確定すると共に第２
のモードに於ては供給される制御信号によって選択信号
を確定する品種切り替え回路と、品種切り替え回路から
の選択信号により動作が選択される内部回路を含む
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、詳しくは品種切り替え可能な半導体装置に関す
る。
関し、詳しくは品種切り替え可能な半導体装置に関す
る。
【０００２】
【従来の技術】半導体装置に於ては一般に、製造時には
多品種に対応できる製品を製造しておいて、出荷時に品
種を決定することが行われる。例えば、入出力インター
フェースの構成を４ビット構成、８ビット構成、１６ビ
ット構成、３２ビット構成間で切り替え可能にしてお
き、出荷時にビット構成を決定したり、半導体記憶装置
に於て全体をリフレッシュするために何回リフレッシュ
コマンドを入力する必要があるかといった構成を、出荷
時に決定したりする。
多品種に対応できる製品を製造しておいて、出荷時に品
種を決定することが行われる。例えば、入出力インター
フェースの構成を４ビット構成、８ビット構成、１６ビ
ット構成、３２ビット構成間で切り替え可能にしてお
き、出荷時にビット構成を決定したり、半導体記憶装置
に於て全体をリフレッシュするために何回リフレッシュ
コマンドを入力する必要があるかといった構成を、出荷
時に決定したりする。
【０００３】このような品種切り替え可能な半導体装置
に於て、従来はＰＡＤを使用して、所定のＰＡＤを電源
電圧ＶＣＣ或いはグランド電圧ＶＳＳにボンディングす
ることによって、使用する品種を決定していた。図６
は、従来の品種切り替え機構の回路構成を示す回路図で
ある。図６の品種切り替えデコーダは、ＮＡＮＤ回路２
０１乃至２０４、インバータ２０５乃至２１０、及びパ
ッドＰ１及びＰ２を含む。パッドＰ１及びＰ２に印加さ
れる電圧が、ＨＩＧＨ（電圧ＶＣＣ）及びＬＯＷ（ＶＳ
Ｓ）のどの組み合わせであるかに応じて、インバータ２
０５乃至２０８の何れか一つの出力がＨＩＧＨになる。
インバータ２０５乃至２０８の出力は各々、入出力イン
ターフェースの４ビット構成、８ビット構成、１６ビッ
ト構成、３２ビット構成に対応している。製品出荷前に
パッケージに封止する際に、パッドＰ１及びＰ２を電源
電圧ＶＣＣ或いはグランド電圧ＶＳＳの端子にボンディ
ングする。これによって装置動作時に、インバータ２０
５乃至２０８の選択された一つの出力がＨＩＧＨにな
る。インバータ２０５乃至２０８の出力は、半導体装置
の内部回路（入出力インターフェース回路を含む）に供
給され、半導体装置は選択された入出力インターフェー
ス構成で動作する。
に於て、従来はＰＡＤを使用して、所定のＰＡＤを電源
電圧ＶＣＣ或いはグランド電圧ＶＳＳにボンディングす
ることによって、使用する品種を決定していた。図６
は、従来の品種切り替え機構の回路構成を示す回路図で
ある。図６の品種切り替えデコーダは、ＮＡＮＤ回路２
０１乃至２０４、インバータ２０５乃至２１０、及びパ
ッドＰ１及びＰ２を含む。パッドＰ１及びＰ２に印加さ
れる電圧が、ＨＩＧＨ（電圧ＶＣＣ）及びＬＯＷ（ＶＳ
Ｓ）のどの組み合わせであるかに応じて、インバータ２
０５乃至２０８の何れか一つの出力がＨＩＧＨになる。
インバータ２０５乃至２０８の出力は各々、入出力イン
ターフェースの４ビット構成、８ビット構成、１６ビッ
ト構成、３２ビット構成に対応している。製品出荷前に
パッケージに封止する際に、パッドＰ１及びＰ２を電源
電圧ＶＣＣ或いはグランド電圧ＶＳＳの端子にボンディ
ングする。これによって装置動作時に、インバータ２０
５乃至２０８の選択された一つの出力がＨＩＧＨにな
る。インバータ２０５乃至２０８の出力は、半導体装置
の内部回路（入出力インターフェース回路を含む）に供
給され、半導体装置は選択された入出力インターフェー
ス構成で動作する。
【０００４】
【発明が解決しようとする課題】パッドは大きな面積を
必要とするために、品種切り替えの為に使用するパッド
が存在するということは、品種切り替えの為にチップ面
積が増大することを意味する。特にＩ／Ｏの信号数が多
い場合には、限られたチップ面積の中で、品種切り替え
用のパッドを確保するのは困難である。
必要とするために、品種切り替えの為に使用するパッド
が存在するということは、品種切り替えの為にチップ面
積が増大することを意味する。特にＩ／Ｏの信号数が多
い場合には、限られたチップ面積の中で、品種切り替え
用のパッドを確保するのは困難である。
【０００５】またボンディングをした後に、最終的な動
作試験をするために、様々な入力信号を与えて出力信号
を観察する必要がある。例えばパッドのボンディングに
より４ビット構成に品種を決定した場合、入出力インタ
ーフェースのビット数が１６ビット構成の場合と比較し
て１／４になる。従って４ビット構成に固定した場合に
は、動作試験が、１６ビット構成に固定した場合に比較
して４倍の時間かかることになる。
作試験をするために、様々な入力信号を与えて出力信号
を観察する必要がある。例えばパッドのボンディングに
より４ビット構成に品種を決定した場合、入出力インタ
ーフェースのビット数が１６ビット構成の場合と比較し
て１／４になる。従って４ビット構成に固定した場合に
は、動作試験が、１６ビット構成に固定した場合に比較
して４倍の時間かかることになる。
【０００６】従って本発明の目的は、パッドを使用しな
い品種切り替え機能を有した半導体装置を提供すること
である。また本発明の別の目的は、品種決定後であって
も一時的に品種切り替え可能な半導体装置を提供するこ
とである。また更なる本発明の目的は、上記半導体装置
を用いて比較的短い時間で動作試験を実行する方法を提
供することである。
い品種切り替え機能を有した半導体装置を提供すること
である。また本発明の別の目的は、品種決定後であって
も一時的に品種切り替え可能な半導体装置を提供するこ
とである。また更なる本発明の目的は、上記半導体装置
を用いて比較的短い時間で動作試験を実行する方法を提
供することである。
【０００７】
【課題を解決するための手段】請求項１の発明に於て
は、半導体装置は、第１のモードに於てはヒューズの切
断状態によって選択信号を確定すると共に、第２のモー
ドに於ては供給される制御信号によって該選択信号を確
定する品種切り替え回路と、該品種切り替え回路からの
該選択信号により動作が選択される内部回路を含むこと
を特徴とする。
は、半導体装置は、第１のモードに於てはヒューズの切
断状態によって選択信号を確定すると共に、第２のモー
ドに於ては供給される制御信号によって該選択信号を確
定する品種切り替え回路と、該品種切り替え回路からの
該選択信号により動作が選択される内部回路を含むこと
を特徴とする。
【０００８】上記発明に於ては、あるモードではヒュー
ズの切断状態によって内部回路の動作を選択するので、
従来のようにパッドへのボンディングで動作を選択して
いたのと比較してパッド面積を節約可能であると共に、
異なるモードでは制御信号によって内部回路の動作を選
択可能であるので、ヒューズ切断後であっても必要に応
じて動作切り替えを行うことが出来る。
ズの切断状態によって内部回路の動作を選択するので、
従来のようにパッドへのボンディングで動作を選択して
いたのと比較してパッド面積を節約可能であると共に、
異なるモードでは制御信号によって内部回路の動作を選
択可能であるので、ヒューズ切断後であっても必要に応
じて動作切り替えを行うことが出来る。
【０００９】請求項２の発明に於ては、請求項１記載の
半導体装置に於て、前記品種切り替え回路は、ヒューズ
の切断状態によって出力を確定するヒューズ回路と、該
ヒューズ回路からの出力と前記制御信号とを受け取り、
前記第１のモードに於ては該ヒューズ回路からの出力に
よって前記選択信号を確定すると共に、前記第２のモー
ドに於ては該制御信号によって該選択信号を確定する品
種選択回路を含むことを特徴とする。
半導体装置に於て、前記品種切り替え回路は、ヒューズ
の切断状態によって出力を確定するヒューズ回路と、該
ヒューズ回路からの出力と前記制御信号とを受け取り、
前記第１のモードに於ては該ヒューズ回路からの出力に
よって前記選択信号を確定すると共に、前記第２のモー
ドに於ては該制御信号によって該選択信号を確定する品
種選択回路を含むことを特徴とする。
【００１０】上記発明に於ては、ヒューズの切断状態に
よって出力を確定するヒューズ回路と、ヒューズ回路か
らの出力或いは制御信号の何れかによって選択信号を確
定する品種選択回路を設けることによって、ヒューズを
切断して動作を確定した後であっても制御信号によって
動作を切り替えることが可能となる。請求項３の発明に
於ては、請求項１記載の半導体装置に於て、前記品種切
り替え回路に於て、前記第１のモード及び前記第２のモ
ードは前記制御信号によって決定されることを特徴とす
る。
よって出力を確定するヒューズ回路と、ヒューズ回路か
らの出力或いは制御信号の何れかによって選択信号を確
定する品種選択回路を設けることによって、ヒューズを
切断して動作を確定した後であっても制御信号によって
動作を切り替えることが可能となる。請求項３の発明に
於ては、請求項１記載の半導体装置に於て、前記品種切
り替え回路に於て、前記第１のモード及び前記第２のモ
ードは前記制御信号によって決定されることを特徴とす
る。
【００１１】上記発明に於ては、制御信号によって第１
のモード或いは第２のモードを切り替えることが出来
る。請求項４の発明に於ては、請求項１記載の半導体装
置に於て、前記内部回路は、複数の入出力インターフェ
ース構成から一つの入出力インターフェース構成を選択
可能であり、前記選択信号により該一つの入出力インタ
ーフェース構成を選択することを特徴とする。
のモード或いは第２のモードを切り替えることが出来
る。請求項４の発明に於ては、請求項１記載の半導体装
置に於て、前記内部回路は、複数の入出力インターフェ
ース構成から一つの入出力インターフェース構成を選択
可能であり、前記選択信号により該一つの入出力インタ
ーフェース構成を選択することを特徴とする。
【００１２】上記発明に於ては、ヒューズ切断状態或い
は制御信号によって、内部回路の入出力インターフェー
ス構成を切り替えることが出来る。請求項５の発明に於
ては、請求項４記載の半導体装置に於て、通常動作モー
ドであるかテスト動作モードであるかを判定するモード
判定回路と、該テスト動作モードである場合には外部か
らの入力信号をデコードして前記制御信号を生成するモ
ードデコーダ回路を含み、該通常動作モードは前記第１
のモードに対応し該テスト動作モードは前記第２のモー
ドに対応することを特徴とする。
は制御信号によって、内部回路の入出力インターフェー
ス構成を切り替えることが出来る。請求項５の発明に於
ては、請求項４記載の半導体装置に於て、通常動作モー
ドであるかテスト動作モードであるかを判定するモード
判定回路と、該テスト動作モードである場合には外部か
らの入力信号をデコードして前記制御信号を生成するモ
ードデコーダ回路を含み、該通常動作モードは前記第１
のモードに対応し該テスト動作モードは前記第２のモー
ドに対応することを特徴とする。
【００１３】上記発明に於ては、通常動作モード時には
ヒューズ切断状態で決定される入出力インターフェース
構成で動作し、テスト動作モード時には外部入力する信
号によって入出力インターフェース構成を切り替えるこ
とが可能である。従ってテスト動作モード時には、入出
力ビット数の多い入出力インターフェース構成を選択す
れば、テストにかかる時間を削減することが出来る。
ヒューズ切断状態で決定される入出力インターフェース
構成で動作し、テスト動作モード時には外部入力する信
号によって入出力インターフェース構成を切り替えるこ
とが可能である。従ってテスト動作モード時には、入出
力ビット数の多い入出力インターフェース構成を選択す
れば、テストにかかる時間を削減することが出来る。
【００１４】請求項６の発明に於ては、半導体装置の動
作試験方法は、通常動作モードに於てはヒューズの切断
状態によって入出力インターフェース構成を確定すると
共に、テスト動作モードに於ては信号入力によって入出
力インターフェース構成を選択する半導体装置に於て、
ヒューズを切断することによって複数の入出力インター
フェース構成から第１の入出力インターフェース構成を
選択し、コマンド入力によってテスト動作モードを指定
すると共に該複数の入出力インターフェース構成から第
２の入出力インターフェース構成を選択し、該第２の入
出力インターフェース構成を用いて該半導体装置の動作
試験を実行する各段階を含むことを特徴とする。
作試験方法は、通常動作モードに於てはヒューズの切断
状態によって入出力インターフェース構成を確定すると
共に、テスト動作モードに於ては信号入力によって入出
力インターフェース構成を選択する半導体装置に於て、
ヒューズを切断することによって複数の入出力インター
フェース構成から第１の入出力インターフェース構成を
選択し、コマンド入力によってテスト動作モードを指定
すると共に該複数の入出力インターフェース構成から第
２の入出力インターフェース構成を選択し、該第２の入
出力インターフェース構成を用いて該半導体装置の動作
試験を実行する各段階を含むことを特徴とする。
【００１５】上記発明に於ては、テスト動作モード時に
は外部からのコマンド入力によって入出力インターフェ
ース構成を切り替えて動作試験を行うことが可能であ
る。従ってテスト動作モード時には、入出力ビット数の
多い入出力インターフェース構成を選択すれば、動作試
験にかかる時間を削減することが出来る。請求項７の発
明に於ては、請求項６記載の動作試験方法に於て、前記
第２の入出力インターフェース構成は、前記第１の入出
力インターフェース構成よりも入出力ビット数が多いこ
とを特徴とする。
は外部からのコマンド入力によって入出力インターフェ
ース構成を切り替えて動作試験を行うことが可能であ
る。従ってテスト動作モード時には、入出力ビット数の
多い入出力インターフェース構成を選択すれば、動作試
験にかかる時間を削減することが出来る。請求項７の発
明に於ては、請求項６記載の動作試験方法に於て、前記
第２の入出力インターフェース構成は、前記第１の入出
力インターフェース構成よりも入出力ビット数が多いこ
とを特徴とする。
【００１６】上記発明に於ては、テスト動作モード時
に、入出力ビット数の多い入出力インターフェース構成
を選択して動作試験を実行するので、動作試験にかかる
時間を削減することが出来る。請求項８の発明に於て
は、品種切り替え可能な半導体装置は、第１のモードに
於ては内部ヒューズの切断状態によって品種を決定し、
第２のモードに於ては外部からの入力信号によって品種
を決定することを特徴とする。
に、入出力ビット数の多い入出力インターフェース構成
を選択して動作試験を実行するので、動作試験にかかる
時間を削減することが出来る。請求項８の発明に於て
は、品種切り替え可能な半導体装置は、第１のモードに
於ては内部ヒューズの切断状態によって品種を決定し、
第２のモードに於ては外部からの入力信号によって品種
を決定することを特徴とする。
【００１７】上記発明に於ては、あるモードではヒュー
ズの切断状態によって品種を選択するので、従来のよう
にパッドへのボンディングで品種を選択していたのと比
較してパッド面積を節約可能であると共に、異なるモー
ドでは入力信号によって品種を選択可能であるので、ヒ
ューズ切断後であっても必要に応じて品種切り替えを行
うことが出来る。
ズの切断状態によって品種を選択するので、従来のよう
にパッドへのボンディングで品種を選択していたのと比
較してパッド面積を節約可能であると共に、異なるモー
ドでは入力信号によって品種を選択可能であるので、ヒ
ューズ切断後であっても必要に応じて品種切り替えを行
うことが出来る。
【００１８】請求項９の発明に於ては、請求項８記載の
半導体装置に於て、前記品種は入出力インターフェース
構成によって分類されることを特徴とする。上記発明に
於ては、ヒューズ切断後であっても、必要に応じて入出
力インターフェース構成を切り替えることが出来る。請
求項１０の発明に於ては、請求項８記載の半導体装置に
於て、前記第１のモードは通常動作モードであり、前記
第２のモードはテスト動作モードであることを特徴とす
る。
半導体装置に於て、前記品種は入出力インターフェース
構成によって分類されることを特徴とする。上記発明に
於ては、ヒューズ切断後であっても、必要に応じて入出
力インターフェース構成を切り替えることが出来る。請
求項１０の発明に於ては、請求項８記載の半導体装置に
於て、前記第１のモードは通常動作モードであり、前記
第２のモードはテスト動作モードであることを特徴とす
る。
【００１９】上記発明に於ては、ヒューズ切断後であっ
ても、テスト動作モード時には外部入力する信号によっ
て入出力インターフェース構成を切り替えることが可能
である。従ってテスト動作モード時には、入出力ビット
数の多い入出力インターフェース構成を選択すれば、テ
ストにかかる時間を削減することが出来る。
ても、テスト動作モード時には外部入力する信号によっ
て入出力インターフェース構成を切り替えることが可能
である。従ってテスト動作モード時には、入出力ビット
数の多い入出力インターフェース構成を選択すれば、テ
ストにかかる時間を削減することが出来る。
【００２０】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて説明する。図１は、本発明による品種切り
替え回路の回路構成を示す回路図である。図１の品種切
り替え回路１０は、少なくとも一つのヒューズ回路１１
と、品種選択回路１２とを含む。ヒューズ回路１１は、
ヒューズＦ１及びＦ２、ＰＭＯＳトランジスタ２１及び
２２、ＮＭＯＳトランジスタ２３乃至２５、及びインバ
ータ２６を含む。品種選択回路１２は、ＮＡＮＤ回路３
１乃至３４、インバータ３５乃至３８、及びＮＯＲ回路
３９を含む。
図面を用いて説明する。図１は、本発明による品種切り
替え回路の回路構成を示す回路図である。図１の品種切
り替え回路１０は、少なくとも一つのヒューズ回路１１
と、品種選択回路１２とを含む。ヒューズ回路１１は、
ヒューズＦ１及びＦ２、ＰＭＯＳトランジスタ２１及び
２２、ＮＭＯＳトランジスタ２３乃至２５、及びインバ
ータ２６を含む。品種選択回路１２は、ＮＡＮＤ回路３
１乃至３４、インバータ３５乃至３８、及びＮＯＲ回路
３９を含む。
【００２１】ヒューズ回路１１は、ヒューズＦ１及びＦ
２の何れかを切断することによって、出力ＦＸ０或いは
ＦＸ１をＨＩＧＨ或いはＬＯＷに固定する。ヒューズＦ
１が切断されるときには出力がＨＩＧＨに固定され、ヒ
ューズＦ２が切断されるときには出力がＬＯＷに固定さ
れる。品種選択回路１２は、ヒューズ回路１１からの出
力信号ＦＸ０及びＦＸ１を受け取り、品種選択信号ＤＸ
０及びＤＸ１を出力する。品種選択信号ＤＸ０及びＤＸ
１は、例えば図６の品種切り替えデコーダの入力に供給
される。但しこの場合、半導体チップ内部の品種選択回
路１２から半導体チップ内部の図６の品種切り替えデコ
ーダに信号が供給されるので、当然ながらパッドＰ１及
びＰ２を設ける必要はない。
２の何れかを切断することによって、出力ＦＸ０或いは
ＦＸ１をＨＩＧＨ或いはＬＯＷに固定する。ヒューズＦ
１が切断されるときには出力がＨＩＧＨに固定され、ヒ
ューズＦ２が切断されるときには出力がＬＯＷに固定さ
れる。品種選択回路１２は、ヒューズ回路１１からの出
力信号ＦＸ０及びＦＸ１を受け取り、品種選択信号ＤＸ
０及びＤＸ１を出力する。品種選択信号ＤＸ０及びＤＸ
１は、例えば図６の品種切り替えデコーダの入力に供給
される。但しこの場合、半導体チップ内部の品種選択回
路１２から半導体チップ内部の図６の品種切り替えデコ
ーダに信号が供給されるので、当然ながらパッドＰ１及
びＰ２を設ける必要はない。
【００２２】品種選択信号ＤＸ０及びＤＸ１の組合せに
よって、品種が決定される。この場合２ビットの組合せ
であるから、最大４種類の品種を表現することが出来
る。通常動作時には、品種選択回路１２の品種選択信号
ＤＸ０及びＤＸ１は、ヒューズ回路１１からの信号ＦＸ
０及びＦＸ１にのみ依存する。即ち、信号ＦＸ０及びＦ
Ｘ１の組み合わせによって、通常動作時の品種が決定さ
れる。テスト動作時には、品種選択回路１２の品種選択
信号ＤＸ０及びＤＸ１は、信号ＦＸ０及びＦＸ１の組み
合わせに関わらず、信号Ｓ１乃至Ｓ３にのみ依存する。
即ち、信号Ｓ１乃至Ｓ３の組み合わせによって、テスト
動作時の品種が決定される。
よって、品種が決定される。この場合２ビットの組合せ
であるから、最大４種類の品種を表現することが出来
る。通常動作時には、品種選択回路１２の品種選択信号
ＤＸ０及びＤＸ１は、ヒューズ回路１１からの信号ＦＸ
０及びＦＸ１にのみ依存する。即ち、信号ＦＸ０及びＦ
Ｘ１の組み合わせによって、通常動作時の品種が決定さ
れる。テスト動作時には、品種選択回路１２の品種選択
信号ＤＸ０及びＤＸ１は、信号ＦＸ０及びＦＸ１の組み
合わせに関わらず、信号Ｓ１乃至Ｓ３にのみ依存する。
即ち、信号Ｓ１乃至Ｓ３の組み合わせによって、テスト
動作時の品種が決定される。
【００２３】このようにヒューズ回路１１によって通常
動作時の品種を固定することによって、従来のようにボ
ンディングによるパッド接続で品種を決定する場合に比
較して、パッド面積を節約することが出来る。更に、ヒ
ューズ回路１１によって品種を固定してしまった後で
も、品種選択回路１２を用いて暫定的に品種切り換えを
行うことが可能である。従って入出力インターフェース
構成を切り替える場合など、ヒューズ回路１１で少ない
ビット構成に固定してしまった後でも、品種選択回路１
２を用いてテスト動作中は多いビット構成に切り換える
ことによって、短い時間でテストを終了することが出来
る。
動作時の品種を固定することによって、従来のようにボ
ンディングによるパッド接続で品種を決定する場合に比
較して、パッド面積を節約することが出来る。更に、ヒ
ューズ回路１１によって品種を固定してしまった後で
も、品種選択回路１２を用いて暫定的に品種切り換えを
行うことが可能である。従って入出力インターフェース
構成を切り替える場合など、ヒューズ回路１１で少ない
ビット構成に固定してしまった後でも、品種選択回路１
２を用いてテスト動作中は多いビット構成に切り換える
ことによって、短い時間でテストを終了することが出来
る。
【００２４】図１の品種切り替え回路１０は実際には、
品種選択信号ＤＸ０及びＤＸ１によって、３種類の品種
を表現する構成となっている。即ち例えば、入出力イン
ターフェース構成として、４ビット構成、８ビット構
成、及び１６ビット構成の３品種が設けられており、そ
れらの構成のうちの一つを選択する構成となっている。
３つの品種に対応して、品種選択回路１２に入力される
信号Ｓ１乃至Ｓ３は３種類となっている。
品種選択信号ＤＸ０及びＤＸ１によって、３種類の品種
を表現する構成となっている。即ち例えば、入出力イン
ターフェース構成として、４ビット構成、８ビット構
成、及び１６ビット構成の３品種が設けられており、そ
れらの構成のうちの一つを選択する構成となっている。
３つの品種に対応して、品種選択回路１２に入力される
信号Ｓ１乃至Ｓ３は３種類となっている。
【００２５】品種選択回路１２に於ては、信号Ｓ１乃至
Ｓ３が全てＬＯＷの場合、通常動作状態になる。この場
合ＮＯＲ回路３９の出力がＨＩＧＨになり、ＮＡＮＤ回
路３１及び３２は、ヒューズ回路１１からの信号ＦＸ０
及びＦＸ１及びそれらの反転信号に対するＮＡＮＤ回路
として動作する。またＮＡＮＤ回路３３及び３４は、Ｎ
ＡＮＤ回路３１及び３２からの出力を反転するインバー
タとして動作する。従って、品種選択信号ＤＸ０は、信
号ＦＸ０の反転信号／ＦＸ０と信号ＦＸ１とのＡＮＤに
なる。また品種選択信号ＤＸ１は、信号ＦＸ１の反転信
号／ＦＸ１と信号ＦＸ０とのＡＮＤになる。
Ｓ３が全てＬＯＷの場合、通常動作状態になる。この場
合ＮＯＲ回路３９の出力がＨＩＧＨになり、ＮＡＮＤ回
路３１及び３２は、ヒューズ回路１１からの信号ＦＸ０
及びＦＸ１及びそれらの反転信号に対するＮＡＮＤ回路
として動作する。またＮＡＮＤ回路３３及び３４は、Ｎ
ＡＮＤ回路３１及び３２からの出力を反転するインバー
タとして動作する。従って、品種選択信号ＤＸ０は、信
号ＦＸ０の反転信号／ＦＸ０と信号ＦＸ１とのＡＮＤに
なる。また品種選択信号ＤＸ１は、信号ＦＸ１の反転信
号／ＦＸ１と信号ＦＸ０とのＡＮＤになる。
【００２６】信号Ｓ１乃至Ｓ３の少なくとも一つがＨＩ
ＧＨになると、品種選択回路１２はテスト動作状態にな
る。この場合ＮＯＲ回路３９の出力がＬＯＷになり、Ｎ
ＡＮＤ回路３１及び３２は、ヒューズ回路１１からの信
号ＦＸ０及びＦＸ１に関わらず常にＨＩＧＨを出力す
る。従って、ＮＡＮＤ回路３３及び３４は各々、インバ
ータ３７及び３８からの出力に対してインバータとして
動作する。この場合、品種選択信号ＤＸ０は信号Ｓ１と
なり、品種選択信号ＤＸ１は信号Ｓ２となる。
ＧＨになると、品種選択回路１２はテスト動作状態にな
る。この場合ＮＯＲ回路３９の出力がＬＯＷになり、Ｎ
ＡＮＤ回路３１及び３２は、ヒューズ回路１１からの信
号ＦＸ０及びＦＸ１に関わらず常にＨＩＧＨを出力す
る。従って、ＮＡＮＤ回路３３及び３４は各々、インバ
ータ３７及び３８からの出力に対してインバータとして
動作する。この場合、品種選択信号ＤＸ０は信号Ｓ１と
なり、品種選択信号ＤＸ１は信号Ｓ２となる。
【００２７】図２は、入出力インターフェースの構成を
４ビット構成、８ビット構成、及び１６ビット構成の何
れかに選択する場合の信号組み合わせを示す図である。
図２に示されるように、通常動作時には信号Ｓ１乃至Ｓ
３が全てＬＯＷに設定され、品種選択信号ＤＸ０及びＤ
Ｘ１は、ヒューズ回路１１からの信号ＦＸ０及びＦＸ１
にのみ依存する。品種選択信号ＤＸ０及びＤＸ１の各組
み合わせに対して、図２に示されるようなインターフェ
ース構成が割り当てられる。即ち例えば、信号ＤＸ０及
びＤＸ１がＬＯＷ及びＨＩＧＨの時、インターフェース
構成は８ビット構成となる。
４ビット構成、８ビット構成、及び１６ビット構成の何
れかに選択する場合の信号組み合わせを示す図である。
図２に示されるように、通常動作時には信号Ｓ１乃至Ｓ
３が全てＬＯＷに設定され、品種選択信号ＤＸ０及びＤ
Ｘ１は、ヒューズ回路１１からの信号ＦＸ０及びＦＸ１
にのみ依存する。品種選択信号ＤＸ０及びＤＸ１の各組
み合わせに対して、図２に示されるようなインターフェ
ース構成が割り当てられる。即ち例えば、信号ＤＸ０及
びＤＸ１がＬＯＷ及びＨＩＧＨの時、インターフェース
構成は８ビット構成となる。
【００２８】信号Ｓ１乃至Ｓ３の少なくとも一つがＨＩ
ＧＨに設定されると、テスト動作状態となる。図２に示
されるように、この場合、品種選択信号ＤＸ０及びＤＸ
１は、ヒューズ回路１１からの信号ＦＸ０及びＦＸ１に
関係なく、信号Ｓ１乃至Ｓ３によって決定される。信号
Ｓ１乃至Ｓ３の各組み合わせに対して、図２に示される
ようなインターフェース構成が割り当てられる。即ち例
えば、信号Ｓ１乃至Ｓ３がＬＯＷ、ＨＩＧＨ、及びＬＯ
Ｗの場合、インターフェース構成は８ビット構成とな
る。
ＧＨに設定されると、テスト動作状態となる。図２に示
されるように、この場合、品種選択信号ＤＸ０及びＤＸ
１は、ヒューズ回路１１からの信号ＦＸ０及びＦＸ１に
関係なく、信号Ｓ１乃至Ｓ３によって決定される。信号
Ｓ１乃至Ｓ３の各組み合わせに対して、図２に示される
ようなインターフェース構成が割り当てられる。即ち例
えば、信号Ｓ１乃至Ｓ３がＬＯＷ、ＨＩＧＨ、及びＬＯ
Ｗの場合、インターフェース構成は８ビット構成とな
る。
【００２９】図３は、本発明の品種切り替え回路をＤＲ
ＡＭ等の半導体記憶装置に適用した場合の実施例を示す
図である。図３の半導体記憶装置１００は、クロックバ
ッファ１０１、コマンドデコーダ１０２、アドレスバッ
ファ１０３、Ｉ／Ｏデータバッファ１０４、制御信号ラ
ッチ１０５、モードレジスタ１０６、コラムアドレスカ
ウンタ１０７、テストモード判定回路１０８、テストモ
ードデコーダ１０９、品種切り替え回路１１０、セルプ
レート電位ＢＵＭＰ制御回路１１１、及びバンク１１２
を含む。バンク１１２は、コラムデコーダ１２１、ワー
ドデコーダ１２２、センスアンプ・データ入出力ゲート
１２３、及びメモリセルアレイ１２４を含む。
ＡＭ等の半導体記憶装置に適用した場合の実施例を示す
図である。図３の半導体記憶装置１００は、クロックバ
ッファ１０１、コマンドデコーダ１０２、アドレスバッ
ファ１０３、Ｉ／Ｏデータバッファ１０４、制御信号ラ
ッチ１０５、モードレジスタ１０６、コラムアドレスカ
ウンタ１０７、テストモード判定回路１０８、テストモ
ードデコーダ１０９、品種切り替え回路１１０、セルプ
レート電位ＢＵＭＰ制御回路１１１、及びバンク１１２
を含む。バンク１１２は、コラムデコーダ１２１、ワー
ドデコーダ１２２、センスアンプ・データ入出力ゲート
１２３、及びメモリセルアレイ１２４を含む。
【００３０】クロックバッファ１０１は、クロック信号
ＣＬＫを受け取り、同期信号としてコマンドデコーダ１
０２、アドレスバッファ１０３、及びＩ／Ｏデータバッ
ファ１０４に供給する。また更にクロックバッファ１０
１は、動作制御のための同期信号を内部回路に供給す
る。コマンドデコーダ１０２は、コントロール信号／Ｃ
Ｓ（chip select ）、／ＲＡＳ（row address strob
e）、／ＣＡＳ（column address strobe ）、及び／Ｗ
Ｅ（write enable）を受け取りデコードする。コマンド
デコーダ１０２は、コントロール信号のデコード結果
を、制御信号ラッチ１０５、モードレジスタ１０６、テ
ストモード判定回路１０８に供給する。制御信号ラッチ
１０５は、コマンドデコーダ１０２からのデコード結果
をラッチして、このラッチされた内容に基づいてバンク
１１２が制御される。
ＣＬＫを受け取り、同期信号としてコマンドデコーダ１
０２、アドレスバッファ１０３、及びＩ／Ｏデータバッ
ファ１０４に供給する。また更にクロックバッファ１０
１は、動作制御のための同期信号を内部回路に供給す
る。コマンドデコーダ１０２は、コントロール信号／Ｃ
Ｓ（chip select ）、／ＲＡＳ（row address strob
e）、／ＣＡＳ（column address strobe ）、及び／Ｗ
Ｅ（write enable）を受け取りデコードする。コマンド
デコーダ１０２は、コントロール信号のデコード結果
を、制御信号ラッチ１０５、モードレジスタ１０６、テ
ストモード判定回路１０８に供給する。制御信号ラッチ
１０５は、コマンドデコーダ１０２からのデコード結果
をラッチして、このラッチされた内容に基づいてバンク
１１２が制御される。
【００３１】アドレスバッファ１０３は、アドレス信号
Ａ０乃至Ａ１２及びＢＡ０及びＢＡ１を受け取り、モー
ドレジスタ１０６、バンク１１２、及びテストモードデ
コーダ１０９に供給する。図に示されるようにバンク１
１２は、例えば４つ設けられており、バンクアドレスＢ
Ａ０及びＢＡ１によって一つのバンクが選択される。モ
ードレジスタ１０６は、ＣＡＳレイテンシやバースト長
等のパラメータを格納するレジスタであり、レジスタに
対する書き込み指令はコントロール信号でなされ、書き
込み内容はアドレス信号で指定される。
Ａ０乃至Ａ１２及びＢＡ０及びＢＡ１を受け取り、モー
ドレジスタ１０６、バンク１１２、及びテストモードデ
コーダ１０９に供給する。図に示されるようにバンク１
１２は、例えば４つ設けられており、バンクアドレスＢ
Ａ０及びＢＡ１によって一つのバンクが選択される。モ
ードレジスタ１０６は、ＣＡＳレイテンシやバースト長
等のパラメータを格納するレジスタであり、レジスタに
対する書き込み指令はコントロール信号でなされ、書き
込み内容はアドレス信号で指定される。
【００３２】コラムアドレスカウンタ１０７は、同一の
ローアドレス上の連続したコラムアドレスにアクセスす
る場合に、連続したコラムアドレスを順次生成し、バン
ク１１２に供給する。バンク１１２に於て、ワードデコ
ーダ１２２は、供給されたローアドレスで指定されるメ
モリセルのデータをメモリセルアレイ１２４から読み出
し、センスアンプ・データ入出力ゲート１２３のセンス
アンプに取り込む。コラムデコーダ１２１は、センスア
ンプ・データ入出力ゲート１２３のデータ入出力ゲート
を開くことによって、供給されたコラムアドレスに対応
するセンスアンプのデータをＩ／Ｏデータバッファ１０
４に供給する。データ書き込みの場合は、上記動作とは
逆の動作が行われる。
ローアドレス上の連続したコラムアドレスにアクセスす
る場合に、連続したコラムアドレスを順次生成し、バン
ク１１２に供給する。バンク１１２に於て、ワードデコ
ーダ１２２は、供給されたローアドレスで指定されるメ
モリセルのデータをメモリセルアレイ１２４から読み出
し、センスアンプ・データ入出力ゲート１２３のセンス
アンプに取り込む。コラムデコーダ１２１は、センスア
ンプ・データ入出力ゲート１２３のデータ入出力ゲート
を開くことによって、供給されたコラムアドレスに対応
するセンスアンプのデータをＩ／Ｏデータバッファ１０
４に供給する。データ書き込みの場合は、上記動作とは
逆の動作が行われる。
【００３３】Ｉ／Ｏデータバッファ１０４は、データ信
号ＤＱ０乃至ＤＱ３１を入出力するためのバッファであ
る。テストモード判定回路１０８は、コマンドデコーダ
１０２からのデコード結果と、信号／ＣＫＥを受け取
り、テスト動作モードであるか通常動作モードであるか
を判定する。具体的には例えば、コントロール信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ、及び／ＣＳが全てＬＯＷであ
り、かつ信号／ＣＫＥとしてスーパーハイ即ち動作電圧
ＶＣＣよりも高い電圧が与えられたときに、テスト動作
モードであると判定する。
号ＤＱ０乃至ＤＱ３１を入出力するためのバッファであ
る。テストモード判定回路１０８は、コマンドデコーダ
１０２からのデコード結果と、信号／ＣＫＥを受け取
り、テスト動作モードであるか通常動作モードであるか
を判定する。具体的には例えば、コントロール信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ、及び／ＣＳが全てＬＯＷであ
り、かつ信号／ＣＫＥとしてスーパーハイ即ち動作電圧
ＶＣＣよりも高い電圧が与えられたときに、テスト動作
モードであると判定する。
【００３４】テストモードデコーダ１０９は、テストモ
ード判定回路１０８がテスト動作モードであると判定す
るときに、アドレスバッファ１０３からのアドレス信号
をデコードする。ここでアドレス信号のビットパターン
によって、テスト動作のテスト内容を指定することが出
来る。テストモードデコーダ１０９は、デコード結果を
制御信号として、品種切り替え回路１１０及びセルプレ
ートＢＵＭＰ制御回路１１１に供給する。このようにし
て、アドレス信号によってテストの内容を指定し、それ
に応じて品種切り替え回路１１０及びセルプレートＢＵ
ＭＰ制御回路１１１を制御することが出来る。なおテス
トモードデコーダ１０９の構成は基本的に単なるデコー
ダであり、当業者の通常技術の範囲内であるので詳細な
回路構成は省略する。
ード判定回路１０８がテスト動作モードであると判定す
るときに、アドレスバッファ１０３からのアドレス信号
をデコードする。ここでアドレス信号のビットパターン
によって、テスト動作のテスト内容を指定することが出
来る。テストモードデコーダ１０９は、デコード結果を
制御信号として、品種切り替え回路１１０及びセルプレ
ートＢＵＭＰ制御回路１１１に供給する。このようにし
て、アドレス信号によってテストの内容を指定し、それ
に応じて品種切り替え回路１１０及びセルプレートＢＵ
ＭＰ制御回路１１１を制御することが出来る。なおテス
トモードデコーダ１０９の構成は基本的に単なるデコー
ダであり、当業者の通常技術の範囲内であるので詳細な
回路構成は省略する。
【００３５】品種切り替え回路１１０は、図１の品種切
り替え回路１０に例えば図６の品種切り替えデコーダを
備えた回路であり、ヒューズの切断によって通常動作モ
ードでの入出力インターフェース構成を固定すると共
に、テスト動作モードに於ては、テストモードデコーダ
１０９からの制御信号に応じて入出力インターフェース
構成を切り替えることが可能である。この制御信号は、
図１の信号Ｓ１乃至Ｓ３であり、これらの信号が一つで
もＨＩＧＨである場合には、ヒューズの切断状態に関わ
らず、信号Ｓ１乃至Ｓ２の信号レベルによって入出力イ
ンターフェース構成が決定される。
り替え回路１０に例えば図６の品種切り替えデコーダを
備えた回路であり、ヒューズの切断によって通常動作モ
ードでの入出力インターフェース構成を固定すると共
に、テスト動作モードに於ては、テストモードデコーダ
１０９からの制御信号に応じて入出力インターフェース
構成を切り替えることが可能である。この制御信号は、
図１の信号Ｓ１乃至Ｓ３であり、これらの信号が一つで
もＨＩＧＨである場合には、ヒューズの切断状態に関わ
らず、信号Ｓ１乃至Ｓ２の信号レベルによって入出力イ
ンターフェース構成が決定される。
【００３６】セルプレートＢＵＭＰ制御回路１１１は、
セルプレートをグランド電位ＶＳＳ或いは電源電位ＶＣ
Ｃに設定した条件の下で、データの読み書きテストを行
うための回路であり、テストモードデコーダ１０９から
の制御信号によってセルプレートをグランド電位ＶＳＳ
或いは電源電位ＶＣＣに設定する。ここでセルプレート
とは、メモリセルアレイ１２４に対抗して設けられたプ
レートであり、通常動作時は中間電位に保たれる。テス
ト動作時には、このプレートを例えば電位ＶＣＣに設定
することで、メモリセルアレイ１２４のセルからのリー
クが起こり易い状態にしてデータの読み書きテストを行
うことで、セルのリーク状態に関して試験することが出
来る。
セルプレートをグランド電位ＶＳＳ或いは電源電位ＶＣ
Ｃに設定した条件の下で、データの読み書きテストを行
うための回路であり、テストモードデコーダ１０９から
の制御信号によってセルプレートをグランド電位ＶＳＳ
或いは電源電位ＶＣＣに設定する。ここでセルプレート
とは、メモリセルアレイ１２４に対抗して設けられたプ
レートであり、通常動作時は中間電位に保たれる。テス
ト動作時には、このプレートを例えば電位ＶＣＣに設定
することで、メモリセルアレイ１２４のセルからのリー
クが起こり易い状態にしてデータの読み書きテストを行
うことで、セルのリーク状態に関して試験することが出
来る。
【００３７】図３の半導体記憶装置１００に於ては、品
種切り替え回路１１０のヒューズ切断によって通常動作
モードに於ける入出力インターフェース構成を決定する
ことが出来る。従って従来のようにパッドに対するボン
ディングで品種切り替えを行う場合と比較してパッド面
積を節約することが出来る。更にテスト動作モードに於
ては、アドレス信号入力によって入出力インターフェー
ス構成を一時的に切り替えることが可能であるので、テ
スト動作中にデータ入出力にかかる時間を大幅に削減す
ることが可能である。
種切り替え回路１１０のヒューズ切断によって通常動作
モードに於ける入出力インターフェース構成を決定する
ことが出来る。従って従来のようにパッドに対するボン
ディングで品種切り替えを行う場合と比較してパッド面
積を節約することが出来る。更にテスト動作モードに於
ては、アドレス信号入力によって入出力インターフェー
ス構成を一時的に切り替えることが可能であるので、テ
スト動作中にデータ入出力にかかる時間を大幅に削減す
ることが可能である。
【００３８】図４は、本発明による品種切り替え回路１
１０を搭載した半導体記憶装置１００に対するテストの
手順を示すフローチャートである。ステップＳ１に於
て、ヒューズ切断前のテストが行われる。ヒューズ切断
前には例えばメモリセルに対するデータ書き込み及びデ
ータ読み出しのテストを行い、欠陥セルを冗長セルに置
き換えるために欠陥セルを同定する。ここで冗長セルと
は、欠陥があるセルのアドレスを指定したときに代替セ
ルをアクセスするように、ヒューズの切断によってアド
レス置き換えを行うものである。
１０を搭載した半導体記憶装置１００に対するテストの
手順を示すフローチャートである。ステップＳ１に於
て、ヒューズ切断前のテストが行われる。ヒューズ切断
前には例えばメモリセルに対するデータ書き込み及びデ
ータ読み出しのテストを行い、欠陥セルを冗長セルに置
き換えるために欠陥セルを同定する。ここで冗長セルと
は、欠陥があるセルのアドレスを指定したときに代替セ
ルをアクセスするように、ヒューズの切断によってアド
レス置き換えを行うものである。
【００３９】ステップＳ２に於て、ヒューズ切断を行
う。ここでのヒューズ切断は、品種切り替え回路に於て
入出力インターフェース構成を選択固定するためのヒュ
ーズ切断と、上記冗長セル置き換えのためのヒューズ切
断を含む。ステップＳ３に於て、ヒューズ切断後のテス
トを行うために、テストモードを入力する。
う。ここでのヒューズ切断は、品種切り替え回路に於て
入出力インターフェース構成を選択固定するためのヒュ
ーズ切断と、上記冗長セル置き換えのためのヒューズ切
断を含む。ステップＳ３に於て、ヒューズ切断後のテス
トを行うために、テストモードを入力する。
【００４０】図５は、テストモード入力の例を示す図で
ある。図５に示されるように、入出力インターフェース
構成を１６ビット構成に設定したいのであれば、アドレ
ス信号Ａ０１乃至Ａ０５をＬ、Ｈ、Ｈ、Ｈ、及びＬに設
定し、アドレス信号Ａ０７をＨに設定すればよい。なお
図３を参照して説明したように、テストモードを指定す
るときには、コントロール信号／ＲＡＳ、／ＣＡＳ、／
ＷＥ、／ＣＳを全てＬＯＷにして信号／ＣＫＥにはスー
パーハイを設定する。
ある。図５に示されるように、入出力インターフェース
構成を１６ビット構成に設定したいのであれば、アドレ
ス信号Ａ０１乃至Ａ０５をＬ、Ｈ、Ｈ、Ｈ、及びＬに設
定し、アドレス信号Ａ０７をＨに設定すればよい。なお
図３を参照して説明したように、テストモードを指定す
るときには、コントロール信号／ＲＡＳ、／ＣＡＳ、／
ＷＥ、／ＣＳを全てＬＯＷにして信号／ＣＫＥにはスー
パーハイを設定する。
【００４１】ステップＳ４に於て、ヒューズ切断後のテ
ストを実行する。これはアドレスを指定して指定したア
ドレスにデータを書き込み、更にその後データを読み出
すことで、書き込んだデータと読み出したデータとが一
致するか否かを調べるものである。仮にステップＳ２の
ヒューズ切断によって入出力インターフェースが４ビッ
ト構成に固定されたとしても、ステップＳ３のテストモ
ード入力によって１６ビット構成のインターフェースに
切り替えれば、データ書き込み・データ読み出しを高速
に行うことが可能であり、比較的短い時間でテストを終
了することが出来る。
ストを実行する。これはアドレスを指定して指定したア
ドレスにデータを書き込み、更にその後データを読み出
すことで、書き込んだデータと読み出したデータとが一
致するか否かを調べるものである。仮にステップＳ２の
ヒューズ切断によって入出力インターフェースが４ビッ
ト構成に固定されたとしても、ステップＳ３のテストモ
ード入力によって１６ビット構成のインターフェースに
切り替えれば、データ書き込み・データ読み出しを高速
に行うことが可能であり、比較的短い時間でテストを終
了することが出来る。
【００４２】なおデータ書き込み・データ読み出しのテ
ストを行う際に、セルプレートを所定の電位に設定して
メモリセルのリーク状態を試験したいのであれば、ステ
ップＳ３に於て、入出力インターフェース構成を指定す
るテストモード入力に続いて、セルプレート電位を設定
するためのテストモードを入力すればよい。即ち例え
ば、セルプレート電位をＶＳＳに設定したいのであれ
ば、アドレス信号Ａ０１乃至Ａ０５をＨ、Ｌ、Ｌ、Ｌ、
及びＬに設定し、アドレス信号Ａ０７をＨに設定すれば
よい。なおこの時、前回同様に、コントロール信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳを全てＬＯＷにして信
号／ＣＫＥにはスーパーハイを設定する。
ストを行う際に、セルプレートを所定の電位に設定して
メモリセルのリーク状態を試験したいのであれば、ステ
ップＳ３に於て、入出力インターフェース構成を指定す
るテストモード入力に続いて、セルプレート電位を設定
するためのテストモードを入力すればよい。即ち例え
ば、セルプレート電位をＶＳＳに設定したいのであれ
ば、アドレス信号Ａ０１乃至Ａ０５をＨ、Ｌ、Ｌ、Ｌ、
及びＬに設定し、アドレス信号Ａ０７をＨに設定すれば
よい。なおこの時、前回同様に、コントロール信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳを全てＬＯＷにして信
号／ＣＫＥにはスーパーハイを設定する。
【００４３】以上のように、本発明に於ては、ヒューズ
切断後の試験に於て入出力インターフェース構成を切り
替えて入出力データビット数の大きな構成にすることが
出来るので、ヒューズ切断で固定された入出力インター
フェース構成を使用する場合に比較して、データ入出力
にかかる時間を大幅に削減することが出来る。以上、本
発明は実施例に基づいて説明されたが、本発明は上記実
施例に限定されるものではなく、特許請求の範囲に記載
される範囲内で変形・変更が可能である。
切断後の試験に於て入出力インターフェース構成を切り
替えて入出力データビット数の大きな構成にすることが
出来るので、ヒューズ切断で固定された入出力インター
フェース構成を使用する場合に比較して、データ入出力
にかかる時間を大幅に削減することが出来る。以上、本
発明は実施例に基づいて説明されたが、本発明は上記実
施例に限定されるものではなく、特許請求の範囲に記載
される範囲内で変形・変更が可能である。
【００４４】
【発明の効果】請求項１の発明に於ては、あるモードで
はヒューズの切断状態によって内部回路の動作を選択す
るので、従来のようにパッドへのボンディングで動作を
選択していたのと比較してパッド面積を節約可能である
と共に、異なるモードでは制御信号によって内部回路の
動作を選択可能であるので、ヒューズ切断後であっても
必要に応じて動作切り替えを行うことが出来る。
はヒューズの切断状態によって内部回路の動作を選択す
るので、従来のようにパッドへのボンディングで動作を
選択していたのと比較してパッド面積を節約可能である
と共に、異なるモードでは制御信号によって内部回路の
動作を選択可能であるので、ヒューズ切断後であっても
必要に応じて動作切り替えを行うことが出来る。
【００４５】請求項２の発明に於ては、ヒューズの切断
状態によって出力を確定するヒューズ回路と、ヒューズ
回路からの出力或いは制御信号の何れかによって選択信
号を確定する品種選択回路を設けることによって、ヒュ
ーズを切断して動作を確定した後であっても制御信号に
よって動作を切り替えることが可能となる。請求項３の
発明に於ては、制御信号によって第１のモード或いは第
２のモードを切り替えることが出来る。
状態によって出力を確定するヒューズ回路と、ヒューズ
回路からの出力或いは制御信号の何れかによって選択信
号を確定する品種選択回路を設けることによって、ヒュ
ーズを切断して動作を確定した後であっても制御信号に
よって動作を切り替えることが可能となる。請求項３の
発明に於ては、制御信号によって第１のモード或いは第
２のモードを切り替えることが出来る。
【００４６】請求項４の発明に於ては、ヒューズ切断状
態或いは制御信号によって、内部回路の入出力インター
フェース構成を切り替えることが出来る。請求項５の発
明に於ては、通常動作モード時にはヒューズ切断状態で
決定される入出力インターフェース構成で動作し、テス
ト動作モード時には外部入力する信号によって入出力イ
ンターフェース構成を切り替えることが可能である。従
ってテスト動作モード時には、入出力ビット数の多い入
出力インターフェース構成を選択すれば、テストにかか
る時間を削減することが出来る。
態或いは制御信号によって、内部回路の入出力インター
フェース構成を切り替えることが出来る。請求項５の発
明に於ては、通常動作モード時にはヒューズ切断状態で
決定される入出力インターフェース構成で動作し、テス
ト動作モード時には外部入力する信号によって入出力イ
ンターフェース構成を切り替えることが可能である。従
ってテスト動作モード時には、入出力ビット数の多い入
出力インターフェース構成を選択すれば、テストにかか
る時間を削減することが出来る。
【００４７】請求項６の発明に於ては、テスト動作モー
ド時には外部からのコマンド入力によって入出力インタ
ーフェース構成を切り替えて動作試験を行うことが可能
である。従ってテスト動作モード時には、入出力ビット
数の多い入出力インターフェース構成を選択すれば、動
作試験にかかる時間を削減することが出来る。請求項７
の発明に於ては、テスト動作モード時に、入出力ビット
数の多い入出力インターフェース構成を選択して動作試
験を実行するので、動作試験にかかる時間を削減するこ
とが出来る。
ド時には外部からのコマンド入力によって入出力インタ
ーフェース構成を切り替えて動作試験を行うことが可能
である。従ってテスト動作モード時には、入出力ビット
数の多い入出力インターフェース構成を選択すれば、動
作試験にかかる時間を削減することが出来る。請求項７
の発明に於ては、テスト動作モード時に、入出力ビット
数の多い入出力インターフェース構成を選択して動作試
験を実行するので、動作試験にかかる時間を削減するこ
とが出来る。
【００４８】請求項８の発明に於ては、あるモードでは
ヒューズの切断状態によって品種を選択するので、従来
のようにパッドへのボンディングで品種を選択していた
のと比較してパッド面積を節約可能であると共に、異な
るモードでは入力信号によって品種を選択可能であるの
で、ヒューズ切断後であっても必要に応じて品種切り替
えを行うことが出来る。
ヒューズの切断状態によって品種を選択するので、従来
のようにパッドへのボンディングで品種を選択していた
のと比較してパッド面積を節約可能であると共に、異な
るモードでは入力信号によって品種を選択可能であるの
で、ヒューズ切断後であっても必要に応じて品種切り替
えを行うことが出来る。
【００４９】請求項９の発明に於ては、ヒューズ切断後
であっても、必要に応じて入出力インターフェース構成
を切り替えることが出来る。請求項１０の発明に於て
は、ヒューズ切断後であっても、テスト動作モード時に
は外部入力する信号によって入出力インターフェース構
成を切り替えることが可能である。従ってテスト動作モ
ード時には、入出力ビット数の多い入出力インターフェ
ース構成を選択するようにすれば、テストにかかる時間
を削減することが出来る。
であっても、必要に応じて入出力インターフェース構成
を切り替えることが出来る。請求項１０の発明に於て
は、ヒューズ切断後であっても、テスト動作モード時に
は外部入力する信号によって入出力インターフェース構
成を切り替えることが可能である。従ってテスト動作モ
ード時には、入出力ビット数の多い入出力インターフェ
ース構成を選択するようにすれば、テストにかかる時間
を削減することが出来る。
【図１】本発明による品種切り替え回路の回路構成を示
す回路図である。
す回路図である。
【図２】入出力インターフェースの構成を４ビット構
成、８ビット構成、及び１６ビット構成の何れかに選択
する場合の信号組み合わせを示す図である。
成、８ビット構成、及び１６ビット構成の何れかに選択
する場合の信号組み合わせを示す図である。
【図３】本発明の品種切り替え回路をＤＲＡＭ等の半導
体記憶装置に適用した場合の実施例を示す図である。
体記憶装置に適用した場合の実施例を示す図である。
【図４】本発明による品種切り替え回路を搭載した半導
体記憶装置に対するテストの手順を示すフローチャート
である。
体記憶装置に対するテストの手順を示すフローチャート
である。
【図５】テストモード入力の例を示す図である。
【図６】従来の品種切り替え機構の回路構成を示す回路
図である。
図である。
１０ 品種切り替え回路 １１ ヒューズ回路 １２ 品種選択回路 １００ 半導体記憶装置 １０１ クロックバッファ １０２ コマンドデコーダ １０３ アドレスバッファ １０４ Ｉ／Ｏデータバッファ １０５ 制御信号ラッチ １０６ モードレジスタ １０７ コラムアドレスカウンタ １０８ テストモード判定回路 １０９ テストモードデコーダ １１０ 品種切り替え回路 １１１ セルプレート電位ＢＵＭＰ制御回路 １１２ バンク １２１ コラムデコーダ １２２ ワードデコーダ １２３ センスアンプ・データ入出力ゲート １２４ メモリセルアレイ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｍ
Claims (10)
- 【請求項１】第１のモードに於てはヒューズの切断状態
によって選択信号を確定すると共に、第２のモードに於
ては供給される制御信号によって該選択信号を確定する
品種切り替え回路と、 該品種切り替え回路からの該選択信号により動作が選択
される内部回路を含むことを特徴とする半導体装置。 - 【請求項２】前記品種切り替え回路は、 ヒューズの切断状態によって出力を確定するヒューズ回
路と、 該ヒューズ回路からの出力と前記制御信号とを受け取
り、前記第１のモードに於ては該ヒューズ回路からの出
力によって前記選択信号を確定すると共に、前記第２の
モードに於ては該制御信号によって該選択信号を確定す
る品種選択回路を含むことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】前記品種切り替え回路に於て、前記第１の
モード及び前記第２のモードは前記制御信号によって決
定されることを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記内部回路は、複数の入出力インターフ
ェース構成から一つの入出力インターフェース構成を選
択可能であり、前記選択信号により該一つの入出力イン
ターフェース構成を選択することを特徴とする請求項１
記載の半導体装置。 - 【請求項５】通常動作モードであるかテスト動作モード
であるかを判定するモード判定回路と、 該テスト動作モードである場合には外部からの入力信号
をデコードして前記制御信号を生成するモードデコーダ
回路を含み、該通常動作モードは前記第１のモードに対
応し該テスト動作モードは前記第２のモードに対応する
ことを特徴とする請求項４記載の半導体装置。 - 【請求項６】通常動作モードに於てはヒューズの切断状
態によって入出力インターフェース構成を確定すると共
に、テスト動作モードに於ては信号入力によって入出力
インターフェース構成を選択する半導体装置に於て、 ヒューズを切断することによって複数の入出力インター
フェース構成から第１の入出力インターフェース構成を
選択し、 コマンド入力によってテスト動作モードを指定すると共
に該複数の入出力インターフェース構成から第２の入出
力インターフェース構成を選択し、 該第２の入出力インターフェース構成を用いて該半導体
装置の動作試験を実行する各段階を含むことを特徴とす
る半導体装置の動作試験方法。 - 【請求項７】前記第２の入出力インターフェース構成
は、前記第１の入出力インターフェース構成よりも入出
力ビット数が多いことを特徴とする請求項６記載の動作
試験方法。 - 【請求項８】第１のモードに於ては内部ヒューズの切断
状態によって品種を決定し、第２のモードに於ては外部
からの入力信号によって品種を決定することを特徴とす
る品種切り替え可能な半導体装置。 - 【請求項９】前記品種は入出力インターフェース構成に
よって分類されることを特徴とする請求項８記載の半導
体装置。 - 【請求項１０】前記第１のモードは通常動作モードであ
り、前記第２のモードはテスト動作モードであることを
特徴とする請求項８記載の半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP9165936A JPH1116342A (ja) | 1997-06-23 | 1997-06-23 | 品種切り替え可能な半導体装置及びその動作試験方法 |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330249A (ja) * | 1998-04-30 | 1999-11-30 | Micronas Intermetall Gmbh | 集積回路をパラメ―タ化するための方法とそのための集積回路配置構成 |
| JP2001067900A (ja) * | 1999-07-23 | 2001-03-16 | Samsung Electronics Co Ltd | 外部からデータ入出力モードが制御可能な半導体メモリ装置 |
| US6859067B2 (en) | 2000-06-05 | 2005-02-22 | Elpida Memory, Inc. | Semiconductor apparatus |
| JP2008009991A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | テスト用デュアルインラインメモリモジュール及びそのテストシステム |
| JP2008140960A (ja) * | 2006-12-01 | 2008-06-19 | Oki Electric Ind Co Ltd | トリミング回路 |
| WO2008149808A1 (ja) * | 2007-06-07 | 2008-12-11 | Nec Corporation | スイッチ回路および半導体集積回路 |
| KR100878298B1 (ko) | 2007-01-11 | 2009-01-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입출력 모드 선택 회로 |
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|---|---|---|---|---|
| KR100336838B1 (ko) * | 1999-06-17 | 2002-05-16 | 윤종용 | 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 |
| DE10026276B4 (de) * | 2000-05-26 | 2006-02-16 | Infineon Technologies Ag | Halbleiterschaltungsanordnung |
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|---|---|---|---|---|
| JP3379761B2 (ja) * | 1991-07-02 | 2003-02-24 | 株式会社日立製作所 | 不揮発性記憶装置 |
| US5563821A (en) * | 1992-10-02 | 1996-10-08 | Seiko Epson Corporation | Semiconductor memory device having a program circuit for selecting device type |
| US5933376A (en) * | 1997-02-28 | 1999-08-03 | Lucent Technologies Inc. | Semiconductor memory device with electrically programmable redundancy |
-
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- 1998-06-20 TW TW087109957A patent/TW398068B/zh not_active IP Right Cessation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330249A (ja) * | 1998-04-30 | 1999-11-30 | Micronas Intermetall Gmbh | 集積回路をパラメ―タ化するための方法とそのための集積回路配置構成 |
| JP2001067900A (ja) * | 1999-07-23 | 2001-03-16 | Samsung Electronics Co Ltd | 外部からデータ入出力モードが制御可能な半導体メモリ装置 |
| US6859067B2 (en) | 2000-06-05 | 2005-02-22 | Elpida Memory, Inc. | Semiconductor apparatus |
| KR100927662B1 (ko) | 2002-08-08 | 2009-11-20 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제어 방법 |
| JP2008009991A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | テスト用デュアルインラインメモリモジュール及びそのテストシステム |
| JP2008140960A (ja) * | 2006-12-01 | 2008-06-19 | Oki Electric Ind Co Ltd | トリミング回路 |
| KR100878298B1 (ko) | 2007-01-11 | 2009-01-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입출력 모드 선택 회로 |
| WO2008149808A1 (ja) * | 2007-06-07 | 2008-12-11 | Nec Corporation | スイッチ回路および半導体集積回路 |
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