JPH1116352A - データ入出力回路及びデータ入出力方法 - Google Patents

データ入出力回路及びデータ入出力方法

Info

Publication number
JPH1116352A
JPH1116352A JP10074523A JP7452398A JPH1116352A JP H1116352 A JPH1116352 A JP H1116352A JP 10074523 A JP10074523 A JP 10074523A JP 7452398 A JP7452398 A JP 7452398A JP H1116352 A JPH1116352 A JP H1116352A
Authority
JP
Japan
Prior art keywords
data
input
signal
output
overlapping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10074523A
Other languages
English (en)
Inventor
Teibai Ri
李▲禎▼培
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH1116352A publication Critical patent/JPH1116352A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】基準クロックの１周期の間に複数個のデータを
出力し他の回路に入力可能な同期式半導体メモリ装置の
データ入出力回路を提供する。 【解決手段】このデータ入出力回路は、非重複クロック
発生器、データ出力回路及びデータ入力回路を具備す
る。非重複クロック発生器は外部から入力される１つの
クロック信号の周期の間に、活性化される期間が互いに
重ならない複数個の非重複クロックを発生する。データ
出力回路及びデータ入力回路は、複数個の内部データ信
号を非重複クロックの各々に応答して選択的に出力し、
また、非重複クロックに応答してデータ出力回路のデー
タをメモリ内部に入力する。これにより、データ処理能
力が改善され、また、処理されるデータ数が拡張される
場合においても、全体として電力消費の増加を抑えるこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のデータ入出力回路及びデータ入出力方法に係り、特に
基準クロックの一周期間に複数個のデータを出力して他
のメモリへ供給可能な同期式半導体メモリ装置のデータ
入出力回路及びデータ入出力方法に関する。
【０００２】
【従来の技術】最近のコンピュータシステムでは、動作
速度を向上させるために主メモリとしてシステムクロッ
ク信号に従って駆動される同期式半導体メモリ装置が広
く使われている。そして、データの処理速度をさらに高
めるために、同期式半導体メモリ装置は、１クロックの
立上がりエッジと立下がりエッジの双方を利用してデー
タをやり取りする二重データ率(DDR:DOUBLE DATA RATE)
方式が広く採用されている。
【０００３】このようなDDR方式を拡張すれば、１つの
基準クロックの周期の間に２つ以上のデータを処理する
ことも可能である。同期式半導体メモリ装置が１つの基
準クロックの周期の間に２つ以上のデータを処理するた
めには、いくつかのデータを内部的に同時に処理する構
成を備えることが好ましい。これは動作マージンを大き
くするためである。
【０００４】DDRの場合には、基準クロックの周期tCC(C
LOCK CYCLE）の半分、すなわちtCC/2がデータを外部へ
出力するための１つのデータのビットタイムになる。こ
の時、半導体メモリ内部には、tCCのビットタイムを持
つ２本のライン(LINE）があって、クロックの立上がり
エッジでこの２本のラインのうちの１本のラインのデー
タを処理して、立下がりエッジでもう１本のラインのデ
ータを処理する。
【０００５】図1は、従来技術に係るデータ入出力方式
を示す図である。メモリデータの読出しモードにおける
データパスとしては、マルチプレクサ101とドライバ103
とが使われる。マルチプレクサ101は、ФCLKと/ФCLKと
により２本の内部データラインの一方を選択する。そし
て、ドライバ103は、マルチプレクサ101の出力信号によ
り駆動される。
【０００６】一方、メモリデータの書込モードのパスと
しては、２つの入力レシーバー105及び107が使われる。
この２つの入力レシーバー105及び107は、各々ФCLK及
び/ФCLKにより活性化される。
【０００７】メモリ、特にDRAMでは、動作電流量を最小
化することが非常に重要である。したがって、入力レシ
ーバーの動作電流を最小化する回路に関する開発が行わ
れている。
【０００８】図2は、入力レシーバーの一例を示す図で
ある。外部入力データを取り込むための第1制御信号
（サンプル）が"ハイ"になると、パストランジスタ201
及び203は"ターンオン"される。そして、パストランジ
スタ201及び203を通じて基準電圧端子とパッドから入力
される電荷は各々端子205と端子207に蓄積される。
【０００９】一方、第1制御信号（サンプル）が"ロー"
になると、パストランジスタ201及び203は"ターンオフ"
され、また、ラッチ部209のプルアップトランジスタ211
が"ターンオン"される。そして、第2制御信号（セン
ス）が"ハイ"になると、ラッチ部209のプルダウントラ
ンジスタ213も"ターンオン"されて、端子205と端子207
に蓄積されていた電荷が増幅される。このようにして増
幅されたデータは他のパス(図示せず)を通じ他の回路へ
供給される。しかし、このような入力レシーバーも一定
量の電流の消耗を起こす。
【００１０】従来技術に係るデータ入出力構造において
は、１つの基準クロックの周期の間で処理されるデータ
の数と同数の入力レシーバーを必要とする。したがっ
て、１つのクロック周期の間で処理されるデータの数が
拡張されれば、入力レシーバーの数も増えることにな
る。そして、これに伴って消耗する電流量が増大すると
いう問題点が発生する。
【００１１】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたものであり、その目的は、例えば、１
つのクロックで処理されるデータの数を増やした場合に
おいても、全体として消耗される電流量を大幅に増大さ
せることがないデータ入出力回路及びデータ入出力方法
を提供するところにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は次のような特徴を有する。
【００１３】本発明の１つの実施の形態に係るデータ入
出力回路は、アクティブ期間が重ならない複数個の非重
複(nonoverlapping)クロックを発生させる非重複クロッ
ク発生器と、複数個の内部データ信号を前記非重複クロ
ックの各々に応答して選択的に出力するデータ出力回路
と、その片側端子が前記データ出力回路と接続される導
体と、その入力端子が前記導体の他片側端子と接続さ
れ、前記非重複クロックに応答し前記導体のデータ信号
を選択的に入力するデータ入力回路とを具備することを
特徴とする。
【００１４】本発明の１つの実施の形態に係るデータ入
出力方法は、アクティブ期間が重ならない複数個の非重
複クロックを発生させる非重複クロック発生過程と、複
数個の内部データ信号を前記非重複クロックの各々に応
答し選択的に出力するデータ出力過程と、前記データ出
力過程における出力信号を他の回路に伝達する伝達過程
と、前記非重複クロックに応答して前記伝達過程におい
て伝達された前記データ出力過程における出力信号を選
択的に入力するデータ入力過程とを具備することを特徴
とする。
【００１５】
【発明の実施の形態】
＜第１の実施の形態＞図3は、本発明に係るデータ入出
力回路の第１の実施の形態を示す図である。この実施の
形態に係るデータ入出力回路は、非重複クロック発生器
319と、データ出力回路301と、導体303と、データ入力
回路305とを具備する。
【００１６】非重複クロック発生器319は、アクティブ
期間が重ならない複数個の非重複クロック信号Ф0、Ф
1、…、Ф(n-1)を発生させる。データ出力回路301は、
複数個の内部データ信号DB0、DB1、…、DB(n-1)を非重
複クロックФ0、Ф1、…、Ф(n-1)の各々に応答して選
択的に出力する。導体303は、その一方の端子がデータ
出力回路201と接続され、データ出力回路301の出力デー
タを他の回路に伝達する。
【００１７】データ入力回路305は、入力端子が導体303
の他方の端子と接続され、非重複クロックФ0、Ф1、
…、Ф(n-1)に応答して、導体303により伝達されるデー
タ信号を選択的に半導体メモリ装置へ入力する。したが
って、この実施の形態に係るデータ入出力回路は、非重
複クロックに従ってデータ出力回路301から出力される
データ信号が導体303を介してデータ入力回路303に入力
される構造を持つ。
【００１８】ここで、データ出力回路301に関して詳細
に説明する。データ出力回路301は、マルチプレクサ307
及びドライバ311を具備する。マルチプレクサ307は、複
数個の内部データ信号DB0、DB1、…、DB(n-1)を入力信
号とし、非重複クロックФ0、Ф1、…、Ф(n-1)の各々
によって選択された内部データ信号を出力する。例え
ば、Ф0が活性化されるとDB0が、Ф1が活性化されるとD
B1が、Ф(n-1)が活性化されるとDB(n-1）が選択され
て、マルチプレクサ307の出力端N308に伝達される。
【００１９】ドライバ311は、その出力端N302が導体303
に接続され、その入力端がマルチプレクサ307の出力端N
308に接続され、マルチプレクサ307の出力信号によって
駆動される。
【００２０】この実施の形態では、ドライバ311はMOSト
ランジスタ313により構成される。MOSトランジスタ313
は、そのドレーンが導体303に接続され、そのソースが
接地電圧VSSに接続され、そのゲートがマルチプレクサ3
07の出力端N308に接続され、マルチプレクサ307の出力
信号に応答して"ターンオン"又は"ターンオフ"する。
【００２１】この実施の形態では、MOSトランジスタ313
をNMOSトランジスタで構成している。したがって、マル
チプレクサ307の出力信号が"ロー"状態である時は、MOS
トランジスタ313が"ターンオフ"状態になる。この時、
導体303上のデータ信号の論理状態は、外部から印加さ
れる信号に従う。ここで、導体303上の論理状態は多様
な方法で"ハイ"にすることができる。例えば、導体303
を電源電圧VCCと抵抗値の大きい抵抗(図示せず)で連結
することによって、導体303の論理状態を"ハイ"にする
ことができる。一方、マルチプレクサ307の出力信号が"
ハイ"状態である時は、MOSトランジスタ313が"ターンオ
ン"状態になる。この時、導体303上のデータ信号の論理
状態は"ロー"状態になる。
【００２２】なお、MOSトランジスタをPMOSトランジス
タ又は通常のプッシュプルドライバ(PUSH-PULL DRIVER)
で構成することもできる。
【００２３】以上のように、データ出力回路301は、非
重複クロックФ0、Ф1、…、Ф(n-1)に従って、複数個
の内部データ信号DB0、DB1、…、DB(n-1)のうち該当す
るデータを選択して導体303に伝達する。
【００２４】次に、データ入力回路305に関して詳細に
説明する。データ入力回路305は、入力レシーバー315及
び複数個の内部入力手段317a、317b、…、317nを具備す
る。
【００２５】入力レシーバー315は、所定の基準電圧VRE
Fを第1入力信号とし、導体303から伝達される外部デー
タ信号XINを第2入力信号とする。そして、入力レシーバ
ー315は、外部データ信号XINを基準電圧VREFと比較して
予備データ信号XPREを出力する。この実施の形態に係る
入力レシーバー315は、反転入力端(-)には基準電圧VREF
が印加され、非反転入力端(+)には外部データ信号XINが
印加される。したがって、外部データ信号XINが基準電
圧VREFより高い電圧である時は、入力レシーバー315の
出力信号である予備データ信号XPREの論理状態は"ハイ"
になる。そして外部データ信号XINが基準電圧VREFより
低い電圧である時は、入力レシーバー315の出力信号で
ある予備データ信号XPREの論理状態は"ロー"になる。
【００２６】複数個の内部入力手段317a、317b、…、31
7nは、複数個の非重複クロックФ0、Ф1、…、Ф(n-1)
の各々に応答して予備データ信号XPREを半導体メモリ装
置の内部に入力する。
【００２７】この実施の形態に係る内部入力手段317a、
317b、…、317nは、D型フリップフロップで構成され
る。これらのD型フリップフロップは、そのD入力に予備
データ信号XPREが接続され、そのクロック入力に非重複
クロックФ0、Ф1、…、Ф(n-1)の各々が接続される。
したがって、これらのDフリップフロップ群において、
非重複クロックФ0、Ф1、…、Ф(n-1)の中のいずれか
のクロック信号が活性化された時、その活性化されたク
ロック信号が接続されたDフリップフロップが予備デー
タ信号XPREを取り込んで出力（非反転出力）する。
【００２８】例えば、クロック信号Ф0が活性化される
時は、第1のD型フリップフロップ317aが動作し、予備デ
ータ信号XPREが第1のD型フリップフロップ317aの出力信
号DI0としてメモリ内部の他の回路に入力される。この
時、Ф0以外のクロック信号は全て非活性状態であり、
他のD型フリップフロップには予備データ信号XPREが取
り込まれない。また、例えば、クロック信号Ф1が活性
化される時は、第2のD型フリップフロップ317bが動作
し、予備データ信号XPREが第2のD型フリップフロップ31
7bの出力信号DI1としてメモリ内部の他の回路に入力さ
れる。
【００２９】以上のように、データ入力回路305は、導
体303を介して伝達されたデータ出力回路301の出力信号
を非重複クロック信号によって選択されるD型のフリッ
プフロップを通してメモリ内部の他の回路に入力する。
すなわち、本発明の好適な実施の形態に係るデータ入出
力回路は、非重複クロックによって選択される内部デー
タ信号を該当するD型フリップフロップを通してメモリ
内部の他の回路に伝達する。
【００３０】例を挙げると次の通りである。まず、クロ
ック信号Ф0が活性化されると、内部データ信号DB0が選
択され、この内部データ信号DB0がデータ入力回路305の
出力信号DI0としてメモリ内部の他の回路に入力され
る。そして、クロック信号Ф1が活性化されると、内部
データ信号DB1が選択され、この内部データ信号DB1がデ
ータ入力回路305の出力信号DI1としてメモリ内部の他の
回路に入力される。したがって、本発明の好適な実施の
形態に係るデータ入出力回路は、１つのクロックの周期
の間に複数個のデータ信号を伝達することができる。
【００３１】＜第２の実施の形態＞図4は、本発明のデ
ータ入出力回路の第２の実施の形態を示す図である。こ
の実施の形態に係るデータ入出力回路は、第１の実施の
形態に係るデータ入出力回路と略同一であるが、データ
出力回路の構成に相違点がある。
【００３２】この実施の形態に係るデータ入出力回路で
は、データ出力回路401は、マルチプレクサ407、ラッチ
部409及びドライバ411を具備する。マルチプレクサ407
は、複数個の内部データ信号DB0、DB1、…、DB(n-1)を
入力信号とし、非重複クロックФ0、Ф1、…、Ф(n-1)
の各々によって選択された内部データ信号を出力する。
【００３３】ラッチ部409は、マルチプレクサ407の出力
信号をラッチする。そして、ドライバ411は、その出力
端N402が導体403に接続され、その入力端がラッチ部409
の出力端N410が接続され、ラッチ部409の出力信号によ
って駆動される。
【００３４】以上のようにマルチプレクサ407とドライ
バ411との間にラッチ部409を設けたのは、非重複クロッ
ク発生器419の設計や製造時に要求される条件を緩和す
るためである。ラッチ部409を設けない場合、連続する
非重複クロックのエッジを正確に一致させることが好ま
しい。これはクロック発生器の設計上、製造上の制限と
なる。クロックのエッジが一致しない場合、不特定(inv
alid)区間が発生し、データを維持するために不要な電
力の消耗を起こすことになる。
【００３５】その他の回路の構成及び動作に関しては、
図3に示す第１の実施の形態と同一であるため、説明を
省略する。
【００３６】＜非重複クロック発生器の構成例＞上記の
各実施の形態に係るデータ入出力回路において使用され
る非重複クロックは、多様な方法で生成することができ
る。１つの方法として、同期位相ループ(PLL:PHASE LOC
KED LOOP)を利用した方法が挙げられる。
【００３７】図5は、PLLを利用した非重複クロック発生
器の構成例を示す図である。この非重複クロック発生器
は、4種の位相を持つ非重複クロックを発生する非重複
クロック発生器の構成例である。この非重複クロック発
生器は、位相周波数感知器501と、電荷ポンプ503と、電
圧制御発振器505と、デコーダ507とを具備する。
【００３８】図6は、図5に示す位相周波数感知器501の
構成例を示す図である。この位相周波数感知器501は、
基準クロックФCLKと非重複クロックФ0の反転信号であ
るOSCとの位相及び周波数を比較し、第1ポンプ制御信号
UP及び第2ポンプ制御信号DOWNを出力する。
【００３９】基準クロックФCLKの立下がりエッジが信
号OSCの立下がりエッジより早い場合は、第1ポンプ制御
信号UPは、信号OSCの立下がりエッジが到達する時まで"
ロー"レベルに活性化される。一方、信号OSCの立下がり
エッジが基準クロックФCLKの立下がりエッジより早い
場合は、第2ポンプ制御信号DOWNは、基準クロックФCLK
の立下がりエッジが到達する時まで"ロー"レベルに活性
化される。そして、基準クロックФCLKと信号OSCの位相
が完全に一致すれば、第1ポンプ制御信号UP及び第2ポン
プ制御信号DOWNは共に"ハイ"レベルに非活性化される。
【００４０】図7は、図5に示す電荷ポンプ503の構成例
を示す図である。この電荷ポンプ503は、３つのインバ
ータ701、703、705と、PMOSスイッチトランジスタ707
と、NMOSスイッチトランジスタ709と、RCフィルタ771と
を具備する。
【００４１】第1ポンプ制御信号UPが"ロー"に活性化さ
れ、第2ポンプ制御信号DOWNが"ハイ"に非活性化される
と、この電荷ポンプ503の出力信号である発振器制御信
号XVCOは"ハイ"レベルになる。一方、第1ポンプ制御信
号UPが"ハイ"に非活性化され、第2ポンプ制御信号DOWN
が"ロー"に活性化されると、この電荷ポンプ503の出力
信号である発振器制御信号XVCOは"ロー"レベルになる。
そして、第1ポンプ制御信号UP及び第2ポンプ制御信号DO
WNが共に"ハイ"状態である時は、発振器制御信号XVCOは
一定の電圧状態を持つ。
【００４２】図8は、図5の電圧制御発振器505の構成例
を示す図である。この電圧制御発振器505は、発振制御
信号XVCOにより発振信号X0、X1、…、X7の周波数が制御
される。
【００４３】図9は、図5に示す非重複クロック発生器の
主要信号のタイミングを示す図である。この構成例で
は、基準クロックФCLKと同じ周波数を有する４つの非
重複クロックを発生する。
【００４４】図5乃至図9には、前述のように、４つの非
重複クロックを生成する非重複クロック発生器が示され
ている。この構成を拡張することにより、N個の非重複
クロックを発生する非重複クロック発生器を作成するこ
とができる。このようなPLLを利用した非重複クロック
発生器は、外部から入力される基準クロックに対して正
確なタイミング関係を有すると共に、該基準クロックの
周期内で分割された非重複クロックを発生することがで
きる。
【００４５】上記の実施の形態に係るデータ入出力回路
の構成及び作用を概説すると、次の通りである。このデ
ータ入出力回路は、非重複クロック発生器、データ出力
回路及びデータ入力回路を具備する。非重複クロック発
生器は、外部から入力される１つのクロック信号の周期
の間において、活性化される期間が互いに重ならない複
数個の非重複クロックを発生する。データ出力回路及び
データ入力回路は、複数個の内部データ信号を非重複ク
ロックの各々に応答して選択的に出力し、再び非重複ク
ロックに応答してデータ出力回路のデータをメモリ内部
に入力する。
【００４６】本発明は、上記の特定の実施の形態に限定
されず、本発明の技術的思想の範囲内で様々な変形が可
能である。
【００４７】
【発明の効果】本発明によれば、１つの外部クロックの
間に複数個のデータを処理することによってデータ処理
能力を改善する。そして、１つの外部クロックの間に処
理されるデータ数を拡張した場合においても、１つの入
力レシーバーを使用することによって全体としての電力
消費の増大を抑えることができる。
【００４８】
【図面の簡単な説明】
【図１】従来技術に係るデータ入出力方式を示す図であ
る。
【図２】入力レシーバーの一例を示す図である。
【図３】本発明に係るデータ入出力回路の第１の実施の
形態を示す図である。
【図４】本発明に係るデータ入出力回路の第２の実施の
形態を示す図である。
【図５】PLLを利用した非重複クロック発生器の構成例
を示す図である。
【図６】図5に示す位相周波数感知器の構成例を示す図
である。
【図７】図5に示す電荷ポンプの構成例を示す図であ
る。
【図８】図5に示す電圧制御発振器の構成例を示す図で
ある。
【図９】図5に示す非重複クロック発生器の主要信号の
タイミングを示す図である。
【符号の説明】
301,401 データ出力回路 303,403 導体 305,405 データ入力回路 307,407 マルチプレクサ 311,411 ドライバ 315,415 入力レシーバー 317a,317b,317n,417a,417b,417n 内部入力手段 319,419 非重複クロック発生器 409 ラッチ部 DB0，DB1，DB(n-1) 内部データ信号 Ф0，Ф1，Ф(n-1) 非重複クロック VREF 基準電圧 XIN 外部データ信号 XPRE 予備データ信号 ФCLK 基準クロック DI0，DI1，DI(n-1) 出力信号

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 基準クロックに同期して動作する半導体
    メモリ装置のデータ入力回路であって、 アクティブ期間が重ならない複数個の非重複クロックを
    発生する非重複クロック発生器と、 所定の基準電圧を第1入力信号とし、外部データ信号を
    第2入力信号として、前記外部データ信号を前記基準電
    圧と比較し予備データ信号を出力する入力レシーバー
    と、 前記複数個の非重複クロックの各々に応答して前記予備
    データ信号を半導体メモリ装置の内部に入力する複数個
    の内部入力手段と、 を具備することを特徴とするデータ入力回路。
  2. 【請求項２】 前記入力レシーバーは、前記基準電圧が
    その反転入力端子に接続され、前記外部データ信号がそ
    の非反転入力端子に接続され、前記基準電圧に対する前
    記外部データ信号の差を増幅して出力する比較器を含む
    ことを特徴とする請求項１に記載のデータ入力回路。
  3. 【請求項３】 前記の各内部入力手段は、そのD入力に
    前記予備データ信号が接続され、そのクロック入力に前
    記複数個の非重複クロックのうち該当する非重複クロッ
    クが接続されたD型フリップフロップを具備し、前記D型
    フリップフロップは、接続されている非重複クロックが
    活性化される時に、前記予備データ信号を入力して非反
    転出力することを特徴とする請求項１に記載のデータ入
    力回路。
  4. 【請求項４】 基準クロックに同期して動作する半導体
    メモリ装置のデータ出力回路であって、 アクティブ期間が重ならない複数個の非重複クロックを
    発生する非重複クロック発生器と、 複数個の内部データ信号を入力信号とし、前記複数個の
    非重複クロックによって選択された内部データ信号を出
    力するマルチプレクサと、 その出力端が導体に接続され、その入力端が前記マルチ
    プレクサの出力端に接続され、前記マルチプレクサの出
    力信号に応じて駆動されるドライバと、 を具備することを特徴とするデータ出力回路。
  5. 【請求項５】 前記マルチプレクサは、前記複数個の内
    部データ信号を入力信号とし、前記複数個の非重複クロ
    ックを選択信号として入力し、前記複数個の非重複クロ
    ックのいずれかが活性化される時に、その活性化される
    非重複クロックに対応する内部データ信号を選択して出
    力することを特徴とする請求項４に記載のデータ出力回
    路。
  6. 【請求項６】 前記ドライバは、そのドレーンが導体に
    接続され、そのソースが接地電圧に接続され、そのゲー
    トが前記マルチプレクサの出力端に接続され、前記マル
    チプレクサの出力信号に応答してターンオン又はターン
    オフするMOSトランジスタを具備することを特徴とする
    請求項４に記載のデータ出力回路。
  7. 【請求項７】 基準クロックに同期して動作する半導体
    メモリ装置のデータ出力回路であって、 アクティブ期間が重ならない複数個の非重複クロックを
    発生する非重複クロック発生器と、 複数個の内部データ信号を入力信号とし、前記複数個の
    非重複クロックによって選択された内部データ信号を出
    力するマルチプレクサと、 前記マルチプレクサの出力信号をラッチするラッチ部
    と、 その出力端が導体に接続され、その入力端が前記ラッチ
    部の出力端に接続され、前記ラッチ部の出力信号によっ
    て駆動されるドライバと、 を具備することを特徴とするデータ出力回路。
  8. 【請求項８】 前記マルチプレクサは、前記複数個の内
    部データ信号を入力信号とし、前記非重複クロックを選
    択信号として入力し、前記複数個の非重複クロックのい
    ずれかが活性化される時に、その活性化される非重複ク
    ロックに対応する内部データ信号を選択して出力するこ
    とを特徴とする請求項７に記載のデータ出力回路。
  9. 【請求項９】 前記ドライバは、そのドレーンが導体に
    接続され、そのソースが接地電圧に接続され、そのゲー
    トが前記ラッチ部の出力端に接続され、前記ラッチ部の
    出力信号に応答してターンオン又はターンオフするMOS
    トランジスタを具備することを特徴とする請求項７に記
    載のデータ出力回路。
  10. 【請求項１０】 基準クロックに同期され動作する半導
    体メモリ装置のデータ入出力回路であって、アクティブ
    期間が重ならない複数個の非重複クロックを発生する非
    重複クロック発生器と、 複数個の内部データ信号を前記複数個の非重複クロック
    の各々に応答して選択的に出力するデータ出力回路と、 その一方の端子が前記データ出力回路に接続された導体
    と、 入力端子が前記導体の他方の端子に接続され、前記非重
    複クロックに応答して前記導体のデータ信号を選択的に
    入力するデータ入力回路と、 を具備することを特徴とするデータ入出力回路。
  11. 【請求項１１】 前記データ入力回路は、 所定の基準電圧を第1入力信号とし、外部データ信号を
    第2入力信号として、前記外部データ信号を前記基準電
    圧と比較して予備データ信号を出力する入力レシーバー
    と、 前記複数個の非重複クロックの各々に応答して前記予備
    データ信号を半導体メモリ装置の内部に入力する複数個
    の内部入力手段と、 を具備することを特徴とする請求項１０に記載のデータ
    入出力回路。
  12. 【請求項１２】 前記入力レシーバーは、前記基準電圧
    がその反転入力端子に接続され、前記外部データ信号が
    その非反転入力端子に接続され、前記基準電圧に対する
    前記外部データ信号の差を増幅して出力する比較器を含
    むことを特徴とする請求項１１に記載のデータ入出力回
    路。
  13. 【請求項１３】 前記の各内部入力手段は、そのD入力
    に前記予備データ信号が接続され、そのクロック入力に
    前記複数個の非重複クロックのうち該当する非重複クロ
    ックが接続されたD型フリップフロップを具備し、前記D
    型フリップフロップは、接続されている非重複クロック
    が活性化される時に、前記予備データ信号を入力して非
    反転出力することを特徴とする請求項１１に記載のデー
    タ入力回路。
  14. 【請求項１４】 前記データ出力回路は、 複数個の内部データ信号を入力信号とし、前記複数個の
    非重複クロックによって選択された内部データ信号を出
    力するマルチプレクサと、 前記マルチプレクサの出力信号をラッチするラッチ部
    と、 その出力端が導体に接続され、その入力端が前記ラッチ
    部の出力端に接続され、前記ラッチ部の出力信号によっ
    て駆動されるドライバと、 を具備することを特徴とする請求項１０に記載のデータ
    入出力回路。
  15. 【請求項１５】 前記マルチプレクサは、前記複数個の
    内部データ信号を入力信号とし、前記非重複クロックを
    選択信号として入力し、その前記複数個の非重複クロッ
    クのいずれかが活性化される時に、その活性化される非
    重複クロックに対応する内部データ信号を選択して出力
    することを特徴とする請求項１４に記載のデータ入出力
    回路。
  16. 【請求項１６】 前記ドライバは、そのドレーンが導体
    に接続され、そのソースが接地電圧に接続され、そのゲ
    ートが前記マルチプレクサの出力端に接続され、前記マ
    ルチプレクサの出力信号に応答してターンオン又はター
    ンオフするMOSトランジスタを具備することを特徴とす
    る請求項１４に記載のデータ入出力回路。
  17. 【請求項１７】 基準クロックに同期して動作する半導
    体メモリ装置のデータ入力方法であって、 アクティブ期間が重ならない複数個の非重複クロックを
    発生させる非重複クロック発生過程と、 所定の基準電圧と入力データ信号とを比較して予備デー
    タ信号を出力する入力受信過程と、 前記非重複クロック発生過程において出力される非重複
    クロックに応答して前記入力受信過程において出力され
    た予備データ信号を半導体メモリ装置の内部に入力する
    内部入力過程と、 を具備することを特徴とするデータ入力方法。
  18. 【請求項１８】 基準クロックに同期して動作する半導
    体メモリ装置のデータ出力方法であって、 アクティブ期間が重ならない複数個の非重複クロックを
    発生させる非重複クロック発生過程と、 複数個の内部データ信号を入力し、前記非重複クロック
    発生過程で発生される前記複数個の非重複クロックによ
    り選択された内部データ信号を出力するマルチプレクシ
    ング過程と、 前記マルチプレクシング過程における出力信号に応答し
    てドライバを駆動するドライビング過程と、 を具備することを特徴とするデータ出力方法。
  19. 【請求項１９】 基準クロックに同期して動作する半導
    体メモリ装置のデータ出力方法において、 アクティブ期間が重ならない複数個の非重複クロックを
    発生させる非重複クロック発生過程と、 複数個の内部データ信号を入力し、前記非重複クロック
    発生過程で発生される前記複数個の非重複クロックによ
    り選択された内部データ信号を出力するマルチプレクシ
    ング過程と、 前記マルチプレクシング過程で選択されて出力される出
    力信号をラッチするラッチング過程と、 前記ラッチング過程における出力信号に応答してドライ
    バを駆動するドライビング過程と、 を具備することを特徴とするデータ出力方法。
  20. 【請求項２０】 基準クロックに同期して動作する半導
    体メモリ装置のデータ入出力方法であって、 アクティブ期間が重ならない複数個の非重複クロックを
    発生させる非重複クロック発生過程と、 複数個の内部データ信号を前記各非重複クロックに応答
    して選択的に出力するデータ出力過程と、 前記データ出力過程における出力信号を他の回路に伝達
    する伝達過程と、 前記非重複クロックに応答して前記伝達過程において伝
    達された出力信号を選択的に入力するデータ入力過程
    と、 を具備することを特徴とするデータ入出力方法。
  21. 【請求項２１】 前記データ入力過程は、 所定の基準電圧と入力データ信号を比較して予備データ
    信号を出力する入力受信過程と、 前記非重複クロック発生過程で出力される非重複クロッ
    クに応答して前記入力受信過程で出力された予備データ
    信号を半導体メモリ装置の内部に入力する内部入力過程
    と、 を具備することを特徴とする請求項２０に記載のデータ
    入出力方法。
  22. 【請求項２２】 前記データ出力過程は、 複数個の内部データ信号を入力し、前記非重複クロック
    発生過程で発生される前記複数個の非重複クロックによ
    って選択された内部データ信号を出力するマルチプレク
    シング過程と、 前記マルチプレクシング過程における出力信号に応答し
    てドライバを駆動するドライビング過程と、 を具備することを特徴とする請求項20に記載のデータ入
    出力方法。
  23. 【請求項２３】 前記データ出力過程は、 複数個の内部データ信号を入力し、前記非重複クロック
    発生過程で発生される前記複数個の非重複クロックによ
    って選択された内部データ信号を出力するマルチプレク
    シング過程と、 前記マルチプレクシング過程で選択され出力されるマル
    チプレクシング過程の出力信号をラッチするラッチング
    過程と、 前記ラッチング過程における出力信号に応答してドライ
    バを駆動するドライビング過程と、 を具備することを特徴とする請求項20に記載のデータ入
    出力方法。
JP10074523A 1997-06-23 1998-03-23 データ入出力回路及びデータ入出力方法 Pending JPH1116352A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR97-26473 1997-06-23
KR1019970026473A KR100213241B1 (ko) 1997-06-23 1997-06-23 데이터 입출력 회로 및 데이터 입출력 방법

Publications (1)

Publication Number Publication Date
JPH1116352A true JPH1116352A (ja) 1999-01-22

Family

ID=19510666

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10074523A Pending JPH1116352A (ja) 1997-06-23 1998-03-23 データ入出力回路及びデータ入出力方法

Country Status (4)

Country Link
US (1) US6130558A (ja)
JP (1) JPH1116352A (ja)
KR (1) KR100213241B1 (ja)
TW (1) TW480428B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238244A (ja) * 2001-04-24 2009-10-15 Rambus Inc 多様に配置されたメモリ・コンポーネントからメモリ・オペレーションを調整する方法と装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6275441B1 (en) * 1999-06-11 2001-08-14 G-Link Technology Data input/output system for multiple data rate memory devices
KR100362193B1 (ko) 1999-11-26 2002-11-23 주식회사 하이닉스반도체 디디알 동기식 메모리 장치의 데이터 출력 장치
TWI235917B (en) * 2002-04-15 2005-07-11 Via Tech Inc High speed data transmitter and transmission method thereof
US20060115016A1 (en) * 2004-11-12 2006-06-01 Ati Technologies Inc. Methods and apparatus for transmitting and receiving data signals
JPWO2008152695A1 (ja) * 2007-06-12 2010-08-26 富士通株式会社 電子装置、電子装置の試験方法
CN102289278B (zh) * 2011-08-09 2013-11-06 西安华芯半导体有限公司 超低功耗接口
US10847222B1 (en) * 2019-10-30 2020-11-24 Micron Technology, Inc. Timing control of voltage supply during polarity transition

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0748785B2 (ja) * 1986-07-04 1995-05-24 キヤノン株式会社 信号読み出し方法
US5995443A (en) * 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
JP3292584B2 (ja) * 1994-04-08 2002-06-17 株式会社東芝 タイミング発生装置
JPH11186896A (ja) * 1997-12-24 1999-07-09 Nec Ic Microcomput Syst Ltd 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238244A (ja) * 2001-04-24 2009-10-15 Rambus Inc 多様に配置されたメモリ・コンポーネントからメモリ・オペレーションを調整する方法と装置
JP2012248225A (ja) * 2001-04-24 2012-12-13 Rambus Inc 多様に配置されたメモリ・コンポーネントからメモリ・オペレーションを調整する方法と装置
US9053778B2 (en) 2001-04-24 2015-06-09 Rambus Inc. Memory controller that enforces strobe-to-strobe timing offset
US9311976B2 (en) 2001-04-24 2016-04-12 Rambus Inc. Memory module
US9472262B2 (en) 2001-04-24 2016-10-18 Rambus Inc. Memory controller
US9741424B2 (en) 2001-04-24 2017-08-22 Rambus Inc. Memory controller
US10236051B2 (en) 2001-04-24 2019-03-19 Rambus Inc. Memory controller
US10706910B2 (en) 2001-04-24 2020-07-07 Rambus Inc. Memory controller

Also Published As

Publication number Publication date
TW480428B (en) 2002-03-21
KR100213241B1 (ko) 1999-08-02
US6130558A (en) 2000-10-10
KR19990002766A (ko) 1999-01-15

Similar Documents

Publication Publication Date Title
US5930197A (en) Semiconductor memory device
US6198327B1 (en) Pulse generator with improved high speed performance for generating a constant pulse width
JP2001005554A (ja) 半導体装置及びタイミング制御回路
JP2005228458A (ja) 半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法
KR19990036467A (ko) 집적 회로 장치
JP2000124797A (ja) Ｄｌｌ回路を内蔵する集積回路装置
US10636461B2 (en) Apparatuses and methods for providing multiphase clock signals
JPH097374A (ja) 半導体メモリ装置のデータ出力バッファ
US6192004B1 (en) Semiconductor integrated circuit
US6600352B2 (en) Timing signal generating circuit
US6356494B2 (en) Automatic precharge apparatus of semiconductor memory device
US6230280B1 (en) Synchronous semiconductor memory device capable of generating stable internal voltage
JP3420018B2 (ja) データレシーバ
JPH1116352A (ja) データ入出力回路及びデータ入出力方法
JP2005276408A (ja) 半導体素子における高電圧の発生回路及びその方法
US5812000A (en) Pulse signal shaper in a semiconductor integrated circuit
US6349071B1 (en) Synchronous semiconductor storage device
KR100333703B1 (ko) 동기식 디램의 데이터 스트로브 버퍼
US6346823B1 (en) Pulse generator for providing pulse signal with constant pulse width
JPH1145574A (ja) 半導体記憶装置
US6473468B1 (en) Data transmission device
JPH11260053A (ja) 半導体記憶装置の昇圧回路
KR100191145B1 (ko) 데이타 출력회로 및 반도체 기억 장치
KR100320775B1 (ko) 신호제어회로,클럭제어회로및반도체기억장치
US5528638A (en) Multiple phase shifted clocks generation using a minimal set of signals from a PLL

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050124

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050425

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050506

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050513

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060123