JPH1116359A - アドレス遷移検出回路 - Google Patents
アドレス遷移検出回路Info
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- JPH1116359A JPH1116359A JP9336805A JP33680597A JPH1116359A JP H1116359 A JPH1116359 A JP H1116359A JP 9336805 A JP9336805 A JP 9336805A JP 33680597 A JP33680597 A JP 33680597A JP H1116359 A JPH1116359 A JP H1116359A
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- 238000001514 detection method Methods 0.000 claims description 51
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-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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Abstract
(57)【要約】
【課題】 入力されたアドレスにショットパルス形態の
ノイズが発生しても、メモリ内部で必要とするアドレス
遷移信号を発生してメモリ回路の安定した動作を確保し
得るようにすること。 【解決手段】 入力アドレスＡＤをラッチしてアドレス
遷移検出信号ＡＴＤをアクティブ状態にさせる第１ラッ
チ部１０１と、前記アドレス遷移検出信号ＡＴＤがアク
ティブ状態である間は、前記第１ラッチ部１０１の出力
により該前記第１ラッチ部の入力レベルを最初に遷移し
た値にラッチする第２ラッチ部１０２と、前記第１ラッ
チ部１０１の出力を夫々遅延させる遅延部１０３、１０
４と、前記第１ラッチ部１０１及び該遅延部１０３、１
０４の出力に従って所定幅を有するアドレス遷移検出信
号ＡＴＤを出力するＣＭＯＳフリップフロップ１０５
と、を含むアドレス遷移検出回路を構成する。
ノイズが発生しても、メモリ内部で必要とするアドレス
遷移信号を発生してメモリ回路の安定した動作を確保し
得るようにすること。 【解決手段】 入力アドレスＡＤをラッチしてアドレス
遷移検出信号ＡＴＤをアクティブ状態にさせる第１ラッ
チ部１０１と、前記アドレス遷移検出信号ＡＴＤがアク
ティブ状態である間は、前記第１ラッチ部１０１の出力
により該前記第１ラッチ部の入力レベルを最初に遷移し
た値にラッチする第２ラッチ部１０２と、前記第１ラッ
チ部１０１の出力を夫々遅延させる遅延部１０３、１０
４と、前記第１ラッチ部１０１及び該遅延部１０３、１
０４の出力に従って所定幅を有するアドレス遷移検出信
号ＡＴＤを出力するＣＭＯＳフリップフロップ１０５
と、を含むアドレス遷移検出回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス遷移検出
回路に係るもので、詳しくは、アドレス入力にノイズが
発生しても、常に、メモリ内部で必要なるアドレス遷移
信号を発生し得るアドレス遷移検出回路に関するもので
ある。
回路に係るもので、詳しくは、アドレス入力にノイズが
発生しても、常に、メモリ内部で必要なるアドレス遷移
信号を発生し得るアドレス遷移検出回路に関するもので
ある。
【０００２】
【従来の技術】従来のアドレス遷移検出回路において
は、図３に示したように、入力アドレスＡＤとチップ選
択信号ＣＳｂとを否定論理和するＮＯＲゲート１０と、
該ＮＯＲゲート１０の出力をラッチするラッチ部２０
と、該ラッチ部２０の出力を夫々遅延させる遅延部３
０、４０と、それらの遅延部３０、４０の出力に従い、
アドレス遷移検出信号ＡＴＤを出力するＣＭＯＳフリッ
プフロップ（Filp flop)５０と、を備えていた。
は、図３に示したように、入力アドレスＡＤとチップ選
択信号ＣＳｂとを否定論理和するＮＯＲゲート１０と、
該ＮＯＲゲート１０の出力をラッチするラッチ部２０
と、該ラッチ部２０の出力を夫々遅延させる遅延部３
０、４０と、それらの遅延部３０、４０の出力に従い、
アドレス遷移検出信号ＡＴＤを出力するＣＭＯＳフリッ
プフロップ（Filp flop)５０と、を備えていた。
【０００３】そして、前記ラッチ部２０は、反転された
ＮＯＲゲート１０の出力及び該ＮＯＲゲート１０の出力
を夫々受ける２個の入力ＮＡＮＤゲートＮＤ１、ＮＤ２
を備えていた。
ＮＯＲゲート１０の出力及び該ＮＯＲゲート１０の出力
を夫々受ける２個の入力ＮＡＮＤゲートＮＤ１、ＮＤ２
を備えていた。
【０００４】遅延部３０は２個のＣＭＯＳインバータ１
２、１３を備えて前記ＮＡＮＤゲートＮＤ１出力を遅延
し、前記遅延部４０は、２個のＣＭＯＳインバータ１
４、１５を備えて前記ＮＡＮＤゲートＮＤ２の出力を遅
延させる。
２、１３を備えて前記ＮＡＮＤゲートＮＤ１出力を遅延
し、前記遅延部４０は、２個のＣＭＯＳインバータ１
４、１５を備えて前記ＮＡＮＤゲートＮＤ２の出力を遅
延させる。
【０００５】また、前記ＣＭＯＳフリップフロップ５０
は、電源電圧Vcc と接地電圧Vss 間に直列に連結された
各ＰＭＯＳトランジスタＰＭ１、ＰＭ２と、ＮＭＯＳト
ランジスタＮＭ１、ＮＭ２と、電源電圧Vcc と接地電圧
Vss 間に直列連結されたＰＭＯＳトランジスタＰＭ３、
ＰＭ４及びＮＭＯＳトランジスタＮＭ３、ＮＭ４と、を
備え、出力端子が共通に接続されていた。
は、電源電圧Vcc と接地電圧Vss 間に直列に連結された
各ＰＭＯＳトランジスタＰＭ１、ＰＭ２と、ＮＭＯＳト
ランジスタＮＭ１、ＮＭ２と、電源電圧Vcc と接地電圧
Vss 間に直列連結されたＰＭＯＳトランジスタＰＭ３、
ＰＭ４及びＮＭＯＳトランジスタＮＭ３、ＮＭ４と、を
備え、出力端子が共通に接続されていた。
【０００６】更に、前記ＰＭＯＳトランジスタＰＭ１及
びＮＭＯＳトランジスタＮＭ４のゲートは、前記ＣＭＯ
Ｓインバータ１３の出力端子と接続され、ＮＭＯＳトラ
ンジスタＮＭ２及びＰＭＯＳトランジスタＰＭ３のゲー
トは、前記ＣＭＯＳインバータ１５の出力端子と接続さ
れ、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジ
スタＮＭ１のゲートは、前記ＮＡＮＤゲートＮＤ１の出
力端子と接続され、ＰＭＯＳトランジスタＰＭ４及びＮ
ＭＯＳトランジスタＮＭ３のゲートは、前記ＮＡＮＤゲ
ートＮＤ２の出力端子と接続されていた。
びＮＭＯＳトランジスタＮＭ４のゲートは、前記ＣＭＯ
Ｓインバータ１３の出力端子と接続され、ＮＭＯＳトラ
ンジスタＮＭ２及びＰＭＯＳトランジスタＰＭ３のゲー
トは、前記ＣＭＯＳインバータ１５の出力端子と接続さ
れ、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジ
スタＮＭ１のゲートは、前記ＮＡＮＤゲートＮＤ１の出
力端子と接続され、ＰＭＯＳトランジスタＰＭ４及びＮ
ＭＯＳトランジスタＮＭ３のゲートは、前記ＮＡＮＤゲ
ートＮＤ２の出力端子と接続されていた。
【０００７】このように構成された従来のアドレス遷移
検出回路の動作に対し、図４を用いて説明すると次のよ
うであった。
検出回路の動作に対し、図４を用いて説明すると次のよ
うであった。
【０００８】先ず、チップ選択信号ＣＳｂがローレベル
の状態で、図４（Ａ）に示したように、安定したアドレ
ス信号ＡＤが入力すると、前記遅延部３０、４０の遅延
時間に相当するパルス幅を有するアドレス遷移検出信号
ＡＴＤがＣＭＯＳフリップフロップ５０から出力する。
の状態で、図４（Ａ）に示したように、安定したアドレ
ス信号ＡＤが入力すると、前記遅延部３０、４０の遅延
時間に相当するパルス幅を有するアドレス遷移検出信号
ＡＴＤがＣＭＯＳフリップフロップ５０から出力する。
【０００９】このとき、図４（Ａ）に示す前記安定した
アドレス信号ＡＤは、図４（Ｄ）に示すアドレス遷移検
出信号ＡＴＤよりも大きいパルス幅を有するアドレス信
号ＡＤを意味する。
アドレス信号ＡＤは、図４（Ｄ）に示すアドレス遷移検
出信号ＡＴＤよりも大きいパルス幅を有するアドレス信
号ＡＤを意味する。
【００１０】チップ選択信号ＣＳｂがローレベルの状態
で、正常なアドレス信号ＡＤが遷移すると、ラッチ部２
０の２個のＮＡＮＤゲートＮＤ１、ＮＤ２の入力は、相
互逆の位相を有する。
で、正常なアドレス信号ＡＤが遷移すると、ラッチ部２
０の２個のＮＡＮＤゲートＮＤ１、ＮＤ２の入力は、相
互逆の位相を有する。
【００１１】このとき、ローレベルの信号を受ける一方
のＮＡＮＤゲートは、ハイレベルの信号を出力し、ハイ
レベルの信号を受ける他方のＮＡＮＤゲートは、ローレ
ベルの信号を出力する。
のＮＡＮＤゲートは、ハイレベルの信号を出力し、ハイ
レベルの信号を受ける他方のＮＡＮＤゲートは、ローレ
ベルの信号を出力する。
【００１２】例えば、正常なアドレス信号ＡＤがハイレ
ベルに遷移すると、ＮＡＮＤゲートＮＤ１の入力は、ハ
イレベルに、ＮＡＮＤゲートＮＤ２の入力は、ローレベ
ルになるため、図４（Ｂ）に示したように、ＮＡＮＤゲ
ートＮＤ１、ＮＤ２は夫々ローレベル及びハイレベルの
信号を出力する。
ベルに遷移すると、ＮＡＮＤゲートＮＤ１の入力は、ハ
イレベルに、ＮＡＮＤゲートＮＤ２の入力は、ローレベ
ルになるため、図４（Ｂ）に示したように、ＮＡＮＤゲ
ートＮＤ１、ＮＤ２は夫々ローレベル及びハイレベルの
信号を出力する。
【００１３】このとき、前記ローレベルのＮＡＮＤゲー
トＮＤ１の出力により、ＣＭＯＳフリップフロップ５０
のＰＭＯＳトランジスタＰＭ２はターンオンされ、ＮＭ
ＯＳトランジスタＮＭ１はターンオフされ、前記ハイレ
ベルのＮＡＮＤゲートＮＤ２の出力によりＰＭＯＳトラ
ンジスタＰＭ４はターンオフされ、ＮＭＯＳトランジス
タＮＭ１はターンオンされる。
トＮＤ１の出力により、ＣＭＯＳフリップフロップ５０
のＰＭＯＳトランジスタＰＭ２はターンオンされ、ＮＭ
ＯＳトランジスタＮＭ１はターンオフされ、前記ハイレ
ベルのＮＡＮＤゲートＮＤ２の出力によりＰＭＯＳトラ
ンジスタＰＭ４はターンオフされ、ＮＭＯＳトランジス
タＮＭ１はターンオンされる。
【００１４】次いで、前記ＮＡＮＤゲートＮＤ１、ＮＤ
２から出力されたローレベル及びハイレベルの信号は、
前記遅延部３０、４０から所定時間遅延された後、ＣＭ
ＯＳフリップフロップ５０に入力する。
２から出力されたローレベル及びハイレベルの信号は、
前記遅延部３０、４０から所定時間遅延された後、ＣＭ
ＯＳフリップフロップ５０に入力する。
【００１５】よって、前記遅延部３０、４０から遅延さ
れて出力する図４（Ｃ）に示したローレベル及びハイレ
ベルの信号によりＰＭＯＳトランジスタＰＭ１はターン
オンされ、ＮＭＯＳトランジスタＮＭ４はターンオフさ
れ、ＮＭＯＳトランジスタＮＭ２はタンオンされ、ＰＭ
ＯＳトランジスタＰＭ１は、ターンオンされ、図４
（Ｄ）に示したように、ＣＭＯＳフリップフロップ５０
の出力端子を経てハイレベルのアドレス遷移検出信号Ａ
ＴＤが出力される。
れて出力する図４（Ｃ）に示したローレベル及びハイレ
ベルの信号によりＰＭＯＳトランジスタＰＭ１はターン
オンされ、ＮＭＯＳトランジスタＮＭ４はターンオフさ
れ、ＮＭＯＳトランジスタＮＭ２はタンオンされ、ＰＭ
ＯＳトランジスタＰＭ１は、ターンオンされ、図４
（Ｄ）に示したように、ＣＭＯＳフリップフロップ５０
の出力端子を経てハイレベルのアドレス遷移検出信号Ａ
ＴＤが出力される。
【００１６】なお、前記アドレス遷移検出信号ＡＴＤの
パルス幅は、ＣＭＯＳフリップフロップ５０に直接伝送
される前記ラッチ部２０の出力と前記遅延部３０、４０
から遅延されて出力した信号との時間差であるは遅延部
３０、４０の遅延時間となる。
パルス幅は、ＣＭＯＳフリップフロップ５０に直接伝送
される前記ラッチ部２０の出力と前記遅延部３０、４０
から遅延されて出力した信号との時間差であるは遅延部
３０、４０の遅延時間となる。
【００１７】そして、この場合、図４（Ａ）に示したよ
うに、入力されたアドレスからノイズによりショットパ
ルスＳが発生すると、図４（Ｂ）及び図４（Ｃ）に示し
たように、前記ラッチ部２０のＮＡＮＤゲートＮＤ１、
ＮＤ２及び前記遅延部３０、４０の出力にもショットパ
ルスが発生し、前記ラッチ部２０及び前記遅延部３０、
４０の出力により制御されるＣＭＯＳフリップフロップ
５０は、図４（Ｄ）に示したように、ノイズによるショ
ットパルスＳ′を含んだ形態のアドレス遷移検出信号Ａ
ＴＤを出力する。
うに、入力されたアドレスからノイズによりショットパ
ルスＳが発生すると、図４（Ｂ）及び図４（Ｃ）に示し
たように、前記ラッチ部２０のＮＡＮＤゲートＮＤ１、
ＮＤ２及び前記遅延部３０、４０の出力にもショットパ
ルスが発生し、前記ラッチ部２０及び前記遅延部３０、
４０の出力により制御されるＣＭＯＳフリップフロップ
５０は、図４（Ｄ）に示したように、ノイズによるショ
ットパルスＳ′を含んだ形態のアドレス遷移検出信号Ａ
ＴＤを出力する。
【００１８】したがって、生成されてＣＭＯＳフリップ
フロップに出力されるショットパルス形態のアドレス遷
移検出信号ＡＴＤは、メモリ回路の要求する最小限のパ
ルス幅よりも小さくなるため、アドレス遷移検出信号Ａ
ＴＤにより動作されるメモリ素子の安定した動作を図る
ことができなくなる。
フロップに出力されるショットパルス形態のアドレス遷
移検出信号ＡＴＤは、メモリ回路の要求する最小限のパ
ルス幅よりも小さくなるため、アドレス遷移検出信号Ａ
ＴＤにより動作されるメモリ素子の安定した動作を図る
ことができなくなる。
【００１９】
【発明が解決しようとする課題】このように構成された
従来のアドレス遷移検出回路においては、安定したアド
レスの遷移検出信号のパルス幅よりも大きい幅を有する
アドレスが入力する場合には、所望のアドレス遷移検出
信号を得ることに反して、ノイズなどによりアドレス遷
移検出信号の幅よりも小さい幅を有するショットパルス
のアドレスが入力する場合には、所望のアドレス遷移検
出信号を得ることができず、メモリ素子の安定した動作
を図ることができないという不都合な点があった。
従来のアドレス遷移検出回路においては、安定したアド
レスの遷移検出信号のパルス幅よりも大きい幅を有する
アドレスが入力する場合には、所望のアドレス遷移検出
信号を得ることに反して、ノイズなどによりアドレス遷
移検出信号の幅よりも小さい幅を有するショットパルス
のアドレスが入力する場合には、所望のアドレス遷移検
出信号を得ることができず、メモリ素子の安定した動作
を図ることができないという不都合な点があった。
【００２０】そこで、本発明の目的は、アドレス入力に
ショットパルスＳの形態のノイズが発生しても常にメモ
リ内部で必要とするアドレス遷移信号を発生して、メモ
リ回路の安定した動作を確保し得るアドレス遷移検出回
路を提供しようとするものである。
ショットパルスＳの形態のノイズが発生しても常にメモ
リ内部で必要とするアドレス遷移信号を発生して、メモ
リ回路の安定した動作を確保し得るアドレス遷移検出回
路を提供しようとするものである。
【００２１】
【課題を解決するための手段】このような本発明の目的
を達成するため、本発明に係るアドレス遷移検出回路に
おいては、アドレス入力部１００と、入力アドレスＡＤ
をラッチしてアドレス遷移検出信号ＡＴＤをアクティブ
状態にさせる第１ラッチ部１０１と、アドレス遷移検出
信号ＡＴＤがアクティブ状態である間に、前記第１ラッ
チ部の出力に従って前記第１ラッチ部の入力レベルを最
初に遷移された値にラッチする第２ラッチ部と、該第２
ラッチ部及び前記第１ラッチ部の出力を夫々遅延させる
遅延部１０３、１０４と、前記第１ラッチ部及び遅延部
の出力に従って所定幅のアドレス遷移検出信号ＡＴＤを
出力するＣＭＯＳフリップフロップと、を備えて構成さ
れている。
を達成するため、本発明に係るアドレス遷移検出回路に
おいては、アドレス入力部１００と、入力アドレスＡＤ
をラッチしてアドレス遷移検出信号ＡＴＤをアクティブ
状態にさせる第１ラッチ部１０１と、アドレス遷移検出
信号ＡＴＤがアクティブ状態である間に、前記第１ラッ
チ部の出力に従って前記第１ラッチ部の入力レベルを最
初に遷移された値にラッチする第２ラッチ部と、該第２
ラッチ部及び前記第１ラッチ部の出力を夫々遅延させる
遅延部１０３、１０４と、前記第１ラッチ部及び遅延部
の出力に従って所定幅のアドレス遷移検出信号ＡＴＤを
出力するＣＭＯＳフリップフロップと、を備えて構成さ
れている。
【００２２】
【発明の実施の形態】以下、本発明に係る実施の形態に
対し、図面を用いて説明する。
対し、図面を用いて説明する。
【００２３】本発明に係るアドレス遷移検出回路におい
ては、図１に示したように、アドレス入力部１００と、
入力アドレスＡＤをラッチしてアドレス遷移検出信号Ａ
ＴＤアクティブ状態にする第１ラッチ部１０１と、アド
レス遷移検出信号ＡＴＤがアクティブ状態である間に
は、入力アドレスＡＤが変更されても、前記第１ラッチ
部の入力論理レベルを維持する第２ラッチ部１０２と、
該第２ラッチ部１０２の出力Ｎ１、Ｎ２を遅延させる各
遅延部１０３、１０４と、前記第２ラッチ部１０２及び
前記遅延部１０３、１０４の出力に従ってアドレス遷移
検出信号ＡＴＤを出力するＣＭＯＳフリップフロップ１
０５と、を備えて構成されている。
ては、図１に示したように、アドレス入力部１００と、
入力アドレスＡＤをラッチしてアドレス遷移検出信号Ａ
ＴＤアクティブ状態にする第１ラッチ部１０１と、アド
レス遷移検出信号ＡＴＤがアクティブ状態である間に
は、入力アドレスＡＤが変更されても、前記第１ラッチ
部の入力論理レベルを維持する第２ラッチ部１０２と、
該第２ラッチ部１０２の出力Ｎ１、Ｎ２を遅延させる各
遅延部１０３、１０４と、前記第２ラッチ部１０２及び
前記遅延部１０３、１０４の出力に従ってアドレス遷移
検出信号ＡＴＤを出力するＣＭＯＳフリップフロップ１
０５と、を備えて構成されている。
【００２４】そして、前記アドレス入力部１００は、ア
ドレスＡＤとチップ選択信号ＣＳｂを否定論理和するＮ
ＯＲゲート１１と、該ＮＯＲゲート１１の出力を反転さ
せるインバータ１２と、を備え、前記第１ラッチ部１０
１は、一方側の入力端子が後述する各前記インバータ１
３、１４の出力端子に接続された２個のＮＡＮＤゲート
２５、２６を備えている。
ドレスＡＤとチップ選択信号ＣＳｂを否定論理和するＮ
ＯＲゲート１１と、該ＮＯＲゲート１１の出力を反転さ
せるインバータ１２と、を備え、前記第１ラッチ部１０
１は、一方側の入力端子が後述する各前記インバータ１
３、１４の出力端子に接続された２個のＮＡＮＤゲート
２５、２６を備えている。
【００２５】前記第２ラッチ部１０２は、アドレス入力
部１００の出力を夫々反転させるインバータ１３、１４
と、電源電圧Vcc 端子と接地電圧Vss 端子間に直列に連
結され、前記ＮＡＮＤゲート２５の出力に従って該ＮＡ
ＮＤゲート２５の入力レベルをラッチする各ＰＭＯＳト
ランジスタ１５、１６及びＮＭＯＳトランジスタ１７、
１８と、電源電圧Vcc 端子と接地電圧Vss 間に直列に連
結され、前記ＮＡＮＤゲート２６の出力に従って該ＮＡ
ＮＤゲート２６の入力レベルをラッチする各ＰＭＯＳト
ランジスタ１９、２０及びＮＭＯＳトランジスタ２１、
２２と、所定時間遅延されたＮＡＮＤゲート２５の出力
を反転させ、前記ＰＭＯＳトランジスタ１５及びＮＭＯ
Ｓトランジスタ１７、１８のゲートに出力するインバー
タ２３と、所定時間遅延されたＮＡＮＤゲート２６の出
力を反転させてＰＭＯＳトランジスタ１９及びＮＭＯＳ
トランジスタ２２のゲートに出力するインバータ２４
と、を備えている。
部１００の出力を夫々反転させるインバータ１３、１４
と、電源電圧Vcc 端子と接地電圧Vss 端子間に直列に連
結され、前記ＮＡＮＤゲート２５の出力に従って該ＮＡ
ＮＤゲート２５の入力レベルをラッチする各ＰＭＯＳト
ランジスタ１５、１６及びＮＭＯＳトランジスタ１７、
１８と、電源電圧Vcc 端子と接地電圧Vss 間に直列に連
結され、前記ＮＡＮＤゲート２６の出力に従って該ＮＡ
ＮＤゲート２６の入力レベルをラッチする各ＰＭＯＳト
ランジスタ１９、２０及びＮＭＯＳトランジスタ２１、
２２と、所定時間遅延されたＮＡＮＤゲート２５の出力
を反転させ、前記ＰＭＯＳトランジスタ１５及びＮＭＯ
Ｓトランジスタ１７、１８のゲートに出力するインバー
タ２３と、所定時間遅延されたＮＡＮＤゲート２６の出
力を反転させてＰＭＯＳトランジスタ１９及びＮＭＯＳ
トランジスタ２２のゲートに出力するインバータ２４
と、を備えている。
【００２６】また、前記ＮＡＮＤゲート２５の入力端子
は、前記インバータ１３の出力端子からの出力Ｎ２及び
ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７
とのソースドレイン接点に共通接続され、出力端子は、
前記ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジス
タ１７のゲートと接続されている。
は、前記インバータ１３の出力端子からの出力Ｎ２及び
ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７
とのソースドレイン接点に共通接続され、出力端子は、
前記ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジス
タ１７のゲートと接続されている。
【００２７】そして、前記ＮＡＮＤゲート２６の入力端
子は、前記インバータ１４の出力端子からの出力Ｎ１及
びＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２
１とのソース−ドレイン接点と共通接続され、出力端子
は、前記ＰＭＯＳトランジスタ２０及びＮＭＯＳトラン
ジスタ２１のゲートと接続されている。
子は、前記インバータ１４の出力端子からの出力Ｎ１及
びＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２
１とのソース−ドレイン接点と共通接続され、出力端子
は、前記ＰＭＯＳトランジスタ２０及びＮＭＯＳトラン
ジスタ２１のゲートと接続されている。
【００２８】かつ、前記各遅延部１０３、１０４は、Ｃ
ＭＯＳインバータから構成され、前記各ＮＡＮＤゲート
２５、２６の出力を遅延させた後、インバータ２３、２
４に出力するようになっている。
ＭＯＳインバータから構成され、前記各ＮＡＮＤゲート
２５、２６の出力を遅延させた後、インバータ２３、２
４に出力するようになっている。
【００２９】また、前記ＣＭＯＳフリップフロップ１０
５は、電源電圧Vcc と接地電圧Vss間に直列に連結され
たＰＭＯＳトランジスタ各２７、２８及びＮＭＯＳトラ
ンジスタ２９、３０と、電源電圧Vcc と接地電圧Vss 間
に直列に連結された各ＰＭＯＳトランジスタ３１、３２
及びＮＭＯＳトランジスタ３３、３４と、を備え、各出
力端子が共通接続されている。
５は、電源電圧Vcc と接地電圧Vss間に直列に連結され
たＰＭＯＳトランジスタ各２７、２８及びＮＭＯＳトラ
ンジスタ２９、３０と、電源電圧Vcc と接地電圧Vss 間
に直列に連結された各ＰＭＯＳトランジスタ３１、３２
及びＮＭＯＳトランジスタ３３、３４と、を備え、各出
力端子が共通接続されている。
【００３０】更に、前記ＰＭＯＳトランジスタ２７及び
ＮＭＯＳトランジスタ２９のゲートは、前記ＮＡＮＤゲ
ート２５の出力端子と夫々接続され、ＰＭＯＳトランジ
スタ２８及びＮＭＯＳトランジスタ３３のゲートは、前
記遅延部１０３の出力端子と夫々接続され、ＮＭＯＳト
ランジスタ３０及びＰＭＯＳトランジスタ３１のゲート
は、前記ＮＡＮＤゲート２６の出力端子と夫々接続さ
れ、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジス
タ３４のゲートは、前記遅延部１０４の出力端子と夫々
接続される。
ＮＭＯＳトランジスタ２９のゲートは、前記ＮＡＮＤゲ
ート２５の出力端子と夫々接続され、ＰＭＯＳトランジ
スタ２８及びＮＭＯＳトランジスタ３３のゲートは、前
記遅延部１０３の出力端子と夫々接続され、ＮＭＯＳト
ランジスタ３０及びＰＭＯＳトランジスタ３１のゲート
は、前記ＮＡＮＤゲート２６の出力端子と夫々接続さ
れ、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジス
タ３４のゲートは、前記遅延部１０４の出力端子と夫々
接続される。
【００３１】以下、このように構成された本発明に係る
アドレス遷移検出回路の動作に対し、図２を用いて説明
すると次のようである。
アドレス遷移検出回路の動作に対し、図２を用いて説明
すると次のようである。
【００３２】先ず、チップ選択信号ＣＳｂがローレベル
で、アドレスＡＤが遷移しない間は、インバータ１３、
１４は、相互逆の論理レベルを有する。
で、アドレスＡＤが遷移しない間は、インバータ１３、
１４は、相互逆の論理レベルを有する。
【００３３】この内、ローレベルの側は、第２ラッチ部
１０２の一方側のＮＡＮＤゲート及び遅延部の出力をハ
イレベルにし、該ハイレベルの出力は、再び他方側のＮ
ＡＮＤゲートの入力にフィードバックされ、他方側のＮ
ＡＮＤゲート及び遅延部の出力はローレベルになる。
１０２の一方側のＮＡＮＤゲート及び遅延部の出力をハ
イレベルにし、該ハイレベルの出力は、再び他方側のＮ
ＡＮＤゲートの入力にフィードバックされ、他方側のＮ
ＡＮＤゲート及び遅延部の出力はローレベルになる。
【００３４】したがって、前記ＮＡＮＤゲート及び遅延
部の出力によりＣＭＯＳフリップフロップの各ＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタが夫々ターンオ
ン／ターンオフされ、ハイレベルのアドレス検出信号Ａ
ＴＤが出力される。
部の出力によりＣＭＯＳフリップフロップの各ＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタが夫々ターンオ
ン／ターンオフされ、ハイレベルのアドレス検出信号Ａ
ＴＤが出力される。
【００３５】そして、図２（Ａ）に示したように、初期
状態においてアドレス入力部１００を経てハイレベルの
アドレス信号ＡＤが入力すると仮定すると、前記インバ
ータ１３、１４の出力Ｎ１、Ｎ２は、図２（Ｂ）に示し
たように、ハイ及びローレベルになる。
状態においてアドレス入力部１００を経てハイレベルの
アドレス信号ＡＤが入力すると仮定すると、前記インバ
ータ１３、１４の出力Ｎ１、Ｎ２は、図２（Ｂ）に示し
たように、ハイ及びローレベルになる。
【００３６】前記インバータ１４の出力Ｎ１を受けるＮ
ＡＮＤゲート２６及び遅延部１０４の出力（Ｃ）、
（Ｄ）は、図２（Ｄ）に示したように、ハイレベルにな
り、前記インバータ１３の出力Ｎ２及び遅延部１０４の
出力（Ｄ）を受けるＮＡＮＤゲート２５及び遅延部１０
３出力（Ａ）、（Ｂ）は、図２（Ｃ）に示したようにロ
ーレベルになる。
ＡＮＤゲート２６及び遅延部１０４の出力（Ｃ）、
（Ｄ）は、図２（Ｄ）に示したように、ハイレベルにな
り、前記インバータ１３の出力Ｎ２及び遅延部１０４の
出力（Ｄ）を受けるＮＡＮＤゲート２５及び遅延部１０
３出力（Ａ）、（Ｂ）は、図２（Ｃ）に示したようにロ
ーレベルになる。
【００３７】よって、ＣＭＯＳフリップフロップ１０５
のＰＭＯＳトランジスタ２７、２８及びＮＭＯＳトラン
ジスタ３０、３４は、ターンオンされ、ＰＭＯＳトラン
ジスタ３１、３２及びＮＭＯＳトランジスタ２９、３３
がターンオフされ、図２（Ｆ）に示したように、アドレ
ス遷移検出信号ＡＴＤは、ハイレベルになる。
のＰＭＯＳトランジスタ２７、２８及びＮＭＯＳトラン
ジスタ３０、３４は、ターンオンされ、ＰＭＯＳトラン
ジスタ３１、３２及びＮＭＯＳトランジスタ２９、３３
がターンオフされ、図２（Ｆ）に示したように、アドレ
ス遷移検出信号ＡＴＤは、ハイレベルになる。
【００３８】次いで、前記ＮＡＮＤゲート２５の出力
（Ａ）及びインバータ２３を経て反転された遅延部１０
３の信号ＥによりＰＭＯＳトランジスタ１５及びＮＭＯ
Ｓトランジスタ１７は、ターンオフされ、ＰＭＯＳトラ
ンジスタ１６及びＮＭＯＳトランジスタ１８は、ターン
オンされる。
（Ａ）及びインバータ２３を経て反転された遅延部１０
３の信号ＥによりＰＭＯＳトランジスタ１５及びＮＭＯ
Ｓトランジスタ１７は、ターンオフされ、ＰＭＯＳトラ
ンジスタ１６及びＮＭＯＳトランジスタ１８は、ターン
オンされる。
【００３９】かつ、前記ＮＡＮＤゲート２６の出力Ｃ及
びインバータ２４で反転された遅延部１０４信号Ｆによ
りＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ
２２は、ターンオフされ、ＰＭＯＳトランジスタ１９及
びＮＭＯＳトランジスタ２１は、ターンオンされる。
びインバータ２４で反転された遅延部１０４信号Ｆによ
りＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ
２２は、ターンオフされ、ＰＭＯＳトランジスタ１９及
びＮＭＯＳトランジスタ２１は、ターンオンされる。
【００４０】即ち、ノイズを除去するために用いられる
第２ラッチ部１０２のトランジスタは、順次ターンオ
ン、ターンオフされるため、ＮＡＮＤゲート２５及び２
６のＮ１、Ｎ２入力線に供給されるべき電源電圧Vcc が
遮断される。
第２ラッチ部１０２のトランジスタは、順次ターンオ
ン、ターンオフされるため、ＮＡＮＤゲート２５及び２
６のＮ１、Ｎ２入力線に供給されるべき電源電圧Vcc が
遮断される。
【００４１】また、初期状態でアドレス信号ＡＤがロー
レベルである場合にも、同様な結果を得る。
レベルである場合にも、同様な結果を得る。
【００４２】その後、アドレスＡＤが、ハイレベルから
ローレベルに遷移すると、インバータ１３、１４の出力
Ｎ２、Ｎ１は、ロー及びハイレベルに遷移する。
ローレベルに遷移すると、インバータ１３、１４の出力
Ｎ２、Ｎ１は、ロー及びハイレベルに遷移する。
【００４３】この内、ローレベルに遷移するインバータ
１３の出力Ｎ２により第１ラッチ部１０１のＮＡＮＤゲ
ート２５の出力（Ａ）は、ハイレベルになり、該ハイレ
ベルの出力（Ａ）によりＣＭＯＳフリップフロップ１０
５のＰＭＯＳトランジスタ２７は、ターンオフされ、Ｎ
ＭＯＳトランジスタ２９は、ターンオンされてアドレス
遷移検出信号ＡＴＤは、アクティブ状態（ローレベル）
になる。このとき、ＮＭＯＳトランジスタ３０は、ター
ンオン状態である。
１３の出力Ｎ２により第１ラッチ部１０１のＮＡＮＤゲ
ート２５の出力（Ａ）は、ハイレベルになり、該ハイレ
ベルの出力（Ａ）によりＣＭＯＳフリップフロップ１０
５のＰＭＯＳトランジスタ２７は、ターンオフされ、Ｎ
ＭＯＳトランジスタ２９は、ターンオンされてアドレス
遷移検出信号ＡＴＤは、アクティブ状態（ローレベル）
になる。このとき、ＮＭＯＳトランジスタ３０は、ター
ンオン状態である。
【００４４】次いで、ＮＡＮＤゲート２５の出力（Ａ）
により第２ラッチ部１０２のＰＭＯＳトランジスタ１６
は、ターンオフされ、ＮＭＯＳトランジスタ１７は、タ
ーンオンされ、出力（Ｎ２）状態をローレベルにラッチ
させる。このとき、ＮＭＯＳトランジスタ１８は、ター
ンオン状態である。
により第２ラッチ部１０２のＰＭＯＳトランジスタ１６
は、ターンオフされ、ＮＭＯＳトランジスタ１７は、タ
ーンオンされ、出力（Ｎ２）状態をローレベルにラッチ
させる。このとき、ＮＭＯＳトランジスタ１８は、ター
ンオン状態である。
【００４５】その後、ＮＡＮＤゲート２５の出力（Ａ）
が遅延部１０３を経て所定時間遅延されると、遅延部１
０３の出力（Ｂ）によりＣＭＯＳフリップフロップ１０
５のＮＭＯＳトランジスタ３３は、ターンオンされ、Ｐ
ＭＯＳトランジスタ２８は、ターンオフされ、第２ラッ
チ部１０２のＰＭＯＳトランジスタ１５が、ターンオン
され、ＮＭＯＳトランジスタ１８はターンオフされて、
ＮＡＮＤゲート２５のＮ２入力線に供給されるべき電源
電圧Ｖccが遮断される。
が遅延部１０３を経て所定時間遅延されると、遅延部１
０３の出力（Ｂ）によりＣＭＯＳフリップフロップ１０
５のＮＭＯＳトランジスタ３３は、ターンオンされ、Ｐ
ＭＯＳトランジスタ２８は、ターンオフされ、第２ラッ
チ部１０２のＰＭＯＳトランジスタ１５が、ターンオン
され、ＮＭＯＳトランジスタ１８はターンオフされて、
ＮＡＮＤゲート２５のＮ２入力線に供給されるべき電源
電圧Ｖccが遮断される。
【００４６】次いで、前記遅延部１０３の出力（Ｂ）
は、第２ラッチ部１０２のＮＡＮＤゲート２６の出力
（Ｃ）をローレベルにし、該ローレベルの出力（Ｃ）に
よりＣＭＯＳフリップフロップ１０５のＮＭＯＳトラン
ジスタ３０は、ターンオフされ、ＰＭＯＳトランジスタ
３１は、ターンオンされ、第２ラッチ部１０２のＰＭＯ
Ｓトランジスタ２０はターンオンされ、ＮＭＯＳトラン
ジスタ２１はターンオンされて出力Ｎ１をハイレベルに
ラッチさせる。
は、第２ラッチ部１０２のＮＡＮＤゲート２６の出力
（Ｃ）をローレベルにし、該ローレベルの出力（Ｃ）に
よりＣＭＯＳフリップフロップ１０５のＮＭＯＳトラン
ジスタ３０は、ターンオフされ、ＰＭＯＳトランジスタ
３１は、ターンオンされ、第２ラッチ部１０２のＰＭＯ
Ｓトランジスタ２０はターンオンされ、ＮＭＯＳトラン
ジスタ２１はターンオンされて出力Ｎ１をハイレベルに
ラッチさせる。
【００４７】このときもアドレス遷移検出信号ＡＴＤ
は、ＣＭＯＳフリップフロップ１０５のＮＭＯＳトラン
ジスタ３４がターンオン状態であるため、アクティブ状
態（ローレベル）になる。
は、ＣＭＯＳフリップフロップ１０５のＮＭＯＳトラン
ジスタ３４がターンオン状態であるため、アクティブ状
態（ローレベル）になる。
【００４８】その後、ＮＡＮＤゲート２６の出力（Ｃ）
が、遅延部１０４を経て所定時間遅延されると、遅延部
１０４の出力（Ｄ）によりＣＭＯＳフリップフロップ１
０５のＰＭＯＳトランジスタ３２はターンオンされ、Ｎ
ＭＯＳトランジスタ３４はターンオフされるため、アド
レス遷移検出信号ＡＴＤは、ハイレベルに遷移されてイ
ンアクティブ状態になる。
が、遅延部１０４を経て所定時間遅延されると、遅延部
１０４の出力（Ｄ）によりＣＭＯＳフリップフロップ１
０５のＰＭＯＳトランジスタ３２はターンオンされ、Ｎ
ＭＯＳトランジスタ３４はターンオフされるため、アド
レス遷移検出信号ＡＴＤは、ハイレベルに遷移されてイ
ンアクティブ状態になる。
【００４９】次いで、遅延部１０４の出力（Ｄ）は、イ
ンバータ２４を経て第２ラッチ部１０２のＮＭＯＳトラ
ンジスタ２２をターンオンさせ、ＰＭＯＳトランジスタ
１９をターンオフさせて、ＮＡＮＤゲート２６のＮ１入
力線に供給されるべき電源電圧Ｖccを遮断する。
ンバータ２４を経て第２ラッチ部１０２のＮＭＯＳトラ
ンジスタ２２をターンオンさせ、ＰＭＯＳトランジスタ
１９をターンオフさせて、ＮＡＮＤゲート２６のＮ１入
力線に供給されるべき電源電圧Ｖccを遮断する。
【００５０】このような動作は、正常なアドレスＡＤが
入力する場合のみに該当するが、本発明では、アドレス
ＡＤ入力がショットパルスである場合にも、正常なアド
レス遷移検出信号ＡＴＤを出力することができる。
入力する場合のみに該当するが、本発明では、アドレス
ＡＤ入力がショットパルスである場合にも、正常なアド
レス遷移検出信号ＡＴＤを出力することができる。
【００５１】前述したように、アドレスＡＤがハイレベ
ルからローレベルに遷移すると、アドレス遷移検出信号
ＡＴＤは、前記遅延部１０３、１０４の遅延時間を調合
したパルス幅を有するパルス信号に出力される。
ルからローレベルに遷移すると、アドレス遷移検出信号
ＡＴＤは、前記遅延部１０３、１０４の遅延時間を調合
したパルス幅を有するパルス信号に出力される。
【００５２】このとき、ＮＡＮＤゲート２５、２６の出
力（Ａ）、（Ｃ）に連結された第２ラッチ部１０２の各
トランジスタは、アドレス遷移検出信号ＡＴＤがアクテ
ィブ状態（ローレベル）である間に、前記インバータ１
３、１４の出力Ｎ２、Ｎ１がロジックレベルを変更しな
いようにラッチ動作を夫々遂行するため、ＣＭＯＳフリ
ップフロップ１０５を経て所定パルス幅を有するアドレ
ス遷移検出信号ＡＴＤが出力される。
力（Ａ）、（Ｃ）に連結された第２ラッチ部１０２の各
トランジスタは、アドレス遷移検出信号ＡＴＤがアクテ
ィブ状態（ローレベル）である間に、前記インバータ１
３、１４の出力Ｎ２、Ｎ１がロジックレベルを変更しな
いようにラッチ動作を夫々遂行するため、ＣＭＯＳフリ
ップフロップ１０５を経て所定パルス幅を有するアドレ
ス遷移検出信号ＡＴＤが出力される。
【００５３】即ち、前記インバータ１３、１４の出力Ｎ
２、Ｎ３により第１ラッチ部１０１のＮＡＮＤゲート２
５、２６の出力（Ａ）、（Ｃ）及びインバータ２３、２
４で反転された前記遅延部１０３、１０４の出力
（Ｅ）、（Ｆ）がＮ２、Ｎ１の論理レベルを最初に遷移
された値に維持されるため、ノイズにより発生する誤っ
たアドレス遷移検出信号の発生を防止することができ
る。
２、Ｎ３により第１ラッチ部１０１のＮＡＮＤゲート２
５、２６の出力（Ａ）、（Ｃ）及びインバータ２３、２
４で反転された前記遅延部１０３、１０４の出力
（Ｅ）、（Ｆ）がＮ２、Ｎ１の論理レベルを最初に遷移
された値に維持されるため、ノイズにより発生する誤っ
たアドレス遷移検出信号の発生を防止することができ
る。
【００５４】かつ、アドレス遷移検出信号ＡＴＤがアク
ティブ（ロジックロー）の間には、アドレスＡＤが何度
遷移しても、前記Ｎ２、Ｎ１の論理レベルのラッチ動作
により無視されるため、アドレス遷移検出信号ＡＴＤに
は影響を及ぼさない。
ティブ（ロジックロー）の間には、アドレスＡＤが何度
遷移しても、前記Ｎ２、Ｎ１の論理レベルのラッチ動作
により無視されるため、アドレス遷移検出信号ＡＴＤに
は影響を及ぼさない。
【００５５】よって、アドレス遷移検出信号ＡＴＤは常
に所定のパルス幅を有し、アドレス遷移検出信号ＡＴＤ
の幅は、ＮＡＮＤゲート２５又はＮＡＮＤゲート２６と
前記遅延部１０３、１０４との遅延時間を調合したパル
ス幅になる。
に所定のパルス幅を有し、アドレス遷移検出信号ＡＴＤ
の幅は、ＮＡＮＤゲート２５又はＮＡＮＤゲート２６と
前記遅延部１０３、１０４との遅延時間を調合したパル
ス幅になる。
【００５６】
【発明の効果】以上、説明したように本発明に係るアド
レス遷移検出回路においては、入力端子を経て如何なる
形態のアドレスが入力しても常に所定のパルス幅を有す
るアドレス遷移検出信号を出力するようになっているた
め、常にメモリ回路の安定した動作を確保し得るという
効果がある。
レス遷移検出回路においては、入力端子を経て如何なる
形態のアドレスが入力しても常に所定のパルス幅を有す
るアドレス遷移検出信号を出力するようになっているた
め、常にメモリ回路の安定した動作を確保し得るという
効果がある。
【図１】本発明に係るアドレス遷移検出回路の回路図で
ある。
ある。
【図２】図２（Ａ）は、図１の回路の各部の動作タイミ
ング図である。図２（Ｂ）は、図１の回路の各部の動作
タイミング図である。図２（Ｃ）は、図１の回路の各部
の動作タイミング図である。図２（Ｄ）は、図１の回路
の各部の動作タイミング図である。図２（Ｅ）は、図１
の回路の各部の動作タイミング図である。図２（Ｆ）
は、図１の回路の各部の動作タイミング図である。
ング図である。図２（Ｂ）は、図１の回路の各部の動作
タイミング図である。図２（Ｃ）は、図１の回路の各部
の動作タイミング図である。図２（Ｄ）は、図１の回路
の各部の動作タイミング図である。図２（Ｅ）は、図１
の回路の各部の動作タイミング図である。図２（Ｆ）
は、図１の回路の各部の動作タイミング図である。
【図３】従来のアドレス遷移検出回路の回路図である。
【図４】図４（Ａ）は、図３の回路の各部の動作タイミ
ング図である。図４（Ｂ）は、図３の回路の各部の動作
タイミング図である。図４（Ｃ）は、図３の回路の各部
の動作タイミング図である。図４（Ｄ）は、図３の回路
の各部の動作タイミング図である。
ング図である。図４（Ｂ）は、図３の回路の各部の動作
タイミング図である。図４（Ｃ）は、図３の回路の各部
の動作タイミング図である。図４（Ｄ）は、図３の回路
の各部の動作タイミング図である。
１１ ＮＯＲゲート １２、１３、１４、２３、２４ インバータ １５、１６、１９、２０、２７、２８、３１、３２ Ｐ
ＭＯＳトランジスタ １７、１８、２１、２２、２９、３０、３３、３４ Ｎ
ＭＯＳトランジスタ ２５、２６ ＮＡＮＤゲート １００ アドレス入力部 １０１ 第１ラッチ部 １０２ 第２ラッチ部 １０３、１０４ 遅延部 ＡＴＤ アドレス遷移検出信号 １０５ ＣＭＯＳフリップフロップ
ＭＯＳトランジスタ １７、１８、２１、２２、２９、３０、３３、３４ Ｎ
ＭＯＳトランジスタ ２５、２６ ＮＡＮＤゲート １００ アドレス入力部 １０１ 第１ラッチ部 １０２ 第２ラッチ部 １０３、１０４ 遅延部 ＡＴＤ アドレス遷移検出信号 １０５ ＣＭＯＳフリップフロップ
Claims (6)
- 【請求項１】 アドレス入力部と、 入力アドレス（ＡＤ）をラッチしてアドレス遷移検出信
号（ＡＴＤ）をアクティブ状態にさせる第１ラッチ部
と、 アドレス遷移検出信号がアクティブ状態である間は、前
記第１ラッチ部の出力に従って該第１ラッチ部の入力レ
ベルを最初に遷移された値にラッチする第２ラッチ部
と、 前記第１ラッチ部の出力を夫々遅延させる各遅延部と、 前記第１ラッチ部及び遅延部の出力に従い、所定幅を有
するアドレス遷移検出信号を出力するＣＭＯＳフリップ
フロップと、を備えて構成されたことを特徴とするアド
レス遷移検出回路。 - 【請求項２】 前記第２ラッチ部は、前記アドレス入力
部の出力を夫々反転させる各インバータと、 電源電圧（Vcc)端子と接地電圧（Vss)端子間に直列に連
結され、前記ＮＡＮＤゲートの出力によりインバータの
論理しきい値レベルを維持させるＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタと、 電源電圧（Vcc)端子と接地電圧端子間に直列に連結さ
れ、ＮＡＮＤゲートの出力により、インバータの論理し
きい値レベルを維持させる各ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタと、 前記遅延部の出力を反転させてインバータの論理しきい
値レベルが変化されないように前記ＰＭＯＳトランジス
タ及びＮＭＯＳトランジスタを制御するインバータと、 前記遅延部の出力を反転させてインバータの論理しきい
値レベルが変化されないように前記ＰＭＯＳトランジス
タ及びＮＭＯＳトランジスタを制御するインバータと、
を備えたことを特徴とする請求項1 記載のアドレス遷移
検出回路。 - 【請求項３】 前記ＮＡＮＤゲートの入力端子は、前記
インバータの出力端子及びＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとのソース−ドレイン接点に共通接続
され、出力端子は、前記ＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタのゲートと接続され、前記ＮＡＮＤゲ
ートの入力端子は、前記インバータの出力端子及びＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとのソース−
ドレイン接点に共通接続され、出力端子は、前記ＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタのゲートと接
続されたこと特徴とする請求項２記載のアドレス遷移検
出回路。 - 【請求項４】 前記アドレス遷移検出信号の幅は、ＮＡ
ＮＤゲート又はＮＡＮＤゲートと遅延部との遅延時間を
調合したパルス幅であることを特徴とする請求項１記載
のアドレス遷移検出回路。 - 【請求項５】 前記ＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタは、前記ＮＡＮＤゲートの出力に従い、該ＮＡＮ
Ｄゲートの入力レベルをラッチさせることを特徴とする
請求項２記載のアドレス遷移検出回路。 - 【請求項６】 前記ＣＭＯＳフリップフロップは、電源
電圧（Vcc)と接地電圧（Vss)間に、直列に連結されたＰ
ＭＯＳトランジスタ及びＮＭＯＳトランジスタと、 電源電圧（Vcc)と接地電圧（Vss)間に直列に連結された
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、を
備え、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
のゲートは、前記ＮＡＮＤゲートの出力端子と接続さ
れ、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
ゲートは、前記遅延部の出力端子と接続され、前記ＮＭ
ＯＳトランジスタ及びＰＭＯＳトランジスタのゲート
は、前記ＮＡＮＤゲートの出力端子と接続され、ＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタのゲートは、
前記遅延部の出力端子と接続されたことを特徴とする請
求項１記載のアドレス遷移検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR25677/1997 | 1997-06-19 | ||
| KR1019970025677A KR100273218B1 (ko) | 1997-06-19 | 1997-06-19 | 어드레스천이검출회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116359A true JPH1116359A (ja) | 1999-01-22 |
| JP3016757B2 JP3016757B2 (ja) | 2000-03-06 |
Family
ID=19510183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9336805A Expired - Fee Related JP3016757B2 (ja) | 1997-06-19 | 1997-12-08 | アドレス遷移検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5959486A (ja) |
| JP (1) | JP3016757B2 (ja) |
| KR (1) | KR100273218B1 (ja) |
| DE (1) | DE19742702B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10056650B2 (en) | 2015-09-01 | 2018-08-21 | Gs Yuasa International Ltd. | Lead-acid battery |
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|---|---|---|---|---|
| KR100361865B1 (ko) * | 1999-06-29 | 2002-11-23 | 주식회사 하이닉스반도체 | 어드레스 스트로브장치 |
| JP3849485B2 (ja) * | 2001-10-18 | 2006-11-22 | セイコーエプソン株式会社 | パルス処理回路および周波数逓倍回路 |
| KR100508722B1 (ko) * | 2001-12-31 | 2005-08-17 | 매그나칩 반도체 유한회사 | 펄스폭 고정 장치 |
| US9490817B1 (en) * | 2009-02-25 | 2016-11-08 | Marvell Israel (M.I.S.L) Ltd. | Method and apparatus for gals system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4592028A (en) * | 1982-06-09 | 1986-05-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device |
| GB9007786D0 (en) * | 1990-04-06 | 1990-06-06 | Gillingham Peter B | Transition detection circuit |
| US5003513A (en) * | 1990-04-23 | 1991-03-26 | Motorola, Inc. | Latching input buffer for an ATD memory |
| JP2991479B2 (ja) * | 1990-11-16 | 1999-12-20 | 富士通株式会社 | 半導体集積回路及び半導体記憶装置 |
| KR940005785B1 (ko) * | 1991-12-31 | 1994-06-23 | 현대전자산업 주식회사 | 어드레스 전이 검출회로 |
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