JPH11167547A - 周辺装置と外部インタフェースとを具備したディジタル信号処理装置 - Google Patents

周辺装置と外部インタフェースとを具備したディジタル信号処理装置

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JPH11167547A
JPH11167547A JP10228491A JP22849198A JPH11167547A JP H11167547 A JPH11167547 A JP H11167547A JP 10228491 A JP10228491 A JP 10228491A JP 22849198 A JP22849198 A JP 22849198A JP H11167547 A JPH11167547 A JP H11167547A
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Abstract

(57)【要約】 【課題】処理速度が改善されたディジタル信号処理装置
を提供することを目的とする。 【解決手段】ディジタル処理装置に関わる種々の周辺装
置をオンチップ周辺装置として装備する。周辺装置とし
て複数チャンネルシリアルポート、ＤＭＡインタフェー
スおよびタイマを含み、ＣＰＵと外部装置との間のデー
タ転送を行うＤＭＡ転送速度を読み取りおよび書き込み
で独立して制御し、転送に際して要求される初期化およ
び監視の量を削減することで全体として処理速度が向上
されたディジタル信号処理装置を実現する。

Description

【発明の詳細な説明】
【０００１】
【関連明細書との相互参照】本発明は、本件と同時に受
け付けられた係属の明細書シリアル番号０９／０１２，
８１３（ＴＩ処理番号Ｔ−２５３１１）に関連し、それ
は此処に明示することにより参照されている。
【０００２】
【発明の属する技術分野】本発明はマイクロプロセッサ
に関わり、詳細にはオンチップ周辺装置と種々の外部イ
ンタフェースポートとを含むマイクロプロセッサ集積回
路に関する。
【０００３】
【従来の技術】マイクロプロセッサの設計者は種々のマ
イクロプロセッサの性能改善のために、クロック速度の
増加、並列処理の追加といった努力を休み無く行ってい
る。随意アクセスメモリ（ＲＡＭ）の大規模なブロック
がマイクロプロセッサ内に含まれているが、これはデー
タ格納およびプログラム格納用であってメモリアクセス
時間を短縮している。直接メモリアクセス（ＤＭＡ）回
路がしばしば具備されており、マイクロプロセッサに接
続されている周辺装置とマイクロプロセッサに接続され
ているメモリとの間のデータ転送を行っている。ＤＭＡ
回路の初期化およびＤＭＡ転送操作の監視をマイクロプ
ロセッサ上で動作するソフトウェアで行っている。ＤＭ
Ａ回路は独立に制御される１つまたは複数のチャンネル
を具備している。６チャンネルＤＭＡ制御装置の詳細な
説明が米国特許第５，３０５，４４６号、リーチ（Leac
h ）その他に付与の中で、特に図１０，１１，１２ａお
よび１２ｂを参照して行われており、これは此処にあげ
ることで参照されている。
【０００４】
【発明が解決しようとする課題】本発明の目的は指定さ
れたＤＭＡ転送操作に対してマイクロプロセッサ上で動
作するソフトウェアに要求される初期化および監視の量
を削減することである。
【０００５】本発明の別の目的は読み取りおよび書き込
み転送を種々の転送速度で出来るようにすることであ
る。
【０００６】新型マイクロプロセッサの開発サイクル時
間を短縮するために、種々の機能ブロック、例えば中央
処理装置、メモリ回路、および周辺回路が容易に再使用
出来るコア回路として設計されている。マイクロプロセ
ッサが更に複雑になるに従って、ますます周辺回路がＣ
ＰＵと共に単一集積回路上に配置されるようになる。周
辺回路から、外部発信元から、またその他のマイクロプ
ロセッサ内の発信元から発せられる割り込み要求信号の
数が、選択採用された事前設計ＣＰＵコア上で利用出来
る割り込み入力の数を超える可能性がある。
【０００７】本発明の１つの目的は事前設計コアＣＰＵ
上での入力信号の不足を解消するための方法を提供する
ことである。
【０００８】全システムチップ総数およびコストを削減
するために、種々の型式の入力／出力装置がマイクロプ
ロセッサ集積回路内に含まれている。シリアルポートは
マイクロプロセッサに共通に含まれる入力／出力装置の
１つのクラスの例である。
【０００９】本発明の１つの目的はマイクロプロセッサ
集積回路用のオンチップ周辺装置および外部インタフェ
ースの動作並びに制御を改善することである。
【００１０】
【課題を解決するための手段】一般的に言って、本発明
の１つの形式はデータ処理装置であって、これは命令を
実行するための中央処理装置（ＣＰＵ）、中央処理装置
に接続されそのＣＰＵで実行される命令を格納するため
のメモリ回路、およびこのＣＰＵに接続され、各々が異
なるパラメータセットを有する二重位相フレームでデー
タの転送および受信を行うように動作可能なシリアルポ
ートインタフェースとを含む。
【００１１】本発明の別の形式はデータ処理装置であっ
て、これは命令を実行するための中央処理装置（ＣＰ
Ｕ）、前記中央処理装置に接続されたメモリ制御装置、
および前記メモリ制御装置に接続されたメモリ回路とを
含む。このデータ処理装置は更に、前記メモリ制御装置
に接続された外部メモリインタフェース回路を含む。こ
のデータ処理装置は更に、前記直接メモリアクセス制御
装置に接続されたホストポートインタフェースを含む。
このデータ処理装置は更に、前記メモリ制御装置に接続
された周辺バス制御装置、および前記周辺バス制御装置
に接続された外部メモリインタフェース制御装置を含
む。データ処理装置は更に少なくとも１つの外部信号を
含むことが可能で、これは前記中央処理装置のリセット
アドレスに配置されるメモリ型式を定義するためのもの
である。このデータ処理装置は更に少なくとも１つの外
部信号を含むことが可能で、これは前記メモリ回路のサ
イズ及び位置を認識するためのものである。このデータ
処理装置は更に、前記周辺バス制御装置に接続されたプ
ログラム可能タイマを含むことも可能である。このデー
タ処理装置は更に前記中央処理装置にクロック信号を供
給するためのプログラム可能フェイズロックループ回路
を含むことも可能である。このデータ処理装置は更にパ
ワーダウン回路を含み、これは前記装置の予め選択され
た部分にクロック信号が到達することをプログラム可能
なように防止するためのものである。
【００１２】本発明の別の形式はデータ処理装置であっ
て、中央処理装置に接続されたプログラムメモリ回路内
に格納されたソフトウェア命令を実行するように動作可
能な中央処理装置と、処理装置で処理されるべきデータ
を格納するように動作可能なメモリ回路と、読み取りア
ドレス回路と書き込みアドレス回路とを有し、メモリ回
路との間でデータを転送するように動作可能な直接メモ
リアクセス（ＤＭＡ）制御装置とを含み、このＤＭＡ制
御装置は更に中央処理装置に割り込みを行うように動作
可能なＤＭＡ割り込み回路を有する。この装置は更に、
データをメモリ回路との間で転送するように動作可能な
アドレス生成回路を有する周辺装置を含むことが可能で
ある。この装置は更に補助チャンネル制御回路を含むこ
とが可能であり、これは周辺装置が第一データワードを
メモリ回路に対してその周辺装置のアドレス生成回路を
用いて転送させ、また中央処理装置へＤＭＡ回路のＤＭ
Ａ割り込み回路を用いて割り込みさせるように動作可能
である。
【００１３】データ処理装置が提供されており、これは
命令を実行するための中央処理装置（ＣＰＵ）を含む。
このＣＰＵは固定数の割り込み入力端子を有する。この
データ処理装置はまた多数の割り込み要求信号線を有
し、ここで割り込み要求信号線の数は割り込み入力端子
の数よりも少ない。また好適に割り込み選択器が具備さ
れていて、これは割り込み要求信号の部分集合を選択
し、選択された部分集合を割り込み入力端子に接続する
ように動作可能である。
【００１４】本発明の別の特徴として、ＤＭＡ制御装置
はプログラム可能読み取りアドレス回路とプログラム可
能書き込みアドレス回路とを有する。
【００１５】本発明の別の実施例はスプリットチャンネ
ル操作を実行するための回路を有し、これは発信元アド
レスからのデータをスプリット宛先アドレスに転送する
ように動作可能であり、またスプリット発信元アドレス
からのデータを宛先アドレスに同時に受信するように動
作可能である。
【００１６】本発明の別の実施例はグローバルデータレ
ジスタを含み、これはＤＭＡ制御装置が後続の転送操作
の異なる機能に対して使用することが出来る。
【００１７】本発明の別の実施例は浮動ＦＩＦＯバッフ
ァを含み、これは選択された発信元バスと選択された宛
先バスとの間に接続することが出来る。
【００１８】本発明のその他の装置、システムおよび方
法形式もまた開示されており此処に特許請求されてい
る。本発明のその他の目的が開示されており、また更に
別の目的は此処に開示された内容から明らかであろう。
【００１９】本発明のその他の特徴および特長は添付図
を参照して以下の詳細な説明を参照することにより明ら
かとなろう。
【００２０】
【発明の実施の形態】図１Ａマイクロプロセッサ１のブ
ロック図であり、これは本発明の１つの実施例を含む。
マイクロプロセッサ１はＶＬＩＷディジタル信号処理装
置（”ＤＳＰ”）である。簡単にするために、図１Ａは
本発明の実施例の理解に関連するマイクロプロセッサ１
の一部のみを示す。ＤＳＰの一般的構成の詳細は良く知
られており、何処で探すことが出来るであろう。例えば
米国特許第５，０７２，４１８号、フレデリック・ボー
タウド（Frederic Boutaud）その他に付与、がＤＳＰを
詳細に記述しており、これは本明細書でも参照されてい
る。米国特許第５，３２９，４７１号、ギャレイ・スボ
ボダ（Gary Swoboda）その他に付与、がＤＳＰの試験お
よびエミュレート方法を詳細に記述しており、これは本
明細書でも参照されている。本発明の実施例に関連する
マイクロプロセッサ１の詳細部分が以下に十分詳細に説
明されており、マイクロプロセッサ技術分野で通常の技
量を有する者が本発明を実施しかつ使用出来るようにし
ている。
【００２１】マイクロプロセッサ１の中には中央処理装
置（ＣＰＵ）１０，データメモリ２２，プログラムメモ
リ２３，周辺機器６０および直接メモリアクセス（ＤＭ
Ａ）６１を具備した外部メモリインタフェース（ＥＭＩ
Ｆ）が示されている。ＣＰＵ１０は更に命令フェッチ／
復号ユニット１０ａ−ｃ、算術演算とロード／ストアユ
ニットＤ１、掛け算器Ｍ１、ＡＬＵ／シフトユニットＳ
１、算術論理ユニット（”ＡＬＵ”）Ｌ１，データの読
み取りおよびデータの書き込みが行われる共有多重ポー
トレジスタファイル２０ａを含む複数の実行ユニットを
有する。復号された命令は命令フェッチ／復号ユニット
１０ａ−ｃから機能ユニットＤ１，Ｍ１，Ｓ１およびＬ
１に対して図示されていない種々の制御線の組を介して
提供される。データはレジスタファイル２０ａとロード
／ストアユニットＤ１との間は第一のバス３２ａの組を
介して、掛け算器Ｍ１との間は第二のバス３４ａの組を
介して、ＡＬＵ／シフトユニットＳ１との間は第三のバ
ス３６ａの組を介して、そしてＡＬＵ Ｌ１との間は第
四のバス３８ａの組を介して提供される。データはメモ
リ２２とロード／ストアユニットＤ１相互間で第五のバ
ス４０ａの組を介して提供される。上記の全データ経路
はレジスタファイル２０ｂおよび実行ユニットＤ２，Ｍ
２，Ｓ２，およびＬ２で二重化されていることに注意さ
れたい。命令はフェッチユニット１０ａにより命令メモ
リ２３からバス４１の組を介してフェッチされる。エミ
ュレーションユニット５０は集積回路１の内部動作への
アクセスを提供し、これは外部試験システム５１で制御
可能である。
【００２２】メモリ２２およびメモリ２３は図１の中で
集積回路マイクロプロセッサ１、その範囲は箱４２で表
されている、の一部として示されていることに注意され
たい。メモリ２２−２３をマイクロプロセッサ１集積回
路４２の外部に置くことも、またその一部を集積回路４
２の上に残し、一部を集積回路４２の外部に置くことも
可能である。また、別の数の実行ユニットを使用するこ
とも可能である。
【００２３】マイクロプロセッサ１がデータ処理システ
ムの中に組み込まれている場合、追加メモリまたは周辺
装置が図１に図示されるようにマイクロプロセッサ１に
接続されるはずである。例として、随意アクセスメモリ
（ＲＡＭ）７０、読み取り専用メモリ（ＲＯＭ）７１お
よびディスク７２が外部バス７３経由で接続されている
ように示されている。バス７３は外部メモリインタフェ
ース（ＥＭＩＦ）に接続されており、これはマイクロプ
ロセッサ４２内の機能ブロック６１の一部である。直接
メモリアクセス（ＤＭＡ）制御装置もまたブロック６１
内部に含まれている。ＤＭＡ制御装置は一般的にデータ
をメモリとマイクロプロセッサ１内部の周辺装置との
間、およびメモリとマイクロプロセッサ１外部の周辺装
置との間で移動させるように使用される。データはブロ
ック６１からプログラムメモリ２３にバス４３経由で転
送出来る；データはデータメモリ２２との間でバス４４
経由で転送出来る。その他の型式の周辺装置、例えばタ
イマ８２、がホストポートバス８０経由で接続されてい
る。バスインタフェースがブロック６０内部にホストポ
ートバス８０用に含まれている。
【００２４】本発明の見地から有益ないくつかのシステ
ム例が、米国特許第５，０７２，４１８号に記載されて
おり、これは本明細書でも参照されており特に米国特許
５，０７２，４１８号の図２−１８が参考になる。性能
を改善したりまたは価格を下げるために本発明の特徴を
取り入れたマイクロプロセッサを用いて米国特許５，０
７２，４１８号に記載されているシステムを更に改善す
ることが出来る。この様なシステムは、工業プロセス制
御、自動車システム、電動機制御、ロボット制御システ
ム、衛星遠距離通信システム、エコー除去システム、モ
デム、ビデオ画像システム、音声認識システム、暗号を
具備したボコーダ・モデムシステム等が含まれるが、こ
れらに限定されるわけではない。
【００２５】図１Ａのマイクロプロセッサの種々の構造
的特徴の説明が係属の明細書シリアル番号０９／０１
２，８１３（ＴＩ管理番号Ｔ−２５３１１）に提示され
ている。図１Ａのマイクロプロセッサに対する完全な命
令セットの説明がまたこの係属の明細書に提示されてい
る。
【００２６】本発明の１つの特徴によれば、ブロック６
１内のＤＭＡ制御装置を用いてデータのブロックを外部
発信源から内部プログラムメモリ２３へ、リセット信号
７６に応じて転送できる。このデータのブロックは初期
プログラムを含み、これはマイクロプロセッサ１で実行
することが可能でありおそらくはブートストラップロー
ダである。ブートストラップローダーはマイクロプロセ
ッサ１用の大規模プログラムをロードするために使用さ
れる。いずれの場合も、マイクロプロセッサ１はマイク
ロプロセッサ内のブートＰＲＯＭまたはＲＯＭを必要と
することなく動作状態となる。これは好都合であるが、
それはＰＲＯＭ／ＲＯＭが比較的大きく典型的にはブー
ト用にしか使用されないためである。従ってブートＰＲ
ＯＭ／ＲＯＭの必要性を取り除くことで節約されたマイ
クロプロセッサ１内の空間を更に有用な機能のために効
果的に使用したり、または低価格装置を制作するために
マイクロプロセッサ１の寸法を小さくすることが出来
る。
【００２７】構成回路７４は構造パラメータをインタフ
ェースピン７５を介してブロック６１に提供しＤＭＡ制
御装置を初期化するために使用される。これに代わる実
施例として、構成回路８１が構造パラメータをバス８０
上でインタフェースピン８４を介してブロック６１に提
供しＤＭＡ制御装置を初期化するために使用される。ブ
ロック７７は”ＯＲ”機能を提供し回路７４または８１
からの構造パラメータがブロック６１へ送られるように
している。
【００２８】図１Ｂおよび１Ｃは図１Ａのマイクロプロ
セッサの更に詳細なブロック図である。多重チャンネル
シリアルポート１２０が周辺バス１１０に接続されてい
る。
【００２９】多重チャンネルシリアルポート１２０が周
辺バス１１０に接続されている。その生成方法ならびに
特長を図４を参照して更に詳細に説明する。
【００３０】２つのＤＭＡ制御装置がブロック６１内
に、２つの別々のＤＭＡチャンネル、ＤＭＡ０ １４０
およびＤＭＡ１ １４１用に具備されている。本発明に
おいては、本発明の特徴に基づいてＤＭＡ０ １００の
みがブートローディングを提供するように構成されてい
るが、これは本発明の制限条件と考えられるべきではな
い。ＤＭＡ制御装置１４０および１４１は周辺機器バス
１１０によるプログラム制御を受けるように構成されて
おり、これはデータバス４０ｂ経由でＣＰＵ１０に接続
されている。ＤＭＡ０ １４０は図１Ａ内のＲＯＭ７１
の様な外部発信元からプログラムメモリ２３またはデー
タメモリ２２にデータを転送するように動作出来る。
【００３１】本発明の１つの特徴として、ＤＭＡ０ １
４０はリセット信号７６がオン状態からオフ状態に遷移
した際にブートロードを実行するように初期化される。
この初期化の詳細は後ほど説明する。この初期化ステッ
プの後、ＤＭＡ０ １４０はメモリ転送要求を開始す
る。外部メモリインタフェース（ＥＭＩＦ）１０３はバ
ス１４２経由ＤＭＡ０ １４０からのメモリ要求に応答
し、バス７３上のデータ源からのデータにアクセスす
る。データワードがＥＭＩＦ１０３で準備された後、Ｄ
ＭＡ０ １４０はこのデータワードをプログラムメモリ
制御装置１０４に転送し、これはそのデータワードをプ
ログラムメモリ２３の中にバス１０６経由でＤＭＡ０
１４０で指定されたアドレスに書き込む。このブートロ
ード処理手順の間、ＣＰＵ＿Ｒｅｓｅｔ＿信号７９はオ
ン状態にＤＭＡ０ １４０によって保持され、ＣＰＵ１
０によっていかなる命令処理も実行されないようにして
いる。
【００３２】本発明の特徴として、割り込み選択器１６
０がいくつかの割り込み入力信号１６１（ａ−ｆ）の中
から好適に選択し、選択された割り込み信号をＣＰＵ１
０に対して割り込み信号ＩＮＴ（４−１５）経由で提供
する。
【００３３】図２は図１Ａのマイクロプロセッサの実行
ユニット並びにレジスタファイルのブロック図であっ
て、種々の機能ブロックを接続するバスの更に詳細な図
を示す。此の図の中で特に断りが無い限り全てのデータ
バスは３２ビット幅である。バス４０ａはアドレスバス
ＤＡ１を有し、これはｍｕｘ２００ａで駆動される。こ
れによりロード／ストアユニットＤ１ １２ａまたはＤ
２ １２ｂのいずれかで生成されたアドレスをレジスタ
ファイル２０ａにロードまたはストアするためのアドレ
スを提供することが可能となる。データバスＬＤ１はア
ドレスバスＤＡ１で指定されたメモリ２２内のアドレス
からデータをロードユニットＤ１ １２ａ内のレジスタ
にロードする。ユニットＤ１ １２ａは提供されたデー
タをレジスタファイル２０ａの中にストアする前に処理
する。同様にデータバスＳＴ１はレジスタファイル２０
ａからのデータをメモリ２２にストアする。ロード／ス
トアユニットＤ１ １２ａは下記の演算を実行する：３
２ビット加算、減算、線形および円形アドレス計算。ロ
ード／ストアユニットＤ２ １２ｂはＤ１ １２ａと同
様に演算を行い、ｍｕｘ２００ｂの支援の下アドレスの
選択を行う。
【００３４】ＡＬＵユニットＬ１ １８ａは下記の型式
の演算を実行する：３２／４０ビット算術演算および比
較演算；３２ビットの最上位ビット計数；３２および４
０ビット用の計数の正規化；および論理演算。ＡＬＵ
Ｌ１ １８ａは３２ビット発信元被演算子用入力ｓｒｃ
１と第二３２ビット発信元被演算子用入力ｓｒｃ２とを
有する。入力ｍｓｂ＿ｓｒｃは８ビット値であって４０
ビット発信元被演算子を形成するために使用される。Ａ
ＬＵ Ｌ１ １８ａは３２ビット宛先被演算子用の出力
ｄｓｔを有する。出力ｍｓｂ＿ｄｓｔは８ビット値であ
って、４０ビット宛先被演算子を形成するために使用さ
れる。レジスタファイル２０ａ内の２つの３２ビットレ
ジスタは４０ビット被演算子を保持するために連結され
る。Ｍｕｘ２１１は入力ｓｒｃ１に、３２ビット被演算
子がレジスタファイル２０ａからバス３８ａ経由で、ま
たはレジスタファイル２０ｂからバス２１０経由で得ら
れるように接続されている。Ｍｕｘ２１２は入力ｓｒｃ
２に、３２ビット被演算子がレジスタファイル２０ａか
らバス３８ａ経由で、またはレジスタファイル２０ｂか
らバス２１０経由で得られるように接続されている。Ａ
ＬＵユニットＬ２１８ｂはユニットＬ１ １８ａと同様
に演算を行う。
【００３５】ＡＬＵ／シフトユニットＳ１ １６ａは下
記の型式の演算を実行する：３２ビット算術演算；３２
／４０ビットシフトおよび３２ビットビット単位演算；
３２ビット論理演算；分岐；及び定数発生。ＡＬＵ Ｓ
１ １６ａは３２ビット発信元被演算子用入力ｓｒｃ１
と３２ビット発信元被演算子用入力ｓｒｃ２とを有す
る。入力ｍｓｂ＿ｄｓｔは８ビット値であって４０ビッ
ト発信元被演算子を形成するために使用される。ＡＬＵ
Ｌ１ １６ａは３２ビット宛先被演算子用の出力ｄｓ
ｔを有する。出力ｍｓｂ＿ｄｓｔは８ビット値であっ
て、４０ビット宛先被演算子を形成するために使用され
る。Ｍｕｘ２１３は入力ｓｒｃ２に、３２ビット被演算
子がレジスタファイル２０ａからバス３８ａ経由で、ま
たはレジスタファイル２０ｂからバス２１０経由で得ら
れるように接続されている。ＡＬＵユニットＬ２ １６
ｂはユニットＬ１ １６ａと同様に演算を行うが、更に
制御レジスタファイル１０２との間でレジスタ転送を行
える。
【００３６】掛け算器Ｍ１ １４ａは１６掛ける１６の
掛け算を実行する。掛け算器Ｍ１１４ａは３２ビット発
信元被演算子用入力ｓｒｃ１と、３２ビット発信元被演
算子用入力ｓｒｃ２とを有する。掛け算器Ｍ１ １４ａ
は３２ビット宛先被演算子用出力ｄｓｔを有する。Ｍｕ
ｘ２１４は入力ｓｒｃ２に、３２ビット被演算子がレジ
スタファイル２０ａからバス３４ａ経由で、またはレジ
スタファイル２０ｂからバス２１０経由で得られるよう
に接続されている。掛け算器Ｍ２ １４ｂは掛け算器Ｍ
１ １４ａと同様に演算を行う。
【００３７】図３Ａおよび図３Ｂは図１Ａのマイクロプ
ロセッサ用の２つのメモリマップを示す。このメモリは
バイト単位でアドレス指定が可能であり、その全アドレ
ス範囲は４Ｇバイト（３２ビット内部アドレスに相当す
る）である。メモリマップは内部プログラムメモリ２
３，内部データメモリ２２および３つの外部メモリ空間
と内部周辺機器空間に分割されている。内部メモリの区
間はホストポートインタフェース（ＨＰＩ）６０でアク
セス可能である。
【００３８】内部メモリは５１２ｋバイトのオンチップ
プログラム／キャッシュメモリ２３と５１２ｋバイトの
オンチップデータメモリ２２とで構成される。キャッシ
ュまたはプログラムとして構成可能なプログラムメモリ
は２５６ビット命令フェッチパケットの２ｋの中に構成
されている。ＣＰＵ１０は１つのフェッチパケットの全
ての命令を一度にフェッチする。パケットは最大８つの
３２ビット命令をＣＰＵサイクル毎に、または最小１命
令を１サイクル毎に処理する。バイトデータメモリはＣ
ＰＵによってバイト単位でアドレス指定が可能であり
（読み取りと同様書き込みも）、バイト単位、二分の一
ワード単位およびワード単位での転送を支援する。
【００３９】ＣＰＵ１０またはＤＭＡ１００による全て
の外部データアクセスは、外部メモリインタフェース
（ＥＭＩＦ）１０３を通る（図１ｃ参照）。外部メモリ
は３つの空間−ＣＥ０，ＣＥ１およびＣＥ２に分割され
ている。各々はチップ可能化信号を有し、これは対応す
る空間との間で相互にデータアクセスが行われている間
オンとなる。各々の外部空間には別々の内部周辺バスレ
ジスタが割り当てられていて、これは非同期メモリにア
クセスする際に、読み取り／書き込みサイクルの形状を
決定する。
【００４０】非同期メモリに加えて、ＣＥ０およびＣＥ
２空間はまたその他の型式のメモリとインタフェースす
る事ができる。ＳＢＳＲＡＭまたはＳＤＲＡＭメモリを
これら２つの空間に割り当てることができるが、それは
リセット７６中に信号グループＣＥ０＿ＴＹＰＥおよび
ＣＥ２＿ＴＹＰＥ（ピンＤＣ２−ＤＣ５）上の信号レベ
ルを制御する事で実施される。
【００４１】外部メモリ空間ＣＥ１は非同期メモリに対
してのみインタフェースすることが出来る。しかしなが
ら空間ＣＥ０およびＣＥ２が常に３２ビット幅であるの
に対して、ＣＥ１メモリ空間は信号グループＣＥ１＿Ｗ
ＩＤＴＨピン上の信号レベルを制御することにより８ま
たは１６ビットに構成することも出来る。ＥＭＩＦは読
み取りサイクルの間に自動的にバイトおよび二分の一ワ
ードをワード単位にパックする、この機能は典型的に８
−または１６−ビットＥＰＲＯＭからブートする際に使
用される。このＣＥ１メモリ空間はＲＯＭインタフェー
ス用に使用できるが、それはＲＯＭサイクルが非同期Ｓ
ＲＡＭ読み取りサイクルに類似しているためである。Ｃ
Ｅ１空間は８−ビットまたは１６−ビット幅の読み取り
サイクルのみを許している外部メモリ空間であるので、
全ての外部メモリ空間からの読み取りサイクルは３２ビ
ット幅外部メモリからのバイトまたは二分の一ワードサ
イズデータとしてアクセス出来ることに注意されたい。
ＥＭＩＦデータ書き込みサイクルはバイト、二分の一ワ
ードまたはワード単位で同様に外部メモリに転送可能で
あり、これはバイト選択用ＢＥ＿制御信号を用いて行わ
れる。データ読み取りサイクルは常に全４バイトをラッ
チし（４つ全てのＢＥがアクティブ）、続いてＣＰＵは
もしもデータサイズが３２ビット未満の場合は適切なバ
イトを内部的に抽出する。プログラムメモリ制御装置１
０４またはＤＭＡ１００／１０１で要求されたＥＭＩＦ
書き込みは常に３２ビット幅であって、これはデータメ
モリ制御装置１０５で開始された８−、１６−、または
３２ビット転送とは異なっている。
【００４２】キャッシュ 概要 図４に示されるように、プログラムメモリ制御装置は：
内部プログラムメモリに対してＣＰＵ及びＤＭＡ要求
と、必要な調停とを実行する、外部メモリインタフェー
ス（ＥＭＩＦ）を通して、外部メモリにＣＰＵ要求を実
行する、キャッシュとして構成されている場合に内部プ
ログラムメモリを管理する。
【００４３】内部プログラムメモリ 内部プログラムメモリは６４ｋバイトのＲＡＭを含む。
このメモリは２ｋの２５６ビットフェッチパケットを含
むことが出来て、これは１６ｋ３２ビット命令と等価で
ある。ＣＰＵプログラムメモリ制御装置を通して内部プ
ログラムメモリに対して単一サイクルで２５６ビット幅
のスループットを有する。
【００４４】
【表１】
【００４５】内部プログラムメモリは表１に示されるよ
うに、ＣＰＵ制御並びに状態レジスタ内のプログラムキ
ャッシュ制御（ＰＣＣ）フィールド（ビット７−−５）
で選択された４つのモードで使用することが出来る。こ
れらのモードとは： １）写像：選択されたメモリマップに応じて、プログラ
ムメモリはいずれかのアドレスに配置される： マップ１内の００００００００−００００ＦＦＦＦ マップ０内の０１４０００００−０１４０ＦＦＦＦ どの様にメモリ写像を選択するかに際してブート構成、
リセット、およびメモリマップを参照する。このモード
に於いて、プログラムは内部メモリアドレス範囲に対し
てそのアドレスのフェッチパケットをフェッチする。い
ずれのキャッシュモードに於いても、このアドレス範囲
へのＣＰＵアクセスは全てＮＯＰを含むフェッチパケッ
トを戻す。写像モードはリセット時の内部プログラムメ
モリのデフォルト状態である。 ２）可能：キャッシュ可能モードに於いて、あるアドレ
スに対しての最初のプログラムフェッチはキャッシュ不
成功を引き起こす。キャッシュ不成功に際して、フェッ
チパケットは外部メモリインタフェース（ＥＭＩＦ）か
らロードされ、同時に内部キャッシュメモリ−３２ビッ
ト命令の中に格納される。フェッチパケット内の８つ全
ての命令が受信されると、これはＣＰＵへ送られて実行
される。この期間中ＣＰＵはそっくりそのまま停止され
ている。待ち状態を被る回数は外部メモリの型式、その
メモリ状態、およびＤＭＡまたはＣＰＵデータアクセス
の様なその他の要求とＥＭＩＦとのぶつかり合いに依存
する。キャッシュされたアドレスからのその後の全ての
読み取りは、キャッシュヒットとなりそのフェッチパケ
ットは待ち状態を受けずにＣＰＵに送られる。プログラ
ムメモリモードからキャッシュ可能モードへの変更に際
して、プログラムキャッシュはフラッシュされる。この
モード変遷のみがキャッシュをフラッシュする唯一の手
段である。 ３）凍結：キャッシュ凍結期間中、キャッシュはその現
在の状態を保持する。凍結されたキャッシュへのプログ
ラム読み取りは、可能化されたキャッシュへの読み取り
と同一であるが、キャッシュ不成功時に外部メモリイン
タフェースから行われるデータ読み取りがキャッシュの
中に格納されない点が異なる。その同一アドレスからの
後続の読み取りもまたキャッシュ不成功となり、そのデ
ータは再び外部メモリからフェッチされる。キャッシュ
凍結は重要なプログラムデータがキャッシュの中に上書
きされることを防止する。 ４）バイパス：キャッシュがバイパスされると、全ての
プログラム読み取りは外部メモリからデータをフェッチ
する事になる。このデータはキャッシュメモリの中には
格納されない。キャッシュ凍結と同様、キャッシュバイ
パスではキャッシュはその状態を保持する。このモード
は必ず外部プログラムデータがフェッチされることを保
証する。
【００４６】キャッシュ構造 キャッシュの構造は直接写像される。６４ｋバイトキャ
ッシュは２１ｋフェッチパケット、従って２ｋフレーム
を含む。（キャッシュ用語の中でブロックまたはライン
という用語がフレームと同じ意味で使用される。）キャ
ッシュまたはフレームサイズの幅は２５６ビットであ
る。キャッシュ内の各フレームは１フェッチパケットで
ある。
【００４７】ＣＰＵアドレスのキャッシュ使用例 図２−３はキャッシュがＣＰＵからフェッチパケットア
ドレスを使用する方法を示す： ５ビットフェッチパケットアラインメント：アドレスの
下位５ビットはゼロと見なされるが、これは全てのプロ
グラムフェッチ要求がフェッチパケット境界（８ワード
または３２バイト）上に並んでいるためである。 １１ビットタグブロックオフセット：キャッシュは直接
写像されるために、任意の外部アドレスは唯１つの２ｋ
フレームに写像する。６４ｋバイトアドレスの偶数倍で
ある任意の２つのフェッチパケットは写像マップを同一
フレームに分離する。従ってＣＰＵアドレスのビット１
５：５は１１ビットブロックオフセットを生成し、これ
は任意の個別のフェッチパケットをどの２ｋフレームに
写像するかを決定する。 １０ビットタグ：キャッシュは最大外部アドレス空間を
６４Ｍバイト（００００００００から０３ＦＦＦＦＦＦ
Ｆ）と仮定している。従ってビット２５：１６はタグに
対応し、これは外部メモリ空間内でのフェッチパケット
の元の位置を決定する。このキャッシュは別の２ｋｘ１
１タグＲＡＭを有し、これは全てのタグを有している。
このＲＡＭは１０ビットタグに加えてキャッシュフラッ
シュの中で使用される有効ビットを含む。
【００４８】キャッシュフラッシュ タグＲＡＭ内で検出された有効ビットはキャッシュフレ
ームの内容が有効データであるか否かを示す。キャッシ
ュフラッシュ中にこれらの有効ビットは消去されていず
れのキャッシュフレームも有効データを持たないことが
示される。キャッシュフラッシュはキャッシュが写像モ
ードからキャッシュ可能モードに遷移する際にのみ生じ
る。
【００４９】フレーム置換 キャッシュ不成功が検出されるのは、ＣＰＵで要求され
たフェッチパケットアドレスのブロックオフセットに対
応するタグがフェッチパケットアドレスのビット２５：
１６に対応しない時か、またはそのロケーションの有効
ビットが消去された場合である。可能化状態の場合は、
キャッシュはフェッチパケットを対応するフレームの中
にロードし、有効ビットをセットし、タグを要求された
アドレスのビット２５：１６にセットし、そして全ての
８命令が利用できるようになった後にこのフェッチパケ
ットをＣＰＵに送り出す。
【００５０】プログラムメモリへのＤＭＡアクセス ＤＭＡは写像モードが構成されている際に内部プログラ
ムメモリに対して読み取り及び書き込みを行うことが出
来る。ＣＰＵとＤＭＡとの間の優先順位はＤＭＡチャン
ネル要求のＰＲＩビットで指定される。もしもＤＭＡが
高位の優先順位を与えられている場合（ＰＲＩ＝１）、
ＣＰＵはＤＭＡがその全ての要求を完了するまで待たさ
れる。ＣＰＵに優先順位がある場合は、ＤＭＡアクセス
はＣＰＵが要求を停止するまで延期される。キャッシュ
モードでは、ＤＭＡ書き込みはプログラムメモリ制御装
置により無視される。キャッシュモードでは、読み取り
は不定値で戻される。キャッシュモードではＤＭＡ読み
取り並びに書き込みの両方に対して、ＤＭＡはその要求
が完了したことの通知を受ける。リセットされるとプロ
グラムメモリシステムは写像モードとなる。この機能に
よりＤＭＡがブートロードコードを内部プログラムメモ
リの中に入れることが可能になる。ブートロードコード
の更に詳細な情報に関しては、ブート構成、リセット、
メモリマップを参照されたい。
【００５１】データ 概要 図４に示されるように、データメモリ制御装置は下記を
接続する：ＣＰＵと直接メモリアクセス制御装置（ＤＭ
Ａ）とを内部データメモリに接続し必要な調停を行う。
ＣＰＵを外部メモリインタフェース（ＥＭＩＦ）に接続
する。ＣＰＵを周辺機器バス制御装置を通してオンチッ
プ周辺機器に接続する。
【００５２】周辺機器バス制御装置はオンチップ周辺機
器に対する、ＣＰＵとＤＭＡとの間の調停を実施する。
【００５３】データメモリアクセス データメモリ制御装置は内部メモリに対する全ての要求
と、同様に全てのＣＰＵデータ要求に対するサービスを
行う。図６はデータの流れ方向と同時にモジュール間の
マスタ（要求側）とスレーブ（資源側）との関係を示
す： 下記に対するＣＰＵ要求データ読み取りおよび書き込
み： １．内部データメモリ。 ２．周辺機器バス制御装置を通してオンチップ周辺機
器。 ３．ＥＭＩＦ。 内部データメモリに対するＤＭＡ要求読み取り及び書き
込み。 ＣＰＵは要求をデータメモリ制御装置に対して２つのア
ドレスバス（ＤＡ１およびＤＡ２）を通して送る。格納
データはＣＰＵデータ格納バス（ＳＴ１およびＳＴ２）
を通して送信される。ロードデータはＣＰＵロードバス
（ＬＤ１およびＬＤ２）を通して受信される。ＣＰＵデ
ータ要求は内部データメモリ、内部周辺機器空間のいず
れかのアドレスに基づいて、周辺機器バス制御装置、ま
たは外部メモリインタフェースを通して写像される。デ
ータメモリ制御装置はまた、ＤＭＡを内部データメモリ
に接続し、オンチップデータＲＡＭに関してＣＰＵ／Ｄ
ＭＡ調停を実施する。
【００５４】内部データメモリ構成 アドレス80000000から8000FFFFに配置されている内部デ
ータＲＡＭの６４ｋバイトは１６ビット半ワードで構成
された８ｋブロックからなる４ブロックとして構成され
る。これらのブロックは各々のブロックが後続の半ワー
ドを含む１６ビットデータ上のインタリーブの中に構成
される。このインタリーブにより２つのデータポートと
ＤＭＡが近隣の１６ビットデータの読み取りを資源の競
合をすることなく行うことが出来る。
【００５５】
【表２】
【００５６】データ整列 ＣＰＵおよびＤＭＡは共に８ビットバイト、１６ビット
半ワード、および３２ビットワードの読み取り並びに書
き込みが出来る。データメモリ制御装置は２つのＣＰＵ
の間で、各々の１６ビットブロックに基づいて独立に調
停を行う。下記のデータ配列制約が存在する： ワード：ワードは偶数４バイト境界（ワード境界）上に
整列されている。ワードは常に最下位の２ビットが０の
バイトアドレスで開始される。ワードアクセスは２つの
隣接した１６ビット幅ブロックを必要とする。 半ワード：半ワードは偶数の２バイト境界（半ワード境
界）上に整列されている。半ワードは常に最下位ビット
が０であるバイトアドレスから開始される。半ワードは
単一１６ビット幅ブロックを必要とする。 バイト：バイトアドレスに関しては整列上の制約は存在
しない。１６ビット幅ブロックに対して調停は実施され
るが、そのブロックはバイト幅アクセスをサポートする
ために依然としてバイト可能状態を有する。しかしなが
ら、バイトアクセスはバイトアドレス写像を行うために
全部で１６ブロックを必要とする。
【００５７】内部メモリに対する二重化ＣＰＵアクセス （ＣＰＵクロックはＣＰＵ入力クロック（ＣＬＫＯＵＴ
１）の１つの周期を参照する。（装置入力クロックでは
無い。）ＣＰＵサイクルは１つのＣＰＵ処理パイプライ
ン位相を参照している。実行パケット内の全ての命令は
１つのＣＰＵサイクル内の１つのパイプライン位相を通
して進行する。しかしながら、ＣＰＵサイクルはメモリ
区切りによって複数のＣＰＵクロックに拡張される。Ｃ
ＰＵサイクルの複数のＣＰＵクロックへの拡張は、待ち
状態として知られている。）
【００５８】インタリーブされたメモリ構成により、２
つのＣＰＵが同時にメモリアクセスを行える。１つのＣ
ＰＵサイクルの中で、２つの異なる内部メモリブロック
へ同時に２つのアクセスが待ち状態無しで発生する。同
一の内部メモリブロックへの２つの同時アクセスは１つ
のＣＰＵクロックに対して全ＣＰＵパイプラインを区切
り、２つのアクセスを２つのＣＰＵクロックの中に提供
する。これらの規則はアクセスがロードであるか格納で
あるかにかかわらず適用される。同一の実行パケットか
らのロードおよび格納は、同一ＣＰＵサイクル中にデー
タメモリ制御装置で監視される。将来または過去のＣＰ
Ｕサイクルからのロードおよび格納は、現在のサイクル
でのデータメモリアクセスに対して待ちを生じることは
無い。従って、内部データメモリアクセスは同一の１６
ビット幅ブロックへ同一フェッチパケットアクセス内の
命令の間で競合が生じた場合にのみ待ち状態を発生させ
る。この状態は内部メモリ競合と呼ばれる。此処でデー
タメモリ制御装置はＣＰＵをべつの追加のＣＰＵクロッ
クに切り出し、アクセスを順に並べ、各々のアクセスを
別々に実行する。２つのアクセスの優先順位を付ける際
に、全てのロードが全ての格納アクセスより前に生じ
る。もしも両方のアクセスが共にロードであるかまたは
共に格納の場合、ＤＡ１からのアクセスがＤＡ２からの
アクセスよりも前に行われる。表３はＣＰＵが２つのデ
ータアクセス（ＤＡ１およびＤＡ２上で）を行った際
に、どの様なアクセス条件が内部メモリ競合を与えるか
を示している。
【００５９】
【表３】
【００６０】内部メモリへのＤＭＡアクセス もしも内部メモリへのＤＭＡアクセスが全てのＣＰＵア
クセスで使用されているものと同一の１６ビットバンク
を要求しない場合は、このＤＭＡ操作はバックグラウン
ドで行われる。表３はＤＭＡとＣＰＵとの競合を判別す
るために使用される。ひとつの軸がＤＭＡアクセスを表
し、もう一方が１つのＣＰＵデータポートからのＣＰＵ
アクセスを表すと仮定している。続いて、この分析をも
う一つのデータポートに対しても実施する。もしも両方
の比較で競合が生じない場合は、ＣＰＵ／ＤＭＡ内部メ
モリ競合が存在しないことになる。ここで、ＣＰＵアク
セスおよびＤＭＡアクセスは互いにバックグラウンドで
行われる。もしも比較の結果競合が生じる場合は、ＣＰ
Ｕ／ＤＭＡ内部メモリ競合が存在する。この場合、後ほ
ど説明するように優先順位がＤＭＡチャンネルのＰＲＩ
ビットから解読される。もしもＤＭＡチャンネルがＣＰ
Ｕよりも高い優先順位として構成されている場合は（Ｐ
ＲＩ＝１）、全てのＣＰＵアクセスはＤＭＡアクセスが
完了するまで延期され、全てのＣＰＵは１ＣＰＵクロッ
クの間待ち状態を被る。もしも両方のＣＰＵポートとＤ
ＭＡとが同一メモリブロックにアクセスする場合、待ち
状態の数は２に増える。もしもＣＰＵで要求されている
ブロックに対してＤＭＡが複数の連続した要求を持って
いる場合、このＣＰＵは必要なブロックに対する全ての
ＤＭＡアクセスが完了するまで待機させられる。この反
対に、もしもＣＰＵがより高い優先順位にある場合は
（ＰＲＩ＝０）、両方のＣＰＵデータポートがそのブロ
ックへのアクセスを終了するまでＤＭＡアクセスは延期
される。
【００６１】データエンディアン性 バイトアドレス指定可能マイクロプロセッサ内のデータ
順列方法に２つの基準が存在する： 小エンディアン 大エンディアン、である。
【００６２】ＣＰＵおよびＤＭＡはプログラム可能なエ
ンディアン性をサポートしている。このエンディアン性
は装置のLENDIAN （小エンディアン）ピンで選択され
る。LENDIAN=1 およびLENDIAN=0 はそれぞれ小エンディ
アンおよび大エンディアンを選択する。この選択はＣＰ
ＵおよびＤＭＡの両方に適用される。メモリ内に存在す
るワードおよび半ワードデータ内のバイト順列方法は小
エンディアンおよび大エンディアンデータと同一であ
る。表４はメモリ内のデータワードのどのビットが宛先
レジスタのどのビットの中にロードされるかを、全ての
考えられる大または小エンディアンデータからのＣＰＵ
データロードに対して示している。メモリ内のデータは
第１列内のＬＤＷ命令から結果としてレジスタの中に入
れられたものと同一データと仮定している。表５はレジ
スタのどのビットが宛先メモリワードのどのビットの中
にストアされるかを、大および小エンディアンデータか
らの全ての考えられるＣＰＵデータストアに対して示し
ている。発信元レジスタ内のデータは、第一列内のＳＴ
Ｗ命令から結果としてメモリの中に入れられたものと同
一データと仮定している。
【００６３】
【表４】
【００６４】
【表５】
【００６５】周辺機器バス 此処に説明されている周辺機器はＣＰＵおよびＤＭＡに
より制御レジスタのアクセスを通して制御されている。
ＣＰＵおよびＤＭＡはこれらのレジスタに周辺機器デー
タバスを通してアクセスする。ＤＭＡは周辺機器バス制
御装置に直接アクセスするのに対し、ＣＰＵはデータメ
モリ制御装置を通してアクセスする。
【００６６】バイトおよび半ワードアクセス 周辺機器バス制御装置は全ての周辺機器バスアクセスを
ワードアクセスに変換する。しかしながら、読み取りア
クセスに際してはＣＰＵおよびＤＭＡは両者ともワード
の正しい部分を抽出し、バイト並びに半ワードアクセス
を適切に実施することが出来る。しかしながらどのバイ
トが読みとられるかに係わらず、周辺機器制御レジスタ
読み込みによる副次的な影響は生じる。これとは反対
に、バイトまたは半ワード書き込みはＣＰＵおよびＤＭ
Ａは正しい値のみを可能化されたバイトの中に提供する
ように実行される。正しいことが保証されている値が表
５に示されている。従って未定義の結果は可能化されて
いないバイトに書き込まれるはずである。もしも使用者
が可能化されていないバイト内の値に関心を持たない場
合はこれは許容出来る。そうでない場合は、周辺機器レ
ジスタにワードアクセスを用いてアクセスすべきであ
る。
【００６７】
【表６】
【００６８】ＣＰＵ待ち状態 ＣＰＵからの独立した周辺機器バス制御装置アクセスは
４つのＣＰＵ待ち状態を生じる。これらの待ち状態はパ
イプラインレジスタがＣＰＵと周辺機器との間のオンチ
ップ上の距離を横切る経路を遮断し、また同様に調停時
間を確保できるようにするために挿入されている。連続
したアクセスでは、最初のアクセスのみが３つのＣＰＵ
待ち状態を必要とするが、これは周辺機器バス制御装置
へのデータメモリ制御装置のインタフェースのパイプラ
イン化された性質のためである。
【００６９】ＣＰＵ／ＤＭＡ調停 図４に示されるように、周辺機器バス制御装置はＣＰＵ
およびＤＭＡの機能に関してこれらの間の調停を実施す
る。内部データアクセスと同様、ＤＭＡ内のＰＲＩビッ
トがＣＰＵとＤＭＡ間の優先順位を決定する。もしもＣ
ＰＵの間で競合が生じると（データメモリ制御装置経由
で）優先順位の低い方は優先順位の高い方が周辺機器バ
ス制御装置に対する全てのアクセスを完了するまで待機
させられる。周辺機器バスはあたかも単一資源であるか
のように調停されるので、優先順位の低い資源は優先順
位の高い方がアクセスしているものだけではなく全ての
周辺機器に対するアクセスを阻止される。
【００７０】図４を参照すると、これはＤＭＡ制御装置
１４３のブロック図であってマイクロプロセッサ１のメ
モリ写像されたモジュールと相互接続されている。直接
メモリアクセス（ＤＭＡ）制御装置１４３はメモリマッ
プ内のポイント間でＣＰＵの仲介を受けずにデータ転送
を行う。ＤＭＡはデータの移動を内部メモリ、内部周辺
機器、または外部装置相互の間で、ＣＰＵ動作のバック
グラウンドの中で行うことが出来る。ＤＭＡは４つの独
立したプログラム可能チャンネルを有し、ＤＭＡ動作に
関して４つの異なる環境を用意できる。各々のＤＭＡチ
ャンネルは異なる大きさ：８ビットバイト、１６ビット
半ワード、または３２ビットワードのデータ要素を転送
するように独立に構成することが出来る。これに加えて
第五番目（オプション）チャンネルは、例えばホストポ
ートインタフェースの様なアドレス生成能力を具備した
周辺機器からのサービス要求に対応出来るようにしてい
る。ＤＭＡ動作を説明するに当たっていくつか重要な用
語がある：
【００７１】読み取り転送：ＤＭＡはメモリ内の発信元
位置からデータ要素を読み取る。
【００７２】書き込み転送：ＤＭＡは読み取り転送の間
に読み取られたデータ要素をメモリ内の宛先位置に書き
込む。
【００７３】要素転送：単一データ要素に対する読み取
りおよび書き込み転送の組み合わせ。
【００７４】フレーム転送：各ＤＭＡチャンネルはフレ
ーム毎に独立してプログラム可能な要素数を有する。フ
レーム転送が完了するとＤＭＡは単一フレーム内の全て
の要素を移動する。
【００７５】ブロック転送：各ＤＭＡチャンネルはまた
ブロック毎に独立してプログラム可能なフレーム数を有
する。ブロック転送が完了するとＤＭＡは移動するよう
にプログラムされた全てのフレームを移動する。
【００７６】ＤＭＡ１４３は下記の機能を有し、その各
々を以下の段落で説明する： １）バックグラウンド動作：ＤＭＡはＣＰＵとは独立に
動作する。 ２）高スループット：要素はＣＰＵクロック速度で転送
される。 ３）４チャンネル：ＤＭＡは４つの独立したブロック転
送の内容を追跡できる。 ４）補助チャンネル：このチャンネルはホストポート１
５０の様なアドレス生成能力を具備した周辺機器がＣＰ
Ｕメモリ空間の中へ要求を行えるようにしている。 ５）スプリット動作：単一のチャンネルを使用して周辺
機器に対する受信並びに送信転送の両方を、コストを追
加することなく２つのＤＭＡチャンネルの如く効果的に
実施することが出来る。 ６）多重フレーム転送：各々のブロック転送は固定され
たプログラム可能な大きさの多重フレームで構成するこ
とが出来る。 ７）プログラム可能優先順位：各々のチャンネルはＣＰ
Ｕのメモリ写像された資源に対して、独立にプログラム
可能な優先順位を有する。 ８）プログラム可能アドレス生成：各チャンネルの発信
元ならびに宛先アドレスレジスタは、それぞれ各読み取
りおよび書き込み転送に際してメモリを通して構成可能
な指標を持つことが出来る。アドレスは一定に保持され
るか、増加更新、減数更新されるか、またはプログラム
可能な値によって調整される。このプログラム可能な値
はフレームの最後の転送に対してと、先の転送に対して
と異なる指標を持つことが出来る。 ９）全アドレス３２ビットアドレス範囲：ＤＭＡはメモ
リマップ内の任意のポイントにアクセスできる（図３Ａ
−３Ｂ参照）： ａ）オンチップデータメモリ。 ｂ）オンチッププログラムメモリ、これはキャッシュと
して利用されるよりもむしろメモリ空間内に写像される
場合である。 ｃ）オンチップ周辺機器。 ｄ）外部メモリインタフェース（ＥＭＩＦ）。 ｅ）プログラム可能幅転送：各々のチャンネルは８ビッ
トバイト、１６ビット半ワード、または３２ビットワー
ドのいずれかを転送するように独立に構成することが出
来る。 ｆ）自動初期化：ひとたびブロック転送が完了すると、
ＤＭＡチャンネルは自動的に自分自身を初期化して次の
ブロック転送に備える。 ｇ）事象同期：各々の読み取り、書き込み、またはフレ
ーム転送は選択された事象によって開始される。 ｈ）割り込み発生：各々のフレーム転送が完了するか、
または全ブロック転送また同様に種々のエラー条件に応
じて、各ＤＭＡチャンネルは割り込みをＣＰＵに送る。
【００７７】ＤＭＡ１４３はいくつかのメモリ写像され
た制御レジスタにより制御並びに構成される。表７およ
び表８はＤＭＡ制御レジスタがＣＰＵ１０のメモリ空間
に中に写像される様子を示している。これらのレジスタ
はＤＭＡグローバル制御およびデータレジスタと、同様
に各チャンネル用の多数の独立した制御レジスタを含
む。このＤＭＡグローバルデータレジスタはチャンネル
で選択された種々の機能に対して使用可能であり、これ
は表９に記述されている。図７はＤＭＡグローバルデー
タレジスタを図示する。
【００７８】
【表７】
【００７９】
【表８】
【００８０】
【表９】
【００８１】ＤＭＡチャンネル制御レジスタが図８およ
び図９に図示されている。ＤＭＡチャンネル一次（図
８）および二次制御レジスタ（図９）はビットフィール
ドを含み、これは各々個別のＤＭＡチャンネルを独立し
て制御する。これらのフィールドはそれぞれ表１０およ
び表１１に説明されている。
【００８２】
【表１０】
【表１１】
【００８３】
【表１２】
【００８４】再び図３Ａ−３Ｂを参照すると、メモリマ
ップに関してＤＭを使用する際の特徴が詳細に説明され
ている。要求は４つの資源の１つに送られる： １）外部メモリインタフェース ２）内部プログラムＲＡＭ ３）内部周辺機器バス ４）内部データＲＡＭ
【００８５】発信元および宛先はブロック転送の最初に
計算される。従って、発信元アドレスはブロック転送を
通してこれら４つの空間の同じ１つを指すものと仮定さ
れる。この制約はまた宛先アドレスにも適用される。
【００８６】各々のＤＭＡチャンネルは直接ＣＰＵアク
セスを通しての手動、または自動初期化のいずれかによ
り、独立に開始されるはずである。加えて、各ＤＭＡチ
ャンネルは直接ＣＰＵアクセスを通して独立に停止また
は中断される。
【００８７】手動開始動作：特定のチャンネルに対して
ＤＭＡ動作を開始するために、一度全てのその他のＤＭ
Ａ制御レジスタにはそれらの必要な値が書き込まれる、
ＤＭＡ制御レジスタはその必要な値としてSTART=01b が
書き込まれなければならない。この値を既に開始されて
いるＤＭＡチャンネルに書き込んでも何の影響も生じな
い。
【００８８】中断動作：一度開始された後は、ＤＭＡチ
ャンネルはSTART=10b を書き込むことで中断される。中
断時には、全ての書き込み転送と読み取り転送要求が完
了している要素の転送を完了する。また、もしもＤＭＡ
チャンネルが全て必要な読み取り同期を有する場合は、
完了するためにもう一つの要素の追加要素転送が許可さ
れる。中断されると、STATUS上の値は10b である。
【００８９】停止動作：ＤＭＡはまたSTART=00b を書き
込むことで停止される。此処で、ＤＭＡは直ちに停止
し、読み取り転送を完了した事で内部的に保持している
全てのデータを廃棄する。ＤＭＡチャンネルの実際の状
態はＤＭＡチャンネル制御レジスタ内のSTART フィール
ドを読み取ることで監視出来る。ＤＭＡ転送が完了する
と、自動初期化が可能状態であればＤＭＡチャンネルは
停止状態に戻りSTATUS=00bとなる。
【００９０】次に自動初期化を説明する。ＤＭＡはブロ
ック転送が完了した後自動的に自身を再初期化すること
が出来る。いくつかのＤＭＡ制御チャンネルは再ロード
レジスタを通して次のブロック転送に備えて事前ロード
されることが可能である。選択されたＤＭＡグローバル
データレジスタは再ロードレジスタのように動作する。
この機能を用いてＤＭＡチャンネルのいくつかのパラメ
ータを次のブロック転送に先だって都合よくセット出来
る。自動初期化は次の事が出来る：
【００９１】連続動作：連続動作はＣＰＵに対して長い
ゆっくりとした時間を与え、この間にＤＭＡを再構築し
て後続の転送に備えることが出来る。通常、ＣＰＵは現
在のブロック転送中の最後の書き込み転送が完了して次
のブロック転送の最初の読み取り同期化を行う前に、直
ちにＤＭＡを再初期化しようとする。一般的に再ロード
レジスタによって、これらの値を次のブロック転送に備
えて現在のブロック転送が開始した後、いつでも再初期
化することが可能である。
【００９２】繰り返し動作：連続動作の１つの特別な事
例として、ブロック転送が完了した後ＤＭＡが先のブロ
ック転送を繰り返す場合がある。この場合、ＣＰＵは各
々のブロック転送用に再ロードレジスタに新たな値を事
前ロードすることは無い。その代わりに、第一ブロック
転送に際してロードするだけである。
【００９３】自動初期化可能化：ＤＭＡチャンネル制御
レジスタ内に、START=11b を書き込むことにより、自動
初期化が可能となる。この場合、ブロック転送が完了し
た後、ＤＭＡチャンネルは再開始され、選択されたＤＭ
Ａチャンネルレジスタに再ロードされる。もしも中断後
の再開始の場合は、このSTART は自動初期化を可能とす
るために01b を再書き込みされなければならない。
【００９４】次にＤＭＡチャンネル再ロードレジスタの
装置を説明する。自動初期化に関して、後続のブロック
転送は同様であると仮定する。従って、再ロード値はブ
ロック転送中に修正されたこれらのレジスタ：転送カウ
ンタおよびアドレスレジスタ、に対してのみ選択可能で
ある。従って、ＤＭＡチャンネル転送カウンタ、また同
様にＤＭＡチャンネル発信元および宛先レジスタは関連
する再ロードレジスタを有し、これはＤＭＡチャンネル
一次制御レジスタ（表１０）内の関連するRELOADフィー
ルドとして選択されたものとして有する。この再ロード
レジスタは個別のＤＭＡグローバルデータレジスタ内に
格納される。
【００９５】自動初期化モード中に発信元または宛先ア
ドレスレジスタを再ロードしないことが可能であること
に注意されたい。この機能によりブロック転送中に変化
しないレジスタの値を保持することが出来る。従って、
ＤＭＡグローバルデータレジスタはブロック転送中に一
定であった値に専用である必要はない。単一チャンネル
が複数のチャンネルレジスタに対して同一の値を使用で
きる。例えば、スプリットモードに於いて、発信元およ
び宛先アドレスは同じはずである。同様に、多重チャン
ネルは同一再ロード値を使用するはずである。例えば、
２つのチャンネルは同一の転送計数再ロード値を有する
はずである。
【００９６】ブロック転送が完了すると、これらのレジ
スタは関連する再ロードレジスタで再ロードされる。Ｄ
ＭＡチャンネル転送カウンタレジスタの場合、再ロード
は全ブロック転送の終了直後では無く、各々のフレーム
転送の終了後に発生することに注意されたい。ＤＭＡチ
ャンネル転送カウンタへの再ロード値は、自動初期化が
可能化された時ではなく、多重フレーム転送が構築され
た際にいつでも必要である。
【００９７】先に説明したように、ＤＭＡは読み取り転
送を書き込み転送が行われる前に実施し、この機能を容
易にするために必要なバッファリングを提供出来る。こ
れを支援するために、ブロックおよびフレーム終了時に
必要な再ロードは、ＤＭＡチャンネルの読み取り（発信
元）および書き込み（宛先）部分とは独立に発生する。
同様に、スプリットチャンネル動作の場合は後ほど説明
するように、発信元および宛先アドレスは独立に再ロー
ドされるが、これは関連する要素転送送信または受信が
それぞれブロック転送を完了した時点で行われる。
【００９８】ＤＭＡチャンネル転送カウンタ再ロード
は、使用者により現在のブロック転送の最後のフレーム
が完了した後に続いて再書き込みされる。そうしない
と、新たな再ロード値が現在のブロック転送の後続のフ
レーム境界に影響を与えてしまう。しかしながら、もし
もフレームサイズが現行および次回ブロック転送で同じ
場合は、この制約は問題とはならない。ＤＭＡチャンネ
ル転送カウンタの完全な説明を次の段落で行う。
【００９９】図１０はＤＭＡチャンネル転送カウンタを
図示する。ＤＭＡチャンネル転送カウンタは転送される
フレーム毎にフレームの数および要素の数を表すビット
フィールドを含む。図１１はＤＭＡグローバルデータレ
ジスタが転送カウンタ用の再ロード値として使用できる
かを示している。
【０１００】ＦＲＡＭＥ ＣＯＵＮＴ：この符号無し１
６ビット値はブロック転送内の全フレーム数を設定す
る。従ってもしもブロック転送が単一フレームを含む場
合、この値はデフォルトの１に設定されなければならな
い。ブロック転送当たりの最大フレーム数は６５５３５
である。このカウンタはフレーム転送の最後の読み取り
転送が完了した時点で減数更新される。最後のフレーム
が転送されると、全カウンタにＤＭＡチャンネル一次制
御レジスタ内のＣＮＴ ＲＥＬＯＡＤフィールドで選択
されたＤＭＡグローバルデータレジスタが再ロードされ
る。ＦＲＡＭＥＣＯＵＮＴへの初期値０および１は同一
の結果をもたらし、単一のフレームが転送されることに
注意されたい。
【０１０１】ＥＬＥＭＥＮＴ ＣＯＵＮＴ：この符号無
し１６ビット値はフレーム当たりの要素数を設定する。
このカウンタは各要素の読み取り転送の後に減数更新さ
れる。フレーム転送毎の要素の最大数は６５５３５であ
る。各フレーム内の最後の要素に達すると、ＥＬＥＭＥ
ＮＴ ＣＯＵＮＴはＤＭＡチャンネル一次制御レジスタ
内のＣＮＴ ＲＥＬＯＡＤフィールドで選択されたＤＭ
Ａグローバルデータレジスタの最下位１６ビットが再ロ
ードされる。この再ロードは自動初期化モードからは影
響されない。ブロック転送が開始される前に、このカウ
ンタ及び選択されたＤＭＡグローバルデータレジスタに
は同一の最下位１６ビットがロードされなければならな
い、これは最初および残りのフレームがフレーム毎に同
一数の要素を確実に持つようにするためである。また複
数フレーム転送に於いて、再ロード値が指定されなけれ
ばならず、これは自動初期化が可能化された時に行われ
るのでは無い。もしも要素計数が０に初期化されると、
動作は定義されない。
【０１０２】次に同期について説明する。同期を取るこ
とによりＤＭＡ転送のトリガをかけることが、内部周辺
機器または外部ピンからの割り込みの様な事象により行
える。各々のチャンネルに対して３種類の同期が可能で
ある： １）読み取り同期：各々の読み取り転送は実行する前に
選択された事象が発生するまで待機する。 ２）書き込み同期：各々の書き込み転送は実行する前に
選択された事象が発生するまで待機する。 ３）フレーム同期：各々のフレーム転送は実行する前に
選択された事象が発生するまで待機する。
【０１０３】同期事象の選択：事象はＤＭＡチャンネル
一次制御レジスタ内のＲＳＹＮＣ及びＷＳＹＮＣフィー
ルドで選択される。（図８）もしもこのレジスタ内でＦ
Ｓ＝１の場合は、ＲＳＹＮＣで選択された事象は全フレ
ームを可能状態とする。３１事象まで可能である。もし
もこれらのフィールドの値が０００００ｂに設定される
と同期は不要である。この場合、読み取り、書き込みま
たはフレーム転送は資源がそのチャンネルで使用できる
状態になると直ちに行われる。これらのフィールド内の
値と事象との間の関連が表１２に示されている。
【０１０４】
【表１３】
【０１０５】注：表１２の中で、ＭＣＳＰは多重チャン
ネルシリアルポート１２０を指しており、これは後ほど
説明する。
【０１０６】ＤＭＡチャンネル二次制御レジスタ（表１
１）は読み取りおよび書き込み同期事象用にＳＴＡＴお
よびＣＬＲフィールドを含む。
【０１０７】ＤＭＡ同期事象のラッチ：選択された事象
の非動作から動作状態への遷移が各々のＤＭＡチャンネ
ルでラッチされる。この遷移が生じると関連するＳＴＡ
ＴフィールドがＤＭＡチャンネル二次制御レジスタ内に
設定される。もしも同期が選択されていない場合はＳＴ
ＡＴビットの読み取りは常に１であることに注意された
い。また、単一の事象で複数の動作にトリガを掛けるこ
とが出来ることにも注意されたい。
【０１０８】使用者による事象の消去並びに設定：ブロ
ック転送が開始される前に懸案中の事象を消去する事に
より、ＤＭＡチャンネルは強制的に次の事象を待たされ
る。これとは反対に、ブロック転送が開始される前に事
象を設定することにより、第一要素転送に必要な同期事
象を強制的に実施することが出来る。事象（従って関連
するＳＴＡＴビット）はそれぞれ対応するＣＬＲまたは
ＳＴＡＴ事象に１を書き込むことにより消去または設定
される。これらのビットにゼロを書き込んでも何の影響
も無いことに注意されたい。また、ＣＬＲビットの読み
取りは常に０であって関連の格納場所を持たない。設定
または消去用に別々のビットが用意されていて、別の部
分を設定することなく或るビットを消去したり、またそ
の反対が出来るようにしている。使用者が手動で行う事
象は同時に自動で行われる全ての事象よりも高い優先順
位を持つことに注意されたい。
【０１０９】次に自動事象消去を説明する。各々の同期
事象に対してラッチされたＳＴＡＴは、その事象に関連
した動作が完了した時点でのみ消去される。事象の消去
は可能な限り速やかに行われ、同期事象間の最小時間を
短くしている。この機能は事象が認識される処理量を効
果的に増大させる。同期の各種類の詳細な説明を以下に
行う：
【０１１０】読み取り同期条件の消去：読み取り同期用
にラッチされた条件は、ＤＭＡが関連する読み取り転送
要求を完了した時点で消去される。
【０１１１】書き込み同期条件の消去：書き込み同期用
にラッチされた条件は、ＤＭＡが関連する書き込み転送
要求を完了した時点で消去される。
【０１１２】フレーム同期条件の消去：フレーム同期は
ＤＭＡが新たなフレーム内で最初の読み取り転送要求を
完了した時点でＲＳＹＮＣ ＳＴＡＴフィールドを消去
する。
【０１１３】続いてアドレス生成を説明する。各々のチ
ャンネルに対して、ＤＭＡは各読み取り転送および書き
込み転送用にアドレス計算を実行する。ＤＭＡは種々の
データ構造を生成できる。例えば、ＤＭＡは第ｎ番目の
要素を貫く配列を横切ることが出来る。また、別々の発
信元から入力された１つのフレーム内で種々の要素を効
率的に取り扱い、また各々の発信元からのデータを互い
にグループとして纏めるようにプログラムすることが出
来る。
【０１１４】図１２および図１３はＤＭＡチャンネル発
信元アドレスと宛先アドレスレジスタを図示し、これら
はそれぞれ次の読み取り転送および書き込み転送用アド
レスを保持している。
【０１１５】図８に示されるように、ＳＲＣ ＤＩＲお
よびＤＳＴ ＤＩＲフィールドはそれぞれＤＭＡチャン
ネル発信元および宛先アドレスレジスタを増加更新、減
数更新したり、または影響を与えないように指標の設定
を行える。デフォルトとして、これらの値は００ｂに設
定されて、増加更新または減数更新が行われないように
なっている。もしも増加更新または減数更新が可能状態
となっていると、アドレス調整量はバイト単位の要素サ
イズとなる。例えば、もしも発信元アドレスが増加更新
に設定され、また１６ビット半ワードが転送されるとす
ると、このアドレスは各々の読み取り転送の後２つづつ
増加更新される。
【０１１６】ＤＭＡチャンネル指標レジスタによるアド
レス調整：表１０に示されるように、ＳＲＣ ＤＩＲお
よびＤＳＴ ＤＩＲフィールドは、図１４に図示される
ように独立に別々のＤＭＡグローバルデータレジスタを
選択してアドレス調整量を決定することが出来る。別々
のＤＭＡグローバルデータレジスタがＤＭＡチャンネル
一次制御レジスタ内のＩＮＤＥＸフィールド経由で選択
される。基本アドレス調整とは異なり、このモードはそ
の要素転送が現行フレーム内で最後であるか否かに応じ
て異なる調整量を選ぶことを可能としている。通常調整
値（ＥＬＥＭＥＮＴ ＩＮＤＥＸ）は選択されたＤＭＡ
グローバルデータレジスタの最下位１６ビットの中に含
まれている。フレームの最後に対する調整値（ＦＲＡＭ
Ｅ ＩＮＤＥＸ）はＤＭＡグローバルデータレジスタの
最上位１６ビットで決定される。これらのフィールドは
共に１６ビット値を含む。従って、指標量は−３２７６
８から３２７６７の範囲を取りうる。
【０１１７】これらのフィールドは以下のようにアドレ
ス調整を行う： １）ＥＬＥＭＥＮＴ ＩＮＤＥＸ：１つのフレームの最
後の転送を除く全てに対し、ＥＬＥＭＥＮＴ ＩＮＤＥ
Ｘは、ＤＭＡチャンネル発信元または宛先アドレスレジ
スタに対して、それぞれ各々の読み取りまたは書き込み
転送の後にＳＲＣ ＤＩＲまたはＤＳＴ ＤＩＲフィー
ルドで選択されたように加算される量を決定する。 ２）ＦＲＡＭＥ ＩＮＤＥＸ：もしも読み取りまたは書
き込み転送がフレームの最後の場合、ＦＲＡＭＥ ＩＮ
ＤＥＸ（そしてＥＬＥＭＥＮＴ ＩＮＤＥＸでは無い）
フィールドがアドレス調整用に使用される。これは単一
フレームでも多重フレーム転送でも生じる。
【０１１８】要素サイズ、整列、およびエンディアン：
ＤＭＡチャンネル制御レジスタ内のＥＳＩＺＥフィール
ドを用いて、使用者はＤＭＡが８ビットバイト、１６ビ
ット半ワード、または３２ビットワードを各々の転送時
に転送するように構成できる。以下のレジスタおよびビ
ットフィールドは適切な整列値を用いてロードされなけ
ればならない： １）ＤＭＡチャンネル発信元および宛先アドレスレジス
タおよび全ての関連する再ロードレジスタ。 ２）ＥＬＥＭＥＮＴ ＩＮＤＥＸ ３）ＦＲＡＭＥ ＩＮＤＥＸ
【０１１９】ワード転送の場合、これらのレジスタは４
の倍数の値を含まねばならず、これによってワードアド
レスの上に整列される。半ワード転送の場合はこれらは
２の倍数でなければならず、これによって半ワードアド
レスの上に整列される。もしも整列されていない値がロ
ードされた場合は、動作は定義されない。バイト転送に
関しては整列に関する制約は存在しない。プログラムメ
モリに対する全てのアクセスは３２ビット幅でなければ
ならない。また、３２ビットレジスタ内の個別の８ビッ
トまたは１６ビットフィールドにアクセスを試みる場合
はそのエンディアンを意識する必要がある。例えば、小
エンディアンの場合００ｂで終了するアドレスがＬＳバ
イトを選択する一方で、大エンディアンでは１１ｂがＬ
Ｓバイトを選択する。
【０１２０】次にフレーム指標を用いてアドレスを再ロ
ードする例を説明する。自動初期化に際して、ＦＲＡＭ
Ｅ指標を転送する単一フレームブロックを再ロードレジ
スタの代わりに用いて次のアドレスを再計算することが
出来る。例えば、１０バイトが固定の外部アドレスから
これに代わる位置（１バイトスキップ）に移動される単
一フレーム転送を考える： ＳＲＣ ＤＩＲ＝００ｂ，固定発信元アドレス。 ＤＳＴ ＤＩＲ＝１１ｂ，プログラム可能指標値 ＥＬＥＭＥＮＴ ＩＮＤＥＸ＝１０ｂ，２バイト宛先飛
び越し量 ＦＲＡＭＥ ＩＮＤＥＸ＝９ｘ２＝１８＝１００１０
ｂ，−１８バイト分の位置を訂正して宛先を同一場所か
ら再開始する。
【０１２１】次に大規模の単一ブロックの転送例を説明
する。ＥＬＥＭＥＮＴ ＣＯＵＮＴとＦＲＡＭＥ ＣＯ
ＵＮＴを共に用いて６５５３５より大きなサイズの単一
フレームブロック転送を効率的に行える。ここで、要素
計数とフレーム計数の積を取って大規模で効果的な要素
計数を形成できる。下記が実行されなければならない： １）もしもアドレスがプログラム可能値（ＤＩＲ＝１１
ｂ）を用いて調整されるように設定されている場合は、
もしもアドレス調整がＤＭＡグローバルデータレジスタ
で決定される場合は、ＦＲＡＭＥ ＩＮＤＥＸはＥＬＥ
ＭＥＮＴ ＩＮＤＥＸに等しく無ければならない。これ
は発信元並びに宛先アドレスの両方に適用できる。もし
もアドレスがプログラム可能値で調整されるように設定
されていない場合は、この制約は適用されない、何故な
らばデフォルトによって同一アドレス調整が要素および
フレーム境界に対して生じるからである。 ２）フレーム同期は不能化されなければならない（ＤＭ
Ａチャンネル一次制御レジスタ内でＦＳ＝０である）。
これは大規模ブロックの中間部での同期要求を防止す
る。 ３）第一フレーム内の要素数はＥｉである。後続のフレ
ーム内の要素数は（（Ｆ−１）ｘＥｒ）である。有効要
素計数は（（Ｆ−１）ｘＥｒ）＋Ｅｉである。ここで： Ｆ＝ＦＲＡＭＥ ＣＯＵＮＴの初期値 Ｅｒ＝ＥＬＥＭＥＮＴ ＣＯＵＮＴ再ロード値 Ｅｉ＝ＥＬＥＭＥＮＴ ＣＯＵＮＴの初期値
【０１２２】従って、１２８Ｋ＋１要素を転送するに
は、Ｆ＝５，Ｅｒ＝３２Ｋ，そしてＥｉ＝１に設定すれ
ば良い。
【０１２３】格納の例を次に説明する。メモリ内の通常
の位置に配置されているフレームの転送を行う（すなわ
ち、第一フレームの第一転送に続いて、第二フレームの
第一転送を行う）： １）ＥＬＥＭＥＮＴ ＩＮＤＥＸをＦｘＳに設定する。 ２）ＦＲＡＭＥ ＩＮＤＥＸを−（（（Ｅ−１）ｘＦ）
−１）ｘＳに設定する、ここで Ｅ＝ＥＬＥＭＥＮＴ ＣＯＵＮＴ（フレーム当たりの要
素数）および同様にＥＬＥＭＥＮＴ ＣＯＵＮＴ ＲＥ
ＬＯＡＤの初期値、 Ｆ＝ＦＲＡＭＥ ＣＯＵＮＴ（フレームの総数）の初期
値、 Ｓ＝バイトで表した要素のサイズ、である。
【０１２４】各々４つの半ワード要素（Ｅ＝４，Ｓ＝
２）の３フレーム（Ｆ＝３）の転送を考える。従って、
ＥＬＥＭＥＮＴ ＩＮＤＥＸ＝３ｘ２＝６、またＦＲＡ
ＭＥＩＮＤＥＸ＝−（（（４−１）ｘ３）−１）ｘ２＝
−１６である。発信元アドレスは変更されず、宛先が0x
80000000から開始されて増加更新されるものと仮定す
る。
【０１２５】表１３および表１４はこの例に於いてこの
格納作業が如何にして行われるかを示している。
【０１２６】
【表１４】
【０１２７】
【表１５】
【０１２８】次にスプリットチャンネル動作の説明を行
う。スプリットチャンネル動作は単一のＤＭＡチャンネ
ルが２つのチャンネルに対して、固定アドレスを有する
外部または内部周辺機器から入力（受信）および出力
（送信）ストリームの両方のサービスを行う能力を提供
することを可能とする。
【０１２９】図１５はスプリットアドレス用に使用され
るＤＭＡグローバルデータレジスタを図示する。ＤＭＡ
チャンネル一次制御レジスタ内のＳＰＬＩＴフィールド
で選択されたＤＭＡグローバルデータレジスタはスプリ
ット転送でアクセスされるべき周辺機器のアドレスを決
定する：
【０１３０】スプリット発信元アドレス：このアドレス
はプロセッサー１への入力ストリームの発信元である。
選択されたＤＭＡグローバル制御レジスタはこのスプリ
ット発信元アドレスを含む。
【０１３１】スプリット宛先アドレス：このアドレスは
プロセッサー１からの出力データストリーム用の宛先で
ある。スプリット宛先アドレスはスプリット発信元アド
レスよりも１ワードアドレス（４バイトアドレス）大き
いと想定している。
【０１３２】最下位３ビットが０に固定されていること
に注意されたい。最下位２ビットはワードアドレスを強
制的に整列させるためにゼロに固定されている。三番目
の最下位ビットが０であるのは、スプリット発信元アド
レスが偶数ワード境界上にあると想定しているからであ
る。従ってスプリット宛先アドレスは奇数ワード境界上
にあると想定している。これらの関係は転送の幅に関係
なく保持される。内部周辺機器はこの協約に従う。外部
周辺機器に関して、設計アドレスの復号は好適にこの協
約に固執している。
【０１３３】次にスプリットＤＭＡ動作を説明する。ス
プリット動作は送信要素転送と受信要素転送とで構成さ
れる。順番にこれらの各々は読み取りおよび書き込み転
送から構成される： １）送信要素転送 ａ）送信読み取り転送：データはＤＭＡチャンネル発信
元アドレスから読み取られる。発信元アドレスは続いて
構成通りに調整される。この事象は同期が取られていな
い。 ｂ）送信書き込み転送：送信読み取り転送からのデータ
がスプリット宛先アドレスに書き込まれる。この事象は
ＷＳＹＮＣフィールドで示されるように同期が取られ
る。次に転送計数が減数更新される。ＤＭＡチャンネル
は内部的に係属の受信転送の数に追従する。 ２）受信要素転送 ａ）受信読み取り転送：データはスプリット発信元アド
レスから読み取られる。この事象はＲＳＹＮＣフィール
ドで示されるように同期が取られる。 ｂ）受信書き込み転送：受信読み取り転送からのデータ
が宛先アドレスに書き込まれる。宛先アドレスは続いて
構成通りに調整される。この事象は同期が取られていな
い。
【０１３４】チャンネル毎には単一の要素計数およびフ
レーム計数しか存在していないので、ＥＬＥＭＥＮＴ
ＣＯＵＮＴおよびＦＲＡＭＥ ＣＯＵＮＴは受信および
送信データの両方に対して同一である。スプリット動作
を適切に働かせるために、ＲＳＹＮＣおよびＷＳＹＮＣ
フィールドの両方を同期事象に設定しなければならな
い。また、フレーム同期はスプリットモードでは無効状
態にしておかなければならない。
【０１３５】全ての転送に関して上記の順序が維持され
る。しかしながら、送信転送は実行する前に全ての過去
の受信要素転送が完了するのを待つ必要はない。従っ
て、送信ストリームに関しては受信ストリームより先に
行うことが可能である。ＤＭＡチャンネル転送カウンタ
は、関連する送信転送が完了した後に減数更新（または
再初期化）される。しかしながら、発信元アドレスレジ
スタの再初期化は全ての送信要素転送が完了した後に行
われる。この形態は送信転送が受信転送より８以上先に
進んでいない場合に適用される。この場合、送信要素転
送は中止されるがこれはおそらく同期事象が欠落するこ
とが原因である。受信または送信要素転送が他に対して
７以下の場合、ＤＭＡチャンネルはこの情報を内部状態
として保持する。
【０１３６】次に資源調停と優先順位設定について説明
する。優先順位は互いに競合する要求者のなかでどれが
複数の要求の中から１つの資源を支配するかを決定す
る。これらの要求者には下記が含まれる： １）ＤＭＡチャンネル ２）ＣＰＵプログラムおよびデータアクセス。
【０１３７】資源には下記が含まれる： １）内部データメモリの各インタリーブを含む内部デー
タメモリ。 ２）周辺機器バスを通してアクセスされる内部周辺機器
レジスタ。 ３）内部プログラムメモリ ４）外部メモリインタフェース（ＥＭＩＦ）
【０１３８】２つの優先順位機能がプログラム可能であ
る： １）ＤＭＡ対ＣＰＵ優先順位：各々のＤＭＡチャンネル
は、関連するＤＭＡチャンネル制御レジスタ内のＰＲＩ
ビットを設定することにより独立に高い優先順位モード
と出来る。ＤＭＡグローバル制御レジスタ内のＡＵＸＰ
ＲＩは補助チャンネルに対して同一の機能を設定でき
る。高優先順位モードの場合、関連するチャンネルの要
求は高優先順位状態を示す信号と共に適切な資源に送ら
れる。これら全てのフィールドのディフォルトを０とす
る事で、高優先順位モードを無効とする。各々の資源は
この信号を自身の優先順位処理手順の中で用いて競合を
避けることが出来る。この信号をどの様に利用するかは
個別の資源の説明書を参照されたい。 ２）ＤＭＡチャンネル間の優先順位：ＤＭＡは固定の優
先順位処理手順を有しており、チャンネル０の優先順位
が最も高く、チャンネル３の優先順位が最も低い。補助
チャンネルに対してはこの階層の中の任意の優先順位が
与えられる。
【０１３９】図１６はＤＭＡグローバル制御レジスタを
図示しており、これはチャンネル間の優先順位を規定し
ている。ＤＭＡグローバル制御レジスタ内のフィールド
は全てのＤＭＡチャンネルに影響を与え、これらは表１
５に記述されている。このレジスタ内のフィールドは以
下の副セクションの中で参照される。
【０１４０】
【表１６】
【０１４１】ＤＭＡチャンネル間の優先順位は、２つま
たはそれ以上のチャンネルが転送実行準備が出来ている
ときに、どのＤＭＡチャンネルが読み取りまたは書き込
み転送を最初に実施するかを決定する。
【０１４２】補助チャンネルの優先順位はＤＭＡグロー
バル制御レジスタ内のＣＨ ＰＲＩフィールドをプログ
ラミングすることで構築出来る。デフォルトとして、Ｃ
ＨＰＲＩ＝００００ｂでリセットされる。これは補助チ
ャンネルを最高位優先順位に設定し、続いてチャンネル
０、チャンネル１、チャンネル２と続き、チャンネル３
が最低位の優先順位となる。
【０１４３】チャンネル間の調停は各ＣＰＵクロック毎
に読み取りおよび書き込み転送に対して独立して行われ
る。いかなる種類であっても同期を待機しているプロセ
スにある全てのチャンネルはＤＭＡの制御を失い、最低
優先順位チャンネルとなる。一度同期が受信されると、
そのチャンネルは最低優先順位チャンネルからＤＭＡの
制御を再取得する。この規則はスプリットモード転送の
送信および受信ポートに対して独立に適用される。送信
ポーションは受信ポーションよりもより高い優先順位を
有する。
【０１４４】もしも複数のＤＭＡチャンネルとＣＰＵと
がひとつの資源を争っている場合は、どのＤＭＡチャン
ネルが優先順位を持っているかの調停が論理的に最初に
行われる。次に最高位のＤＭＡチャンネルとＣＰＵとの
間の調停が行われる。通常、もしもチャンネルの優先順
位がＣＰＵよりも低い場合は、全てのより低い優先順位
のチャンネルもまたＣＰＵよりも低い優先順位となるは
ずである。同様に、もしもチャンネルがＣＰＵよりも高
い優先順位を持っている場合は、全てのより高い優先順
位のチャンネルはＣＰＵよりも高い優先順位となるはず
である。このＤＭＡ対ＣＰＵの調停は各々の個別の資源
によって決定される。より詳しい説明はそれらの資源の
説明書を参照されたい。ＰＲＩフィールドはそのチャン
ネルが中断または停止されたときにのみ修正されること
に注意されたい。
【０１４５】最高位の優先順位のチャンネルが、一度必
要な読み取り同期を受信すると、低位の優先順位のチャ
ンネルからＤＭＡの制御を獲得する。スイッチングチャ
ンネルに於いて、現行のチャンネルは要求された読み取
りからの全てのデータが完了するのを許可する。続いて
ＤＭＡはどのより高い優先順位のチャンネルがＤＭＡ制
御装置読み取り動作の制御を獲得するかを決定する。そ
のチャンネルは続いてその読み取り動作を開始する。同
時に、先行のチャンネルからの書き込み転送の完了が許
可される。
【０１４６】もしも複数のＤＭＡチャンネルが読み取り
並びに書き込みに関して同一の資源を争っている場合
は、より高い優先順位のチャンネルが勝つ。例えばチャ
ンネル０がＥＭＩＦから読み取りを行おうとし、またチ
ャンネル１がＥＭＩＦに書き込もうとしている場合、チ
ャンネル０の読み取りが最初に行われる。もしも１つの
チャンネルが同一の資源に対して読み取り並びに書き込
みの両方を要求している場合、書き込みが最初に行われ
る。
【０１４７】次にＤＭＡチャンネル条件決定方法を説明
する。ＤＭＡチャンネル動作に関して、使用者に重大な
マイルストンまたは起きそうな問題を通知するためにい
くつかの条件が利用できる。これらの事象（ＣＯＮＤビ
ットフィールドで示される）はＤＭＡチャンネル二次制
御レジスタ内に保持される。
【０１４８】このレジスタはまたこれらの事象を有効化
して、ＤＭＡがＣＰＵのチャンネルｘに対して対応する
割り込み有効（ＩＥ）ビットフィールドを通して割り込
みトリガをかける方法をも提供している。もしもＣＯＮ
Ｄビットおよびその対応するＩＥビットが設定される
と、その条件が有効化されて関連するＤＭＡチャンネル
からＣＰＵへの割り込み信号の状態を変化させる。もし
もＤＭＡチャンネルｘ制御レジスタ内のＴＣＩＮＴビッ
トが設定されると、全ての有効化された条件の論理ＯＲ
を取ってＤＭＡ＿ＩＮＴｘ信号が形成される。それ以外
の場合はＤＭＡ＿ＩＮＴｘ信号は無効である。この論理
図が図１７に示されている。割り込み選択器で選択され
てＤＭＡ＿ＩＮＴが低状態から高状態に変化すると割り
込み条件が生成されてＣＰＵでラッチされる。
【０１４９】ＤＭＡチャンネル二次制御レジスタ内のＳ
Ｘ ＣＯＮＤ，ＷＤＲＯＰ，およびＲＤＲＯＰビットは
警告条件として取り扱われる。もしもこれらの条件が有
効化されて稼働している場合、これらはＴＣＩＮＴビッ
トの値に関係なくＤＭＡチャンネルを運転状態から中断
状態に移行する。
【０１５０】もしもＣＯＮＤビットのＩＥビットが設定
されると、そのＣＯＮＤビットは使用者が０を書き込む
ことによってのみ消去される。それ以外の場合はＣＯＮ
Ｄビットは以下の章で示されるように自動的に消去され
る。使用者が１をＣＯＮＤビットに書き込んでも無効で
ある。従って手動でその条件を強制的に作ることは出来
ない。
【０１５１】このレジスタ内のほとんどの値はリセット
で消去される。１つの例外はブロック完了事象（ＢＬＯ
ＣＫ ＩＥ）に対する割り込み有効であって、これはリ
セット時に設定される。従って、デフォルトとしてブロ
ック転送完了条件のみがＣＰＵ割り込みに作用できる唯
一の条件である。その他の条件は関連するＩＥビットを
設定することで有効化出来る。
【０１５２】表１６はＤＭＡチャンネル二次制御レジス
タ内の各々の条件を記述している。システムアプリケー
ションに応じて、これらの条件はエラーを提示する。注
意事項として、最終フレーム条件は再ロードレジスタ値
を自動初期化用に変更するように使用できる。フレーム
指標および要素計数再ロードは全てのフレームに使用さ
れる。従ってブロック転送に於いて最終フレーム転送を
除く全てが完了するのを待ってこれらの値を変更する。
それ以外の場合は、現行（次回分では無く）ブロック転
送が影響される。
【０１５３】
【表１７】
【０１５４】図１８はデータバスと内部保持レジスタを
含むＤＭＡ制御装置の内部データ移動経路を示す。
【０１５５】各ＤＭＡチャンネルは独立して４つの発信
元および宛先の１つを選択することが出来る： １）ＥＭＩＦ １０３ ２）内部プログラムメモリ２３ ３）内部データメモリ２２ ４）内部周辺機器バス１１０
【０１５６】従って、読み取りおよび書き込みバスが各
々のインタフェースからＤＭＡ制御装置に用意されてい
る。
【０１５７】補助チャンネルはまた読み取りおよび書き
込みバスを有する。しかしながら補助チャンネルはＤＭ
Ａに対してアドレス生成を提供するので、そのバスの名
称規約は異なっている。例えば、補助チャンネルからＤ
ＭＡを通してのデータ書き込みは補助書き込みバスを通
して実行される。同様に、補助チャンネルからＤＭＡを
通してのデータ読み取りは補助読み取りバスを通して実
行される。
【０１５８】本発明の１つの特徴は９段ＤＭＡ ＦＩＦ
Ｏ３００保持経路であって、これは内部プログラムおよ
びデータメモリ、同様に外部同期ＤＲＡＭ（ＳＤＲＡ
Ｍ）または同期バーストＳＲＡＭ（ＳＢＳＲＡＭ）を含
む高性能メモリへのバーストを容易にするために具備さ
れている。チャンネルの保持レジスタ３１０ａ，３１０
ｂ，３１０ｃまたは３１０ｄと組み合わされて、これは
効果的に１１段ＦＩＦＯとなる。
【０１５９】実際にはＦＩＦＯには３つの構成部品が存
在している： １）アドレスＦＩＦＯ３２０は読み取りアドレスの２つ
の最下位ビットおよび読み取り進行サイクル時のend ＿
of＿frame およびend ＿of＿block 状態を格納する。 ２）３６ビット幅データＦＩＦＯ３００は、３２ビット
読み取りデータワードを読み取り確認のためにアドレス
ＦＩＦＯから送られるデータと共に格納する。 ３）２段の中間段３１０ａ−３１０ｄはアドレス段から
送られるデータをデータＦＩＦＯに行く前に格納する
が、読み取りデータ待ち時間には２サイクルの肯定確認
が必要だからである。
【０１６０】１０個の読み取り進行（ａｄｖ）サイクル
中に、全ての書き込みａｄｖの読み取り肯定確認（ａｃ
ｋ）が始まる。これらのａｃｋの開始によりアドレスＦ
ＩＦＯ３２０からのデータが取り除かれ、これらをデー
タＦＩＦＯ３００内に読み取りデータと共に配置する。
従ってデータ項目はこれらの段を通って分配される。計
数論理回路３４０が存在し、これは各々の段に格納され
ている項目数を追跡している。
【０１６１】どの瞬間にも唯１つのチャンネルのみがＦ
ＩＦＯを制御している。１つのチャンネルがＦＩＦＯの
制御権を得るには下記の条件が全て適用されなければな
らない： １）そのチャンネルは有効状態の読み取りまたは書き込
み同期を有していないこと。スプリットモードは読み取
りおよび書き込み同期を必要とするため、ＦＩＦＯはス
プリットモード中のチャンネルでは使用されない。もし
もフレーム同期のみが有効な場合はＦＩＦＯはそのチャ
ンネルで使用されることに注意されたい。 ２）チャンネルが動作中であること。 ３）ＦＩＦＯがその他全てのチャンネルからのデータを
受け付けていないこと。 ４）このチャンネルが上記３つの条件を満たすものの中
で最も高い優先順位のチャンネルであること。
【０１６２】第３番目の制限は”head-of-line”ブロッ
キングを最小化する。Head-of -line ブロッキングはＤ
ＭＡがその第一要求を行う前に一連の低位優先順位に対
するより高い優先順位の待ちを要求する際に生じる。そ
の後より高位の優先順位のチャンネルはその要求をその
保持レジスタを通して完了する。保持レジスタはＤＭＡ
制御装置を通した場合ほど高い処理量は実現しない。ギ
ャップの中で低位優先順位のチャンネルは読み取り転送
を開始することは無いが、その書き込み転送を完了する
ことによってＦＩＦＯをフラッシュすることが出来る。
より高位の優先順位のチャンネルは未だＦＩＦＯの制御
に入っていないので、そのアクセスの中でギャップが生
じ、そこではより低位の優先順位のチャンネルがその転
送をＦＩＦＯから流す。ＦＩＦＯが消去されて、もしも
高位優先順位チャンネルが停止されていなければ、これ
はＦＩＦＯの制御を獲得する。
【０１６３】ＤＭＡ ＦＩＦＯは２つの目的を有する： １）性能向上 ２）調停待ち時間の減少
【０１６４】性能向上：ＦＩＦＯは書き込み転送に先立
って読み取り転送を可能とする。この特徴により要素転
送の最後に利用可能な転送帯域幅での変更に対する罰則
を最小と出来る。従ってＤＭＡは予想転送の読み取りお
よび書き込み部分に於いて別々のウィンドウを利用する
ことが出来る。もしも要求を行っているＤＭＡチャンネ
ルがそのＦＩＦＯを用いている場合は、その資源はＣＰ
Ｕクロックサイクル速度で読み取りまたは書き込みアク
セスを持続することが出来る。しかしながら、第一アク
セスを実行する際にはいくらかの待ち時間が生じるはず
である。資源とＤＭＡ制御装置との間のハンドシェイキ
ングにより、後続の要求と受信された読み取り転送デー
タの待ち時間の速度が制御される。
【０１６５】読み取りおよび書き込みアクセスをＣＰＵ
クロック速度で持続するために、ＦＩＦＯは満杯にする
ことは出来ない。ＦＩＦＯが満杯になるのを避けるため
に、読み込み要求が最後に空になったＦＩＦＯ位置にデ
ータを入れる前にデータがＦＩＦＯから書き出され始め
なければならない。周辺機器ハンドシェイク動作から、
我々は１１ワードのＦＩＦＯ段が必要と判断した。従っ
て、どの時点でもＤＭＡは書き込み転送の完了を待って
いる１１個までの読み取り転送待ち行列をＦＩＦＯの中
に持っている。
【０１６６】ＣＰＵに対する調停待ち時間の減少：個別
の資源に対する任意の懸案要求から読み取りデータを捕
獲する。例えば、ＤＭＡがデータをパイプライン化され
ているＳＤＲＡＭまたはＳＢＳＲＡＭの様な外部メモリ
から内部データメモリにデータを読みとる場合を考え
る。ＣＰＵには要求を行うＤＭＡチャンネルよりも高位
の優先順位が与えられており、ＥＭＩＦの競合プログラ
ムフェッチを行うと仮定する。また、同時にこのＣＰＵ
は内部メモリの全てのバンクにアクセスし、ＤＭＡを排
除していると仮定する。この場合、ＦＩＦＯは懸案ＤＭ
Ａアクセスを完了しプログラムフェッチを進めることを
可能とする。ＤＭＡがパイプライン化された要求構造を
しているため、どの時点でもＤＭＡはそのデータが未だ
到着していない１１個までの懸案読み取り転送要求を持
つことが可能である。１１個の要求が未処理となると、
ＤＭＡは後続の読み取り転送要求を中止する。
【０１６７】各々のチャンネルは専用の内部保持レジス
タを有する。もしもＤＭＡチャンネルが内部ＦＩＦＯで
はなくむしろその保持レジスタを通してデータを転送し
ているとすると、読み取り転送はその結果として行われ
る。一度読み取り転送要求が開始されると、次の読み取
り転送は読み取りデータが保持レジスタ内に到着するま
で開始されない。ＤＭＡ制御装置がスプリットモードで
あるか否かによって追加の制約が適用される： １）スプリットモード：２つのレジスタがスプリットモ
ード用の別々の送信および受信データストリーム保持レ
ジスタとして働く。送信および受信読み取り転送のいず
れに対しても、関連する書き込み転送要求が完了するま
で次の読み取り転送要求は出されない。 ２) 非スプリットモード：しかしながら、スプリットモ
ードで無い場合は、データが到着すると次の読み取り転
送は関連する書き込み転送が完了するのを待たずに行わ
れる。しかしながら、２つの保持レジスタしか無いの
で、読み取り転送は書き込み転送の１つだけ前に居る。
【０１６８】説明した構造を使用して、ＤＭＡは単一サ
イクル処理量で要素転送を実行することが可能である
が、それは読み取り転送および書き込み転送に対して別
々の資源にアクセスし、またこれらの資源の両方が単一
サイクル処理量を有する場合である。ひとつの例は単一
サイクル外部ＳＢＳＲＡＭから内部データメモリに、別
のチャンネルまたはＣＰＵから競合を受けることなく行
われる非同期ブロック転送であろう。ＤＭＡ性能は下記
で制限される：
【０１６９】１）それが要求する資源の処理量および待
ち時間。 ２）読み取り、書き込み、またはフレーム同期に対する
待ち。 ３）他のＤＭＡチャンネルとの資源に対する競合。
【０１７０】再び図４を参照して、ＤＭＡ動作完了ピ
ン、ＤＭＡＣ（０−３）を次に説明する。ＤＭＡ動作完
了ピンは各々のチャンネル（ＤＭＡＣ０−ＤＭＡＣ３）
に対して事象を発生する外部論理回路へのフィードバッ
ク方法を提供する。ＤＭＡチャンネル二次制御レジスタ
内のＤＭＡＣ ＥＮビットフィールドで決定されるよう
に、このピンはＲＳＹＮＣ ＳＴＳＴ，ＷＳＹＮＣ Ｓ
ＴＡＴ，ＢＬＯＣＫ ＣＯＮＤ，またはＦＲＡＭＥ Ｃ
ＯＮＤの状態を反映することが可能であり、または高ま
たは低汎用目的出力として取り扱われる。もしもＤＭＡ
ＣがＲＳＹＮＣＳＴＡＴまたはＷＳＹＮＣ ＳＴＡＴを
反映している場合、外部的に一度同期事象が認識される
とＤＭＡＣは低から高状態へ遷移する。その同一事象の
サービスが終わると（その状態ビットが消去されること
で示されるように）、ＤＭＡＣは高から低状態へ遷移す
る。チップから送り出される前にＤＭＡＣ信号はＣＬＫ
ＯＵＴ２（ＣＰＵクロック速度の１／２）で同期され
る。これらの信号の有効期間は最低２ ＣＬＫＯＵＴ２
周期幅が保証されている。また、たとえ同期前であって
もパルスは１ＣＰＵクロック周期幅だけなので、最小２
ＣＬＫＯＵＴ周期の有効高パルスがＤＭＡＣピンに出現
する。
【０１７１】再び図１Ａを参照すると、デバッグ中にテ
ストシステム５１内のエミュレータを用いて、ＣＰＵを
実行パケット境界上で停止させて、単一ステップ動作、
ベンチマークテスト、プロフィール抽出、またはその他
のデバッグ用途で使用する。使用者はこの時にＤＭＡが
一時中断をするかまたは実行継続するかの構成を行うこ
とが出来る。この機能はＤＭＡ一時制御レジスタ内のＥ
ＭＯＤビットを０または１にそれぞれ設定することで実
施される。もしも一時中断の場合は、ＳＴＡＴＵＳフィ
ールドがそのチャンネルの一時中断状態を反映する。補
助チャンネルはエミュレーション停止中も実行を継続す
る。米国特許第＿＿＿＿＿（明細書ＴＩ−２４９４６）
にはマイクロプロセッサ１のエミュレーションが完全に
詳細に説明されており、此処に記述することで参照され
ている。
【０１７２】ＨＰＩ 概要 図４に示されているように、ホストポートインタフェー
ス（ＨＰＩ）はパラレルポートであって、これを通して
ホストプロセッサはＣＰＵのメモリ空間に直接アクセス
を行える。ホスト装置はインタフェースのマスタなの
で、そのアクセスの容易さを増加させる。ホストおよび
ＣＰＵは情報を内部または外部メモリを経由して交換で
きる。加えて、ホストはメモリ写像された周辺機器に対
して直接アクセスを有する。ＣＰＵのメモリ空間への接
続性はＤＭＡ制御装置を通して提供される。ＣＰＵにア
クセス不能な専用アドレス並びにデータレジスタはＨＰ
ＩをＤＭＡ補助チャンネルに接続し、これは続いてＨＰ
ＩをＣＰＵのメモリ空間に接続する。インタフェースを
構成するために、ＨＰＩおよびＣＰＵはＨＰＩ制御レジ
スタ（ＨＰＩＣ）にアクセス出来る。ホストはホストア
ドレスレジスタ（ＨＰＩＡ）およびホストデータレジス
タ（ＨＰＩＤ）また同様にＨＰＩＣに外部データ並びに
インタフェース制御信号（図１９）を用いてアクセスす
ることが出来る。
【０１７３】図１９はＨＰＩへのホストインタフェース
の簡略図を示す。このＨＰＩは経済的な１６ビット外部
インタフェースに自動的に後続の１６ビット転送を結合
して、ＣＰＵに対して３２ビットデータを提供する。ホ
スト装置がデータをＨＰＩＤを通して転送するとき、Ｄ
ＭＡ補助チャンネルはＣＰＵのアドレス空間にアクセス
する。ＨＰＩは高速back-to-backホストアクセスを支援
する。メモリ写像された資源に対する競合が無い場合
は、ＨＰＩは４ＣＰＵクロック毎に１つの１６ビット値
を転送することが出来る。従ってＤＭＡ補助チャンネル
は８ＣＰＵクロック毎に１つの３２ビットアクセスを実
行できる。
【０１７４】外部ＨＰＩインタフェースは１６ビットＨ
ＰＩデータバスおよびインタフェースを構成しかつ制御
する制御信号から構成されている。このインタフェース
は種々のホスト装置を極わずかの論理回路の追加または
全く必要とせずに接続することが出来る。
【０１７５】１６ビットデータバス（ＨＤ０−−ＨＤ１
５）は情報をホストと交換する。チップアーキテクチャ
が３２ビットワード構造であるため、ホストとの全ての
転送は２つの連続する１６ビット半ワードから成ってい
る。ホストデータ（ＨＰＩＤ）書き込みアクセスに際し
て、ＨＢＥ−１：０バイトは選択を可能とし、このバイ
トは３２ビットワードでかき込まれる必要がある。ＨＰ
ＩＡ，ＨＰＩＣアクセス、同様にＨＰＩＤ読みとりアク
セスは３２ビットアクセスとして実行され、バイト有効
化は使用されない。専用のＨＨＷＩＬピンは第一または
第二半ワードが転送されているか否かを指示する。内部
制御レジスタビットは、第一または第二半ワードが１つ
のワードの上位半ワードの中に設定されたか否かを判定
する。ホストは実行中のＨＰＩアクセスの第一半ワード
／第二半ワード（ＨＨＷＩＬ低／高）の順序を壊しては
ならない。
【０１７６】２つのデータストローブ（ＨＤＳ１−およ
びＨＤＳ２−）、読みとり／書き込み選択（ＨＲ／Ｗ
−）、およびアドレスストローブ（ＨＡＳ−）はＨＰＩ
が種々の工業標準に基づくホスト装置と、極僅かの論理
回路を追加するかまたは全く追加する必要なく、インタ
フェースを取れるようにしている。ＨＰＩはホストとマ
ルチプレクスされているかまたは専用のアドレス／デー
タバス、１データストローブおよび読みとり／書き込み
ストローブ、または読みとりおよび書き込み用の２つの
別々のストローブと容易にインタフェースを取ることが
できる。
【０１７７】ＨＣＮＴＬ１：０制御入力は、どのＨＰＩ
レジスタがアクセスされているかを示す。これらの入力
を用いて、ホストはＨＰＩＡ（これはＣＰＵメモリ空間
内のポインタとして働く），ＨＰＩＣ，またはＨＰＩＤ
へのアクセスを指定できる。これらの入力はＨＨＷＩＬ
と共に、ホストアドレスバスビットまたはこれらのビッ
トの機能によって共通に駆動される。ＨＰＩＣに書き込
むことにより、ホストはＣＰＵに割り込みを欠けること
が可能であり、一方ＣＰＵはホストへの割り込み出力Ｈ
ＩＮＴ−を能動化することができる。
【０１７８】ホストはＨＰＩＤに、ＨＰＩＡのオプショ
ンの自動アドレス更新でアクセスする事が出来る。この
機能により順番に並んでいるワード位置への読みとりま
たは書き込みが容易になる。加えて、自動更新ＨＰＩＤ
読みとりは自動更新されたアクセスでのデータの事前フ
ェッチを行うので、後続のホスト読みとり要求での待ち
時間が減少される。ＨＰＩ準備完了ピン（ＨＲＤＹ−）
はホスト待ち状態の挿入を可能とする。待ち状態は、Ｈ
ＰＩ経由でアクセスされたメモリマップ内の点への待ち
時間と、同様にホストアクセスの速度とによっては必要
である。ホストアクセスの速度によっては、先のＨＰＩ
Ｄ書き込みアクセスまたは事前フェッチされたＨＰＩＤ
読みとりアクセスが完了する前にホストがホストポート
へアクセスを試みようとした際に準備中状態を強制する
場合もある。この場合、ＨＰＩはＨＲＤＹ−経由でホス
トを切り離す。ＨＲＤＹ−は自動的に（ソフトウェアの
ハンドシェイクは不要）ホストアクセス速度をＤＭＡ補
助チャンネルからのデータ配信速度に調整するための簡
便な方法を提供する。ＨＲＤＹ−ピンの特長を利用でき
ないハードウェアシステムの場合、ＨＰＩＣ内のＨＲＤ
Ｙビットがソフトウェアハンドシェイクを使用するのと
同じように利用できる。
【０１７９】ＨＰＩ信号説明 外部ＨＰＩインタフェース信号は種々の型式のホスト装
置に対してフレキシブルなインタフェースを実現する。
表１７はＨＰＩピンとそれらの機能を表示している。こ
の章の残りの部分でピンを詳細に説明する。
【０１８０】
【表１８】
【０１８１】データバス：ＨＤ１５：０ ＨＤ１５：０はパラレル双方向３状態データバスであ
る。ＨＤはＨＰＩ読みとりアクセスを実行していない場
合は高インピーダンスに置かれている。
【０１８２】アクセス制御選択：ＨＣＮＴＬ１：０ ＨＣＮＴＬ１：０はどの内部ＨＰＩレジスタが使用中で
あるかを示す。これら２つのピンの状態はＨＰＩアドレ
ス（ＨＰＩＡ）、ＨＰＩデータ（ＨＰＩＤ）、またはＨ
ＰＩ制御（ＨＰＩＣ）レジスタへのアクセスを選択す
る。ＨＰＩＡレジスタはＨＰＩメモリ内へのポインタと
して働き、ＨＰＩＣは転送に関する制御並びに状態ビッ
トを含み、またＨＰＩＤは転送される実データを含む。
加えて、ＨＰＩＤレジスタはオプションの自動アドレス
更新でアクセス出来る。表１８はＨＣＮＴＬ０／１ビッ
ト機能を説明している。
【０１８３】
【表１９】
【０１８４】半ワード識別選択：ＨＨＷＩＬ 転送の第一または第二半ワードを識別する（最上位また
は最下位ではない・・・これはＨＰＩＣレジスタ内のＨ
ＷＯＢビットで指定されており、この章で後ほど説明す
る。）ＨＨＷＩＬは第一半ワードに対しては低、また第
二半ワードに対しては高状態を取る。
【０１８５】バイト有効：ＨＢＥ−１：０ ＨＰＩＤ書き込みに際して、ＨＢＥ−１：０の値は３２
ビットワードのどの部分が書き込まれるべきかを示す。
ＨＢＥ−１：０の値はＨＰＩＡまたはＨＰＩＣアクセス
またはＨＰＩＤ読み取りに際して重要ではない。ＨＰＩ
Ｄ書き込みに際し、ＨＢＥ０−は半ワード中の最下位バ
イトを有効とし、ＨＢＥ１−は半ワード中の最上位バイ
トを有効とする。表１９は有効な組み合わせを示す。バ
イト書き込みに対して、半ワードアクセスのいずれか
（両方ではない）の１つのＨＢＥ−のみが活性低状態に
有効化される。半ワードデータ書き込みに対して、両方
のＨＢＥ−が半ワードアクセスのいずれか（両方ではな
い）内で活性低状態に保持されなければならない。ワー
ドアクセスに対して、両方の半ワードアクセス内で両方
のＨＢＥ−が活性低状態に保持されなければならない。
それ以外の組み合わせは無効である。バイト有効および
ＣＰＵのエンディアン性（ＬＥＮＤＩＡＮピン経由で選
択される）は、アクセスで示された論理アドレスを決定
する。
【０１８６】
【表２０】
【０１８７】読み取り／書き込み選択：ＨＲ／Ｗ− ＨＲ／Ｗ−はホスト読み取り書き込み選択入力である。
ホストはＨＰＩを読みとるためにはＨＲ／Ｗを高状態に
駆動し、ＨＰＩに書き込むためには低状態に駆動しなけ
ればならない。読み取り／書き込み選択出力または読み
取りまたは書き込みストローブのいずれかを具備してい
ないホストはこの機能のためにアドレスラインを使用で
きる。
【０１８８】準備完了：ＨＲＤＹ− 活性低の場合、ＨＲＤＹ−はＨＰＩが転送を実行する準
備が完了していることを示す。不活性高の場合、ＨＲＤ
Ｙ−はＨＰＩが先のＨＰＩＤ書き込みまたはＨＰＩＤ読
み取り事前フェッチアクセスの現行読み取りアクセスの
内部部分を完了させるために使用中であることを示す。
ＨＣＳ−はＨＲＤＹを有効化する；すなわちＨＣＳ−が
低の場合ＨＲＤＹは常に低である。
【０１８９】ストローブ：ＨＣＳ−，ＨＤＳ１−，ＨＤ
Ｓ２− ＣＳ−，ＨＤＳ１−，ＨＤＳ２−は下記のいずれかによ
ってホストとの接続を可能とする： 読み取り／書き込み選択を具備した単一ストローブ出
力。 別々の読み取りおよび書き込みストローブ出力。この場
合、読み取りまたは書き込み選択は読み取りおよび書き
込み選択に対して異なるアドレスを使用して実施でき
る。
【０１９０】図２０はＨＣＳ−，ＨＤＳ１−，およびＨ
０５２入力の等価回路を示す。一緒に使用することによ
り、ＨＣＳ−，ＨＤＳ１−，およびＨＤＳ２−は活性低
内部ＨＳＴＲＢ−信号を生成する。ＨＳＴＲＢ−はＨＣ
Ｓ−が活性低でＨＤＳ１−およびＨＤＳ２−のいずれか
（両方では無い）が活性低の場合にのみ、活性低となる
ことに注意されたい。ＨＳＴＲＢ−の立ち下がり（ＨＡ
Ｓ−が非活性高状態に固定されたとき）は、ＨＣＮＴＬ
１：０，ＨＨＷＩＬ，ＨＲ／Ｗ−，およびＨＢＲ−１：
０をサンプリングする。従って、最後に落ちたＨＤＳ１
−，ＨＤＳ２−，またはＨＣＳ−がサンプリング時間を
制御する。ＨＣＳ−はＨＰＩの有効入力として働き、ア
クセス中は低状態でなければならない。しかしながら、
ＨＳＴＲＢ−信号がアクセス間の実際の境界を決定する
ため、ＨＣＳ−はＨＤＳ１−およびＨＤＳ２−の両方が
共に非活性高または活性低となるまで、後続のアクセス
の間低状態に留まっているはずである。
【０１９１】別々の読み取りおよび書き込みストローブ
を具備したホストは、これらのストローブをＨＤＳ１−
またはＨＤＳ２−のいずれかに接続する。単一データス
トローブを具備したホストは、使用されていないピンを
高状態としてそのストローブをＨＤＳ１−またはＨＤＳ
２−のいずれかに接続する。ＨＤＳの接続に係わらず、
ＨＲ／Ｗ−は転送の方向を決定するために要求される。
ＨＤＳ１−及びＨＤＳ２−は内部的に排他論理ＮＯＲが
取られているので、高状態の真データストローブを具備
したホストは、その他のＨＤＳ入力を低状態に接続して
そのストローブをＨＤＳ入力の１つに接続することが出
来る。
【０１９２】ＨＳＴＲＢ−は３つの目的で使用される： １．読み取りに際して、その立ち下がりは全てのアクセ
ス型式に対してＨＰＩ読み取りアクセスを開始する。 ２．書き込みに際して、その立ち上がりは全てのアクセ
ス型式に対してＨＰＩ書き込みアクセスを開始する。 ３．ＨＰＩ制御入力をラッチする立ち下がりは下記を含
む：ＨＨＷＩＬ，ＨＲ／Ｗ−，ＨＢＥ０１：０，ＨＣＮ
ＴＬ１：０。ＨＡＳ−もまた制御入力のラッチに影響を
与える；以下の説明を参照。
【０１９３】加えて、ＨＣＳ−はＨＲＤＹ出力のゲート
制御を行う。別の言葉で言えば、ＨＣＳ−が活性低の場
合にのみ、準備中状態は非活性高状態で駆動されたＨＲ
ＤＹ−ピンで示される。
【０１９４】アドレスストローブ入力：ＨＡＳ− ＨＡＳ−はＨＣＮＴＬ１：０，ＨＢＥ−１：０，ＨＲ／
Ｗ−，及びＨＨＷＩＬをアクセスサイクルの初期の段階
で取り除くことが出来るので、バス状態をアドレスから
データ情報に切り替えるのに更に多くの時間が捻出でき
る。この特徴により、マルチプレクスアドレス及びデー
タ型バスへのインタフェースが容易になる。この型のシ
ステムに於いて、ＡＬＥ信号がしばしば提供され、これ
は通常ＨＡＳ−に接続された信号である。
【０１９５】マルチプレクスアドレスおよびデータバス
を具備したホストはＨＡＳをそれらのＡＬＥピンまたは
等価のものに接続する。次にＨＨＷＩＬ，ＨＣＮＴＬ０
／１，およびＨＲ／Ｗ−はＨＡＳ−の立ち下がりでラッ
チされる。使用時にはＨＡＳ−はＨＣＳ−，ＨＤＳ１−
またはＨＤＳ２−の遅いものよりも先んじる必要があ
る。別々のアドレスおよびデータバスを具備したホスト
はＨＡＳを高状態に接続できる。この場合、ＨＨＷＩ
Ｌ，ＨＣＮＴＬ０／１，およびＨＲ／Ｗは、ＨＡＳが非
活性（高状態）に留まっている間に、ＨＤＳ１−，ＨＤ
Ｓ２−，またはＨＣＳ−の一番最後ものの立ち下がりで
ラッチされる。
【０１９６】ホストへの割り込み：ＨＩＮＴ− ホスト割り込み出力である。ＨＰＩＣ内のＨＩＮＴ−ビ
ットで制御される。チップがリセット中は高状態で駆動
される。この信号は後ほど更に詳しく説明する。
【０１９７】ＨＰＩバスアクセス 図２１および図２２はそれぞれＨＡＳ−が使用されてい
ない場合と、使用されている場合のＨＰＩアクセスタイ
ミングを示す。ＨＳＴＲＢ−は図２０に記述されてい
る、内部的に生成されたストローブを表す。ＨＡＤは典
型的にホストアドレスラインで駆動される制御信号を表
す：ＨＣＮＴＬ１：０，ＨＲ／Ｗ−，ＨＨＷＩＬ，およ
びＨＢＥ−１：０。ＨＣＮＴＬ１：０およびＨＲ／Ｗは
両方の半ワードアクセスに対して同一の値を持たなけれ
ばならない。ＨＨＷＩＬは第一半ワード転送に対しては
低、また第二に対しては高でなければならないことを示
すために別々に示されている。もしもＨＡＳが使用され
ていない場合は（図２１に示されるように高状態に固
定）、ＨＳＴＲＢ−の立ち下がりでこれらの信号がラッ
チされる。図２２に示されるようにＨＡＳが使用されて
いる場合は、ＨＡＳの立ち下がりでこれらの値がラッチ
される。この場合、ＨＡＳの立ち下がりはＨＳＴＲＢの
立ち下がりよりも先行しなければならない。読み取りに
際して、ＨＳＴＲＢ−の立ち下がりよりも少し遅れてデ
ータは有効となる。もしも有効データがＨＰＩＤ内に未
だ存在していない場合は、このデータはＨＲＤＹ−の立
ち上がりで設定され、ＨＳＴＲＢの立ち上がりまで保持
される。書き込みに際して、ホストはＨＳＴＲＢ−の立
ち上がりに関連してデータを設定しなければならない。
【０１９８】ＨＰＩレジスタ 表２０はＨＰＩがホスト装置とＣＰＵとの間の通信で使
用する３つのレジスタを纏めたものである。ＨＰＩＤは
現行のアクセスが読み取りの場合、ＨＰＩメモリから読
みとられたデータ、または現行のアクセスが書き込みの
場合、ＨＰＩメモリへ書き込まれる予定のデータを含
む。現行のアクセスが発生するアドレスをＨＰＩメモリ
内に含む。このアドレスは３０ビットワードのアドレス
であるため、最後の２ビットはＨＰＩＡ書き込みによっ
ては影響されず、常に０として読み込まれる。
【０１９９】
【表２１】
【０２００】ＨＰＩ制御レジスタ（ＨＰＩＣ） 通常、ＨＰＩＣ（図１９Ａおよび表２１参照）は構成ビ
ットを設定しインタフェースを初期化するようにアクセ
スされた第一レジスタである。従って、ＨＰＩＣは同一
の高および低半ワード内容を具備した３２ビットレジス
タとして構成される。ホスト書き込みに際して、両方の
半ワードは同一で無ければならない。低側半ワードおよ
び高側半ワードは実際は同一の格納位置であることに注
意されたい。読み取り専用に予約された値には格納場所
は割り当てられていない。低側半ワードへのＣＰＵ書き
込みのみがＨＰＩＣ値とＨＰＩ動作に影響を与える。通
常、ＨＰＩＣは構成ビットを設定しインタフェースを初
期化するようにアクセスされた第一レジスタである。従
って、ＨＰＩＣは同一の高および低半ワード内容を具備
した３２ビットレジスタとして構成される。
【０２０１】
【表２２】
【０２０２】ＨＲＤＹおよびＦＥＴＣＨを使用したソフ
トウェアハンドシェイク 先に説明したように、ＨＲＤＹ−ピンはホストに対して
ＨＰＩＤアクセスが完了していないことを示すことが出
来る。例えば、現行ＨＰＩＤアクセスは先行するＨＰＩ
Ｄアクセス書き込みが完了するか、または先行するＨＰ
ＩＤ事前フェッチ読み取りが完了するのを待たされる。
また、現行のＨＰＩＤ読み取りアクセスはその要求した
データが到着するのを待たされる。しかしながら、ＨＰ
ＩＣ内のＨＲＤＹおよびＦＥＴＣＨビットはソフトウェ
アハンドシェイクを可能とし、これはハードウェア準備
完了制御が必要とされないシステム内でＨＰＩ接続を可
能とする。全ての事前フェッチされたデータはＨＰＩレ
ジスタが書き込まれるかまたは、次のＨＰＩ読み取りの
後か、いずれかが先に来るまで保持される。ＦＥＴＣＨ
およびＨＲＤＹビットは下記に示すように読み取り転送
を実行するように使用される： １．ホストがＨＲＤＹビットを設定するためにポーリン
グする。 ２．ホストが希望するＨＰＩＡ値を書き込む。このステ
ップはもしもＨＰＩＡが既にその希望する値に設定され
ている場合は飛ばされる。 ３．ホストが１をＦＥＴＣＨビットに書き込む。 ４．ホストがＨＲＤＹビットを設定するためにポーリン
グする。 ５．ホストがＨＰＩＤ読み取り動作を実行する。この場
合、ＨＰＩは既に準備完了状態（ＨＲＤＹビット＝１）
にある。 −もしもこれが後更新を具備した読み取りで有った場
合、４へ。 −同一位置からの読み取りの場合、３へ。 −異なるアドレスからの読み取りの場合、２へ。
【０２０３】ＨＲＤＹビットは単独で下記のように書き
込み動作に使用できる： １．ホストがＨＲＤＹビットを設定するためにポーリン
グする。 ２．ホストが希望するＨＰＩＡ値を書き込む。このステ
ップはもしもＨＰＩＡが既にその希望する値に設定され
ている場合は飛ばされる。 ３．ホストはＨＰＩＤ書き込み動作を実行する。 −別の書き込み動作の場合、１へ。
【０２０４】ＤＳＰＩＮＴおよびＨＩＮＴ機能動作 ホストおよびＣＰＵはＨＰＩＣレジスタ内のビットを用
いて互いに割り込みをかけることが出来る。この副章は
この処理工程に関する更に詳しい情報を提供する。
【０２０５】ホスト装置がＣＰＵに割り込みをかけるた
めにＤＳＰＩＮＴを使用する ホストはＣＰＵにＨＰＩＣ内のＤＳＰＩＮＴビットへ書
き込むことで割り込みをかけることが出来る。ＤＳＰＩ
ＮＴビットは内部ＤＳＰＩＮＴ信号に直結されている。
ＤＳＰＩＮＴ＝０の時にＤＳＰＩＮＴ＝１を書き込むこ
とにより、ホストはＤＳＰＩＮＴ信号に０から１の遷移
を引き起こすことが出来る。割り込み選択器を用いて適
切に選択されると、この遷移はＣＰＵによって割り込み
条件として検出される。ＣＰＵはＤＳＰＩＮＴ＝１を書
き込むことによってＤＳＰＩＮＴビットを消去すること
が出来る。ホストまたはＣＰＵのどちらかがＨＰＩＣに
ＤＳＰＩＮＴ＝０を書き込んだとしても、ＤＳＰＩＮＴ
ビットにも信号にも影響を与えない。
【０２０６】ＣＰＵがホストに割り込みをかけるために
ＨＩＮＴ−を使用する ＣＰＵはＨＰＩＣ内のＨＩＮＴビットに書き込むことに
より、活性低割り込み条件をＨＩＮＴ−信号上に送るこ
とが出来る。ＨＩＮＴビットは反転されてＨＩＮＴピン
に直結される。ＣＰＵはＨＩＮＴ＝１を書き込むことに
よりＨＩＮＴ活性低を送ることが出来る。ホストはＤＳ
ＰＩＮＴ＝１を書き込むことによりＨＩＮＴ−を非活性
高状態に消去することが出来る。ホストまたはＣＰＵの
どちらかがＨＰＩＣにＨＩＮＴ＝０を書き込んだとして
も、ＨＩＮＴビットにもＨＩＮＴ信号にも影響を与えな
い。このビットはホストインタフェース側で２度読み取
られ、もしもＣＰＵが２つの読み取り動作の間にこれら
のビットの一方または両方を変更した場合、ホストによ
る第一及び第二半ワードの読み取りは異なるデータを表
す。
【０２０７】ホストアクセス順序 ホストはＨＰＩへのアクセスを、最初にＨＰＩＣ、続い
てＨＰＩＡを初期化することで開始し、次にＨＰＩＤに
データを書き込んだり、そこからデータを読み取ったり
する。ＨＰＩＤの読み取りまたは書き込みは内部サイク
ルを開始し、これは希望するデータをＨＰＩＤとＤＭＡ
補助チャンネルとの間で転送する。任意のＨＰＩレジス
タへのホストアクセスは、ＨＰＩバス上で２度の半ワー
ドアクセスを要求する：第一はＨＨＷＩＬ低で、そして
第二はＨＨＷＩＬ高で行われる。典型的にホストは第一
半ワード／第二半ワード（ＨＨＷＩＬ低／高）の順番は
壊さない。もしもこの順番が不適切に壊されると、デー
タが失われたり、予期しない動作が結果として生じる可
能性がある。第一半ワードアクセスは先行のＨＰＩ要求
が完了するまで待たなければならない。先行要求にはＨ
ＰＩＤ書き込みおよび事前フェッチＨＰＩＤ読み取りが
含まれる。従ってＨＰＩはＨＰＩがこの要求を開始でき
るまでＨＲＤＹ−高状態を主張しない。第二半ワードア
クセスは常にＨＲＤＹ−活性低で行われるが、それは先
行する全てのアクセスが第一半ワードアクセスまでに完
了してしまうからである。
【０２０８】ＨＰＩＣおよびＨＰＩＡのホスト初期化
（この章の図の中の全ての数値は１６進数である） データにアクセスする前に、ホストは最初にＨＰＩＣ，
特にＨＷＯＢビットを初期化し、続いてＨＰＩＡを初期
化しなければならない（ＨＷＯＢがＨＰＩＡアクセスに
影響を与えるため、この順序でなければならない。）Ｈ
ＷＯＢを初期化した後、ホストはＨＰＩＡに正しい半ワ
ード整列で書き込むことが出来る。表２２および表２３
は、それぞれＨＷＯＢ＝１およびＨＷＯＢ＝０に対する
初期化順序を図示している。この例に於いて、ＨＰＩＡ
は80001234h に設定される。これらの全てのアクセスに
於いて、ＨＰＩＣ内のＨＲＤＹビットが設定されること
に注意されたい（ビット１９および３）。
【０２０９】
【表２３】
【０２１０】
【表２４】
【０２１１】自動更新を伴わないＨＰＩＤ読み取りアク
セス 此処で先に説明したようにＨＰＩが初期化されると仮定
すると、ホストは自動更新を行わずにそのアドレスに読
み取りアクセスを行おうとする。ホストはアドレス8000
1234h のワードの読み取りを欲しており、その位置のワ
ードの値が789ABCDEh であると仮定する。表２４および
表２５は、それぞれＨＷＯＢ＝１およびＨＷＯＢ＝０に
対するこのアクセスを図示している。第一半ワードアク
セスに際し、ＨＰＩは全ての先行の要求が完了するまで
待つ。この時間の間、ＨＲＤＹ−は非活性高状態にに保
持される。従ってＨＰＩは読み取り要求をＤＭＡ補助チ
ャンネルに送る。もしも先行の要求のし掛かりが無い場
合は、これはＨＳＴＲＢ−の立ち下がりで生じる。ＨＲ
ＤＹ−はＤＭＡ補助チャンネルが要求されたデータをＨ
ＰＩＤの中にロードするまで高状態に留まる。全ての補
助チャンネル読み取りはワード読み取りであるため、第
二読み取りアクセスの初めに、そのデータは既にＨＰＩ
Ｄ内に存在している。従って第二半ワードＨＰＩＤ読み
取りは決して準備中条件に遭遇することはなく、ＨＲＤ
Ｙ−は低状態に留まっている。ＨＰＩがワード読み取り
のみを行うので、バイト有効は重要でないことに注意さ
れたい。
【０２１２】
【表２５】
【０２１３】
【表２６】
【０２１４】自動更新を具備したＨＰＩＤ読み取りアク
セス 自動更新機能の結果、効率的な順番のホストアクセスが
実現できる。ＨＰＩＤ読み取りおよび書き込みアクセス
の両方に対して、これはホストが更新されたアドレスを
ＨＰＩＡの中にロードする手間を省く。読み取りアクセ
スに関して、次のアドレスで指定されたデータのフェッ
チが現行の読み取りが完了した後に直ちに開始される。
後続の読み取りの間の間隔は通常事前フェッチデータで
あるので、次のアクセスへの待ち時間は削減される。全
ての事前フェッチデータは、いずれかのＨＰＩレジスタ
が書き込まれるかまたは次のＨＰＩ読み取りの後か、い
ずれにせよ先に行われるものが終わるまで残っている。
事前フェッチはまたホストがＦＥＴＣＨ＝１をＨＰＩＣ
に書き込んだ後にも起こすことが出来る。もしも次のＨ
ＰＩアクセスがＨＰＩＤ読み取りの場合、データの再フ
ェッチは行われず、事前フェッチされたデータがホスト
へ送られる。それ以外の場合は、ＨＰＩは事前フェッチ
が完了するまで未だ待たなければならない。
【０２１５】表２６は自動更新を備えた読み取りアクセ
スを示す。第一半ワードアクセスが完了した後（第一Ｈ
ＳＴＲＢ−の立ち上がりで）、アドレスは次のワードま
たは80001238h に更新される。その位置のデータは8765
4321h であると仮定する。このデータは事前フェッチさ
れＨＰＩＤの中にロードされる。事前フェッチはＨＳＴ
ＲＢ−の立ち上がりで第二半ワード読み取りに対して開
始される。
【０２１６】
【表２７】
【０２１７】
【表２８】
【０２１８】自動更新有りのホストデータ書き込み ＨＰＩへの書き込みアクセス中に、ＨＰＩＤの第一半ワ
ード部分（ＨＥＯＢで選択されるように下位半ワードま
たは上位半ワード）は、ホストからやってくるデータで
上書きされ、第一ＨＢＥ−１：０はＨＨＷＩＬピンが低
状態の間にラッチされる。ＨＰＩＤの第二半ワード部分
はホストからやってくるデータで上書きされ、第二ＨＢ
Ｅ−１：０対はＨＨＷＩＬピンが高状態の間にラッチさ
れる。この書き込みアクセスの最後に（ＨＳＴＲＢ−の
第二立ち上がりで）、ＨＰＩＤは３２ビットワードとし
てＨＰＩＡで指定されたアドレスに４つの関連するバイ
ト有効と共に転送される。
【０２１９】表２８および表２９はそれぞれ、ＨＷＯＢ
＝１およびＨＷＯＢ＝０の場合のＨＰＩＤ書き込みアク
セスを図示する。ホストは5566h を場所80001234h の下
位１６ビットに書き込み、この場所は既にＨＰＩＡで指
定されている。この場所は値０で始まると仮定されてい
る。ＨＰＩは全ての先行する転送がＨＲＤＹ−を不活性
高状態に設定することで完了するまでホストを保持す
る。また、一度第一半ワードが準備完了状態となると、
第二半ワードは決して準備中状態にはならない。もしも
ＨＰＩＤ内で待ち状態の処理待ちの書き込みが無い場合
は、書き込みアクセスは通常は準備中状態を経ずに進行
される。ＨＢＥ−１：０は下位１６ビットを転送する場
合にのみ有効であることに注意されたい。
【０２２０】
【表２９】
【０２２１】
【表３０】
【０２２２】自動更新有りのＨＰＩＤ書き込みアクセス 表３０および表３１はそれぞれＨＷＯＢ＝１およびＨＷ
ＯＢ＝０に対する、自動更新有りのホスト書き込みデー
タを図示する。これらの例は5.4.4,と同じであるが、Ｈ
ＣＮＴＬ１：０の値と続けてアドレス80001238のワード
の上位バイトに３３を書き込む点が異なっている。更新
はＨＳＴＲＢ−の立ち上がりで次のＨＰＩＤ書き込みア
クセスに際して行われる。もしも次のアクセスがＨＰＩ
ＤまたはＨＰＩＣアクセス、またはＨＰＩＤ読み取りの
場合、自動更新は行われない。
【０２２３】
【表３１】
【０２２４】
【表３２】
【０２２５】単一半ワードサイクル 通常動作時、全ての転送は２つの半ワードアクセスで構
成されなければならない。しかしながら、高速動作に対
しては使用者は単一半ワードアクセスを実行することも
可能である。これらはいくつかの場合には有用である： ＨＰＩＣ：表２２に於いて全ＨＰＩＣには第一書き込み
の後に正しく書き込まれていることに注意されたい。Ｈ
ＰＩＣに書き込む際に、ホストはＨＨＷＩＬに注意を払
う必要もないし、また両方の半ワードに対して２つの連
続した書き込みを行う必要も無い。同様に、ホストはＨ
ＰＩＣを一度だけ読みとるように選択することも可能で
ある、何故ならば２つの半ワードとも同一の値を含んで
いるためである。 ＨＰＩＡ：表２２に於いて、ＨＨＷＩＬおよびＨＷＯＢ
で自動的に選択されたＨＰＩＡアクセスの部分は各半ワ
ードアクセスの後に更新されることに注意されたい。従
ってＨＰＩＡの上位または下位１６ビットのみを変更す
るためには、ホストは修正変更したいと欲している半ワ
ードをＨＨＷＩＬとＨＷＯＢとの組み合わせを通して選
択する必要があるだけである。同様に、ホストはＨＰＩ
Ａの希望する半ワードのみを読みとるように選択するこ
とも可能である。 ＨＰＩＤ読み取りアクセス：読み取りアクセスは実際第
一半ワードアクセスでトリガを掛けられる（ＨＨＷＩＬ
が低状態）。従って、もしも読み取りに際してホストは
第一半ワードのみに関心がある（ＨＷＯＢで選択された
下位または上位半ワード）、これは第二アドレスを要求
する必要が無い。しかしながら、事前フェッチは第二半
ワードが読みとられない限り生じない。第一半ワードの
後続の読み取り（ＨＨＷＩＬ低）または新たな値のＨＰ
ＩＡへの書き込みは、全ての事前フェッチに勝る。一
方、第二半ワードのみの読み取り（ＦＦＷＩＬ高）は認
められず、結果として未定義の動作となる。 書き込みアクセス：書き込みアクセスは第二半ワードア
クセス（ＦＦＷＩＬが高状態）でトリガを掛けられる。
従って、もしもホストが後続の書き込みアクセス中に、
ＨＨＷＩＬ高（および関連するバイト有効）で選択され
たＨＰＩＤの一部を変更したいだけの場合は、単一サイ
クルのみを開始する必要があるだけである。この技術は
一義的にメモり充填に使用される。これを行うために、
ホストは第一アクセスの両方の半ワードにＨＢＥ１：０
＝００を書き込む。後続の書き込みアクセスに際して、
ホストは第一書き込みアクセスで行ったのと同様に、Ｈ
ＨＷＩＬで選択されたＨＰＩＤの部分に同一の値を確実
に書き込む。この場合、ホストは全ての書き込みアクセ
スに際して自動更新書き込み（ＨＣＮＴＬ１；０＝０
１）を実行する。
【０２２６】リセット中のＨＰＩメモリのアクセス ＨＰＩはチップがリセット中は使用できない。しかしな
がら、ブートモードによってはホストがＣＰＵのメモリ
空間（アクセスする前に外部メモリを構成するためにＥ
ＭＩＦ構成レジスタを含む）に書き込むことを可能とす
る。装置はリセット状態ではないが、ＣＰＵ自体はブー
トが完了するまでリセット状態にある。 更に詳しくは後のブートロードの称 参照されたい。
【０２２７】ＥＭＩＦ 概要 外部メモリインタフェース（ＥＭＩＦ）は下記を含むい
くつかの外部装置に対して接続要素不要のインタフェー
スを支援する：ＣＰＵ速度の１倍および１／２倍で実行
される同期バーストＳＲＡＭ（ＳＢＳＲＡＭ）。ＣＰＵ
速度の１／２倍で実行される同期ＤＲＡＭ（ＳＤＲＡ
Ｍ）。非同期ＳＲＡＭ，ＲＯＭ，およびＦＩＦＯを含む
非同期装置。ＥＭＩＦはこれらのインタフェースに対し
て高度にプログラム可能なタイミングを提供する。
【０２２８】外部メモリインタフェース（ＥＭＩＦ）は
図４に示すように４つの要求発信者からの外部バスの要
求にサービスを行う：ＣＰＵプログラムフェッチにサー
ビスを行うオンチッププログラムメモリ制御装置（ＰＭ
Ｃ）。ＣＰＵデータフェッチにサービスを行う、オンチ
ップデータメモリ制御装置（ＤＭＣ）。オンチップＤＭ
Ａ制御装置。外部共有メモリ装置。
【０２２９】もしも複数の要求が同時に到着したとする
と、ＥＭＩＦはこれらの優先順位付けを行い、必要なサ
イクルを実行しなければならない。ＥＭＩＦのブロック
図が図２３に示されている。表３２はＥＭＩＦ信号を記
述している。
【０２３０】
【表３３】
【０２３１】ＥＭＩＦのリセット 装置上の／ＲＥＳＥＴピンを使用するハードウェアリセ
ットは強制的に全てのレジスタ値をそれらのリセット値
とする。リセット中、全ての出力はそれらの無効レベル
に駆動されるが、クロック出力（ＳＤＣＬＫ，ＳＳＣＬ
Ｋ，ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２）は例外であ
って、これらはその信号を使用している外部論理回路が
同期を取れるように連続して駆動される。
【０２３２】ＥＭＩＦレジスタ ＥＭＩＦの制御それを支援しているメモリインタフェー
スはＥＭＩＦ内のメモリ写像されたレジスタの組を通し
て維持される。任意のＥＭＩＦレジスタへの書き込み
は、そのレジスタを使用している全ての仕掛かり中のＥ
ＭＩＦアクセスが完了するまで完了しない。このメモリ
写像されたレジスタが表３３に示されている。
【０２３３】
【表３４】
【０２３４】ＥＭＩＦグローバル制御レジスタ ＥＭＩＦグローバル制御レジスタ（図２４および表３
４）は全てのＣＥ空間に共通なパラメータを構成する。
【０２３５】
【表３５】
【０２３６】６．２．２ ＣＥ空間制御レジスタ ４つのＣＥ空間制御レジスタ（図２５および表３５）は
ＥＭＩＦでサポートされている４つのＣＥ空間に対応し
ている。ＭＴＹＰＥフィールドは対応するＣＥ空間に対
するメモリ型式を識別する。もしもＭＴＹＰＥがＳＤＲ
ＡＭまたはＳＢＳＲＡＭを選択している場合は、レジス
タ内の残りのフィールドは適用されない。もしも非同期
型が選択された場合（ＲＯＭまたは非同期）、残りのフ
ィールドはアドレスの整形およびその空間へアクセスす
るための制御信号とを指定する。ＣＥ空間制御レジスタ
の修正変更はＣＥ空間が無効となるまで生じない。
【０２３７】
【表３６】
【０２３８】ＳＤＲＡＭ制御レジスタ ＳＤＲＡＭ制御レジスタは全てのＣＥ空間用のＳＤＲＡ
Ｍパラメータを制御し、これはそれが関連するＣＥ空間
制御レジスタ（図２５）のＭＴＹＰＥフィールド内のＳ
ＤＲＡＭメモリ型式を指定する。ＳＤＲＡＭ制御レジス
タは全てのＳＤＲＡＭ空間を制御するので、各々の空間
は同一のリフレッシュおよびページ特性を備えたＳＤＲ
ＡＭを含まなければならない。
【０２３９】
【表３７】
【０２４０】ＳＤＲＡＭタイミングレジスタ ＳＤＲＡＭリフレッシュ周期レジスタ（図２７および表
３７）はＳＤＲＡＭのリフレッシュＲＥＲＩＯＤをＣＬ
ＫＯＵＴ２サイクル（ＣＰＵクロック速度の１／２倍）
で制御する。オプションとして、このリフレッシュ周期
はＣＰＵへの割り込みを送ることが出来る。従って、こ
のカウンタはＳＤＲＡＭがそのシステムで使用されない
場合は、汎用タイマとして使用される。ＣＯＵＮＴＥＲ
値はＣＰＵで読み取ることが出来る。カウンタがゼロに
達すると、これはＲＥＲＩＯＤで自動的に再ロードさ
れ、割り込みがＣＰＵに送られる。
【０２４１】
【表３８】
【０２４２】ＳＤＲＡＭインタフェース ＥＭＩＦは１６Ｍビット、２バンクおよび６４Ｍビッ
ト、４バンクＳＤＲＡＭをサポートし、システム設計者
に高速かつ高密度メモリに対するインタフェースを提供
する。以下の章はＥＭＩＦ ＳＤＲＡＭインタフェース
を説明している。ＥＭＩＦは表３８に示されるＳＤＲＡ
Ｍ命令を支援する。１６Ｍビットおよび６４ＭビットＳ
ＤＲＡＭインタフェースが図２８および図２９に示され
ている。
【０２４３】表４０はピン接続とＳＤＲＡＭ動作に特定
された関連の信号を説明している。表３９はＥＭＩＦ経
由で構成することが可能な全てのＳＤＲＡＭを示す。
【０２４４】
【表３９】 図２８および図２９に於いて、ＣＥ０，ＣＥ２およびＣ
Ｅ３はＳＤＲＡＭで使用可能である。従って、ｎ＝０，
ｎ＝２またはｎ＝３である。またＣＬＫＯＵＴ２はＳＤ
ＣＬＫと同一のタイミングなので、ＳＤＲＡＭの複数の
ＣＥ空間が使用されかつ追加のドライブ機能が必要なシ
ステムで使用出来る。
【０２４５】
【表４０】
【０２４６】
【表４１】
【０２４７】ＳＤＲＡＭ初期化 ＥＭＩＦはいずれかのＣＥ空間がＳＤＲＡＭ用に構成さ
れる場合は、ＳＤＲＡＭを初期化するために必要な機能
を実行する。ＳＤＲＡＭ初期化はＥＭＩＦ ＳＤＲＡＭ
制御レジスタ内のＩＮＩＴに１を書き込むことで要求さ
れる。初期化の事象の実際の手順は下記の通りである： １．ＳＤＲＡＭとして構成された全てのＣＥ空間に対し
てＤＣＡＢ命令を実行する。 ２．３つのリフレッシュ命令を実行する。 ３．ＳＤＲＡＭとして構成された全てのＣＥ空間に対し
てＭＲＳ命令を実行する。
【０２４８】ＤＣＡＢサイクルは、／ＨＯＬＤ入力が有
効でない（ホスト要求）場合は、リセット後直ちに実行
される。もしも／ＨＯＬＤが有効の場合、ＤＣＡＢ命令
はそのホールド条件が取り除かれるまで実行されない。
この場合、外部の要求者はＳＤＲＡＭ初期化を実行しそ
の制御を行うまで、ＳＤＲＡＭバンクのいずれに対して
もアクセスを試みてはならない。
【０２４９】ページ境界監視 ＳＤＲＡＭはページメモリ型なので、ＥＭＩＦ ＳＤＲ
ＡＭ制御装置はＳＤＲＡＭの有効行を監視して行の境界
がアクセス中にまたがらないようにしている。この監視
を行うために、ＥＭＩＦは開かれているページのアドレ
スを格納し、そのアドレスを後続のＳＤＲＡＭバンクの
アクセスに備えて比較を実行する。この格納および比較
は各々のＣＥ空間に対して独立して実施される。
【０２５０】比較されるアドレスビットの数は、ＲＭＩ
Ｆ ＳＤＲＡＭ制御レジスタのＳＤＷＩＤフィールド内
にプログラムされたページサイズの関数である。もしも
ＳＤＲＡＭ制御フィールド内のＳＤＷＩＤ＝０の場合
は、ＥＭＩＦはＳＤＲＡＭとして構成されたＣＥ空間が
４つの８ビット幅ＳＤＲＡＭを有すると予測し、これら
のページサイズは５１２である。従って比較される論理
バイトアドレスビットは２６：１１である。もしもＳＤ
ＷＩＤ＝１の場合は、ＥＭＩＦはＳＤＲＡＭのＣＥ空間
が２つの１６ビット幅ＳＤＲＡＭを有すると予測し、こ
のページサイズは２５６である。従って比較される論理
バイトアドレスビットは２３：１０である。
【０２５１】もしもアクセス中にページ境界をまたがる
と、ＥＭＩＦはＤＣＡＢ命令を実行し新たな行アクセス
を開始する。また、アクセスの方向の変更（読み取りか
ら書き込みまたは書き込みから読み取り）はページ欠落
を引き起こす。現行のアクセスを単に終了するだけで
は、有効ＳＤＲＡＭ行を強制的に閉じさせる条件とはな
らないことに注意されたい。ＥＭＩＦは先を見越してこ
の有効行を閉じる必要が生じるまで開いたまま残してい
る。この機能により無効化／再有効化のオーバーヘッド
が減り、インタフェースをメモリアクセスのアドレス場
所指定に全面的に利用できる。
【０２５２】リフレッシュ ＳＤＲＡＭ制御レジスタ内のＲＦＥＮビット（表３６）
はＥＭＩＦのＳＤＲＡＭリフレッシュモードを選択す
る。ＲＦＥＮフィールド内の値が０であると、全てのＥ
ＭＩＦリフレッシュを無効とする、使用者はリフレッシ
ュが外部装置内で行われることを保証しなければならな
い。ＲＦＥＮフィールド内の値が１の場合は、以下に説
明するようにＥＭＩＦがＳＤＲＡＭのリフレッシュを実
行出来るように有効化する。
【０２５３】リフレッシュ命令（ＲＥＦＲ）は、ＣＥ空
間制御レジスタ（図２５）のＭＴＹＰＥフィールドを具
備したＳＤＲＡＭを使用するように選択された全てのＣ
Ｅ空間に対して全ての／ＣＥ信号を有効とする。ＲＥＦ
Ｒは自動的にＤＣＡＢ命令に先立って行われる。これは
ＳＤＲＡＭを具備した全てのＣＥ空間が動作していない
ことを保証する。ＤＣＡＢ命令に続いて、ＥＭＩＦは”
先行”リフレッシュの実行を開始し、これをその他のＳ
ＤＲＡＭアクセスが仕掛かり中で無ければＥＭＩＦ Ｓ
ＤＲＡＭ制御レジスタ内のＰＥＲＩＯＤ値で定義された
速度で行う。
【０２５４】ＳＤＲＡＭインタフェースは送られてきた
リフレッシュ要求の数を監視しそれらを実行する。ＥＭ
ＩＦ ＳＤＲＡＭ制御ブロックの中で小さな２ビットカ
ウンタがリフレッシュ要求の未処理件数を監視する。こ
のカウンタはリフレッシュ要求を受ける毎に増加更新
し、リフレッシュサイクルが実行される毎に減数更新す
る。このカウンタは値が１１または００で飽和する。リ
セット時にはこのカウンタは自動的に１１にセットさ
れ、アクセスが開始される前にいくつかのリフレッシュ
が必ず行えるようにしている。
【０２５５】図３０に示されているように、ＥＭＩＦ
ＳＤＲＡＭ制御装置はＳＤＲＡＭリフレッシュ要求の優
先順位付けを、ＥＮＩＦ要求者からそこに送られたその
他のデータアクセス要求との間で行う。下記の規則に従
う：カウンタの値が１１の場合はページ情報レジスタを
無効とし、制御装置に現行ＳＤＲＡＭページを強制的に
閉じさせる。値が１１であることは緊急リフレッシュ条
件を示している。従って、ＥＭＩＦ ＳＤＲＡＭ制御装
置は３つのＲＥＦＲ命令を実行し、これによってＤＣＡ
Ｂ命令に続いて現行アクセスの残りを処理する前にカウ
ンタを００まで減数更新する。もしもＳＤＲＡＭが複数
のＣＥ空間内に存在する場合は、ＤＣＡＢリフレッシュ
手順がＳＤＲＡＭを含む全ての空間内で発生する。ＳＤ
ＲＡＭインタフェースのアイドリング時間中に、ＥＭＩ
Ｆからの仕掛かり中の要求が１つも無い場合は、このＳ
ＤＲＡＭインタフェースはカウンタ値がゼロで無い限り
ＲＥＦＲ命令を実行する。この機能により、後に行われ
る実際のＳＤＲＡＭアクセス中に緊急リフレッシュが行
われる可能性が減少する。もしもＳＤＲＡＭが複数のＣ
Ｅ空間内に存在する場合、このリフレッシュは全てのイ
ンタフェースが無効ページ情報を具備してアイドリング
中の場合にのみ発生することに注意されたい。
【０２５６】ＥＭＩＦ ＳＤＲＡＭインタフェースはＣ
ＡＳ−先行−ＲＡＳリフレッシュサイクルをＳＤＲＡＭ
に対して実行する。ＳＤＲＡＭ製造者の中にはこれを自
動リフレッシュと呼ぶ者も居る。ＲＥＦＲ命令の前に、
ＤＣＡＢ命令が全てのＣＥ空間に対して実行され、全て
の動作中のバンクが確実に閉じられるようにＳＤＲＡＭ
に指示する。ページ情報はＲＥＦＲ命令の前後で常に無
効である；従ってリフレッシュサイクルは常にページを
欠落させる。非動作サイクルがリフレッシュ命令の前に
必要なことを注意されたい。
【０２５７】モードレジスタセット 図３１に示さるように、ＥＭＩＦはＤＡＣＢ命令と続い
てＭＲＳ命令を、ＥＭＩＦ ＳＤＲＡＭ制御レジスタの
ＩＮＩＴフィールドがセットされると必ず自動的に実行
する。ＩＮＩＴは装置がリセットされるか、または使用
者が書き込むことでセット出来る。ＤＣＡＢおよびＲＥ
ＦＲ命令と同様に、ＭＲＳ命令はＳＤＲＡＭとして構成
されている全てのＣＥ空間に対してＭＴＹＰＥフィール
ドを通して保持するように実行される。ＭＲＳサイクル
に続いて、ＩＮＩＴビットは自分自身で消去して複数の
ＭＲＳサイクルが発生することを防止している。続いて
バスの制御をＥＭＩＦに戻す前にその元の値に戻さなけ
ればならない。これに代わる方法として、使用者がＥＭ
ＩＦグローバル制御レジスタ内のＨＯＬＤおよびＨＯＬ
ＤＡビットをポーリングして、外部保持の完了を検出す
ると、ＥＭＩＦ ＳＤＲＡＭ制御レジスタ内のＩＮＩＴ
ビットを設定することによってＥＭＩＦを再初期化する
ことが出来る。
【０２５８】ＥＭＩＦは常にモードレジスタ値として0x
0030をＭＲＳ命令中に使用する。表４１はモードレジス
タビット、ＥＭＩＦピン、およびそのモードレジスタ値
の間の写像を示す。
【０２５９】表４２はこのモードレジスタ値で選択され
たＳＤＲＡＭ構成を示す。
【０２６０】
【表４２】
【０２６１】
【表４３】
【０２６２】アドレスシフト 同一のＥＭＩＦピンが行および列アドレスをアドレス指
定するため、ＥＭＩＦインタフェースは行および列アド
レス選択の中でアドレスを適切にシフトする。表４３は
バイトアドレスのビット間の翻訳とそれらが行および列
アドレスとしてＥＡピン上に現れる様子を示している。
ＳＤＲＡＭはアドレス入力を制御と同様にアドレスとし
ても使用する。この考察の中で下記の項目が全体像を明
らかにする：ＳＤＲＡＭのバンク選択ビット（１６Ｍビ
ットＳＤＴＡＭ上のＥＡ１１；６４ＭビットＳＤＲＡＭ
上のＥＡ１３，ＥＡ１２）に対応するアドレスラインが
ＳＤＲＡＭ制御装置により内部的にラッチされる。これ
によりバンク選択がＲＥＡＤおよびＷＲＴ命令中に確実
に正しく保持される。従って、ＥＭＩＦはこれらの値を
行および列アドレスの両方で示されるように維持する。
ＥＭＩＦはバンク選択（ＳＤＡ１０）以下のアドレスビ
ットを、／ＲＡＳが有効低で無い限り強制的に低とし、
アクセスのページの終了時点のＤＣＡＢ命令中に高状態
とする。これによりＲＥＡＤまたはＷＲＴ命令に続いて
発生する自動事前チャージを防止することが出来る。
【０２６３】
【表４４】
【０２６４】５つのＳＤＲＡＭタイミングパラメータが
ＥＭＩＦをＳＤＲＡＭ速度制限から解除する。これらの
パラメータの３つはＥＭＩＦ ＳＤＲＡＭ制御レジスタ
経由でプログラム可能である；残りの２つは表４４に示
されるように一定値と仮定される。３つのプログラム可
能値はＳＤＲＡＭのＥＭＩＦ制御がこれらの最小タイミ
ング要求に従うことを保証する。個別のＳＤＲＡＭに対
して適切なパラメータに関してはＳＤＲＡＭデータシー
トを参照されたい。
【０２６５】
【表４５】
【０２６６】図３２に示されるように、ＳＤＲＡＭ無効
化（ＤＣＡＢ）はハードウェアリセット後、またはＥＭ
ＩＦ ＳＤＲＡＭ制御レジスタ内のＩＮＩＴ＝１の時に
実行される。このサイクルはまたページ境界を閉じる際
に、ＲＥＦＲ，ＭＲＳの前にＳＤＲＡＭによっても要求
される。ＤＣＡＢ命令中に、ＳＤＡ１０は高状態に駆動
されて全てのＳＤＲＡＭバンクが無効状態になることを
保証する。
【０２６７】ＳＤＲＡＭ読み取り 図３３に示されるように、ＳＤＲＡＭ読み取り中に選択
されたバンクがＡＣＴＶ命令中の行アドレスで有効化さ
れる。この例では４つの読み取り命令が４つの異なる列
アドレスに対して実行される。ＥＭＩＦは３つのＣＡＳ
待ち時間と１つのバースト長とを使用する。３サイクル
の待ち時間により、データは対応する列アドレスの３サ
イクル後に現れる。最後の列アクセスに続いて、ＤＣＡ
Ｂサイクルがそのバンクを無効とするために実行され
る。１つのアイドリングサイクルが最後の読み取り命令
とＤＣＡＢ命令との間に挿入されていて、ＳＤＲＡＭタ
イミング要求に合わせている。データの転送はＤＣＡＢ
命令中およびその前に完了していることに注意された
い。もしも新たなアクセスが仕掛かり中で無い場合は、
ＤＣＡＢ命令はページ情報が無効となる時点まで実行さ
れない。列アクセスおよびＤＣＡＢ命令中のＥＡ［１
３：１１］の値は、ＡＣＴＶ命令中にラッチされた値で
ある。
【０２６８】ＳＤＲＡＭ書き込み 図３４に示されるように、全てのＳＤＲＡＭ書き込みは
１バースト長である。バンクはＡＣＴＶ命令中の列アド
レスで有効化される。書き込みに際しては待ち時間が無
いので、データはその列アドレスと同一サイクルで出力
される。無効バイトへの書き込みは適切なＤＱＭ入力経
由で無効化される；この機能はバイトおよび半ワード書
き込みに有効である。最後の書き込み命令に続いて、１
アイドリングサイクルが挿入されてＳＤＲＡＭタイミン
グ要求に整合させる。続いてそのバンクはＤＣＡＢ命令
によって無効化され、メモリインタフェースは新たなペ
ージアクセスを開始することが出来る。もしも仕掛かり
中の新たなアクセスが存在しない場合は、ＤＣＡＢ命令
はページ情報が無効となる（章６．３．２参照）時まで
実行されない。列アクセスおよびＤＥＡＣ命令の間ＥＡ
［１３：１１］上の値は、ＡＣＴＶ命令中にラッチされ
た値である。
【０２６９】ＳＢＲＡＭインタフェース 図３５に示されるように、ＥＭＩＦは工業規格同期バー
ストＳＲＡＭに直接インタフェースを取る。このメモリ
インタフェースは高速メモリインタフェースをＳＤＲＡ
Ｍのいくつかの制限を受けることなく可能とする。最も
注目すべき点は、ＳＢＳＲＡＭはＳＲＡＭ装置であるの
で同一方向への随意アクセスが単一サイクルで行える事
である。ＳＢＳＲＡＭインタフェースはＣＰＵクロック
速度またはこの１／２の速度のいずれかで動作する。こ
の選択はＥＭＩＦグローバル制御レジスタ内のＳＳＣＲ
Ｔビットの設定に基づいて行われる。
【０２７０】表４５の４つのＳＢＳＲＡＭ制御ピンは現
行動作を決定するＳＳＣＬＫの立ち上がりでＳＢＳＲＡ
Ｍによりにラッチされる。これらの信号はＳＢＳＲＡＭ
用のチップ選択ラインが低状態の場合にのみ有効であ
る。／ＡＤ信号はＳＢＳＲＡＭ装置が、アドレスを十分
早く提供することの出来ない制御装置とインタフェース
するためにアドレスを内部的に生成出来るようにするた
めに使用される。ＥＭＩＦはアドレスを要求される速度
で生成できるからこの信号を使用する必要は無い。
【０２７１】
【表４６】
【０２７２】ＳＢＳＲＡＭアクセス最適化 ＳＢＳＲＡＭはその構造上表には現れない、これは読み
取りデータがアドレス及び制御情報に続いていることを
意味する。結果として、ＥＭＩＦはいくつかのサイクル
を読み取りと書き込み命令の間に挿入し、ＥＤ［３１：
０］バス上で競合が生じないようにしている。ＥＭＩＦ
はこのやり直しの損失を最小に維持する。バス上で向き
を変更する際に最初に２サイクルの損失が存在する。一
般的に規則は次の通りである；バーストシーケンスの最
初のアクセスは２サイクル開始損失を被る。
【０２７３】ＳＢＳＲＡＭ読み取り 図３６はＳＢＳＲＡＭの１６ワード読み取りを示す。ア
クセス毎に新たなアドレスがＳＢＳＲＡＭストローブさ
れ、これらは／ＳＳＡＤＳストローブ低で指示される。
最初のアクセスは２サイクルの初期開始損失を必要とす
る；その後全てのアクセスが単一ＳＳＣＬＫサイクルで
生じる。
【０２７４】ＳＢＳＲＡＭ書き込み 図３７はＳＢＳＲＡＭの６ワード書き込みを示す。アク
セス毎に新たなアドレスがＳＢＳＲＡＭの中にストロー
ブされる。最初のアクセスは２サイクルの初期開始損失
を必要とする；その後全てのアクセスは単一ＳＳＣＬＫ
サイクルで行うことが出来る。
【０２７５】非同期インタフェース 非同期インタフェースは使用者に構成可能メモリサイク
ル型式を提供し、種々のメモリおよび周辺機器型式とイ
ンタフェースを取るために使用される；ＳＲＡＭ，ＥＰ
ＲＯＭ，ＦＬＡＳＨ，同様にＦＰＧＡおよびＡＳＩＣ設
計を含む。
【０２７６】表４６は非同期インタフェースピンを示
す。
【０２７７】図３８は標準ＳＲＡＭへのインタフェース
を示す。図３９はＦＩＦＯとのインタフェースを示す。
図４０、図４１、および図４２は８−、１６−、および
３２ビットＲＯＭへのインタフェースを示す。ＲＯＭは
どのＣＥ空間ともインタフェースされるが、これはしば
しばＣＥ１空間で使用されるがそれはこの空間が３２ビ
ット未満の幅に対して構成されているためである。
【０２７８】
【表４７】
【０２７９】ＲＯＭモード ＥＭＩＦはＥＭＩＦ ＣＥ空間制御レジスタ内のＭＴＹ
ＰＥフィールドで選択された８−および１６−ビット幅
ＲＯＭアクセスモードをサポートする。これらの狭い幅
のメモリ空間からデータを読みとる際に、ＥＭＩＦは複
数の読み取りを３２ビット幅値の中に詰め込む。このモ
ードは第一に８−ビットおよび１６−ビットＲＯＭ装置
へのワードアクセスを意図している。従って、下記の制
約が適用される：読み取り動作は、アクセスサイズまた
はメモリ幅に関係なく常に３２ビット読み取りである。
アドレスは狭いメモリに対する正しいアドレスを提供す
るために適切にシフトアップされる。シフト量は１６ビ
ットＲＯＭに対しては１、また８ビットＲＯＭに対して
は２である。従って、高アドレスビットはシフトアウト
され、／ＣＥ空間が全ＥＡバスに広がる場合はアクセス
は取りまとめられる。表４７は全ての可能な非同期メモ
リ幅に対するＣＥ１空間へのアクセス中に、どのアドレ
スビットがＥＡバス上に存在するかを示す。ＥＭＩＦは
常に下位アドレスを最初に読み取り、これらを最下位バ
イトに詰め込み、後続のアクセスを高位順位のバイトの
中に詰め込む。
【０２８０】従って、ＲＯＭ内で期待される詰め込みフ
ォーマットは、ＬＥＮＤＩＡＮビットの値に関係なく常
に小エンディアンである。
【０２８１】
【表４８】
【０２８２】８ビットＲＯＭ ８ビットＲＯＭモードに於いて、アドレスは２つだけ左
シフトされバイト幅ＲＯＭへアクセスするためにＥＡ上
にバイトアドレスを生成する。ＥＭＩＦは常に４つの後
続バイトをワードアクセス内の４バイト（バイトアドレ
ス＝４Ｎ）境界の上に整列させる。バイトは下記のアド
レス順序でフェッチされる：４Ｎ，４Ｎ＋１，４Ｎ＋
２，４Ｎ＋３。バイトは下記の小エンディアン順序で最
上位バイトから最下位バイトへ、３２ビットワードの中
へ詰め込まれる：４Ｎ＋３，４Ｎ＋２，４Ｎ＋１，４
Ｎ。
【０２８３】１６ビットＲＯＭ １６ビットＲＯＭモードに於いて、アドレスは１つ左シ
フトされ１６ビット幅ＲＯＭへアクセスするためにＥＡ
上に半ワードアドレスを生成する。ＥＭＩＦは常に２つ
の半ワードをワードアクセス内の４バイト（バイトアド
レス＝４Ｎ）境界の上に整列させる。半ワードは下記の
アドレス順序でフェッチされる：４Ｎ，４Ｎ＋２。半ワ
ードは下記の小エンディアン順序で最上位半ワードから
最下位半ワードへ、３２ビットワードの中へ詰め込まれ
る：４Ｎ＋２，４Ｎ。
【０２８４】プログラム可能ＡＳＲＡＭパラメータ ＥＭＩＦは常に非同期アクセスを整形するために高位の
プログラム性を可能とする。これを許容するプログラム
可能パラメータは： セットアップ：メモリサイクルの始まり（／ＣＥ低、ア
ドレス有効）と読み取りまたは書き込みストローブの有
効化の間の時間。 ストローブ：有効化と読み取り（／ＡＲＥ）またはスト
ローブ（／ＡＷＥ）の無効化との間の時間。 ホールド：読み取りまたは書き込みストローブの無効化
とこのサイクルの終わり（これはアドレス変更または／
ＣＥ信号の無効化のいずれか）との間の時間。 折り返し時間：装置出力（読み取りデータ）の無効化と
メモリ装置の中へのデータ駆動（書き込みデータ）の間
の時間。
【０２８５】これらのパラメータは、ＥＭＩＦ ＣＥ空
間制御レジスタ（図２５）内のフィールド経由でＣＰＵ
クロックサイクルの形でプログラム可能である。個別の
セットアップ、ストローブ、およびホールドストローブ
パラメータは読み取りおよび書き込みアクセスに対して
有効である。ＳＥＴＵＰ、ＨＯＬＤ、およびＳＴＲＯＢ
Ｅフィールドは実際のサイクル計数を表すが、これとは
対照的にＳＤＲＡＭパラメータはサイクル計数−１であ
る。ＳＥＴＵＰおよびＳＴＲＯＢＥフィールドは最小計
数１を有する。ＳＥＴＵＰおよびＳＴＲＯＢＥに対し
て、計数０は計数１として取り扱われる。ＨＯＬＤは０
サイクルにセットされる。しかしながらＴＡフィールド
はサイクル計数−１に指定される。図４３はこれらのパ
ラメータの使用方法を図示する。
【０２８６】非同期読み取り 図４３は３つの非同期読み取りを図示する。第一番目は
ＣＥ０読み取りで、setup/strobe/hold が２／４／１に
セットされている。第二番目は同じであるが外部無効準
備完了のためストローブ幅が追加されている。第三番目
はＣＥ１読み取りであって、setup/strobe/hold が４／
５／３にセットされている。１つの非同期読み取りは下
記のように進行する： セットアップ周期の開始時点で −／ＣＥが有効低となる。 −／ＡＯＥが有効低となる。 −／ＢＥ［３：０］が有効となる。 −ＥＡが有効となる。 ストローブ周期の開始時点で −／ＡＲＥが有効低に引き下げられる。 ホールド周期の開始時点で −／ＡＲＥが無効高に引き上げられる。 −データはＣＬＫＯＵＴ１の立ち上がりでホールド周期
の開始（ストローブ周期の終わり）と同時に、／ＡＲＥ
の低から高への遷移の直前にサンプリングされる。 ホールド周期の終了時点で −／ＣＥは無効となるが、これは別の読み取りアクセス
が同一／ＣＥ空間に対して次のサイクルで予定されてい
ない限りに於いて行われる。 −／ＡＯＥは無効となるが、これは別の読み取りアクセ
スが同一／ＣＥ空間に対して次のサイクルで予定されて
いない限りに於いて行われる。
【０２８７】非同期書き込み 図４３内の第一アクセス、ＣＥ０空間書き込み、は３／
６／３のsetup/strobe/hold を具備した非同期書き込み
を図示している。１つの非同期書き込みは下記のように
進行する。 セットアップ周期の開始時点で −／ＣＥが有効低となる。 −／ＢＥ［３：０］が有効となる。 −ＥＡが有効となる。 −ＥＤが有効となる。 ストローブ周期の開始時点で −／ＡＷＥが無効低になる。 ホールド周期の開始時点で −／ＡＷＥが無効高になる。 −データはＣＬＫＯＵＴ１の立ち上がりでホールド周期
の開始（ストローブ周期の終わり）と同時に、／ＡＷＥ
の低から高への遷移の直前にサンプリングされる。 ホールド周期の終了時点で −ＥＤが三状態となるが、これは別の書き込みアクセス
が同一／ＣＥ空間に対して次のサイクルで予定されてい
ない場合にのみ行われる。 −／ＣＥは無効となるが、これは別の書き込みアクセス
が同一／ＣＥ空間に対して次のサイクルで予定されてい
ない場合にらみ行われる。 −もしも次のアクセスが読み取りの場合、折り返し時間
のサイクルがＡＯＥが有効となる前に挿入される。
【０２８８】折り返し時間 図４３はプログラム可能折り返し時間パラメータの使用
方法を図示する。バスの競合を避けるためにＥＭＩＦは
プログラム可能折り返し時間サイクルを２つの状況で挿
入する： １．別のＣＥ空間への任意のアクセス（非同期であるか
否かに関わらず）が続く非同期ＣＥ空間への読み取りア
クセスの間。図４３に於いて、これは第二ＣＥ０読み取
りとＣＥ１読み取りとの間に生じる。この例において、
折り返し時間は２サイクルで、ＥＭＩＦ ＣＥ０空間制
御レジスタ内のＴＡ＝１でセットされる。 ２．同一ＣＥ空間への書き込みアクセスが続く、非同期
ＣＥ空間への読み取りアクセスの間。１サイクルの一定
の折り返し時間が、同一ＣＥ空間への読み取りが続く、
書き込みの間に挿入される。これは図４３の中でＣＥ０
書き込みと第一ＣＥ０読み取りとの間に示されている。
１サイクルの一定の折り返し時間が、同一要求者から異
なるＣＥ空間への２つの連続したアクセスの間に挿入さ
れる。この折り返しサイクルは２つのＣＥ空間内のメモ
リ型式には無関係に生じる。挿入される折り返し時間サ
イクルの数はＴＡ＋１で、ＥＭＩＦ ＣＥ空間制御レジ
スタ内で定義される。折り返し時間周期の間、影響され
るＣＥ空間の／ＣＥおよび／ＡＯＥは無効となって、依
然としてバスを駆動しているその空間内の装置を遮断す
る。これらのサイクルは後続のアクセスとの間の時間が
ＴＡ＋１サイクル未満の場合にのみ挿入される。
【０２８９】準備完了入力 図４３内の第二ＣＥ０空間読み取りは読み取り動作を図
示している。プログラム可能整形に加えて、／ＡＲＤＹ
入力を無効化することによってストローブ周期の中に特
別サイクルを挿入する事が出来る。準備完了動作は下記
のように働く：準備完了は３つのＣＬＫＯＵＴ１サイク
ルを取ってバス上に反応を引き起こす。もしも／ＡＲＤ
ＹがＣＬＫＯＵＴ１サイクルの間低状態である場合は、
ストローブ周期は／ＡＲＤＹを認識する変化の後に完全
に３つのＣＬＫＯＵＴ１サイクル分延長される。各々の
ＣＬＫＯＵＴ１の変化に対して、サンプリング周期が開
始された後その準備完了は無効低状態であり、ストロー
ブ幅は１クロック分延長される。
【０２９０】図４３に於いて、第二読み取りは２サイク
ルの無効／ＡＲＤＹのため２クロック分延長される。
【０２９１】／ＡＲＤＹの効果で遅延が生じるため、セ
ットアップおよびストローブ時間が非常に小さい場合は
注意が必要である。例えば、ストローブ周期が１の場
合、／ＡＲＤＹはセットアップ周期が終了する２サイク
ル前にサンプリングされる。この場合もしもセットアッ
プ周期が２の場合は、／ＡＲＤＹはアクセスが開始され
るのと同一の変化エッジでサンプリングされる。
【０２９２】ホールドインタフェース ＥＭＩＦは外部バスに対するホールド要求に応答する。
ホールドハンドシェイクにより外部装置とＥＭＩＦが外
部バスを共有出来るようになる。このハンドシェイク機
構は２つの信号を使用する： １．／ＨＯＬＤ非同期ホールド要求入力。外部装置はこ
のピンを低状態に駆動してバスアクセス要求を行う。ホ
ールドは有効動作中にＥＭＩＦが受信することの出来る
最高優先順位要求である。ホールドが要求されると、Ｅ
ＭＩＦは可能な限り早い時点でバスの駆動を中止する
が、これは必然的に現行アクセスの完了、装置無効化、
およびＳＤＲＡＭバンク無効化を伴う。外部装置はバス
を駆動したいと望むのであれば／ＨＯＬＤを低状態に駆
動し続けなければならない。／ＨＯＬＤ入力は内部的に
ＣＰＵクロックに同期されている。 ２．／ＨＯＬＤＡ：ホールド肯定確認出力。ＥＭＩＦは
その信号出力を高インピーダンス状態にした後、この信
号を有効低状態とする。次に外部装置はそのバスを要求
通りに駆動する。ＥＭＩＦは全ての出力を高インピーダ
ンス状態にするが、クロック出力は除く：ＣＬＫＯＵＴ
１，ＣＬＫＯＵＴ２，ＳＤＣＬＫおよびＳＳＣＬＫ。
【０２９３】外部装置がバスを独立して駆動しようと試
みないことを保証する機構は存在しない。設計者はシス
テムレベル、例えばリフレッシュの様に実行される必要
のある問題を意識する必要がある。ホスト要求の間、Ｅ
ＭＩＦ内のリフレッシュカウンタはリフレッシュ要求を
記録し続ける、しかしながら／ＨＯＬＤ入力を無効高レ
ベルに戻すことで、バス制御がＥＭＩＦに許可して戻さ
れるまでリフレッシュサイクルは実行されない。使用者
はＥＭＩＦグローバル制御レジスタ内のＮＯＨＯＬＤビ
ットを設定することにより外部ホールドを防止する。
【０２９４】優先順位 表４８はＥＭＩＦが複数の仕掛かり中要求の場合に使用
する優先順位手順を図示する。この優先順位手順は、Ｄ
ＭＡ制御装置を通して要求を発しているＤＭＡが高順位
の場合は変更される。 このモードはＤＭＡチャンネル
一次制御レジスタ内のＰＲＩビットをセットする事によ
りＤＭＡ内にセットされる。
【０２９５】一度要求者（この事例ではリフレッシュ制
御装置もまた１つの要求者と考えられることに注意）の
優先順位付けがなされかつ選択されると、新たな要求は
その選択された要求者が要求を行うことを中止するかま
たは後続のより高い優先順位の要求が発生するまで認識
されない。この場合、先の要求者が発した全ての要求
は、新たな要求者がその要求を行う前に完了することが
許されている。
【０２９６】もしもＥＭＩＦグローバル制御レジスタ
（図２４）の調停ビットがセットされている場合（ＲＢ
ＴＲ８＝１）、一度要求者がＥＭＩＦの制御を得ると、
それは要求者がＥＭＩＦを必要とする限り、またはより
高い優先順位の要求者がＥＭＩＦを要求するまでの間に
８ワード要求が発生するまでその制御を維持する。より
高い優先順位の要求者がＥＭＩＦを必要とする場合、現
行の制御装置が制御を放棄するかまたは８ワード要求が
完了するまで、それは制御を得ることは出来ない。もし
も長堤ビットがセットされていない場合は（ＲＢＴＲ８
＝０）、要求者はＥＭＩＦの制御をそれがＥＭＩＦを必
要とする限り、またはより高い優先順位の要求者がＥＭ
ＩＦを要求するまで維持する。現行の制御装置は、発生
している要求の数に関係なく、より高い優先順位の要求
者で割り込みをかけられる。
【０２９７】
【表４９】
【０２９８】クロック出力有効 ＥＭＩ放射を減少させるために、ＥＭＩＦはＣＬＫＯＵ
Ｔ２，ＣＬＫＯＵＴ１，ＳＳＣＬＫおよびＳＤＣＬＫを
無効化（高状態に保持）することが出来る。この機能は
ＥＭＩＦ ＳＤＲＡＭ制御レジスタ内のＣＬＫ２ＥＮ，
ＣＬＫ１ＥＮ，ＳＳＣＥＮ、およびＳＤＣＥＮビットを
経由して実行される。
【０２９９】電源断操作 電源断２に於いてリフレッシュが有効化される。ＳＳＣ
ＬＫ，ＣＬＫＯＵＴ１，ＣＬＫＯＵＴ２は高状態に保持
される。電源断３に於いて、ＥＭＩＦはあたかもそれが
リセット状態にいるかの様に動作する。
【０３００】エミュレーション停止動作 ＥＭＩＦはエミュレーション停止中も動作を継続する。
ＥＭＩＦを通してのエミュレータアクセスは、ＥＭＩＦ
状態を変更し一度停止が中止されることによる開始時損
失の影響を受ける。
【０３０１】ブート 概要 装置を適切に初期化するために、装置は種々のブート構
成を提供している。これらの構成は装置が初期化に備え
てリセットされた後にマイクロプロセッサ１が同様な動
作を実行するかを決定する。外部入力ピンでセットされ
るこれらのブート構成は下記を決定する：その装置が選
択するメモリマップ。このメモリマップはアドレス０に
内部または外部メモリが写像されているか否かを決定す
る。アドレス０に於ける外部メモリの型式、（外部メモ
リがアドレス０に写像されている場合）。アドレス０の
メモリをＣＰＵが実行を許可される前に初期化するため
に使用されるブートプロセス。
【０３０２】装置リセット 外部装置リセット７６は有効低ＲＥＳＥＴ信号である。
ＲＥＳＥＴ−が有効低の間その装置はリセット状態に保
持される。この周期の間その装置は予め記述されたリセ
ット状態に初期化される。全ての三状態可能出力は三状
態に設定される。その他の全ての出力は関連する章で記
述された状態に戻される。リセット許可は装置ＣＬＫＩ
Ｎ同様にＣＰＵクロックでラッチされる。従ってリセッ
トはＣＬＫＩＮ同様にＣＰＵクロック（ＣＬＫＯＵＴ
１）サイクルに関して最小低時間を有する。装置をリセ
ットするための詳細なタイミング要求はデータシートの
中に記述されている。ＲＥＳＥＴの立ち上がりでプロセ
ッサが予め定められたブート構成で開始される。
【０３０３】ブート構成 外部ピンＢＯＯＴＭＯＤＥ［４：０］はその部分のブー
ト構成を決定する。ＢＯＯＴＭＯＤＥ［４：０］の値は
ＲＥＳＥＴ−の立ち上がりでラッチされる。これらのピ
ンは適切にセットアップされて有効となっていて、この
立ち上がりを掴む必要がある。個部とのタイミング要求
に関してはデータシートを参照されたい。このブート構
成は下記を決定する（表４９）：装置メモリマップ。リ
セット位置、アドレス０に於けるメモリの型式。リセッ
ト時にどのブートロードプロセスが初期化されたか。
【０３０４】
【表５０】
【０３０５】メモリマップ ２つのメモリマップ、ＭＡＰ０およびＭＡＰ１（表５
０）が存在する。これらの違いは、ＭＡＰ０はアドレス
０に写像された外部メモリを有し、ＭＡＰ１はアドレス
０に写像された内部メモリを有する点である。内部周辺
機器用に割り当てられた空間はその目的のために予約さ
れた空間を表すことに注意されたい。予約されている全
メモリ空間が割り当てられているわけでは無い。ここに
於ける周辺機器ならびに内部機器に関する説明を参照さ
れたい。
【０３０６】
【表５１】
【０３０７】アドレスリセットアドレスに於けるメモリ 表４９に示されるように、ブート構成はプロセッサ動作
用のリセットアドレス、アドレス０に配置されたメモリ
の型式を決定する。ＢＯＯＴＭＯＤＥピンがＭＡＰ１を
選択するとき、このメモリは内部メモリである。装置モ
ードがＭＡＰ０にあるとき、メモリは外部メモリであ
る。外部メモリが選択されているとき、ＢＯＯＴＭＯＤ
Ｅはまたリセットアドレスに於けるメモリの型式を決定
する。効果的に、これらのオプションは適切なＥＭＩＦ
制御レジスタに代わりとなるリセット値を提供する。
【０３０８】ブートプロセス ブートプロセスもまたＢＯＯＴＭＯＤＥピンにより、表
５０に示されるように決定される。３つの型のブートプ
ロセスが可能である： １．非ブートプロセス：ＣＰＵは単にアドレス０に配置
されているメモリから起動を開始する。ＳＤＲＡＭの場
合、ＣＰＵはＳＤＲＡＭ初期化が完了するまで保持され
る。 ２．ＲＯＭブートプロセス：ＲＯＭブートプロセスに於
いて、ＣＥ空間１の始まりに配置されているメモリはア
ドレス０にＤＭＡによってコピーされる。ブートプロセ
スは装置が外部リセットから解放された時に始まるが、
この転送はＣＰＵが内部的にリセットに保持されている
間に生じる。コピーされるメモリの量は３２ビットの１
６Ｋワードである。このプロセスはまたＲＯＭの幅を選
択することも出来る。この場合、ＥＭＩＦは後続の８ビ
ットバイトまたは１６ビット半ワードを自動的に集めて
移動される３２ビット命令ワードとすることが出来る。
これらの値は小エンディアン形式で外部メモリ、典型的
にはＲＯＭ装置の中に格納されることが期待される。こ
の転送は自動的にチャンネル０で行われる。ＤＭＡチャ
ンネルは同期されていない３２ビットの１６Ｋワードの
単一フレームブロック転送をＣＥ空間１の始まりからア
ドレス０へ実行するようにセットアップされている。Ｍ
ＡＰ０が選択されている場合、ＥＭＩＦは全てのＤＭＡ
要求を何らかの代替リセット値で構成されるまで延期す
る。ＳＤＲＡＭの場合、ＥＭＩＦはＳＤＲＡＭが初期化
されるまで転送を延期する。ＣＥ空間１の位置は選択さ
れたメモリマップに依存する。ＤＭＡ＿ＩＮＴ０遷移が
有効となって、ブロック転送の完了を示す場合、ＣＰＵ
はリセットから解除されてアドレス０からの始動が許可
される。ＤＭＡ＿ＩＮＴ０条件はＣＰＵが未だリセット
状態にいるため、ＣＰＵによってラッチされないことに
注意されたい。また、ＤＭＡ＿ＩＮＴ０はＲＯＭブート
プロセスが選択されている場合、ＣＰＵを内部リセット
から覚醒させるだけである。この条件の後、ＤＭＡチャ
ンネル０二次制御レジスタ内のＢＬＯＣＫ ＣＯＮＤは
セットされた状態で維持される。これは使用者が後続の
ＤＭＡ＿ＩＮＴ０遷移をＣＰＵおよびＤＭＡに対して受
信出来るようにするために消去されなければならない。 ３．ＨＰＩブートプロセス：ＨＰＩブートプロセスに於
いて、ＣＰＵはリセット状態に保持され、一方で残りの
装置はリセットから覚醒される。この周期の間、外部ホ
ストはＨＰＩを通して必要に応じてＣＰＵのメモリ空間
を初期化する、これには外部メモリ構成レジスタが含ま
れる。一度外部メモリが要求通りに構成されると、ホス
トは初期化を完了する必要のある外部区分にアクセスす
る。ひとたびホストが全ての必要な初期化を通過する
と、これは１をＨＰＩ制御レジスタ（ＨＰＩＣ）内のＤ
ＳＰＩＮＴビットに書き込む。この書き込みはＤＳＰＩ
ＮＴ信号上に有効な遷移を引き起こす。この遷移は続い
て、ブート構成論理を起動しＣＰＵをそのリセット状態
から解放する。次にＣＰＵはアドレス０からの起動を開
始する。ＤＳＰＩＮＴ条件は、ＣＰＵが未だリセット状
態にあるためＣＰＵによってラッチされない。また、Ｄ
ＳＰＩＮＴはＨＰＩブートプロセスが選択されている場
合、ＣＰＵを内部リセット状態から覚醒させるだけであ
る。
【０３０９】ＭＣＳＰ 次に図４４を参照すると、これはＭＣＳＰ１２０のブロ
ック図であり、本発明の発明的特徴および優れた機能を
詳細に説明する。略語の説明は付録Ａを参照されたい。
【０３１０】複数チャンネルシリアルポート（ＭＣＳ
Ｐ）はテキサスインスツルメント社から市販されている
ＴＭＳ３２０Ｃ２ｘ，および’Ｃ５ｘ，ディジタル信号
処理装置の中に見られる既知のシリアルポートインタフ
ェースを改善したものである。このシリアルポートの詳
細な説明は米国特許連番０８／４８９，０１４号（明細
書ＴＩ−１９９４２）の中に提供されており、これはこ
こに挙げることで参照されている。既存品と同様にＭＣ
ＳＰは下記の機能を提供する： １．完全二重化通信 ２．連続データストリームを可能とする二重バッファデ
ータレジスタ。 ３．受信および送信に対する独立したフレーム化および
クロック。 ４．工業標準コード、アナログインタフェースチップ
（ＡＩＣ）、およびその他のシリアル接続されたＡ／Ｄ
およびＤ／Ａ装置への直接インタフェース。 ５．外部シフトクロック生成または内部プログラム可能
周波数シフトクロック。これに加えて、ＭＣＳＰは下記
の機能を有する： １．下記への直接インタフェース： Ｔ１／Ｅ１フレーム生成器 ＭＶＩＰおよびＳＴ−ＢＵＳ適合装置 ＩＯＭ−２適合装置 ＡＣ９７適合装置。必要な複数位相フレーム同期機能が
具備されている。 ＩＩＳ適合装置 ＳＰＩ装置 ２．１２８チャンネルまでの複数チャンネル送信および
受信。 ３．ＬＳＢまたはＭＳＢを最初に転送するように８ビッ
トデータに圧縮伸張する８−、１２−、１６−、２０
−、２４−、または３２−ビットμ−ＬａｗおよびＡ−
Ｌａｗを含む広範なデータサイズの選択 ４．フレーム同期とデータクロックの両方用のプログラ
ム可能極性 ５．高いプログラム可能性の内部クロックおよびフレー
ム生成。
【０３１１】ＭＣＳＰ１２０は図４４に示すようにデー
タ経路と制御経路とを含む。表５１に記載されている７
つの外部ピン１２１ａ−１２１ｇは制御並びにデータ経
路を外部装置に接続する。データはＭＣＳＰにインタフ
ェースしている装置に送信に関してはデータ送信（Ｄ
Ｘ）ピン、また受信に関してはデータ受信（ＤＲ）ピン
を経由して通信される。クロックおよびフレーム同期の
形式の制御情報はＣＬＫＸ，ＣＬＫＲ，ＥＳＸ，および
ＦＳＲ経由で通信される。プロセッサ１はＭＣＳＰに内
部周辺機器バス１１０経由でアクセス可能な３２ビット
幅制御レジスタ経由で通信する。ＣＰＵ１０またはＤＭ
Ａ１００／１０１は受信されたデータをデータ受信レジ
スタ（ＤＲＲ）から受信し、送信されるデータをデータ
送信レジスタ（ＤＸＲ）に書き込む。ＤＸＲに書き込ま
れたデータはＤＸに送信シフトレジスタ（ＸＳＲ）経由
でシフトアウトされる。同様にＤＲピン上の受信データ
はＲＳＲの中にシフトされＲＢＲの中にコピーされる。
続いてＲＢＲはＤＲＲにコピーされ、これはＣＰＵまた
はＤＭＡで読むことが出来る。これにより内部データの
移動と外部データ通信とが同時に行える。ＣＰＵ１０に
アクセス可能な残りのレジスタは、ＭＣＳＰの制御機構
を構成する。これらのレジスタは表５２に示されてい
る。制御ブロックは内部クロック生成、フレーム同期信
号生成、およびそれらの制御、並びに複数チャンネル選
択から構成される。この制御ブロックは重要な事象の通
知をＣＰＵおよびＤＭＡに、表５３に示される４つの信
号経由して送る。
【０３１２】
【表５２】
【０３１３】
【表５３】
【０３１４】
【表５４】
【０３１５】シリアルポートはそれぞれ図４５および図
４６に示されるように、３２ビットシリアルポート制御
レジスタ（ＳＰＣＲ）およびピン制御レジスタ経由で構
成される。ＳＰＣＲおよびＰＣＲはＭＣＳＰ状態情報を
含み、また希望する動作に構成出来るビットを含む。各
々のビットフィールドの動作を後の章で説明する。
【０３１６】表５４および表５５は、それぞれＳＰＣＲ
およびＰＣＲの各ビットフィールドを説明している。
【０３１７】
【表５５】
【０３１８】
【表５６】
【０３１９】図４７および図４８に示されている受信お
よび送信制御レジスタ（ＲＣＲおよびＸＣＲ）はそれぞ
れ受信および送信動作の種々のパラメータを構成する。
各ビットフィールドの動作を後章で説明する。表５６は
ＲＣＲおよびＸＣＲの各ビットフィールドを記述してい
る。
【０３２０】
【表５７】
【０３２１】図４４に示されるように、受信動作は３重
バッファ化され送信動作は２重バッファ化されている。
ＤＲ上に到着する受信データはＲＳＲの中にシフトされ
る。ひとたび全ワード（８−、１２−、１６−、２０
−、２４−、または３２ビット）が受信されると、ＲＳ
Ｒは常に受信バッファレジスタ、ＲＢＲにコピーされ
る。ＲＢＲは次に、ＤＲＲがＣＰＵまたはＤＭＡで使用
中で無い限りＤＲＲにコピーされる。
【０３２２】送信データはＣＰＵまたはＤＭＡでＤＸＲ
に書き込まれる。もしもＸＳＲ内にデータが存在しない
場合は、ＤＸＲ内の値がＸＳＲにコピーされる。それ以
外の場合は、ＤＸＲ内のデータの最後のビットがＤＸに
シフトアウトされた後、ＤＸＲはＸＳＲにコピーされ
る。送信フレーム同期の後、ＸＳＲは送信データをＤＸ
上にシフトアウトし始める。
【０３２３】シリアルポート送信機および受信機はシリ
アル制御レジスタ内のＲＲＳＴ−およびＸＲＳＴ−ビッ
トで独立にリセットされる。もしもＲＲＳＴ−＝ＸＲＳ
Ｔ−＝０の場合、全シリアルポートはリセット状態とな
る。装置リセット７６はまたシリアルポートをリセット
状態とする。装置リセット７６が取り除かれると、ＲＲ
ＳＴ−＝ＸＲＳＴ−＝０，全シリアルポートをリセット
状態に保持する。表５７はシリアルポートが受信機／送
信機リセット（ＸＲＳＴ−＝ＲＲＳＴ−＝０）および装
置リセット７６によってリセットされた際のＭＣＳＯピ
ンの状態を示す。
【０３２４】
【表５８】
【０３２５】ＭＣＳＰがリセットの場合下記が生じる： １）状態機械がその初期状態にリセットされる。この初
期状態はカウンタと状態ビットのリセットを含む。受信
状態ビットＲＦＵＬＬ，ＲＲＤＹ，およびＲＳＹＮＣＥ
ＲＲを含む。送信状態ビットはＸＥＭＰＴＹ−，ＸＲＤ
Ｙ，およびＸＳＹＢＣＥＲＲを含む。（Ｒ／Ｘ）ＳＹＮ
ＣＥＲＲもまた使用者によってゼロに消去される。 ２）シリアルポートの対応する部分（送信機／受信機）
の活動が停止する。ＦＳ（Ｒ／Ｘ）はそれらが出力の場
合無効状態に駆動され、もしもそれらが入力として構成
されている場合（ＦＳ（Ｒ／Ｘ）Ｍ＝０の時）高インピ
ーダンス状態（高インピーダンス状態）に設定される。
ＣＬＫ（Ｒ／Ｘ）はその極性ビットの値，ＣＬＫ（Ｒ／
Ｘ）Ｐ，にセットされるが、それは内部サンプリング速
度生成器で駆動されるかまたはもしも送信および受信ク
ロックがＭＣＳＰへの入力として取り扱われる場合に高
インピーダンス状態（高インピーダンス状態）に置かれ
ている場合である。最終的にＤ（Ｒ／Ｘ）ピンは、送信
機そして／または受信機そして／または装置がリセット
されている時高インピーダンス状態にある。１つの例外
は内部サンプリング速度生成クロック、ＣＬＫＧ，であ
ってこれはシリアルポートのリセット状態に関係なく構
成されている通りに実行される。フレーム速度発生器か
らのフレーム同期信号ＦＳＧは無効状態（フレーム同期
極性ビット、ＦＳ（Ｒ／Ｘ）Ｐ上の値と同じ）に駆動さ
れ、リセット中にＦＳ（Ｒ／Ｘ）Ｍ＝１の場合ＦＳＲ／
ＦＳＸを容易にする。 ３）装置リセット７６のためにＭＣＳＰがリセットの場
合は、全てのシリアルポートピンはｈｉ−Ｚ状態に駆動
される。そのシリアルポートがそのリセット状態に留ま
っているが、装置はそうで無い場合、ＤＲおよびＤＸピ
ンは後の章で説明するように汎用目的Ｉ／Ｏとして使用
される。
【０３２６】シリアルポート初期化手順は下記のステッ
プを含む： １）ＳＰＣＲ内のＸＲＳＴ−＝ＲＲＳＴ−＝０にセット
する。 ２）シリアルポートがリセット状態（ＸＲＳＴ−＝ＲＲ
ＳＴ−＝０）の時、表５２に記述されたＭＣＳＰ構成レ
ジスタのみ（そしてデータレジスタは含まず）をプログ
ラムする。 ３）２ビットクロックだけ待つ。これは適切な同期が内
部的に行われることを保証する。 ４）シリアルポートを有効化するためにＸＲＳＴ−＝Ｒ
ＲＳＴ−＝１をセットする。この時にＳＰＣＲに書き込
まれた値はリセットビットのみが１に変更され、残りの
ビットフィールドは上記ステップ２と同一の値に残され
る。
【０３２７】これとは別に、いずれかの書き込み（上記
ステップ１および４）に於いて、送信機および受信機は
希望するビットのみを修正変更する事で別々にリセット
にセットしたり解除することが出来る。ＸＲＳＴ−また
はＲＲＳＴ−の有効低状態周期の必要な長さは、最低２
ビットクロック（ＣＬＫＲ／ＣＬＫＸ）幅であることに
注意されたい。
【０３２８】注：（ａ）シリアルポート構成レジスタＳ
ＰＣＲ，ＰＣＲ，ＲＣＲ，ＸＣＲ，およびＳＲＧＲ内の
固有のビットフィールドは、シリアルポートの影響部分
がリセット状態の時に使用者によってのみ修正変更され
るべきである。（ｂ）データレジスタＤＸＲはＣＰＵま
たはＤＭＡによって、送信機がリセット状態でないとき
（ＸＲＳＴ−＝１）にのみ修正変更出来る。（ｃ）複数
チャンネル選択レジスタＭＣＲ，ＸＣＥＲ，およびＲＣ
ＥＲはこれらが複数チャンネル選択内の現行ブロックで
使用されていない限り、いつでも修正変更することが出
来る；複数チャンネルモードの事例の詳細は第０章を参
照されたい。
【０３２９】例えば、制御レジスタ内の下記の値は受信
機が運転中に送信機をリセットしかつ構成する：
【表５９】
【０３３０】準備完了状態はＲＲＤＹおよびＸＲＤＹで
示される。ＲＲＤＹおよびＸＲＤＹはそれぞれＭＣＳＰ
受信機および送信機の準備完了状態を示す。シリアルポ
ートの書き込みおよび読み取りはＲＲＤＹおよびＸＲＤ
Ｙにポーリングを行うことによって、またはＤＭＡへの
事象（ＲＥＶＴおよびＸＥＶＴ）を使用することにより
またはそれらを生成するＣＰＵに割り込み（ＲＩＮＴお
よびＸＩＮＴ）を掛けることによって同期を取られる。
ＤＲＲの読み取りおよびＤＸＲへの書き込みはＲＲＤＹ
およびＸＲＤＹに影響する。
【０３３１】受信準備完了状態は下記を含む：ＲＥＶ
Ｔ，ＲＩＮＴ，およびＲＲＤＹ；ＲＲＤＹ＝１はＲＢＲ
内容がＤＲＲにコピーされそのデータがＣＰＵまたはＤ
ＭＡに対して準備完了であることを示す。一度そのデー
タがＣＰＵまたはＤＭＡのいずれかによって読みとられ
ると、ＲＲＤＹは０に消去される。また、装置リセット
またはシリアルポート受信機リセット（ＲＲＳＴ−＝
０）に於いて、ＲＲＤＹは０に消去され、受信データが
存在せずまたＤＲＲ内にロードされていないことを示
す。ＲＲＤＹはＤＭＡへのＭＣＳＰ受信事象（ＲＥＶ
Ｔ）を直接駆動する。また、ＣＰＵへのＭＣＳＰ受信割
り込み（ＲＩＮＴ）はＳＰＣＲ内でＲＩＮＴＭ＝１の場
合、ＲＲＤＹで駆動される。
【０３３２】送信準備完了状態は下記を含む：ＸＥＶ
Ｔ，ＸＩＮＴ，およびＸＲＤＹ：ＸＲＤＹ＝１はＤＸＲ
内容がＸＳＲにコピーされ、ＤＸＲが新しいデータワー
ドでロードされる準備が完了したことを示す。受信機が
リセットから非リセットへ遷移する時（ＸＲＳＴ−が０
から１へ遷移する）ＸＲＤＹはまた０から１へ遷移し、
ＤＸＲが新たなデータへの準備が完了したことを示す。
一度新たなデータがＣＰＵまたはＤＭＡによりロードさ
れると、ＸＲＤＹは０に消去される。しかしながら、一
度このデータがＤＸＲからＸＳＲへコピーされると、Ｘ
ＲＤＹは再び０から１へ遷移する。そこで再びＣＰＵま
たはＤＭＡは、ＸＳＲが未だＤＸ上にシフトアウトされ
ていないが、ＤＸＲに書き込むことが出来る。ＸＲＤＹ
はＤＭＡへの送信同期事象（ＸＥＶＴ）を直接駆動す
る。また、ＣＰＵへの送信割り込み（ＸＩＮＴ）もま
た、ＳＰＣＲ内でＸＩＮＴＭ＝００ｂの場合ＸＲＤＹで
駆動される。
【０３３３】ＣＰＵ割り込み：は（Ｒ／Ｘ）ＩＮＴで要
求される。受信割り込み（ＲＩＮＴ）および送信割り込
み（ＸＩＮＴ）はＣＰＵにシリアルポート状態の変化を
信号通知する。これらの割り込みの構成に４つの選択肢
が存在する。これらはＳＰＣＲ内の受信／送信割り込み
モードビットフィールド、（Ｒ／Ｘ）ＩＮＴＭで設定さ
れる。 １）（Ｒ／Ｘ）ＩＮＴＭ＝００ｂ。ＳＰＣＲ内の（Ｒ／
Ｘ）ＲＤＹビットを追跡することにより、全てのシリア
ルワードに割り込みが掛けられる。ＲＲＤＹおよびＸＲ
ＤＹビットは先に説明した。 ２）（Ｒ／Ｘ）ＩＮＴＭ＝０１ｂ。１つのフレームの中
で１６チャンネルブロック境界（複数チャンネル選択モ
ードに於いて）を横切った後毎に割り込みを行う。その
他のシリアル転送の場合、この設定は適用されず、従っ
て割り込みは発生しない。このことは後ほど詳細に説明
される。 ３）（Ｒ／Ｘ）ＩＮＴＭ＝１０ｂ。フレーム同期パルス
を検出すると割り込みを行う。これはたとえ送信機／受
信機がリセット中であっても割り込みを発生する。これ
は入力されるフレーム同期パルスをＣＰＵクロックに同
期させ、それをＣＰＵへ（Ｒ／Ｘ）ＩＮＴ経由で送るこ
とにより実行される。これは後ほど詳細に説明される。 ４）（Ｒ／Ｘ）ＩＮＴＭ＝１１ｂ。フレーム同期エラー
時の割り込み。
【０３３４】もしもその他の割り込みモードが選択され
ている場合は（Ｒ／Ｘ）ＳＹＮＣＥＲＲが読み込まれて
この条件を検出することに注意されたい。同期エラーは
後ほど更に詳細に説明される。
【０３３５】図４９はＭＣＳＰクロックとフレーム同期
信号の典型的な動作を示す。シリアルクロックＣＬＫ
Ｒ，とＣＬＫＸはそれぞれ受信および送信用のビット間
の境界を定める。同様に、フレーム同期信号ＦＳＲおよ
びＦＳＸはシリアルワードの始まりを定める。ＭＣＳＰ
はデータフレーム同期用の種々のパラメータの構成を可
能とする。これは受信と送信に関して独立して行うこと
が出来て、以下の選択肢を含む： １）ＦＳＲ，ＦＳＸ，ＣＬＫＸ，およびＣＬＫＲの極性
は独立にプログラムされる。 ２）単一または二重位相フレームの選択。 ３）各々の位相に対してワードの個数はプログラム可能
である。 ４）各位相に対してワード毎のビット数はプログラム可
能である。後続のフレーム同期はシリアルデータストリ
ームを再スタートするかまたは無視される。 ５）フレーム同期から第一データビットまでのデータビ
ット遅延は０−、１−、または２−ビット遅延と出来
る。 ６）右または左行揃え、同様に符号拡張またはゼロ充填
を受信データに対して選択できる。
【０３３６】フレームおよびクロック動作を次に説明す
る。受信および送信フレーム同期パルスはサンプル速度
発生器（後ほど説明する）によって内部的に生成される
か、または外部信号発生源により駆動する事ができる。
これはＰＣＲ内のモードビット、ＦＳ（Ｒ／Ｘ）Ｍをプ
ログラムする事により実現できる。ＦＳＲはまたＳＲＧ
Ｒ（後ほど説明する）内のＧＳＹＮＣビットにより影響
される。同様に受信および送信クロックはＰＣＲ内のモ
ードビットＣＬＫ（Ｒ／Ｘ）Ｍをプログラムすることに
より入力または出力として選択できる。
【０３３７】ＦＳＲおよびＦＳＸが入力の時（ＦＳＸＭ
＝ＦＳＲＭ＝０，外部フレーム同期パルス）、ＭＣＳＰ
はそれぞれ内部クロックの立ち下がり、ＣＬＫＲ＿ｉｎ
ｔ，およびＣＬＫＸ＿ｉｎｔ（図７９）でこれらを検出
する。ＤＲピンに到着する受信データはまたＣＬＫＲ＿
ｉｎｔの立ち下がりでサンプリングされる。これらの内
部クロック信号は外部信号発信源からＣＬＫ（Ｒ／Ｘ）
ピン経由で駆動されるかまたは内部的にＭＣＳＰに対す
るサンプル速度発生器クロック（ＣＬＫＧ）によって駆
動されるかのいずれかであることに注意されたい。
【０３３８】ＦＳＲおよびＦＳＸが出力の場合、これら
はサンプル速度発生器で駆動されることを意味し、これ
らは内部クロック、ＣＬＫ（Ｒ／Ｘ）＿ｉｎｔの立ち上
がりで生成される（それらの有効状態に遷移する）。同
様にＤＸピン上のデータはＣＬＫＸ＿ｉｎｔの立ち上が
りで出力される。
【０３３９】ＦＳＲＰ，ＦＳＸＰ，ＣＬＫＲＰ，および
ＣＬＫＸＰは図５５に示すように外部ＦＳＲ，ＦＳＸ，
ＣＬＫＲ，およびＣＬＫＸ信号の相対的な極性を構成す
る。内部的にシリアルポートに対する全てのフレーム同
期信号（ＦＳＲ＿ｉｎｔ，ＦＳＸ＿ｉｎｔ）は有効高状
態である。もしもシリアルポートが外部フレーム同期に
対して構成されていて（ＦＳＲ／ＦＳＸはＭＣＳＰへの
入力）、ＦＳＲＰ＝ＦＳＸＰ＝１の場合、外部の有効低
状態フレーム同期信号は受信機（ＦＳＲ＿ｉｎｔ）およ
び送信機（ＦＳＸ＿ｉｎｔ）へ送られる前に反転され
る。同様に、内部同期（ＦＳＲ／ＦＳＸは出力ピンでＧ
ＳＹＮＣ＝０）が選択されている場合、内部有効高同期
信号は、もしも極性ビットＦＳ（Ｒ／Ｘ）Ｐ＝１である
とＦＳ（Ｒ／Ｘ）ピンに送られる前に反転される。図７
９はこの反転をＸＯＲゲートを用いて示している。
【０３４０】送信側では、送信クロック極性ビット、Ｃ
ＬＫＸＰは送信データをシフトしクロックアウトするた
めに使用される信号変化方向をセットする。データは常
にＣＬＫＸ＿ｉｎｔの立ち上がりで送信されることに注
意されたい。もしもＣＬＫＸＰ＝１で外部クロックが選
択されている場合（ＣＬＫＸＭ＝０でＣＬＫＸが入
力）、ＣＬＫＸ上の入力クロックでトリガを掛けられた
外部立ち下がり信号変化が、送信機に送られる前に立ち
上がりトリガクロックに反転される。もしもＣＬＫＸＰ
＝１で内部クロックが選択されている場合（ＣＬＫＸＭ
＝１でＣＬＫＸが出力ピン）、内部（立ち上がりトリ
ガ）クロック、ＣＬＫＸ＿ｉｎｔ、はＣＬＫＸピンに送
り出される前に反転される。
【０３４１】同様に、送信機側での構成は受信機側が立
ち上がりクロックでクロックされた（送信機により）デ
ータを確実にサンプリングできるようになされる。受信
クロック極性ビット、ＣＬＫＲＰは受信されたデータを
サンプリングするために使用される信号変化方向を設定
する。受信データは常にＣＬＫＲ＿ｉｎｔの立ち下がり
でサンプリングされることに注意されたい。従って、も
しもＣＬＫＲＰ＝１で外部クロックが選択されている場
合（ＣＬＫＲＭ＝０でＣＬＫＲは入力ピン）、ＣＬＫＲ
上の入力クロックでトリガを掛けられた外部立ち上がり
信号変化が、受信機に送られる前に立ち下がりトリガク
ロックに反転される。もしもＣＬＫＲＰ＝１で内部クロ
ックが選択されている場合（ＣＬＫＲＭ＝１）、内部立
ち下がりトリガクロックはＣＬＫＲピンに送り出される
前に立ち上がりに反転される。
【０３４２】同一クロック（内部または外部）を用いて
受信機および送信機にクロックを掛けているシステムで
は、ＣＬＫＲＰ＝ＣＬＫＸＰであることに注意された
い。受信機は送信機と反対の信号変化方向を使用してお
り、この信号変化の周りで有効なデータのセットアップ
および保持が行われることを保証している。図５０はデ
ータが立ち上がり信号変化を使用した外部シリアル装置
でクロックをかけられる様子を示し、これは同一クロッ
クの立ち下がりによりＭＣＳＰ受信機でサンプリングさ
れたものである。
【０３４３】次にフレーム同期を説明する。フレーム同
期はＭＣＳＰ上の転送の始まりを示すために使用され
る。フレーム同期に続くデータストリームは２つの位
相、位相１および位相２を有する。１つのデータストリ
ーム内の位相の数は、ＲＣＲおよびＸＣＲ内の位相ビッ
ト（Ｒ／Ｘ）ＰＨＡＳＥで選択できる。フレーム毎のワ
ード数およびワード毎のビット数はそれぞれ（Ｒ／Ｘ）
ＦＲＬＥＮ（１／２）および（Ｒ／Ｘ）ＷＤＬＥＮ（１
／２）経由で各々の位相に対して独立に選択することが
出来る。図５１はフレームの例を示し、ここで第一位相
は各々１２ビットの２ワードからなり、各々８ビットの
３ワードの第二位相が続いている。フレーム内の全ビッ
トストリームは連続していることに注意されたい。ワー
ド間にも位相間にも間隙は存在しない。
【０３４４】表５８は受信／送信制御レジスタ（ＲＣＲ
／ＸＣＲ）内のビットフィールドを示し、これは受信機
および送信機の両方に関して各位相に対するワード／フ
レームおよびビット／ワードの数を制御する。フレーム
毎のワードの最大数は１２８、およびワード毎のビット
数は８−、１２−、１６−、２０−、２４−または３２
−ビットである。
【０３４５】
【表６０】
【０３４６】次にフレーム長、（Ｒ／Ｘ）ＦＲＬＥＮ
（１／２）を表５９を参照して説明する。フレーム長は
フレーム毎に転送されるシリアルワードの数（−、１２
−、１６−、２０−、２４−または３２−ビット）とし
て定義出来る。これはフレーム同期信号毎のワードまた
は論理タイムスロットまたはチャンネル数に相当する。
（Ｒ／Ｘ）ＣＲ内の７ビット（Ｒ／Ｘ）ＦＲＬＥＮ（１
／２）フィールドは、表５９に示すようにフレーム毎に
最大１２８ワードまでサポートする。（Ｒ／Ｘ）ＰＨＡ
ＳＥ＝０は単一位相データフレームを表し、また（Ｒ／
Ｘ）ＰＨＡＳＥ＝１はデータストリームに関して二重位
相を選択する。単一位相フレームに対して、ＦＲＬＥＮ
２は無関係である。使用者はプログラムをする際にフレ
ーム長をｗ引く１とすることに注意が必要である、ここ
でｗはフレーム毎のワード数を表す。図５１の例に於い
て、（Ｒ／Ｘ）ＦＲＬＥＮ１＝１または００００００１
ｂおよびＲ／Ｘ）ＦＲＬＥＮ２＝２または０００００１
０ｂである。
【０３４７】
【表６１】
【０３４８】次にワード長（Ｒ／Ｘ）ＷＤＬＥＮ（１／
２）を説明する。受信／送信制御レジスタ内の８ビット
（Ｒ／Ｘ）ＷＤＬＥＮ（１／２）フィールドは、ワード
長をワード毎のビット数で、表５８に示すようにフレー
ムの各位相に対して受信機および送信機用に定義してい
る。表６０はこれらのフィールドの値がどのように個別
のビット単位のワード長を選択するかを示している。例
として図５１では、（Ｒ／Ｘ）ＷＤＬＥＮ１＝００１
ｂ，および（Ｒ／Ｘ）ＷＤＬＥＮ２＝０００ｂである。
もしも（Ｒ／Ｘ）ＰＨＡＳＥ＝０で単一位相フレームを
示している場合は、（Ｒ／Ｘ）ＷＤＬＥＮ２はＭＣＳＰ
では使用されずその値は無用である。
【０３４９】
【表６２】
【０３５０】次にフレーム長およびワード長を使用した
データ充填を説明する。フレーム長およびワード長は効
果的にデータを充填するために操作する事が出来る。例
えば、図５２に示すように４つの８ビットワードが単一
フレームの中で転送される状況を考える。この場合： （Ｒ／Ｘ）ＦＲＬＥＮ１＝０００００１１ｂ，４ワード
フレーム （Ｒ／Ｘ）ＰＨＡＳＥ＝０，単一位相フレーム （Ｒ／Ｘ）ＦＲＬＥＮ２＝Ｘ （Ｒ／Ｘ）ＷＤＬＥＮ１＝０００ｂ，８ビットワード
【０３５１】この場合、４つの８ビットデータ要素がＣ
ＰＵまたはＤＭＡによってＭＣＳＰ相互間で転送され
る。従って、ＤＲＲの４つの読み取りおよびＤＸＲの４
つの書き込みが各フレームに対して必要である。
【０３５２】図５２の例はまた図５３に示される１つの
３２ビットデータワードから成る単一位相フレームのデ
ータストリームとして取り扱われることも可能である。
この場合： （Ｒ／Ｘ）ＦＲＬＥＮ１＝０ｂ，１ワードフレーム （Ｒ／Ｘ）ＰＨＡＳＥ＝０，単一位相フレーム （Ｒ／Ｘ）ＦＲＬＥＮ２＝Ｘ （Ｒ／Ｘ）ＷＤＬＥＮ１＝１０１ｂ，３２ビットワード
【０３５３】この場合、１つの３２ビットデータワード
がＣＰＵまたはＤＭＡによってＭＣＳＰ相互間で転送さ
れる。従って、ＤＲＲの１つの読み取りおよびＤＸＲの
１つの書き込みが各フレームに対して必要である。これ
は結果として先の場合に比較して転送回数がたった四分
の一となる。この操作はシリアルデータ移送に要求され
るバス時間の割合を減少させる。
【０３５４】次にデータ遅延（Ｒ／Ｘ）ＤＡＴＤＬＹを
説明する。フレームの開始はフレーム同期が有効である
と認められた第一クロックサイクルで定義される。フレ
ームの開始に対して、実際のデータ受信または送信の開
始を必要に応じて遅延することが出来る。この遅延はデ
ータ遅延と呼ばれる。ＲＤＡＴＤＬＹおよびＸＤＡＴＤ
ＬＹはそれぞれ受信および送信に対するデータ遅延を指
定する。プログラム可能なデータ遅延の範囲はゼロから
２ビットクロック（（Ｒ／Ｘ）ＤＡＴＤＬＹ＝００ｂ−
１０ｂ）であり、表５６に記述されまた図５４に示され
る通りである。典型的には１ビット遅延が１サイクル有
効フレーム同期パルスに続くデータとして選択される。
【０３５５】通常、フレーム同期パルスがシリアルクロ
ックＣＬＫ（Ｒ／Ｘ）＿ｉｎｔ（先に説明済み）の信号
変化に対して検出またはサンプリングされる。従って、
後続のサイクルまたはその後（データ遅延値に応じ
て）、データが受信または送信される。しかしながら、
データ遅延がゼロビットの場合、そのデータは同一シリ
アルクロックサイクル上で受信そして／または送信用に
準備完了でなければならない。受信に関して、この問題
は受信データが有効高状態ＦＳＲ＿ｉｎｔが検出される
ＣＬＫＲ＿ｉｎｔの第一立ち下がりでサンプリングされ
るので解決される。しかしながら、データ送信はフレー
ム同期を生成するＣＬＫＸ＿ｉｎｔの立ち上がり変化で
開始されなければならない。従って第一データビットは
ＸＳＲ従ってＤＸの中に存在すると考えられる。次に送
信機は、有効高状態に変化するフレーム同期、ＦＳＸ＿
ｉｎｔを非同期的に検出し、直ちに第一ビットがＤＸピ
ン上に送信されるように駆動を開始する。
【０３５６】別の共通モードは２つのデータ遅延であ
る。この構成はシリアルポートが異なる型式のＴ１フレ
ーム化装置に対してインタフェースを取ることを可能と
し、ここでデータストリームはフレーム化ビットで先導
される。２ビットのデータ遅延を具備した（フレーム化
ビットは１ビット遅延の後に現れ、データは２ビット遅
延の後に現れる）この様なストリームを受信する間に、
シリアルポートは本質的にフレーム化ビットをデータス
トリームから図５５に示すように廃棄する。送信に際し
て、第一転送ビットを遅延し、シリアルポートは空白周
期（高インピーダンス周期）をフレーム化ビットが存在
すべき場所に本質的に挿入する。ここでフレーム化装置
はそれ自身のフレーム化ビットまたは別の装置で生成さ
れたフレーム化ビットを挿入すると期待されている。
【０３５７】次に複数移送フレーム例を説明する。図５
６は二重移送フレーム機能を使用するＡｕｄｉｏ Ｃｏ
ｄｅｃ’９７（ＡＣ９７）企画の例を示す。第一位相は
単一の１６ビットワードで構成される。第二位相は１２
の２０ビットワードで構成される。位相は下記のように
構成される： （Ｒ／Ｘ）ＰＨＡＳＥ＝１ｂ，二重位相フレーム （Ｒ／Ｘ）ＦＲＬＥＮ１＝０ｂ，位相１でフレーム当り
１ワード （Ｒ／Ｘ）ＷＤＬＥＮ１＝０１０ｂ，位相１でワード当
り１６ビット （Ｒ／Ｘ）ＦＲＬＥＮ２＝０００１０１１ｂ，位相２で
フレーム当り１２ワード （Ｒ／Ｘ）ＷＤＬＥＮ２＝０１１ｂ，位相２でワード当
り２０ビット ＣＬＫ（Ｒ／Ｘ）Ｐ＝０、ＣＬＫＲ＿ｉｎｔの立ち下が
りでサンプリングされた受信データ；ＣＬＫＸ＿ｉｎｔ
の立ち上がりでクロックされた送信データ。 ＦＳ（Ｒ／Ｘ）Ｐ＝０，有効高フレーム同期信号 （Ｒ／Ｘ）ＤＡＴＤＬＹ＝０１ｂ，１ビットクロックの
データ遅延
【０３５８】図５６はＡＣ９７に近いフレーム同期のタ
イミングを示す。最初にフレーム同期パルス自身が第一
ワードと重複していることを注意されたい。ＭＣＳＰ動
作に際して、フレーム同期信号の無効から有効への遷移
は実際にフレーム同期を示している。この理由により、
フレーム同期は高状態で任意の数のビットクロックであ
る。フレーム同期が認識された後にのみフレーム同期は
無効となり、また次にフレーム同期が認識されると再び
有効となる。
【０３５９】また図５７に１ビットデータ遅延が存在す
ることに注意されたい。データ遅延に関係なく送信は間
隙無しに生じることを注意されたい。位相２内の先行
（最終）ワードの最終ビットの直ぐ後ろに、次のデータ
フレームの位相１内の第一ワードの第一データビットが
続く。
【０３６０】次にＭＣＳＰ標準動作モードを説明する。
動作のモードに応じて、パケットまたは転送の間にシリ
アルポート無効の周期を置くことが出来る。この場合、
受信および送信フレーム同期パルスはシリアルワード転
送毎に生じる。ＭＣＳＰがリセット状態では無く、希望
する動作用に構成されている場合、シリアル転送は（Ｒ
／Ｘ）ＯＨＡＳＥ＝０を（Ｒ／Ｘ）ＦＲＬＥＮ１の中に
プログラムされたワードの必要数を具備した単一位相フ
レーム用にプログラムする事で開始出来る。ワード数は
１から１２８（（Ｒ／Ｘ）ＦＲＬＥＮ１＝０ｘ０から０
ｘ７Ｆ）間での範囲を取ることが出来る。要求されるシ
リアルワード長は（Ｒ／Ｘ）ＣＲ内の（Ｒ／Ｘ）ＷＤＬ
ＥＮ１フィールド内に設定される。転送に際して二重位
相が必要とされる場合は、ＲＰＨＡＳＥ＝１，（Ｒ／
Ｘ）ＦＲＬＥＮ（１／２）は１から１２８ワードを表す
０ｘ０から０ｘ７Ｆの間の任意の値に設定出来る。
【０３６１】図５８は１つの８ビットワードを含む単一
位相データの例を示す。転送は１データビット遅延で構
成されているのでＤＸおよびＤＲピン上のデータはＦＳ
（Ｒ／Ｘ）が有効になって１ビットクロック後に利用で
きる。この章の全ての残りと同様にこれは以下の仮定を
行っている： （Ｒ／Ｘ）ＦＲＬＥＮ１＝０ｂ，フレーム当り１ワード （Ｒ／Ｘ）ＰＨＡＳＥ＝０，単一位相フレーム （Ｒ／Ｘ）ＦＲＬＥＮ２＝Ｘ，無効 （Ｒ／Ｘ）ＷＤＬＥＮ１＝０００ｂ，８ビットワード ＣＬＫ（Ｒ／Ｘ）Ｐ＝０、受信データは立ち下がり変化
でクロック；送信データは立ち上がり変化でクロック。 ＦＳ（Ｒ／Ｘ）Ｐ＝０，有効高フレーム同期信号 （Ｒ／Ｘ）ＤＡＴＤＬＹ＝０１ｂ，１ビットデータ遅延
【０３６２】図５９シリアル受信の例を示す。一度フレ
ーム同期（ＦＳＲ＿ｉｎｔ）の有効高状態への遷移を受
信すると、それは受信機のＣＬＫＲ＿ｉｎｔの第一立ち
下がり変化で検出される。次にＤＲピン上のデータはＲ
ＤＡＴＤＬＹで設定された適切なデータ遅延の後、受信
シフトレジスタ（ＲＳＲ）の中にシフトされる。ＲＳＲ
の内容は次にＲＢＲにシフトされる。ＲＲＤＹはＲＢＲ
からＤＲＲへのコピーが行われる度に有効化されて、受
信データレジスタ（ＤＲＲ）がＣＰＵまたはＤＭＡで読
みとられるデータの準備が完了したことを示す。ＲＲＤ
ＹはＤＲＲがＣＰＵまたはＤＭＡで読みとられると無効
化される。
【０３６３】図６０はシリアル転送の例を示す。一度送
信フレーム同期が生じると、送信シフトレジスタ、ＸＳ
Ｒ内の値はＸＤＡＴＤＬＹで設定された適切なデータ遅
延の後にシフトアウトされてＤＸピン上に駆動される。
ＸＲＤＹはＤＸＲからＸＳＲへのコピーの度に有効化さ
れて、データ送信レジスタ（ＤＸＲ）に送信される次の
データが書き込まれたことを示す。ＸＲＤＹはＤＸＲが
ＣＰＵまたはＤＭＡで書き込まれると無効化される。
【０３６４】図６１は最大充填周波数でのＭＣＳＰ動作
を示す。１つのフレーム内のワードの総数は、単一位相
または二重位相に関わらずシリアル転送パケットと呼ば
れる。パケット周波数はフレーム同期信号間の周期で決
定される：
【数１】
【０３６５】パケット周波数はビットクロック内のフレ
ーム同期信号間の距離を減らすことにより増加させるこ
とが出来る（パケット当たりのビット数でのみ制限され
る）。パケット送信周波数が増加されると、隣接する転
送に対するデータパケット間の無効周期がゼロに減少さ
れる。フレーム同期間の最小間隔はパケット毎に転送さ
れるビット数である。この距離はまた最大パケット周波
数を定める：
【数２】
【０３６６】最大パケット周波数に於いて、後続パケッ
ト内のデータビットはビット間に無効状態を具備するこ
となく連続的に送信される。もしも図示されるように１
ビットデータ遅延が存在する場合、フレーム同期パルス
は先行パケット内で送信された最後のビットと重複す
る。
【０３６７】効果的に、これはデータの連続したストリ
ームを可能とし、従ってフレーム同期パルスは本質的に
冗長となる。従って理論的に、複数パケット転送を開始
するには最初のフレーム同期パルスのみが必要である。
ＭＣＳＰはシリアルポートの動作をこの方法で、後続の
フレーム同期パルスを無視することでサポートする。デ
ータは各クロック毎に受信機の中にクロックで送り込ま
れるかまたは送信機からクロックで送り出される。（Ｒ
／Ｘ）ＣＲ内のフレーム無視ビット、（Ｒ／Ｘ）ＦＩＧ
をプログラムして、後続のフレーム同期パルスを希望す
るフレーム長またはワード数に達するまで無視するよう
に出来る。これは後ほど説明する。
【０３６８】次にフレーム同期無視モードを説明する。
ＭＣＳＰは送信および受信フレーム同期パルスを無視す
るように構成する事が出来る。（Ｒ／Ｘ）ＣＲ内の（Ｒ
／Ｘ）ＦＩＧビットを、フレーム同期パルスを無視しな
いようにゼロにまたは、フレーム同期パルスを無視する
ように１にセットするようにプログラムすることが可能
である。この様にして使用者は（Ｒ／Ｘ）ＦＩＧビット
をデータを充填するかまたは予想しないフレーム同期パ
ルスを無視するように使用することが出来る。以下の段
落でデータ充填を説明する；また予期しないフレーム同
期パルスに対するＭＣＳＰ動作をその次の段落で説明す
る。
【０３６９】次にフレーム同期無視ビットを使用したデ
ータ充填を説明する。ワード長およびフレーム長を変更
して３２ビットシリアルワード転送を模擬する１つの方
法を図５２を参照して説明されている、従ってより少な
いバス帯域幅しか必要としない。この例はフレーム当た
り複数のワードが存在する場合に適用される。次に図６
２に示される最大パケット周波数で動作するＭＣＳＰの
事例を考える。ここで各々のフレームは単一８ビットワ
ードのみを有する。このストリームは各８ビットワード
に対して１つの読み取りおよび１つの書き込みを行う。
図６３はこのストリームを３２ビットワードの連続した
ストリームとして取り扱うように構成されたＭＣＳＰを
示す。この例で最初のものを除く後続フレームを無視す
るように（Ｒ／Ｘ）ＦＩＧは１に設定されている。ここ
では、３２ビット毎に１つの読み取りおよび１つの書き
込み転送のみが必要とされる。この構成は効果的に必要
とされるバス帯域幅を四分の一に削減する。
【０３７０】次にフレーム同期無視および予期しないフ
レーム同期パルスを説明する。先の章ではデータをパッ
クし効果的にバス帯域幅を使用するためにどのようにフ
レーム無視ビットが使用できるかを説明している。（Ｒ
／Ｘ）ＦＩＧビットはまた予期しないフレーム同期パル
スを無視するためにも使用できる。予期しないフレーム
同期パルスとはそれらが期待されていない時に生じるも
のである。従ってプログラムされたデータ遅延（（Ｒ／
Ｘ）ＤＡＴＤＬＹ）より１つまたは複数ビットクロック
より前に生じる全てのフレーム同期パルスは予期してい
ないと見なされる。フレーム無視ビットを１に設定する
ことにより、シリアルポートがこれらの予期しないフレ
ーム同期信号を無視するように出来る。
【０３７１】受信に際して、もしも無視しない場合は
（ＲＦＩＧ＝０）、予期されていないＦＳＲパルスは新
たに入力されデータを選んでＲＳＲの内容を廃棄する。
従って、もしもＲＦＩＧ＝０の場合は予期していないフ
レーム同期パルスは現行データ転送を破棄して、ＳＰＣ
Ｒ内のＲＳＹＮＣＥＲＲを１にセットし、新たなデータ
ワードの転送を開始する。これは後ほど更に詳細に説明
する。ＲＦＩＧ＝１の時受信は予期しないフレーム同期
パルスを無視して継続される。
【０３７２】もしも（Ｒ／Ｘ）ＦＩＧがゼロにセットさ
れると、これらのフレーム同期パルスは無視されない。
送信に際して、もしも無視しない場合は（ＸＦＩＧ＝
０）、予期しないＦＳＸパルスは現在の送信を破棄し、
その結果１つのデータパケットが失われ、ＳＰＣＲ内の
ＸＳＹＮＣＥＲＲを１にセットし、新たなデータワード
の送信を開始する。これは後ほど更に詳細に説明する。
ＸＦＩＧ＝１の場合、予期しないフレーム同期信号を無
視して正常送信が継続される。
【０３７３】図６４は（Ｒ／Ｘ）ＦＩＧ＝０の時にワー
ドＢが予期しないフレーム同期パルスで割り込みを掛け
られる例を示す。受信の事例では、Ｂの受信は破棄され
（Ｂは失われる）新たなデータワード（この例ではＣ）
が適切なデータ遅延の後に受信される。この状態は受信
同期エラーであり、従ってＲＳＹＮＣＥＲＲフィールド
がセットされる。しかしながら、送信に関してはＢの送
信が破棄され同一データ（Ｂ）が適切なデータ遅延の後
再送信される。この状態は送信同期エラーであり、従っ
てＸＳＹＮＣＥＲＲフィールドがセットされる。同期エ
ラーについては後ほど説明する。これとは対照的に図６
５は予期しないフレーム同期信号が（Ｒ／Ｘ）ＦＩＧ＝
１をセットすることで無視されている場合のＭＣＳＰ動
作を示す。ここで、ワードＢの転送は予期しないフレー
ム同期では影響されない。
【０３７４】次にシリアルポート除外条件を説明する。
下記に示すように、システムエラーを構成する５つのシ
リアルポート事象が存在する： １）受信オーバーラン（ＲＦＵＬＬ＝１）。これはＲＢ
Ｒが満杯となり先にＤＲＲ内に受信されたデータがＣＰ
ＵまたはＤＭＡによって未だ読みとられていない（ＲＲ
ＤＹ＝１）時に発生する。ＲＢＲの内容はＤＲＲが読み
とられるまでＤＲＲには転送されない。 ２）予期しない受信フレーム同期（ＲＳＹＮＣＥＲＲ＝
１）。これは受信中に、ＲＦＩＧ＝１で予期しないフレ
ーム同期パルスが発生したときに生じる。予期しないフ
レーム同期パルスはＲＤＡＴＤＬＹ引く１、またはそれ
以上のビットクロック分だけ次の関連するワードの先頭
ビットより早く発生したものとして定義される。これは
現行データ受信を破棄し再スタートを促す。もしも新た
なデータのＲＳＲからＲＢＲへのコピーが最後にＲＢＲ
からＤＲＲへのコピーの後になされると、このＲＢＲ内
の新たなデータは失われる。これは受信が再スタートさ
れるためにＲＢＲからＤＲＲへのコピーが行われないた
めである。 ３）送信データ上書き。ここで使用者はデータをＤＸＲ
の中にそれがＸＳＲへコピーされる前に上書きする。そ
れ以前にＤＸＲ内にあったデータはＤＸへ転送されるこ
とは無いが、それは決してＸＳＲにコピーされないから
である。 ４）送信空（ＸＥＭＰＴＹ−＝０）。もしも新たなフレ
ーム同期信号が新たなデータがＤＸＲの中にロードされ
る前に到着すると、ＤＸＲ内の旧データが再び送られる
ことになる。これはＤＸＲに新たなデータがロードされ
るまで、新たなフレーム同期信号がＦＳＸピンに到着す
る度に継続される。 ５）予期しない送信フレーム同期（ＸＳＹＮＣＥＲＲ＝
１）。これは送信中に、ＸＦＩＧ＝０で予期しないフレ
ーム同期パルスが発生した際に生じうる。再び、予期し
ないフレーム同期パルスはＸＤＡＴＤＬＹ引く１、また
はそれ以上のビットクロック分だけ次の関連するワード
の先頭ビットより早く発生したものとして定義される。
これは現行データ送信を破棄し現行転送の再スタートを
促す。もしも最後にＤＸＲからＸＳＲへのコピーされて
から新たなデータがＤＸＲに書き込まれると、ＸＳＲ内
の現行値は失われる。それ以外の場合、前回値が再送信
される。
【０３７５】これらの事象は以下の段落で更に詳細に説
明される。
【０３７６】次にオーバーランでの受信、ＲＦＵＬＬを
説明する。ＳＰＣＲ内のＲＦＵＬＬ＝１は受信機がオー
バーラン状態と成っていることを示す。オーバーランは
次の場合に生じる：ＲＢＲが満杯、そしてＤＲＲが最後
にＲＢＲからＤＲＲへの転送が行われてから読みとられ
ていない（ＲＲＤＹ＝１）。
【０３７７】この状態の間、ＤＲピン上への全ての新た
なデータは更にＲＳＲの中へシフトされる。一度１つの
完全なワードがＲＳＲの中にシフトされて、ＲＦＵＬＬ
＝１となると、受信機は停止しＤＲＲが読みとられるま
で待機し、ＲＢＲからＤＲＲへの転送を実行しない。こ
の時にＤＲピン上に到着する全てのデータは失われる。
このデータが喪失される理由は、シリアルワードを完全
に受信した際に、ＲＲＤＹ＝０の時にのみＲＳＲからＤ
ＲＲへの転送のトリガが掛けられるためである。リセッ
トから受信部分が動作を開始した後、最小３ワードがＲ
ＦＵＬＬがセットされる前に受信されなければならない
ことに注意されたい。これは、最初のワードの前にＲＢ
ＲからＤＲＲへの転送が存在しないためである。
【０３７８】下記の事象のいずれか１つがＲＦＵＬＬビ
ットを０に消去し、後続の転送が適切に読みとられるよ
うにする：１）ＤＲＲの読み取り；２）受信機（ＲＲＳ
Ｔ−＝０）または装置のリセット。別のフレーム同期が
受信機を再スタートするために必要である。
【０３７９】図６６は受信オーバーラン状態を示す。シ
リアルワードＡはシリアルワードＢの受信が完了する前
に準備完了になっていないので、ＢがＤＲＲに転送され
ることは無い。従ってＢが受信された後ＲＦＵＬＬがセ
ットされる。ＤＲＲが最終的に読みとられた時値Ａは未
だＤＲＲの中にある。ＤＲＲの読み取りはシリアルワー
ドＣが転送された後に生じるので、ＣがＲＳＲの中にシ
フトされることは無い。
【０３８０】図６７はＲＦＵＬＬがセットされた事例を
示すが、オーバーラン状態は次のシリアルワードの前に
ＤＲＲの内容を読みとることにより回避されている。こ
れはデータＢのＲＢＲからＤＲＲへのコピーが次のシリ
アルワードがＲＳＲからＲＢＲへ転送される前に確実に
生じるようにしている。
【０３８１】次に予期しない受信フレーム同期、ＲＳＹ
ＮＣＥＲＲを説明する。図６８は受信機が全ての入力フ
レーム同期パルスを処理する際に使用する判断樹を示
す。この図は受信機が開始されたと仮定している、ＲＲ
ＳＴ−＝１。予期しないフレーム同期パルスは外部発信
源または内部サンプリング速度発生器から発生される。
４つの事例のいずれか１つが発生しうる： 事例１：受信オーバーラン中のＦＳＲ＿ｉｎｔパルス。
図６６中のワードＣの転送がこれの１つの例である。こ
のフレーム同期パルスは無視され受信機は停止状態のま
まである。 事例２：ＲＦＩＧ＝１を具備した予期しないＦＳＲ＿ｉ
ｎｔパルス。この事例は図６５を参照して説明された。
ここで受信同期パルスは無視されて受信は継続される。 事例３：正常シリアルポート受信。受信が進まない理由
として３つの考えられる原因があることに注意された
い： １）このＦＳＲがＲＲＳＴ−＝１の後最初。 ２）このＦＳＲがＤＲＲが読みとられ、ＲＦＵＬＬを消
去した後最初。 ３）シリアルポートが内部パケットの合間の中にある。
従って最大パケット周波数に於いて、フレーム同期は関
連するワードの第一ビットの前にＲＤＡＴＤＬＹビット
クロックで受信することが出来る。これに代わる方法と
して、１つの予期しないフレーム同期パルスは、先行ワ
ードの最後のビットがＤＲピン上で受信する前のＲＤＡ
ＴＤＬＹ引く１ビットクロックの時点またはその前に生
じる時に検出することが出来る。
【０３８２】この場合、これらは予期しないフレーム同
期パルスでは無いので受信は正常に継続する。 ４）事例４：ＲＦＩＧ＝０を具備した予期しない受信フ
レーム同期（予期しないフレームは無視されない）。こ
の事例は最大パケット周波数に対して図２４に示されて
いる。図６９は内部パケットの合間を具備したシリアル
ポートの正常動作中のこの事例を示す。両方の事例に於
いて、ＳＰＣＲ内のＲＳＹＮＣＥＲＲビットがセットさ
れる。ＲＳＹＮＣＥＲＲは受信機がリセットされるかま
たは使用者がＳＰＣＲ内のこのビットに０を書き込むこ
とによってのみ消去出来る。もしもＳＰＣＲ内のＲＩＮ
ＴＭ＝１１ｂの場合、ＲＳＹＮＣＥＲＲは受信割り込み
（ＲＩＮＴ）をＣＰＵに駆動することに注意されたい。
【０３８３】次にデータ上書き送信を説明する。図７０
はＤＸＲ内のデータが送信される前に上書きされると何
が発生するかを示している。最初プログラマがＤＸＲに
データＣをロードする。後続のＤＸＲへの書き込みでＣ
がＸＳＲにコピーされる前にＤで上書きされる。従って
ＣがＤＸ上に送信されることは無い。ＣＰＵはデータの
上書きを回避することが出来るが、それはＤＸＲに書き
込む前にＸＲＤＹをポーリングするか、またはＸＲＤＹ
（ＸＩＮＴＭ＝００ｂ）でトリガされるようにプログラ
ムされたＸＩＮＴを待つことによって行われる。ＤＭＡ
はＸＥＶＴの書き込み同期データ転送で上書きを回避す
ることが出来る。
【０３８４】ＸＥＭＰＴＹ−は送信機がアンダーフロー
を経験したか否かを示す。下記の条件のいずれかにより
ＸＥＭＰＴＹ−が有効（ＸＥＭＰＴＹ−＝０）となる： １）送信中のアンダーフロー。最後にＤＸＲからＸＳＲ
へのコピーが行われてからＤＸＲにロードされない、ま
たＸＳＲ内のデータワードの全てのビットがＤＸ上にシ
フトアウトされてしまっている。 ２）送信機がリセットされ（ＸＲＳＴ−＝０または装置
がリセット）そして再スタートされる。
【０３８５】ＸＥＭＰＴＹ−＝０の時、送信機は停止し
次のフレーム同期までＤＸを高インピーダンス状態に設
定する。ＸＥＭＰＴＹ−はＤＸＲがＣＰＵまたはＤＭＡ
のいずれかでロードされた後、無効化される（ＸＥＭＰ
ＴＹ−＝１）。もしもＤＸＲがアンダーフローのために
停止した後再ロードされると、この装置は送信を再開す
る。内部フレーム生成の場合は、ＤＸＲからＸＳＲへの
コピーで作られる単一ＦＳＸ＿ｉｎｔを再生成する（Ｘ
ＣＲ内でＦＳＸＭ＝１、またＳＲＧＲ内でＦＳＧＭ＝
０）。それ以外の場合は、送信機は次のフレーム同期ま
で待つ。
【０３８６】図７１は送信アンダーフロー状態を示す。
Ｂを送信した後、プログラマは後続の同期の前にＤＸＲ
を再ロードすることに失敗する。従って、Ｂは再びＤＸ
上に送信される。図７２はほっておけば送信アンダーフ
ロー状態が起こる直前にＤＸＲへの書き込みが行われる
事例を示す。Ｂが送信された後、Ｃが次のフレーム同期
パルスが発生する前にＤＸＲに書き込まれ、それによっ
てＣが成功裏にＤＸ上に送信され、従って送信空状態が
避けられる。
【０３８７】次に予期しない送信フレーム同期、ＸＳＹ
ＮＣＥＲＲを説明する。図７３は送信機が全ての入力さ
れる同期信号を処理する際に使用する判断樹を示す。こ
の図は送信機が開始された時点を仮定している、ＸＲＳ
Ｔ−＝１。３つの事例のいずれか１つが生じうる： 事例１：ＸＦＩＧ＝１を具備した予期しないＦＳＸ＿ｉ
ｎｔパルス。この事例は図６５を参照して説明される。 事例２：正常シリアルポート送信は先に説明した。送信
が進行しない理由として２つ考えられることに注意され
たい： １）ＸＲＳＴ−＝１の後ＦＳＸ＿ｉｎｔパルスが最初に
生じる。 ２）シリアルポートが内部パケットの合間の中にある。
従って、もしも最大パケット周波数で動作する場合、フ
レーム同期は関連するワードの第一ビットの前にＸＤＡ
ＴＤＬＹビットクロックで受信できる。 事例３：ＸＦＩＧ＝０を具備した予期しない送信フレー
ム同期。
【０３８８】最大パケット周波数に於ける、ＸＦＩＧ＝
０を具備した後続のフレーム同期の事例が図６４に示さ
れている。図７４は内部パケットの合間を具備したシリ
アルポートの正常動作の事例を示す。両方の事例で、Ｓ
ＰＣＲ内のＸＳＹＮＣＥＲＲビットがセットされる。Ｘ
ＳＹＮＣＥＲＲは送信機リセットまたは使用者がＳＰＣ
Ｒ内のこのビットに０を書き込むことによってのみ消去
出来る。もしもＳＰＣＲ内でＸＩＮＴＭ＝１１ｂの場
合、ＸＳＹＮＣＥＲＲはＣＰＵに対して受信割り込み
（ＸＩＮＴ）を駆動する。更に、ＳＰＣＲ内のＸＳＹＮ
ＣＥＲＲビットが読み取り／書き込みビットであること
に注意されたい。従ってそこへ１を書き込むことはエラ
ー状態を設定することである。通常は０を書き込むこと
が期待される。
【０３８９】次に受信データの行揃えおよび符号延長、
ＲＪＵＳＴを説明する。ＳＰＣＲ内のＲＪＵＳＴはＲＢ
Ｒ内のデータがＤＲＲ内で右揃えかまたは左揃え（ＭＳ
Ｂに関して）であるかを選択する。右揃えが選択された
場合、ＲＪＵＳＴは更にそのデータが符号延長されるか
またはゼロが充填されるかを選択する。表６１は１２ビ
ット受信データ値０ｘＡＢＣに対するＲＪＵＳＴの種々
のモードの結果を示す。
【０３９０】
【表６３】
【０３９１】次にμ−ＬＡＷ／Ａ−ＬＡＷ圧縮伸張ハー
ドウェア，（Ｒ／Ｘ）ＣＯＭＰＡＮＤを説明する。圧縮
伸張（圧縮：COMpressおよび伸張：exPAND）ハードウェ
アはμ−ｌａｗまたはＡ−ｌａｗ形式のいずれにおいて
もデータの圧縮および伸張が可能である。米国および日
本で採用されている圧縮伸張規格はμ−ｌａｗである。
欧州圧縮伸張規格はＡ−ｌａｗと呼ばれている。μ−ｌ
ａｗおよびＡ−ｌａｗ、ｌｏｇＰＣＭに対する仕様はＣ
ＣＩＴＴ Ｇ．７１１勧告の一部である。Ａ−ｌａｗお
よびμ−ｌａｗはそれぞれ１３ビットと１４ビットの可
変範囲を許している。この範囲外の任意の値は正の最大
値または負の最大値にセットされる。
【０３９２】μ−ｌａｗおよびＡ−ｌａｗ形式はこのデ
ータを８ビット符号ワードに符号化する。従って圧縮伸
張されたデータは常に８ビット幅であるため、固有の
（Ｒ／Ｘ）ＷＤＬＥＮ（１／２）は０にセットされなけ
ればならず、８ビット幅シリアルデータストリームを示
す。フレームのいずれの位相も８ビットワード幅を持た
ない場合、圧縮伸張はその部分（送信または受信）およ
び位相に対して自動的に無効化される。
【０３９３】圧縮伸張が使用されると、送信データは特
定の圧縮伸張法則に従って符号化され、受信データは２
の補数形式で復号される。圧縮伸張が有効化されて、
（Ｒ／Ｘ）ＣＲ内の固有の（Ｒ／Ｘ）ＣＯＭＰＡＮＤ設
定で希望する形式が選択される、これは表５６に示され
る通りである。圧縮は図７５に示すように、データをＤ
ＸＲからＸＳＲへ、またＲＢＲからＤＲＲへコピーする
処理過程の中で発生する。
【０３９４】送信データを圧縮するためには、それは１
６ビット左揃えデータ、すなわちＬＡＷ１６でなければ
ならない。値は圧縮伸張法に応じて１３−または１４−
ビットのいずれかである。これは図７６に示されてい
る。
【０３９５】受信に際して、ＲＢＲ内の８ビットの圧縮
データは左揃えの１６ビットデータ、ＬＡＷ１６に伸張
される。これは更にＳＰＣＲ内のＲＪＵＳＴフィールド
を表６２に示すようにプログラムすることにより、３２
ビットデータに行揃えすることが出来る。
【０３９６】
【表６４】
【０３９７】もしもＭＣＳＰが使用されない場合は、圧
縮伸張ハードウェアは内部データの圧縮伸張に使用出来
る。これは次のように使用できる： ａ）線形形式を固有のμ−ｌａｗまたはＡ−ｌａｗ形式
に変換する。 ｂ）μ−ｌａｗまたはＡ−ｌａｗ形式を線形形式に変換
する。 ｃ）線形データを送信し、このデータを圧縮および再伸
張して圧縮伸張の量子化効果を観察する。これはＸＣＯ
ＭＰＡＮＤおよびＣＯＭＰＡＮＤの両方が同一圧縮伸張
形式を有効とする場合にのみ有用である。
【０３９８】図７７はＭＣＳＰが内部データを圧縮伸張
することの出来る２つの方法を示す。 １）シリアルポートの送信および受信部分の両方がリセ
ットされた時、ＤＲＲおよびＤＸＲは圧縮伸張論理回路
を通して内部的に接続される。ＤＸＲからの値はＸＣＯ
ＭＰＡＮＤでの選択に従って圧縮され、ＲＣＯＭＰＡＮ
Ｄの選択に従って伸張される。データは書き込まれた後
４ＣＰＵクロック内で利用できる。この方法の特長はそ
の速度にある。欠点はフローを制御するためにＣＰＵお
よびＤＭＡで利用できる同期が存在しない点である。 ２）ＭＣＳＰはＲＣＯＭＰＡＮＤおよびＸＣＯＭＰＡＮ
Ｄで好適に有効化された圧縮伸張によってディジタルル
ープバックモードの中で有効化される。受信および送信
割込（ＲＩＮＴＭ＝０の時ＲＩＮＴまたＸＩＮＴＭ＝０
の時ＸＩＮＴ）または同期事象（ＲＥＶＴおよびＸＥＶ
Ｔ）はそれぞれＣＰＵまたはＤＭＡがこれらの変換の同
期を取れるようにしている。ここで、この圧縮伸張の時
間は選択されているシリアルビット速度に依存する。
【０３９９】通常ＭＣＳＰ上の全ての転送はＭＳＢを最
初に送信および受信される。しかしながら、８ビットデ
ータプロトコルによっては（これは圧縮伸張されたデー
タを使用しない）ＬＳＢを最初に転送するように要求す
るものがある。（Ｒ／Ｘ）ＣＲ内で（Ｒ／Ｘ）ＣＯＭＰ
ＡＮＤ＝０１ｂに設定することで、８ビットワードのビ
ット順序がシリアルポートに送られる前に反転される
（ＬＳＢ先頭）。圧縮伸張と同様、この機能は固有の
（Ｒ／Ｘ）ＷＤＬＥＮ（１／２）が０にセットされて、
８ビットワードがシリアルに転送されることを示してい
る場合にのみ有効である。もしもいずれの位相も８ビッ
トワード長を持たない場合、このＬＳＢ先頭の順序はこ
の部分（送信または受信）および位相に対して自動的に
無効とされる。
【０４００】次にプログラム可能クロックおよびフレー
ム化を説明する。ＭＣＳＰは受信機および送信機の両方
に対して、クロック化およびフレーム化を選択するため
のいくつかの手段を有する。クロック化およびフレーム
化は両部分にサンプリング速度発生器によって送ること
が出来る。両部分は外部クロック化そして／またはフレ
ーム化を独立して選択できる。図３８はクロックおよび
フレーム選択回路のブロック図を示す。この論理回路で
有効化される機能を下記の段落で説明する。
【０４０１】サンプリング速度発生器は３段クロック分
周器を含み、図７９に示すようにプログラム可能データ
クロック（ＣＬＫＧ）およびフレーム化信号（ＦＳＧ）
を可能とする。ＣＬＫＧおよびＦＳＧはＭＣＳＰ内部信
号であって、受信そして／または送信クロック化（ＣＬ
ＫＲ／Ｘ）およびフレーム化（ＦＳＲ／Ｘ）を駆動する
ようにプログラムする事が出来る。サンプリング速度発
生器は内部クロック発信源から駆動されるようにも、ま
た外部クロック発信源から導かれた内部クロックで駆動
されるようにもプログラムすることが出来る。この３つ
の段は下記の計算を行う： １）クロック分周（ＣＬＫＧＤＶ）：データビットクロ
ック当たりの入力クロック数。 ２）フレーム周期分周（ＦＰＥＲ）：データビットクロ
ック内のフレーム周期。 ３）フレーム幅計数（ＦＷＩＤ）：データビットクロッ
ク内の有効フレームパルスの幅。
【０４０２】加えて、フレームパルス検出およびクロッ
ク同期モジュールは入力フレームパルスのクロック分周
の同期を可能とする。
【０４０３】図８０および表６３に示されるサンプリン
グ速度発生器レジスタ（ＳＲＧＲ）はサンプリング速度
発生器の種々の機能の動作を制御する。以下の章はその
動作がどのようにしてＳＲＧＲビットフィールドを用い
て構成できるかを説明している。
【０４０４】
【表６５】
【０４０５】次にデータクロック生成を説明する。受信
／送信クロックモードが１にセットされると（ＣＬＫ
（Ｒ／Ｘ）Ｍ＝１）、データクロック（ＣＬＫ（Ｒ／
Ｘ））は内部サンプリング速度発生器出力クロック，Ｃ
ＬＫＧで駆動される。種々のデータビットクロックを受
信機および送信機に対して独立して選択できる。これら
の選択肢は下記を含む： １）サンプリング速度発生器への入力クロックはＣＰＵ
クロックまたは専用外部クロック入力（ＣＬＫＳ）のい
ずれかが可能である。 ２）サンプリング速度発生器への入力クロック（ＣＰＵ
クロックまたは外部クロックＣＬＫＳ）信号発生源はＣ
ＬＫＧを駆動するために、プログラム可能な値（ＣＬＫ
ＧＤＶ）で分周することが出来る。
【０４０６】ＳＲＧＲ内のＣＬＫＳＭビットはＣＰＵク
ロック（ＣＬＫＳＭ＝１）または外部クロック入力（Ｃ
ＬＫＳＭ＝０）、ＣＬＫＳのいずれかをサンプリング速
度発生器入力クロックとして選択する。任意の分周周期
がサンプリング速度発生器で計算されて分周され、この
入力クロック選択によってタイミングが取られる。
【０４０７】ＣＬＫ ＧＤＶフィールドはサンプリング
速度発生器データビットクロック速度を決定する。第一
分周器段は入力クロックからシリアルデータビットクロ
ックを生成する。この分周器段は１つのカウンタを使用
し、これはＣＬＫＧＤＶを事前ロードされており、それ
は分周比率値を含む。この段の出力はデータビットクロ
ックであって、これはサンプリング速度発生器出力、Ｃ
ＬＫＧに出力され、第二および第三分周器段への入力と
して作用する。
【０４０８】ＣＬＫＧはサンプリング速度発生器入力ク
ロックの１／（ＣＬＫＧＤＶ＋１）に等しい周波数を有
する。従ってサンプリング発生器入力クロック周波数は
１−２５６の値で分周される。ＣＬＫＧＤＶが奇数また
は０に等しい時、ＣＬＫＧ衝撃係数は５０％である。Ｃ
ＬＫＧＤＶが偶数値、２ｐで奇数分周を表していると
き、高状態期間はｐ＋１サイクル、そして低状態期間は
ｐサイクルである。
【０４０９】ビットクロック極性はＣＬＫＳＰで決定さ
れる。外部クロック（ＣＬＫＳ）が、ＣＬＫＳＭ＝０を
選択することで、サンプリング速度発生器クロック分周
器を駆動するために選択される。この場合、ＳＲＧＲ内
のＣＬＫＳＰビットはＣＬＫＳの変化方向を選択し、こ
れに基づいてサンプリング速度発生器データビットクロ
ック（ＣＬＫＧ）およびフレーム同期信号（ＦＳＧ）が
発生される。外部クロックの立ち下がり（ＣＬＫＳＰ＝
０）または立ち上がり（ＣＬＫＳＰ＝１）のいずれかが
データビット速度クロックおよびＦＳＧ上の遷移を引き
起こすことが出来る。
【０４１０】次にビットクロックおよびフレーム同期を
説明する。ＣＬＫＳがサンプリング速度発生器を駆動す
るように選択されている場合（ＣＬＫＳＭ＝０），ＧＳ
ＹＮＣを使用してＣＬＫＳに対するＣＬＫＧのタイミン
グを構成することが出来る。ＧＳＹＮＣ＝１はＭＣＳＰ
とそれと通信している外部装置とが、ＣＬＫＳを同一位
相の関係を保ちながら分周することを保証する。もしも
ＧＳＹＮＣ＝０の場合は、この機能は無効化されて、従
ってＣＬＫＧは自由に動作し再同期されることは無い。
もしもＧＳＹＮＣ＝１の場合は、ＦＳＲ上の有効遷移が
ＣＬＫＧの再同期およびＦＳＧの生成にトリガを掛け
る。同期の後、ＣＬＫＧは常に高状態で開始する。ま
た、ＦＳＲはＣＬＫＧを発生するＣＬＫＳの同一信号変
化で検出される。外部ＦＳＲが用意されているが、ＦＳ
ＧはＧＳＹＮＣ＝１の時内部受信フレーム同期を駆動す
ることが出来る。ＧＳＹＮＣ＝１の時、ＦＰＥＲはフレ
ーム周期が外部フレーム同期パルスの到着で決定される
ために無視されることに注意されたい。
【０４１１】図８１および図８２はＣＬＫＳおよびＦＳ
Ｒの種々の極性でのこの動作を示す。これら図では次の
ように仮定している：１つのＣＬＫＧ幅のＦＳＧに対し
てＦＷＩＤ＝０。ＦＰＥＲは次の外部フレーム同期パル
スの到着で決定されるのでプログラムされていないこと
に注意されたい。図はＣＬＫＧが最初に同期状態にあっ
てＧＳＹＮＣ＝１の場合と、同様にフレーム同期と同期
状態に無くてＧＳＹＮＣ＝１の時に何が発生するかを示
している。
【０４１２】ＧＳＹＮＣ＝１の時、送信機は下記の条件
が満たされれば受信機と同期して動作することが可能で
ある： １）ＦＳＸがサンプリング速度発生器フレーム同期ＦＳ
Ｇで駆動されるようにプログラムされている（ＳＲＧＭ
内でＦＳＧＭ＝１、かつＸＣＲ内でＦＳＸＭ＝１）。も
しも入力ＦＲＳがそのタイミングを有する場合、これは
ＣＬＫＧの立ち下がりでサンプリングする事が可能であ
り、ＸＣＲ内のＦＳＸＭ＝０と設定してＦＳＲをＦＳＸ
に外部的に接続することにより代替として使用すること
が出来る。 ２）サンプリング速度発生器クロックが送信および受信
ビットクロックを駆動しなければならない（ＳＰＣＲ内
のＣＬＫ（Ｒ／Ｘ）Ｍ＝１）。従ってＣＬＫ（Ｒ／Ｘ）
ピンはその他の駆動信号発信源で駆動されてはならな
い。
【０４１３】次にディジタルループバックモード、ＤＬ
Ｂを説明する。ＳＰＣＲ内のＤＬＢ＝１を設定すること
によりディジタルループバックモードが有効となる。Ｄ
ＬＢモード中、ＤＲ，ＦＳＲ，およびＣＬＫＲはそれぞ
れ図７８に示すようにマルチプレクサを通してＤＸ，Ｆ
ＳＸ，ＣＬＫＸに内部的に接続されている。ＤＬＢモー
ドは単一のＤＳＰ装置でシリアルポート符号を試験する
ことが出来る。図７９はディジタルループバックモード
中の受信機制御入力のマルチプレクスを示す。
【０４１４】次に受信クロック選択、ＤＬＢ，ＣＬＫＲ
Ｍを説明する。表６４はＰＣＲ内のディジタルループバ
ックビット（ＤＬＢ）およびＣＬＫＲＭビットがどの様
にして受信機クロックを選択するかを示している。ディ
ジタルループバックモード（ＤＬＢ＝１）に於いて、送
信機クロックが受信機を駆動する。ＣＬＫＲＭはＣＬＫ
Ｒピンが入力であるか出力であるかを決定する。
【０４１５】
【表６６】
【０４１６】次に送信クロック選択、ＣＬＫＸＭを説明
する。表６５はどの様にして２つの送信クロック発信元
の１つが選択できるかを示している。
【０４１７】
【表６７】
【０４１８】次にフレーム同期信号生成を説明する。デ
ータビットクロック化と同様、データフレーム同期もま
た全てのデータ遅延に関して、受信機および送信機に対
して独立にプログラム可能である。プログラミング選択
肢には下記が含まれる： １）プログラム可能な同期パルス間の周期と、サンプリ
ング速度発生器レジスタ（ＳＲＧＲ）を用いたプログラ
ム可能有効幅とを具備したフレームパルス。 ２）送信部はＤＸＲからＸＳＲへのコピーにより生成さ
れる、自身のフレーム同期信号にトリガを掛ける。 ３）受信および送信部は共にそれぞれＦＳＲおよびＦＳ
Ｘピン上の外部フレーム同期を独立して選択する。
【０４１９】フレーム周期はＦＰＥＲで決定される。サ
ンプリング速度発生器内の第二分周器段は１２ビットカ
ウンタであって、これは生成されたデータクロックを０
から４０９５まで計数する。このカウンタの値がひとた
びプログラムされたフレーム周期（ＦＰＥＲ）と一致す
ると、フレームカウンタはリセットされＦＳＧが生成さ
れる。次に計数工程が再度開始される。従って、ＦＰＥ
Ｒ＋１の値が１から４０９６データビットのフレーム長
を決定する。ＧＳＹＮＣ＝１の時、ＦＰＥＲは無視され
る値となる。図８３は１６ＣＬＫＧ周期（ＦＰＥＲ＝１
５または００００１１１１ｂ）のフレームを示す。
【０４２０】フレーム幅はＦＷＩＤで決定される。ＦＷ
ＩＤフィールドはフレーム同期パルスの有効幅を制御す
る。フレーム周期（ＦＰＥＲ）を追跡しているカウンタ
がＦＷＩＤ内にプログラムされている値に達すると、フ
レームパルスは無効となる。従って、ＦＷＩＤ＋１の値
が１から２５６データビットクロックの範囲の有効フレ
ームパルス幅を決定する。図８３は有効幅２ＣＬＫＧ周
期（ＦＷＩＤ＝１）を具備したフレームを示す。
【０４２１】受信フレーム同期選択はＤＬＢ，ＦＳＲ
Ｍ，およびＧＳＹＮＣで決定される。表６６は受信フレ
ーム同期信号を提供する種々の発信元の選択方法を示
す。ディジタルループバックモード（ＤＬＢ＝１）に於
いて、送信フレーム同期信号が受信フレーム同期信号と
して使用され、ＤＲがＤＸに内部的に接続されている。
【０４２２】
【表６８】
【０４２３】送信フレーム同期信号選択はＦＳＸＭおよ
びＦＳＧＭで決定される。表６７は送信フレーム同期パ
ルスの発信元がどの様にして選択できるかを示す。３つ
の選択は： １）外部フレーム同期入力。 ２）サンプリング速度発生器フレーム同期信号、ＦＳ
Ｇ。 ３）ＤＸＲからＸＳＲへのコピーが行われたことを示す
信号。
【０４２４】
【表６９】
【０４２５】フレーム同期の検出を容易にするために、
受信および送信ＣＰＵ割り込み（ＲＩＮＴおよびＸＩＮ
Ｔ）はＳＰＣＲ内のＲＩＮＴＭ＝ＸＩＮＴＭ＝１０ｂを
セットすることでフレーム同期を検出するようにプログ
ラムされる。その他の型のシリアルポート割り込みとは
異なり、このモードはシリアルポートの関連する部分が
リセット中でも動作できる（例えば受信機かリセット中
にＲＩＮＴを有効化させて）。この場合、ＦＳ（Ｒ／
Ｘ）ＭおよびＦＳ（Ｒ／Ｘ）Ｐは依然固有の発信元およ
びフレーム同期の極性を選択する。従ってシリアルポー
トがリセット状態にあったとしても、これらの信号はＣ
ＰＵクロックに同期され、続いてＣＰＵにＲＩＮＴおよ
びＸＩＮＴの形式で送られるが、これはそれらがシリア
ルポートの受信および送信部に送り込まれた時点で行わ
れる。従って新たなフレーム同期パルスを検出すること
が可能で、その後ＣＰＵはそのシリアルポートを安全に
リセットから解除する事が出来る。
【０４２６】次にＭＣＳＰ構成の種々の例を説明する。
図８４は二重速度ＳＴ−バスであるＭｉｔｅｌ ＳＴ−
バスと等価のＭＣＳＰ構成を示す。この動作は最大パケ
ット周波数で実行されることに注意されたい。種々の制
御ビットが下記の様にセットされる： ａ）サンプリング速度発生器で内部的に生成されたＣＬ
Ｋ（Ｒ／Ｘ）Ｍ＝１，ＣＬＫ（Ｒ／Ｘ）＿ｉｎｔ ｂ）ＧＳＹＮＣ＝１，ＣＬＫＧをＦＳＲ上の外部フレー
ム同期信号入力で同期する。またＦＳＲは最小パルス幅
を形成するために内部的に生成されることを注意された
い。 ｃ）ＣＬＫＳＭ＝１，外部クロック（ＣＬＫＳ）がサン
プリング速度発生器を駆動する。 ｄ）ＣＬＫＳＰ＝０，ＣＬＫＳの立ち下がりでＣＬＫＧ
従ってＣＬＫ（Ｒ／Ｘ）＿ｉｎｔを生成する。 ｅ）ＣＬＫＧＤＶ＝１，受信クロック（ＣＬＫＲとして
示されている）はＣＬＫＳ周波数の半分である。 ｆ）ＦＳ（Ｒ／Ｘ）Ｐ＝１，有効低フレーム同期パル
ス。 ｇ）（Ｒ／Ｘ）ＦＲＬＥＮ１＝11111b，フレーム当たり
３２ワード ｈ）（Ｒ／Ｘ）ＷＤＬＥＮ１＝０，８ビットワード ｉ）（Ｒ／Ｘ）ＰＨＡＳＥ＝０，単一位相フレーム、従
って（Ｒ／Ｘ）ＦＲＬＥＮ２＝Ｘ。 ｊ）（Ｒ／Ｘ）ＤＡＴＤＬＹ＝０，データ遅延無し。
【０４２７】図８５は単一速度ＳＴ−ＢＵＳを図示す
る。この例は下記を除きＳＴ−ＢＵＳの例と同じであ
る： ａ）ＣＬＫＧＤＶ＝０，ＣＬＫは分周を行うことなく
（単一速度クロック）ＣＬＫ（Ｒ／Ｘ）＿ｉｎｔを駆動
する。 ｂ）ＣＬＫＳＰ＝１，ＣＬＫＳの立ち上がりで内部クロ
ックＣＬＫＧ，ＣＬＫ（Ｒ／Ｘ）＿ｉｎｔを生成する。
【０４２８】ＣＬＫＳの立ち上がりを使用して外部ＦＳ
Ｒを検出する。この外部フレーム同期パルスは内部ＭＣ
ＳＰクロックの再同期および内部で使用するフレーム同
期を生成するために使用される。内部フレーム同期は、
内部クロックの立ち下がりで検出されるように十分な幅
となるように生成される。
【０４２９】図８６は二重速度クロック例を図示する。
この例は下記を除きＳＴ−ＢＵＳ例と同じである： ａ）ＧＳＹＮＣ＝０，ＣＬＫＳがＣＬＫＧを駆動する。
ＣＬＫＧは自由に実行され、ＦＳＲで再同期されること
は無い。 ｂ）ＦＳ（Ｒ／Ｘ）Ｍ＝０，フレーム同期は外部的に生
成される。フレーム化パルスは検出に備えて十分広い。 ｃ）ＦＳ（Ｒ／Ｘ）Ｐ＝０，有効高入力フレーム同期信
号。 ｄ）（Ｒ／Ｘ）ＤＡＴＤＬＹ＝１，１ビットのデータ遅
延。 ｅ）ＣＬＫＳＰ＝１，ＣＬＫＳの立ち上がりでＣＬＫＧ
従ってＣＬＫ（Ｒ／Ｘ）が生成される。
【０４３０】次に複数チャンネル選択動作を説明する。
複数チャンネルはＭＣＳＰを先に説明したように単一位
相フレームで構成することにより、送信機および受信機
に対して独立に選択出来る。フレーム当たりのワード数
は（Ｒ／Ｘ）ＦＲＬＥＮ１で表され、選択出来るチャン
ネル数を表す。
【０４３１】各々のフレームは時間分割マルチプレクス
（ＴＤＭ）データストリームを表す。時間分割マルチプ
レクスデータストリームを使用する際に、ＣＰＵはそれ
らのいくつかを処理する必要があるだけである。従っ
て、メモリ並びにバスの帯域幅を節約するために、複数
チャンネル選択は送信および受信用の特定チャンネルを
独立して有効化する事が可能である。最大１２８チャン
ネルビットストリームの中で最大３２チャンネルを任意
の指定された時刻に有効化することが可能であるが、動
的手法（後ほど説明する）では１２８チャンネルの任意
の組み合わせを処理することが可能である。
【０４３２】もしも受信チャンネルが無効の場合は、下
記の結果となる： １）ワードの最後のビットを受信してもＲＲＤＹは１に
セットされない。 ２）ワードの最後のビットを受信した時点でＲＢＲがＤ
ＲＲにコピーされない。従ってＲＲＤＹは有効状態には
セットされない。このことはこのワードに対して割り込
みまたは同期事象が生成されないことを意味する。
【０４３３】もしも送信チャンネルが無効の場合は、下
記の結果となる： １）ＤＸが高インピーダンス状態である。 ２）関連するワードのシリアル送信の終了時点でＤＸＲ
からＸＳＲへの転送が自動的にはトリガされない。 ３）ＸＥＭＰＴＹ−およびＸＲＤＹは同様に、関連する
シリアルワードの送信の終了時点で影響されない。
【０４３４】有効化された送信チャンネルはそのマスク
されているかまたは送信されたデータを持つことが出来
る。マスクされている場合は、送信チャンネルが有効で
あってもＤＸピンが強制的に高インピーダンスとされ
る。
【０４３５】下記の制御レジスタが複数チャンネル動作
で使用される：複数チャンネル制御（ＭＣＲ）レジス
タ。送信チャンネル有効（ＸＣＥＲ）レジスタ。受信チ
ャンネル有効（ＸＣＥＲ）レジスタ。
【０４３６】これらのレジスタを使用しての複数チャン
ネル動作の制御を以下の章で説明する。
【０４３７】ＭＣＲが図８７に示され、表６８に説明さ
れている。
【０４３８】
【表７０】
【０４３９】複数チャンネルモードが受信および送信に
対してそれぞれ独立に有効化出来るが、これはＭＣＲ内
でＲＭＣＭ＝１およびＸＭＣＭを非ゼロの値に設定して
行われる。
【０４４０】利用可能な１２８チャンネルの中から全部
で３２個を指定された任意の時点で有効化出来る。この
１２８チャンネルは８ブロック（０から７）を含み、各
々のブロックは１６個の連続したチャンネルを有する。
更に、偶数番号のブロック０，２，４，および６はパー
ティションＡに属し、奇数番号のブロック１，３，５，
および７はパーティションＢに属する。
【０４４１】有効化されるチャンネル数は、フレームが
任意のグループのチャンネルを有効化する過程で更新出
来る。この機能はそのフレーム内の任意の時刻で１６個
の連続したチャンネルの２つのブロック（１つは奇数番
号、そしてもう一つは偶数番号）を制御する交互のピン
ポン手法を用いて実施できる。従って１つのブロックは
パーティションＡにそしてもう一方はパーティションＢ
に属する。
【０４４２】８つの１６チャンネルブロックの中から任
意の２つを選択して、全部で３２チャンネルを有効化出
来る。このブロックは図８８に示されるようにこのフレ
ーム内の１６チャンネル境界上に配置されている。ＭＣ
Ｒ内の（Ｒ／Ｘ）ＰＡＢＬＫおよび（Ｒ／Ｘ）ＰＢＢＬ
ＫフィールドがそれぞれパーティションＡおよびＢの中
で選択されるブロックを決定する。この有効化は送信お
よび受信に対して独立して実行される。
【０４４３】送信データマスク化は送信用に有効化され
たチャンネルがそのＤＸピンを送信周期の間に高インピ
ーダンス状態にセットする事を可能とする。対称な送信
および受信がソフトウェア的に利益があるシステムに於
いて、この機能は送信チャンネルを共有シリアルバス上
で無効化することを可能とする。同様の機能は受信には
不要であるが、それは複数受信がシリアルバス接続を生
じさせないからである。
【０４４４】以下は種々のＸＭＣＭ値に対する送信中の
複数のチャンネル動作の説明である： ＸＭＣＭ＝００ｂ：シリアルポートはＸＦＲＬＥＮ１内
にプログラムされたワード数分のデータをＤＸピンを経
由して送信する。従って、ＤＸは駆動され、マスクされ
ることは無い。 ＸＭＣＭ＝０１ｂ：要求されたチャンネルまたは送信の
必要があるワードのみがＸＰ（Ａ／Ｂ）ＢＬＫおよびＸ
ＣＥＲ経由で選択される。
【０４４５】従ってこれらの選択されたワードのみがＤ
ＸＲに書き込まれ、最終的に送信される。言葉を変えれ
ば、もしもＸＩＮＴＭ＝００ｂの場合、これはＸＩＮＴ
がＤＸＲからＸＳＲへのコピーの度に生成されることを
意味し、生成されたＸＩＮＴの数はＸＣＥＲ経由で選択
されたチャンネル数に等しい（ＸＦＲＬＥＮ１に等しく
は無い）。 ＸＭＣＭ＝１０ｂ：この場合、全てのチャンネルが有効
化されており、これはデータフレーム内の全てのワード
（ＸＦＲＬＥＮ１）がＤＸＲに書き込まれ、そしてＤＸ
ＲからＸＳＲへのコピーがそれらを受信した時に発生す
る。しかしながら、ＤＸはＸＰ（Ａ／Ｂ）ＢＬＫおよび
ＸＣＥＲ経由で選択されたチャンネルのみを駆動し、そ
れ以外の場合は高インピーダンス状態に設定する。この
場合、もしもＸＩＮＴＭ＝００ｂ，の場合ＤＸＲからＸ
ＳＲへのコピーの度に発生される割り込みの数は、その
フレーム内のワード数（ＸＦＲＬＥＮ１）に等しいはず
である。 ＸＭＣＭ＝１１ｂ：このモードは基本的にＸＭＣＭ＝０
１ｂおよび１０ｂの場合の組み合わせであって、対称送
信および受信動作が実現できる。全てのチャンネルが無
効化されているので、ＤＲおよびＤＸは高インピーダン
ス状態である。受信の際は、ＲＰ（Ａ／Ｂ）ＢＬＫおよ
びＲＣＥＲ経由で選択されたチャンネルに対してのみ、
ＲＢＲからＤＲＲへのコピーが生じる。もしもＲＩＮＴ
がＲＢＲからＤＲＲへのコピー毎に生成される場合は、
ＲＣＥＲの中で選択されたチャンネル数と同じ回数生じ
ることになる（ＲＦＲＬＥＮ１の中にプログラムされた
数とは異なる）。送信に際して、対称性を保つために受
信で使用されたのと同じブロックが使用され、従ってＸ
Ｐ（Ａ／Ｂ）ＢＬＫは無視される。ＤＸＲがロードさ
れ、ＤＸＲからＸＳＲへのコピーがＲＰ（Ａ／Ｂ）ＢＬ
Ｋ経由で有効化された全てのチャンネルに対して生じ
る。しかしながら、ＤＸはＸＣＥＲ経由で選択されたチ
ャンネルに対してのみ駆動される。ＸＣＥＲ内で有効化
されたチャンネルはＲＣＥＲ内で選択されたものの部分
集合またはそれと同一とすることが出来る。従って、も
しもＸＩＮＴＭ＝００ｂ，の場合ＣＰＵへの送信割込は
ＲＣＥＲ（ＸＣＥＲでは無い）の中で選択されたチャン
ネルの数と同じ回数発生されることになる。
【０４４６】図８９Ａ−Ｄは、上記の全てのモードに対
するＭＣＳＰピン上の動作を下記の条件で示している： ａ）（Ｒ／Ｘ）ＰＨＡＳＥ＝０，有効化された複数チャ
ンネル選択に対する単一位相フレーム ｂ）ＦＲＬＥＮ１＝０１１ｂ，４ワードフレーム。 ｃ）ＷＤＬＥＮ１＝任意の有効シリアルワード長。 図８９Ａ−８９Ｄに於いて、矢印は種々の事象が生じる
場所を単に例として示している。可能な場合はいつで
も、これらの事象が発生し得る時間枠が存在する。
【０４４７】受信チャンネル有効（ＲＣＥＲ）および送
信チャンネル有効（ＸＣＥＲ）レジスタはそれぞれ、受
信および送信用の任意の３２チャンネルを有効化するた
めに使用される。３２チャンネルの中で、１６チャンネ
ルはパーティションＡの中のブロックに属し、別の１６
個はパーティションＢの中のブロックに属する。これら
は図９０および図９１に示されており、表６９の中に示
されている（Ｒ／Ｘ）ＣＥＡおよび（Ｒ／Ｘ）ＣＥＢレ
ジスタフィールドは、それぞれパーティションＡおよび
Ｂの１６チャンネル幅ブロック内のチャンネルを有効化
する。ＭＣＲ内の（Ｒ／Ｘ）ＰＡＢＬＫおよび（Ｒ／
Ｘ）ＰＢＢＬＫフィールドは、どの１６チャンネルブロ
ックが選択されるかを選択する。
【０４４８】
【表７１】
【０４４９】チャンネル選択は変更される。複数チャン
ネル選択機能を使用して、３２チャンネルの固定グルー
プが有効化される、そしてこの割り当ての変更が要求さ
れるまでＣＰＵの介入を受けることなく有効状態を継続
する。任意の数のグループ、またはフレーム内の全ての
ワード／チャンネルにアクセスする事が可能であり、こ
れはブロック割り込みの終了に応答してフレーム処理の
途中でブロック割り当てレジスタを更新して行われる。
【０４５０】しかしながら、選択を変更する際には現在
選択されているブロックに影響を与えないように注意し
なければならない。現在選択されているブロックはＭＣ
Ｒ内のＲＣＢＬＫおよびＸＣＢＬＫフィールドを通し
て、それぞれ受信および送信用に読みとることが可能で
ある。関連するチャンネル有効レジスタは、現行ブロッ
クを指示するために固有の（Ｒ／Ｘ）Ｐ（Ａ／Ｂ）ＢＬ
Ｋレジスタで選択されている場合は変更出来ない。同様
にＭＣＲ内の（Ｒ／Ｘ）ＰＡＢＬＫおよび（Ｒ／Ｘ）Ｐ
ＢＢＬＫフィールドは、現在選択されているブロックを
指し示しているかまたは指し示すように変更されている
途中では修正変更出来ない。もしもチャンネルの総数が
１６またはそれ未満の場合、現行のパーティションが常
に指し示されていることに注意されたい。この場合、シ
リアルポートのリセットのみが有効化を変更出来る。
【０４５１】割り込みの更新が提供されている。複数チ
ャンネル動作中に１６チャンネルブロック境界の終点
で、ＣＰＵへの受信割り込み（ＲＩＮＴ）または送信割
込（ＸＩＮＴ）が、ＳＰＣＲ内のＲＩＮＴＭ＝０１ｂま
たはＸＩＮＴＭ＝０１ｂの場合それぞれ生成される。こ
の割り込みは新たなパーティションを横切ったことを示
す。次に現在のパーティションがチェックされＡそして
／またはＢパーティション内のブロックの選択が、それ
らが現在のブロックを指し示していない場合は変更され
る。これらの割り込みは２ＣＰＵクロック長の有効高状
態パルスである。もしも（Ｒ／Ｘ）ＭＣＭ＝０の時、Ｒ
ＩＮＴＭ＝ＸＩＮＴＭ＝０１ｂであると（非複数チャン
ネル動作）、これはいかなる割り込みも生成しない。
【０４５２】次にクロック停止モード、ＣＬＫＳＴＰを
説明する。クロック停止モードはＳＰＩTMプロトコルと
の互換性を提供する。クロック停止モードは単一位相フ
レーム構成で機能する。ＳＰＣＲ内のクロック停止モー
ドビットフィールド（ＣＬＫＳＴＰ）は表７０に示す４
つの考えられるタイミング変異の１つを使用して、転送
の間にシリアルクロックを停止することが出来る。
【０４５３】ＳＰＩ型のインタフェースを使用すると
き、フレーム同期は別のシリアルポートモードの動作と
は少し異なるかたちで生じる。これらの型のインタフェ
ースに於いて、フレーム化は本質的にクロックが存在す
るかまたは存在しないかによって実行され、含まれてい
るその他の信号はスレーブ有効信号であって、これは単
純にスレーブ装置（クロックを出力しない装置）上のシ
リアルデータ出力ドライバを有効化するように作用す
る。装置の中にはスレーブ有効化を持たないものもあ
る。スレーブ有効化を具備していたりまたは具備してい
ない装置とインタフェースを取るために、これに代わる
フレーム化手法が使用される。ＭＣＳＰがＳＰＩモード
で動作するように構成されている場合、送信機および受
信機は共にマスタとしてまたはスレーブとして動作す
る。
【０４５４】ＭＣＳＰがマスタ装置の時、ＦＳＸは出力
としてセットされ（ＤＸＲのロードで生成される）、Ｆ
ＳＲと必要であればスレーブ装置上の有効入力に接続さ
れる。ＭＣＳＰは内部的に連続クロックを生成し、転送
が完了した時点で外部インタフェースへのクロックをゲ
ートを介して遮断する。この場合、受信クロックは内部
の連続的に実行されている部分から提供されるので、受
信機および送信機は両方とも内部的にはクロックが停止
しないかの様に動作する。
【０４５５】ＭＣＳＰがスレーブ装置の時、内部シリア
ルポート論理回路はデータビット毎の内部クロックパル
スと丁度同じ数のみを用いて転送を実行する。もしもマ
スタ装置がスレーブ有効信号を提供する場合は、それは
ＦＳＸ／ＦＳＲに接続され、その非同期形式で使用され
る。ＦＳＸは従って、ＤＸピンへのデータの初期駆動の
みを制御する。もしもマスタ装置がスレーブ有効を提供
しない場合は、外部ＦＳＲ／ＦＳＸピンは有効動作（Ｆ
ＳＸ／ＦＳＲ極性制御ビットで定義されるように）レベ
ルに接続され、データはＤＸＲにロードされると直ちに
ＤＸピンに駆動される。入力クロックとマスタからのフ
レーム同期はＣＰＵクロックに同期されて、リセットを
可能とする。送信されるべき第一データはＤＸ上で利用
可能であるが、これはＳＰＩクロックを検出した後にの
み有効化される。
【０４５６】クロック停止モードの中で、送信機および
受信機の両方に対して、クロックの停止はそのクロック
が外部的に生成されるか内部的に生成されるかに応じ
て、異なる方法で処理される。クロックが外部的に生成
される場合、クロックを生成している外部装置は送信さ
れたワードの間で適切にクロックを保持する。シリアル
ポートクロックが内部的に生成される場合、このクロッ
クは連続して発生されており、転送が完了した時に外部
インタフェースに対して単純にゲートで遮断される。こ
の場合、転送は外部自由実行クロックの場合と同じやり
方で実行される。
【０４５７】ＣＬＫＳＴＰは、表７０および図９２に示
されるように、特定のＳＰＩインタフェースに対して適
切なクロック手法を選択する。ＳＰＣＲ内のＣＬＫＳＴ
Ｐビットフィールドは下記の１つを選択する： １）クロック停止モードが有効であるか否か。 ２）クロック停止モード中、停止時にクロックが高状態
かまたは低状態か。 ３）クロック停止モード中、第一クロック変化が第一デ
ータビットの開始時点で生じるかまたは第一データビッ
トの途中で生じるか。
【０４５８】
【表７２】
【０４５９】２つの条件がシリアルポートピン（ＣＬＫ
Ｘ，ＦＳＸ，ＤＸ，ＣＬＫＲ，ＦＳＲ，およびＤＲ）を
シリアルポートピンとしてではなく汎用目的Ｉ／Ｏとし
て使用する事を可能とする： １）シリアルポートの関連部分（送信機または受信機）
がリセット中；ＳＰＣＲ内の（Ｒ／Ｘ）ＲＳＴ−＝０、
そして ２）シリアルポートの関連部分に対して汎用目的Ｉ／Ｏ
が有効化されている。
【０４６０】図５６に示すピン制御レジスタは、ＭＣＳ
Ｐピンの各々を汎用目的入力または出力として構成する
ビットを有する。表７１はどの様にしてこれが実現でき
るかを示す。ＦＳ（Ｒ／Ｘ）の場合、ＦＳ（Ｒ／Ｘ）Ｍ
＝０はピンを入力として構成し、ＦＳ（Ｒ／Ｘ）Ｍ＝１
はそのピンを出力として構成する。出力として構成され
た場合、ＦＳ（Ｒ／Ｘ）上に駆動される値は、ＦＳ（Ｒ
／Ｘ）Ｐ内に格納されていた値である。もしも入力とし
て構成された場合は、ＦＳ（Ｒ／Ｘ）Ｐは読み取り専用
ビットとなり、これはその信号の状態を反映している。
ＣＬＫ（Ｒ／Ｘ）ＭおよびＣＬＫ（Ｒ／Ｘ）ＰはＣＬＫ
（Ｒ／Ｘ）と同様に働く。送信機が汎用目的Ｉ／Ｏとし
て選択されると、ＰＣＲ内のＤＸ＿ＳＴＡＴビットの値
がＤＸ上に駆動される。ＤＲは常に入力であり、その値
はＰＣＲ内のＤＲ＿ＳＴＡＴビット内に保持される。Ｃ
ＬＫＳを汎用目的入力として構成するために、送信機お
よび受信機は共にリセット状態で、かつ（Ｒ／Ｘ）ＩＯ
ＥＮ＝１でなければならないが、これはそれがＭＣＳＰ
に対して常に入力でありまた送信および受信動作の両方
を反映するためである。
【０４６１】
【表７３】
【０４６２】タイマ 概要 この装置は２つの３２ビット汎用目的タイマを有し、こ
れは下記用途で使用される： 時間事象 計数事象 パルス発生 ＣＰＵ割り込み ＤＭＡへ同期事象送信
【０４６３】このタイマは２つの信号通知モードを有
し、内部または外部発信元からクロックされることが出
来る。このタイマはＩ−／Ｏ（ＴＩＭ）を有しこれは入
力クロック、出力クロックとして、または汎用目的Ｉ−
／Ｏピンとして機能する。
【０４６４】例えば内部クロックで、タイマは外部Ａ／
Ｄ変換器に信号を送って変換を開始させたり、またはＤ
ＭＡ制御装置にトリガを与えてデータ転送を開始させる
ことが出来る。例えば外部クロックで、タイマは外部事
象を計数し、指定された事象数の後にＣＰＵに割り込み
を掛けることが出来る。図９３はこのタイマのブロック
図を示す。
【０４６５】タイマレジスタ 表７２はタイマ動作を構成する３つのレジスタを説明し
ている。
【０４６６】
【表７４】
【０４６７】タイマ制御レジスタ 図９４はタイマ制御レジスタを示す。表７３はこのレジ
スタ内のビットフィールドを説明している。
【０４６８】
【表７５】
【０４６９】タイマ周期レジスタ タイマ周期レジスタ（図９５）は計数するタイマ入力ク
ロックサイクルの数を含む。この数はＴＳＴＡＴの周波
数を制御する。
【０４７０】タイマカウンタレジスタ タイマカウンタレジスタ（図９６）は計数が有効化され
ると何時でも更新する。タイマ周期レジスタ内の値に達
すると、これは次のＣＰＵクロックのタイマ入力クロッ
クへの各サイクルで０にリセットする。
【０４７１】タイマリセットおよび計数の有効化：ＧＯ
およびＨＬＤ− 表７４はＧＯおよびＨＬＤ−がどの様にしてタイマ動作
の基本機能を有効とするかを示す。
【０４７２】
【表７６】
【０４７３】タイマの初期化 タイマを構成するには３つの基本ステップが要求され
る： １．もしもタイマが現在ホールドされていない場合は、
タイマをホールドする。装置をリセットした後はタイマ
は既にホールド状態であることに注意。 ２．希望する値をタイマ周期レジスタに書き込む。 ３．タイマ制御レジスタのＧＯおよびＨＬＤビットを１
にセットしてタイマを開始し、同時に希望する値をタイ
マ制御レジスタに書き込む。
【０４７４】タイマ計数 タイマカウンタはＣＰＵクロック速度で運転される。し
かしながら、計数は１つのＣＰＵクロックからタイマ計
数有効化発信元の１つの次のクロックへの低状態から高
状態への遷移で有効化される。この遷移は図９３に示さ
れる信号変化検出回路で検出される。有効遷移が検出さ
れる度に、１つのＣＰＵクロック幅クロック有効化パル
スが生成される。使用者に対して、これはカウンタがあ
たかも計数有効化発信元でクロックされているかのよう
に見える。従ってこの計数有効化発信元をクロック発信
元と呼ぶ。
【０４７５】タイマ周期レジスタに等しい値に達する
と、タイマはゼロにリセットされる。このリセットはタ
イマカウンタとタイマ周期とが一致した後の次のＣＰＵ
クロック上で発生する。従ってカウンタはゼロからＮま
で計数する。周期が２でＣＰＵクロックの四分の一がタ
イマクロック発信元（ＣＬＫＳＲＣ＝１）として選択さ
れた場合を考える。一度開始されるとタイマは以下の順
序で計数する：０，０，０，０，１，１，１，１，２，
０，０，０，１，１，１，１，２，０，０，０．．．．
カウンタは０から２の間で計数するが、周期は１２（＝
３＊４）ＣＰＵクロックサイクルでは無くて、８（＝２
＊４）ＣＰＵクロックサイクルであることに注意された
い。従って計数周期はTIMER PERIOD+1ではなくTIMER PE
RIODである。
【０４７６】タイマクロック発信元選択：ＣＬＫＳＲＣ タイマ入力クロックの低状態から高状態への遷移がタイ
マカウンタを更新させる。タイマ入力クロックを駆動す
るために３つの発信元が利用出来る： １．ＴＩＭピン上の入力値。この信号は非同期外部入力
によって引き起こされる準安定状態を防止するために同
期が取られる。 ２．ＣＰＵクロックの四分の一 ３．ＤＡＴＯＵＴ値。
【０４７７】表７５はタイマ制御レジスタ内のＣＬＫＳ
ＲＣ，ＦＵＮＣ，およびＩ−／Ｏビットフィールドが選
択されてどの一つがタイマ入力クロックを駆動するかを
示している。
【０４７８】
【表７７】
【０４７９】ＴＩＭピン機能 表７５はまたＴＩＭピンの使用方法を示す。ＴＩＭピン
の値は常にタイマ制御レジスタ内のＤＡＴＩＮビット内
に捕捉されている。図９３に示されるように、ＤＡＴＩ
Ｎの発信元は常に同期化器を通されており、ＴＩＭが入
力ピンの場合の準安定化を回避するようにしている。ま
たＩＮＶはＴＩＭがタイマピン（ＦＵＮＣ＝１）として
構成されているときにのみ使用される。
【０４８０】タイマパルス生成 ２つの基本パルス生成モードとはそれぞれ図９７および
図９８に示されるように、パルスモードとクロックモー
ドである。タイマグローバル制御レジスタのＣ／Ｐ−ビ
ットでモードを選択する事が出来る。パルスモードで
は、タイマ制御レジスタ内のＰＷＩＤでパルス幅を１ま
たは２入力クロック周期のいずれかにセット出来る。こ
の機能の目的はＴＳＴＡＴがＴＩＭ出力を駆動する場合
に、最小パルス幅を提供する事である。ＴＳＴＡＴはこ
のピンをＴＩＭがタイマピン（ＦＵＮＣ＝１）として使
用されているときに駆動し、ＣＰＵクロックの四分の一
がクロック発信元（ＣＬＫＳＲＣ＝０）である。従っ
て、ＴＩＭパルス幅は４または８ＣＰＵクロック幅であ
る。表７６はパルスおよびクロックモードでの種々のＴ
ＳＴＡＴタイミングパラメータの詳細式である。
【０４８１】
【表７８】
【０４８２】制御レジスタ内の境界条件 境界条件にはタイマ動作に影響を与えるものが有る： １．ゼロタイマ周期レジスタおよびカウンタレジスタ。
装置がリセットされた後でタイマが計数を開始する前
に、ＴＳＴＡＴは０に保持される。ＧＯ＝１にセットし
てタイマを始動した後、周期およびカウンタレジスタが
ゼロの時、タイマの動作は選択されたＣ／Ｐモードに依
存する。パルスモードでは、それが保持されているか否
かに関わらずＴＳＴＡＴ＝１である。クロックモードで
は、タイマが保持されている時（ＨＬＤ−＝０）、ＴＳ
ＴＡＴはその以前の値を保ち、ＨＬＤ＝１の時、ＴＳＴ
ＡＴは（１／２ＣＰＵクロック周波数）の周波数で留め
られる。 ２．カウンタオーバーフロー。カウンタレジスタが周期
レジスタの値より大きな値にセットされると、カウンタ
はその最大値（FFFFFFFFh ）に達し、０に戻って継続す
る。 ３．有効タイマのレジスタへの書き込み。周辺機器バス
オーバーライドレジスタからの書き込みでカウンタレジ
スタが更新され、新たな状態で制御レジスタが更新され
る。 ４．パルスモードでの小さなタイマ周期値。パルスモー
ドで周期が小さいと、ＴＳＴＡＴを高状態に留めること
に注意されたい。この条件はTIMER PERIOD £PWID+1
の時に生じる。
【０４８３】タイマ割り込み ＴＳＴＡＴ信号は直接ＣＰＵ割り込みと同様にＤＭＡ同
期事象を駆動する。割り込みの周波数はＴＳＴＡＴの周
波数と同じである。ＴＳＴＡＴ上の低状態から高状態へ
の遷移は、タイマカウンタが周期レジスタと等しくなる
時に常に発生する。
【０４８４】エミュレーション動作 デバッグ中にエミュレータを使用して、ＣＰＵを実行パ
ケット境界上に停止させて、単独ステップ送り、ベンチ
マーク、プログラムファイリング、またはその他のデバ
ッグ用途に使える。エミュレーション停止中に、ＣＰＵ
クロック四分の一がクロック源として選択されていると
き（ＣＬＫＳＲＣ＝１）タイマは停止する。ここでカウ
ンタはこの様なサイクル中にＣＰＵがエミュレーション
停止によって停止されない場合にのみ有効化される。従
って、単一ステップ動作中に計数が再有効化される。も
しもＣＬＫＳＲＣ＝０の場合、タイマはプログラムに従
って計数を継続する。
【０４８５】Intsel 概要 マイクロプロセッサ１の周辺機器セットは複数チャンネ
ルシリアルポート（ＭＣＳＰ）１２０、タイマ１３１お
よび１３２、ＤＭＡチャンネル１４０および１４１、そ
してホストポート１５０を含む。この周辺機器のセット
は、外部メモリインタフェース（ＥＭＩＦ）１０３およ
び外部割り込み信号ＩＮＴ（４−７）と共に、１６割り
込み発信元を生成する。しかしながらＣＰＵ１０は使用
可能な１２の割り込みスロットを有する。本発明の１つ
の特徴によれば、割り込み選択器回路１６０は好適に１
６割り込み発信元の内のどの１２個が使用されるかを選
択する。割り込み選択器１６０はまた、ＣＰＵ１０が効
果的に外部割り込み入力の極性を変更出来るようにす
る。
【０４８６】利用可能な割り込み発信元 表７７は利用可能な割り込みを示す。この表は先に説明
したＤＭＡ同期事象と２つの点が異なる事を除いて類似
していることに注意されたい。１つの相違はＭＣＳＰが
割り込みとＤＭＡ同期事象を別々に生成する点である。
第二の相違はＤＳＰＩＮＴが取り除かれて４ビット符号
化を可能としている点である。
【０４８７】
【表７９】
【０４８８】外部割り込み信号タイミング ＩＮＴ４−ＩＮＴ７およびＮＭＩは専用外部割り込み発
信元である。加えて、ＭＣＳＰからのフレーム同期受信
信号（ＦＳＲ）およびフレーム同期送信信号（ＦＳＸ）
をＲＩＮＴおよびＸＩＮＴ信号を直接駆動するようにプ
ログラムすることが可能である。これらの信号は同期が
取られているので、これらはＤＭＡまたはＣＰＵのいず
れかに送られる前に２つのレジスタを通過される。図９
９は１例としてＩＮＴ４を使用した外部割り込み信号の
タイミングを示す。この図はまた２つの同期フリップフ
ロップを通る外部割り込み用遅延をも示す。この遅延は
２ＣＰＵクロック（ＣＬＫＯＵＴ１）サイクルで有るこ
とに注意されたい。しかしながら、もしもＩＮＴ４入力
がＣＬＫＯＵＴ１の立ち上がり変化に対してセットアッ
プおよびホールド時間中に遷移する場合は、この遅延は
３ＣＬＫＯＵＴ１サイクルまで延びる。一度同期が取ら
れると、関連する割り込みフラグ（ＩＦ４）がセットさ
れる前に３ＣＬＫＯＵＴ１サイクル遅延が追加される。
【０４８９】割り込みは有効内部割り込み肯定確認（Ｉ
ＡＣＫ）信号で示されるように、最も早い場合で１ＣＬ
ＫＯＵＴ１サイクル後に起きるように予定出来る。割り
込みは適切に有効化されない場合は、延期したりまたは
禁止する事が出来る。この場合、ＩＡＣＫもまた延期さ
れる。ＩＡＣＫに関して、ＣＰＵはＩＮＵＭ信号をセッ
トしてどの割り込みが行われたかを示す。外部的に、Ｉ
ＡＣＫピンパルスは２ＣＬＫＯＵＴ２サイクル幅に拡張
されＣＬＫＯＵＴ２に同期される。またＩＮＵＭピン信
号はこの外部ＩＡＣＫをセットアップおよびホールドの
１つのＣＬＫＯＵＴ２サイクルとフレーム化し、４ＣＬ
ＫＯＵＴ２サイクル幅とする。図の中でＩＮＵＭおよび
ＩＡＣＫはＣＬＫＯＵＴ２の立ち上がりで無効ではある
が、内部回路はこの遷移を捕らえて、希望する波形をＩ
ＡＣＫおよびＩＮＵＭピン上に発生することが出来る。
【０４９０】割り込み 表７８は割り込み選択器レジスタを示し、これは制御レ
ジスタに含まれている。割り込みマルチプレクサレジス
タは表７７の割り込み発信元と４から１５（ＩＮＴ４−
ＩＮＴ１５）のＣＰＵ割り込みとの間の写像を決定す
る。外部割り込み極性レジスタは外部割り込みの極性を
セットする。
【０４９１】
【表８０】
【０４９２】外部割り込み極性レジスタ 外部割り込み極性レジスタ（図１００）は４つの外部割
り込み（ＥＸＴ＿ＩＮＴ４−ＥＸＴ＿ＩＮＴ７）の極性
を変更することを可能とする。通常、割り込み発信元の
低状態から高状態への遷移が割り込みとして認識され
る。このレジスタ内の関連するＸＩＰビットを１にセッ
トすることで、外部割り込み発信元を反転して、効果的
にＣＰＵが外部割り込みの高状態から低状態への遷移を
検出できるように出来る。もしも関連するＸＩＰが０に
消去されると、非反転外部割り込みが通されて、ＣＰＵ
は低状態から高状態への遷移を割り込みの信号通知とし
て認識する。
【０４９３】割り込みマルチプレクサレジスタ 割り込みマルチプレクサレジスタ内のＩＮＴＳＥＬフィ
ールド（図１０１および１０２）は、割り込み発信元を
個別の割り込みの中へ写像させる。ＩＮＴＳＥＬ４−Ｉ
ＮＴＳＥＬ１５は表７９に示すようにＣＰＵ割り込みＩ
ＮＴ４−ＩＮＴ１５に対応する。ＩＮＴＳＥＬフィール
ドを表７８内の希望する割り込み選択番号の値にセット
することにより、任意の割り込み発信元を任意のＣＰＵ
割り込みに写像できる。表７９はまた割り込み発信元か
らＣＰＵ割り込みへのデフォルト写像を示す。
【０４９４】
【表８１】
【０４９５】割り込み選択器の構成 割り込み選択器レジスタはリセットの後、初期化中に割
り込みを有効化する前に構成されなければならない。一
度レジスタがセットされると、使用者は少しの遅延の
後、割り込みフラグレジスタを消去してこの構成によっ
て引き起こされる全ての疑似的な遷移を取り除かねばな
らない。割り込み選択器は別の時間中にも構成出来る
が、修正変更されたフィールドの影響を受ける割り込み
に対して擬似的な割り込み条件がＣＰＵによって検出さ
れる可能性がある。
【０４９６】電源断モードおよびエミュレーション 割り込み選択器は状態機械を含んでいないので、電源断
またはエミュレーション停止中に異常な動作は行わな
い。レジスタ値はいずれ場合も保存される。
【０４９７】クロック 概要 外部発振器がオンチップＰＬＬ（位相ロックループ）回
路を駆動し、これが全ての内部および外部クロックを生
成する。このＰＬＬは外部発振器周波数を４倍し、その
結果生成されたクロックをＣＬＫＯＵＴ１出力ピンに供
給する。ＣＬＫＯＵＴ１の内部版はプロセッサによって
命令サイクルクロックとして使用される。この装置のほ
とんどのタイミングパラメータはＣＬＫＯＵＴ１クロッ
クに関連して定義され、特にその立ち上がり変化が使用
される。ＣＬＫＯＵＴ２は別の出力クロックで、ＣＬＫ
ＯＵＴ１からその半分の周波数でＥＭＩＦ内に誘導され
る。２つのその他のクロック信号がＰＬＬ出力から誘導
される−ＳＳＣＬＫとＳＤＣＬＫ（これもまたＥＭＩＦ
内）である。これらは外部ＳＢＳＲＡＭおよびＳＤＲＡ
Ｍ同期メモリにクロックを送るために使用される。
【０４９８】４倍モードに加えて、このクロック回路は
１倍モードで動作することも可能であり、その場合入力
クロック周波数はＣＬＫＯＵＴ１出力周波数と同じであ
る。倍率計数を選択する際に考慮すべき要因には、基板
レベルでの雑音およびクロックのジッタが含まれる。４
倍モードは基板雑音を最小とし、一方１倍モードは内部
クロックジッタを減少させる。クロックモードは以下の
図１０３に示されるように２つのＣＬＫＭＰＤＥピンで
制御される。
【０４９９】ＰＬＬが出力周波数に同期するために必要
な時間は、ＣＬＫＩＮおよびＣＬＫＯＵＴ１周波数に依
存し、典型的には数十マイクロ秒程度である。同期時間
はリセット信号の存続時間に影響し、その間リセット状
態はＰＬＬが適切な出力周波数に同期出来るように十分
長く保たれる必要がある。
【０５００】３つのＰＬＬＦＲＥＱピンが、ＰＬＬが同
期対象とするＣＬＫＯＵＴ１周波数範囲を識別する。Ｐ
ＬＬはまた２つのバイパスキャパシタを必要とし（ＰＬ
ＬＶとＰＬＬＧとの間）、外部低域フィルタ構成部品
（Ｒ１，Ｃ１，Ｃ２）とＥＭＩフィルタである。Ｒ１，
Ｃ１，Ｃ２の値、およびフィルタはＣＬＫＩＮとＣＬＫ
ＯＵＴ１周波数に依存する。
【０５０１】Ｐｄｏｗｎ 概要 ＣＭＯＳ論理回路の動作電力のほとんどは、回路が１つ
の論理状態から別の論理状態にスイッチングする際に消
費される。チップの論理回路の一部または全てがスイッ
チングすることを防止することにより、データまたは動
作状況を喪失することなくかなりの電力節約が実現でき
る。
【０５０２】電源断モードＰｄ１はＣＰＵの境界で内部
クロック入力を遮断し、その論理回路のほとんどがスイ
ッチングすることを防止する。Ｐｄ１は効果的にＣＰＵ
を運転停止する。別の電力節約は電源断モードＰｄ２で
実現され、ここで全てのオンチップ構造（複数のバッフ
ァを含む）がＰＬＬの出力（図１０４参照）で”停止”
される。
【０５０３】ＰＤ３は全内部クロック系統を運転停止し
（ＰＤ２同様）、また外部クロック発信元（ＣＬＫＩ
Ｎ）がＰＬＬに達するのを遮断する。Ｐｄ３からの復帰
はＰｄ２からの復帰よりも時間がかかるが、それはＰＬ
Ｌが電源投入後と丁度同じように再ロックされる必要が
有るためである。
【０５０４】Ｐｄ２およびＰｄ３は１倍および４倍の両
方のＰＬＬクロックモードで全チップを運転停止させ
る。Ｐｄ２およびＰｄ３信号は両方ともＰＤ＿ピンに通
知してこれら２つの電源断モードが外部から認識できる
ようにしている。この章に書かれている電源断モードに
加えて、ＩＤＬＥ命令は複数のＮＯＰを実行することで
より低いＣＰＵ電力消費を提供する。ＩＤＬＥ命令は割
り込みにサービスする場合にのみ終了される。
【０５０５】電源断モードおよびそれらの復帰方法は制
御状態レジスタ内のビット１０−１４（ＣＳＲ ＰＷＲ
Ｄフィールド）を設定してプログラムされる（図１０５
参照）。Ｐｄ２およびＰｄ３モードは装置リセットでの
み廃棄される、一方Ｐｄ１モードはまた有効化された割
り込み、またはＣＳＲのビット１３および１４で指示さ
れた任意の割り込み（有効化されていようがいまいが）
によって終了出来る（割り込みは信号変化で駆動され
る）。ＣＳＲに書き込みを行うとき、ＰＷＲＤフィール
ドの全てのビットは同じ時間にセットされなければなら
ない。予約されたフィールド（ＣＳＲのビット１５）に
書き込む際には、論理０が使用されなければならない。
表８０参照。
【０５０６】
【表８２】
【０５０７】トリガ、復帰および効果 表８１に示されるように、電源断モードＰｄ１は電源断
を引き起こす命令（ＣＳＲ内のアイドリングビットをセ
ットすることにより）の３−４命令後に実行される。下
記の命令フロー参照： ＩＮＳＴＲ１（ＭＶＫ） 電源断モードはこの命令でセ
ットされる ＩＮＳＴＲ２ ＣＰＵが電源断を開始するよ
うに電源断論理回路に通知する。 ＩＮＳＴＲ３ 電源断信号がＣＰＵそして／
または周辺機器に送られる ＩＮＳＴＲ４ ＣＰＵが内部電源断信号を受
信する ＩＮＳＴＲ５ ＣＰＵがＩＮＳＴＲ５または
ＩＮＳＴＲ６の前に実行を一次中止する ＩＮＳＴＲ６ ＣＰＵがＩＮＳＴＲ５または
ＩＮＳＴＲ６で実行を再開する ＩＮＳＴＲ７ 正常プログラム実行がここで
再開される
【０５０８】Ｐｄ１からの復帰は有効化された割り込
み、または任意の割り込み（有効であるか否かに関わら
ず）でトリガが掛けられる。第一番目の場合は論理１を
制御状態レジスタのビット１３（ＰＷＲＤフィールド）
に書き込むことで選択され、また第二番目の場合は論理
１をＣＳＲのビット１４に書き込むことで選択される。
もしもＰｄ１が非有効化割り込みで終了された場合は、
プログラムの実行は電源断を引き起こした命令（ＣＳＲ
内のアイドリングビットをセットすることにより）に続
く４番目または５番目に戻る。有効化された割り込みで
の復帰は、プログラムの実行は電源断を引き起こした命
令（ＣＳＲレジスタＧＩＥおよびＩＥＲレジスタＮＭＩ
ＥビットもまたＩＳＦＰを実行するためにセットされな
ければならない）に続く４番目または５番目に戻る前
に、対応する割り込みサービスフェッチパケットを最初
に実行する。
【０５０９】
【表８３】
【０５１０】データ処理装置１を製造するに当たって
は、種々の量の不純物質を半導体基板の中に注入し、そ
の不純物を基板内の選択された深さに拡散させてトラン
ジスタ素子を形成する複数のステップを含む。不純物の
配置を制御するためにマスクが形成される。導電物質お
よび絶縁物質の複数の層が蒸着されて種々の素子を相互
接続させるためにエッチングされる。これらのステップ
はクリーンルームの環境で実施される。
【０５１１】データ処理装置の製造コストの大きな部分
に試験が含まれる。ウェーハー形状の段階で、個別の素
子は運転状態にバイアスされて基本動作機能の探針試験
が行われる。次にウェーハーが個別のダイスに分割さ
れ、これは裸のダイまたはパッケージとして販売され
る。パッケージに入れられた後、処理された部品は運転
状態にバイアスされて動作機能の試験が行われる。
【０５１２】本発明の新奇な特徴を示す別の実施例はそ
の他の機能回路を含み、これは此処に説明した機能回路
と込み合わされて、組み合わされた機能の全ゲート数を
削減している。当業者にはゲート最小化技術は知られて
いるので、その様な実施例の詳細は此処では説明しな
い。
【０５１３】本発明の新奇な特徴は、事前設計コアを用
いて集積回路を設計する際に別の型式の単一セットにも
効果的に適用出来る。例えば、複数の状態信号を選択し
て限られた数の状態入力に供給する事ができる。
【０５１４】此処に使用されているように、用語”供給
される”、”接続される”および”接続”は電気的な接
続を意味し、追加構成要素が電気的接続経路の中に入れ
られる場合を含む。
【０５１５】本発明を図示された実施例を参照して説明
してきたが、この説明は制限的に解釈されることを意図
してはいない。本発明のその他の種々の実施例がこの説
明を参照する事により当業者には明らかであろう。従っ
て添付の特許請求の範囲は、実施例のこの様な修正変更
はいずれも本発明の真の範囲および精神をカバーするこ
とを意図している。
【０５１６】本発明の新奇な特徴は、事前設計コアを用
いて集積回路を設計する際に別の型式の単一セットにも
効果的に適用出来る。例えば、複数の状態信号を選択し
て限られた数の状態入力に供給する事ができる。
【０５１７】
【表８４】
【０５１８】
【表８５】
【図面の簡単な説明】
【図１Ａ】図１Ａは本発明の１つの実施例を含むマイク
ロプロセッサのブロック図。
【図１Ｂ】図１Ａのマイクロプロセッサの更に詳細なブ
ロック図。
【図１Ｃ】図１Ａのマイクロプロセッサの更に詳細なブ
ロック図。
【図２】図２は図１Ａのマイクロプロセッサの実行ユニ
ットとレジスタファイルのブロック図。
【図３Ａ】図１Ａのマイクロプロセッサで使用されるメ
モリマップの１つを図示する。
【図３Ｂ】図１Ａのマイクロプロセッサで使用されるメ
モリマップの１つを図示する。
【図４】図４は図１Ａのマイクロプロセッサの簡略化さ
れたブロック図。
【図５】図５はキャッシュがＣＰＵからのフェッチパケ
ットアドレスを使用する方法を示す。
【図６】図６はデータの流れの方向と、同様にＤＭＡと
その他のマイクロプロセッサモジュールとの間のマスタ
（要求側）とスレーブ（資源）の関係を示す。
【図７】図７はＤＭＡグローバルデータレジスタを図示
する。
【図８】図８はＤＭＡチャンネル一次制御レジスタを図
示する。
【図９】図９はＤＭＡチャンネル二次制御レジスタを図
示する。
【図１０】図１０はＤＭＡチャンネル転送計数器を図示
する。
【図１１】図１１はＤＭＡグローバルデータレジスタを
示す。
【図１２】図１２はＤＭＡチャンネル発信元アドレスレ
ジスタを図示する。
【図１３】図１３は宛先アドレスレジスタを図示する。
【図１４】図１４はＤＭＡグローバルデータレジスタを
図示する。
【図１５】図１５はスプリットアドレス用に使用される
ＤＭＡグローバルデータレジスタを図示する。
【図１６】図１６はチャンネル間の優先順位を指定する
ＤＭＡグローバル制御レジスタを図示する。
【図１７】図１７はＤＭＡ＿ＩＮＴｘ信号を形成する全
ての可能化された条件のロジックを図示する。
【図１８】図１８はデータバスおよび内部保持レジスタ
を含むＤＭＡ制御装置の内部データ移動経路を示す。
【図１９】図１９はＨＰＩへのホストインタフェースの
簡略化されたブロック図を示す。
【図１９Ａ】図１９ＡはＨＰＩＣレジスタ図を図示す
る。
【図２０】図２０はＨＣＳ−，ＨＤＳ１−，およびＨ０
５２−入力の等価回路を示す。
【図２１】図２１はＨＡＳ−が使用されていない場合の
ＨＰＩアクセスタイミングを示す。
【図２２】図２２はＨＡＳ−が使用されている場合のＨ
ＰＩアクセスタイミングを示す。
【図２３】図２３はいくつかのＩ／Ｏ信号と信号経路と
を具備したＥＭＩＦの簡略化されたブロック図を示す。
【図２４】図２４はＥＭＩＦグローバル制御レジスタを
示す。
【図２５】図２５はＥＭＩＦで支持された（４）ＣＥ空
間制御レジスタを示す。
【図２６】図２６はＥＭＩＦ ＳＤＲＡＭ制御レジスタ
を図示する。
【図２７】図２７はＳＤＲＡＭリフレッシュ周期レジス
タを示す。
【図２８】図２８は１６ＭビットＳＤＲＡＭインタフェ
ースを示す。
【図２９】図２９は６４ＭビットＳＤＲＡＭインタフェ
ースを示す。
【図３０】図３０はＳＤＲＡＭリフレッシュタイミング
を示す。
【図３１】図３１はＳＤＲＡＭモードレジスタの組を表
す。
【図３２】図３２はＤＲＡＭ不活性化を表す。
【図３３】図３３はＣＡＳ呼び出し３、バースト長１、
読み取りを具備したＳＤＲＡＭを表す。
【図３４】図３４はバースト長１，書き込みＳＤＲＡＭ
を表す。
【図３５】図３５は工業標準同期バーストＳＲＡＭ（Ｓ
ＢＳＲＡＭ）に対するＥＭＩＦインタフェースを示す。
【図３６】図３６はＳＢＳＲＡＭの１６ワード読み取り
を示す。
【図３７】図３７はＳＢＳＲＡＭの６ワード書き込みを
示す。
【図３８】図３８は標準ＳＲＡＭに対するＥＭＩＦイン
タフェースを示す。
【図３９】図３９はＦＩＦＯに対するＥＭＩＦインタフ
ェースを示す。
【図４０】図４０は８ビットＲＯＭに対するＥＭＩＦイ
ンタフェースを示す。
【図４１】図４１は１６ビットＲＯＭに対するＥＭＩＦ
インタフェースを示す。
【図４２】図４２は３２ビットＲＯＭに対するＥＭＩＦ
インタフェースを示す。
【図４３】図４３は３つの非同期タイミングを図示す
る。
【図４４】図４４は多チャンネルシリアルポート（ＭＣ
ＳＰ）のブロック図である。
【図４５】図４５はシリアルポート制御レジスタ（ＳＰ
ＣＲ）を示す。
【図４６】図４６はＰｉｎ制御レジスタを示す。
【図４７】図４７は受信制御レジスタを示す。
【図４８】図４８は送信制御レジスタを示す。
【図４９】図４９はＭＣＳＰクロックとフレーム同期信
号の典型的な動作を示す。
【図５０】図５０はデータが外部シリアル装置によって
クロックを取られる様子を示しており、これはクロック
の立ち上がりを用いて行われ、これはＭＣＳＰ受信機に
より同一クロックの立ち下がりと共にサンプリングされ
る。
【図５１】図５１はフレームの１例を示し、ここで第一
位相は各々１２ビットの２ワードから構成され、そして
各々８ビットの３ワードの第二位相が続く。
【図５２】図５２は４つの８ビットワードが単一位相フ
レームの中で送信される状態を示す。
【図５３】図５３は１つの３２ビットワードで構成され
る単一位相フレームのデータストリームを図示する。
【図５４】図５４はプログラム可能データ遅延の範囲が
ゼロから２ビットクロック（（Ｒ／Ｘ）ＤＡＴＤＬＹ＝
００ｂ−１０ｂ））であることを示す。
【図５５】図５５はシリアルポートがデータストリーム
からフレームビットを本質的に除去する様を示す。
【図５６】図５６はＡｕｄｉｏ Ｃｏｄｅｃ’９７（Ａ
Ｃ９７）標準の１例を示す。
【図５７】図５７は１ビットデータ遅延を示す。
【図５８】図５８は１つの８ビットワードで構成される
単一位相データフレームの例を示す。
【図５９】図５９はシリアル受信の例を示す。
【図６０】図６０はシリアル送信の例を示す。
【図６１】図６１は最大パケット周波数に於けるＭＣＳ
Ｐ動作を示す。
【図６２】図６２は８ビットデータを具備した最大パケ
ット周波数に於けるＭＣＳＰ動作を示す。
【図６３】図６３はこのストリームを３２ビットワード
の連続ストリームとして取り扱う様に構成されたＭＣＳ
Ｐを示す。
【図６４】図６４はワードＢが（Ｒ／Ｘ）ＦＩＧ＝０の
時に予期せぬフレーム同期パルスで割り込まれた例を示
す。
【図６５】図６５はフレーム同期が無視された際のＭＣ
ＳＰ動作を示す。
【図６６】図６６は受信オーバーラン状態を示す。
【図６７】図６７はＲＦＵＬＬがセットされた場合を示
す。
【図６８】図６８は受信機が全ての入力フレーム同期パ
ルスを取り扱う際に使用する判定機を示す。
【図６９】図６９は内部パケットの合間でのシリアルポ
ートの通常動作を示す。
【図７０】図７０はＤＸＲ内のデータが送信される前に
過剰書き込みされた際に何が生じるかを表す。
【図７１】図７１はアンダーフロー状態での送信を表
す。
【図７２】図７２はそのままでは発生するはずのアンダ
ーフロー状態送信の直前にＤＸＲへ書き込まれる場合を
示す。
【図７３】図７３は送信機が全ての入力フレーム同期信
号を取り扱うために使用する判定機を示す。
【図７４】図７４は内部パケットの合間で行われるシリ
アルポートの通常動作の事例を示す。
【図７５】図７５はＤＸＲからＸＳＲまたＲＢＲからＤ
ＲＲへのデータコピー処理の間に生じる圧縮を示す。
【図７６】図７６は圧縮されるべきデータ送信を示し、
左揃え１６ビットデータがコンパンディング法則に応じ
て１３または１４ビットの値となる。
【図７７】図７７はＭＣＳＰが内部データをコンパンド
出来る２つの方法を示す。
【図７８】図７８はクロックおよびフレーム発生用回路
を表す。
【図７９】図７９はサンプル速度発生用回路を表す。
【図８０】図８０はサンプル速度発生レジスタ（ＳＲＧ
Ｒ）を示す。
【図８１】図８１はＣＬＫＳの種々の極性での動作を示
す。
【図８２】図８２はＦＳＲの種々の極性での動作を示
す。
【図８３】図８３は１６ＣＬＫＧ周期のフレームを示
す。
【図８４】図８４はＭｉｔｅｌ ＳＴバスと互換のＭＣ
ＳＰ構造を示す。
【図８５】図８５は単一速度ＳＴ−ＢＵＳを図示する。
【図８６】図８６は二重速度クロック例を図示する。
【図８７】図８７は多重チャンネル制御レジスタ（ＭＣ
Ｒ）を図示する。
【図８８】図８８はフレーム内の１６チャンネル境界上
で、パーティションＡおよびＢ内にブロックが割り当て
られる様子を図示する。
【図８９Ａ】図８９Ａは異なるモードに対するＭＣＳＰ
上の活動を示す。
【図８９Ｂ】図８９Ｂは異なるモードに対するＭＣＳＰ
上の活動を示す。
【図８９Ｃ】図８９Ｃは異なるモードに対するＭＣＳＰ
上の活動を示す。
【図８９Ｄ】図８９Ｄは異なるモードに対するＭＣＳＰ
上の活動を示す。
【図９０】図９０は受信チャンネル可能化レジスタ（Ｒ
ＣＥＲ）を図示する。
【図９１】図９１は送信チャンネル可能化レジスタ（Ｘ
ＣＲＥ）を図示する。
【図９２】図９２はＣＬＫＳＴＰが個別のＳＰＩインタ
フェースに対して適切なクロック方法を選択する様子を
示す。
【図９３】図９３はタイマのブロック図を示す。
【図９４】図９４はタイマ制御レジスタを示す。
【図９５】図９５はタイマ周期レジスタを図示する。
【図９６】図９６はタイマ計数器レジスタ更新を示す。
【図９７】図９７はパルスモードでのタイマ動作を示
す。
【図９８】図９８はクロックモードでのタイマ動作を示
す。
【図９９】図９９は外部割り込み信号のタイミングを示
す。
【図１００】図１００は外部割り込み極性レジスタを示
す。
【図１０１】図１０１は割り込みマルチプレクサ低レジ
スタ内のＩＮＴＳＥＬフィールドを示す。
【図１０２】図１０２はまた割り込みマルチプレクサ高
レジスタ内のＩＮＴＳＥＬフィールドを示す。
【図１０３】図１０３はクロックＰＬＬブロック図であ
る。
【図１０４】図１０４はパワーダウンロジックの簡略化
されたブロック図を示す。
【図１０５】図１０５は制御状態レジスタのフィールド
（ＣＳＲ ＰＷＲＤフィールド）内のパワーダウンビッ
ト（１０−１４）の設定を示す。
【符号の説明】
１ マイクロプロセッサ １０ ＣＰＵ ２０ レジスタ ２２ データメモリ ２３ プログラムメモリ ３２，３４，３６，３８ バス ４２ 集積回路 ６０ 周辺機器 ６１ その他の周辺機器 ７０ 随意アクセスメモリ ７１ 読み取り専用メモリ ７２ ディスク ７３ 外部バス ８０ ホストポートバス ８２ タイマ（周辺機器の１例） １０２ 制御レジスタファイル
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０５３０８１ (32)優先日 1997年７月９日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０５５０１１ (32)優先日 1998年４月３日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０５３０７６ (32)優先日 1997年７月９日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０５４８３３ (32)優先日 1998年４月３日 (33)優先権主張国 米国（ＵＳ） (72)発明者 ジョナサン ジー．ブラドリイ アメリカ合衆国 テキサス州ヒュースト ン，アルタ メサ ドライブ 15818 (72)発明者 ナタラジャン セスハン アメリカ合衆国 テキサス州ヒュースト ン，エラ リー レーン 9550 ナンバー 408 (72)発明者 ジェフリー アール．クエイ アメリカ合衆国 テキサス州ロイズ シテ ィ，サウス エフエム 1138 1211 (72)発明者 ケネス エル．ウィリアムズ アメリカ合衆国 テキサス州シャーマン, エス．トラビス ストリート 218 (72)発明者 マイケル ジェイ．ムーディ アメリカ合衆国 テキサス州マッキニイ, バジル ドライブ 4603 (72)発明者 ローレンス アール．シマー アメリカ合衆国 テキサス州リッチモン ド，モートン リーグ ロード 2103 (72)発明者 リチャード エイチ．スケイルズ フランス国 ビュヌーブ − ルーベ，ア ベニュ ジャック キルビイ 821，テキ サス インストルメンツ フランス内

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 データ処理装置であって：命令を実行す
    るための中央処理装置（ＣＰＵ）と；中央処理装置に接
    続され、ＣＰＵで実行される命令を格納するためのメモ
    リ回路と；そしてＣＰＵに接続され、各々の位相が異な
    る組のパラメータを有する二重位相フレームでデータの
    送信および受信を行うように動作可能なシリアルポート
    インタフェース回路とを含む、前記データ処理装置。
  2. 【請求項２】 請求項１記載のデータ処理装置に於い
    て、シリアルポートインタフェース回路が更に、各々の
    位相に対して異なる数のワードを選択するように動作可
    能な、前記データ処理装置。
  3. 【請求項３】 請求項２記載のデータ処理装置に於い
    て、シリアルポートインタフェース回路が更に：データ
    送信出力；データ送信出力に接続され、複数のビットを
    有する送信データワードをＣＰＵから受信するように動
    作可能なデータ送信レジスタと；シリアルデータストリ
    ームが、データ送信レジスタからデータ送信ポートを経
    由して時間分割マルチプレクス方式で、例えば複数のデ
    ータチャンネルが利用できるように、送信されるように
    動作するフレーム同期生成回路および制御回路と；そし
    てその中を送信データワードが送信される複数のデータ
    チャンネルの一部を、送信データワードの各々のビット
    が複数のデータチャンネルから選択されたチャンネルに
    割り当てられるように選択するよう動作可能な複数チャ
    ンネル制御レジスタとを含む、前記データ処理装置。
  4. 【請求項４】 請求項３記載のデータ処理装置に於い
    て、シリアルポート回路が更にデータ送信ポートに接続
    された送信チャンネル有効化レジスタを含み、この送信
    チャンネル有効化レジスタが送信データワードの１つま
    たは複数のビットの送信を無効化するように動作可能
    な、前記データ処理装置。
  5. 【請求項５】 請求項４記載のデータ処理装置に於い
    て、シリアルポートインタフェース回路が更に：データ
    受信ポートと；データ受信ポートに接続され、サンプリ
    ング速度クロック生成回路と；外部クロック信号を受信
    するためにサンプリング速度生成回路に接続された、外
    部クロック入力と；外部フレーム同期信号を受信するた
    めにサンプリング速度生成回路に接続された、フレーム
    同期信号入力と；サンプリング速度生成回路に接続さ
    れ、ＣＰＵで実行される別の選択された命令に応答して
    サンプリング速度生成回路を制御するためのサンプリン
    グ速度生成レジスタとを含み、 ここで、サンプリング速度生成回路が更にフレーム同期
    信号入力に接続されたフレームパルス検出回路を含み；
    そしてここで、サンプリング速度生成回路が、サンプリ
    ング速度生成レジスタ内の制御ビットが第一状態の時に
    は、フレームパルス検出回路に応答してサンプリング速
    度生成回路を外部フレーム同期信号に再同期させ、サン
    プリング速度生成レジスタ内の制御ビットが第二状態の
    時には、自由実行状態とさせるように動作可能である、
    前記データ処理装置。
  6. 【請求項６】 請求項５記載のデータ処理装置に於い
    て、サンプリング速度生成回路が更に外部クロック入力
    に接続されかつデータビットクロック出力を有するクロ
    ック分周回路を含み、これが第一周波数を有する外部ク
    ロック信号を第二周波数を有するデータビットクロック
    に、ＣＰＵで実行される別の選択された命令に応答して
    変換するように動作可能である、前記データ処理装置。
  7. 【請求項７】 請求項６記載のデータ処理装置に於い
    て、サンプリング速度生成回路が更にマルチプレクサ回
    路の第一入力に接続された内部クロック入力を含み；こ
    こで外部クロック入力がマルチプレクサの第二入力に接
    続され、マルチプレクサの出力がクロック分周回路に接
    続されており；そしてここでマルチプレクサがＣＰＵで
    実行される別の選択された命令に応答する、前記データ
    処理装置。
  8. 【請求項８】 データ処理装置であって：命令を実行す
    るための中央処理装置（ＣＰＵ）と、 前記中央処理装置に接続されたメモリ制御装置と、そし
    て前記メモリ制御装置に接続されたメモリ回路とを含
    む、前記データ処理装置。
  9. 【請求項９】 請求項８記載のデータ処理装置が更に：
    前記メモリ制御装置に接続されたプログラム可能読み取
    りおよび書き込みアドレス回路を有する、直接メモリア
    クセス（ＤＭＡ）制御装置を含む、前記データ処理装
    置。
  10. 【請求項１０】 請求項９記載のデータ処理装置が更
    に：前記メモリ制御装置に接続された外部メモリインタ
    フェース回路を含む、前記データ処理装置。
  11. 【請求項１１】 請求項８記載のデータ処理装置が更
    に：前記中央処理装置に接続された第二メモリ制御装置
    と；そして前記第二メモリ制御装置に接続された第二メ
    モリとを有する前記データ処理装置。
  12. 【請求項１２】 請求項９記載のデータ処理装置が更
    に：前記直接メモリアクセス制御装置に接続されたホス
    トポートインタフェースを含む、前記データ処理装置。
  13. 【請求項１３】 請求項１１記載のデータ処理装置が更
    に：前記メモリ制御装置に接続された周辺機器バス制御
    装置と、前記周辺機器バス制御装置に接続された外部メ
    モリインタフェース制御装置を含む、前記データ処理装
    置。
  14. 【請求項１４】 請求項１３記載のデータ処理装置に於
    いて、前記外部メモリインタフェース回路が複数の異な
    る型式のメモリとプログラム可能なようにインタフェー
    スを行う、前記データ処理装置。
  15. 【請求項１５】 請求項８記載のデータ処理装置が更
    に：前記中央処理装置用のリセットアドレスに配置され
    ているメモリの型式を定義するための少なくとも１つの
    外部信号を含む、前記データ処理装置。
  16. 【請求項１６】 請求項８記載のデータ処理装置が更
    に：前記メモリ回路の大きさと位置とを識別するための
    少なくとも１つの外部信号を含む、前記データ処理装
    置。
  17. 【請求項１７】 請求項１３記載のデータ処理装置が更
    に：前記周辺機器バス制御装置に接続されたプログラム
    可能タイマを含む、前記データ処理装置。
  18. 【請求項１８】 請求項８記載のデータ処理装置が更
    に：前記中央処理装置にクロック信号を提供するための
    プログラム可能フェーズロックループ回路を含む、前記
    データ処理装置。
  19. 【請求項１９】 請求項８記載のデータ処理装置が更
    に：クロック信号が前記装置の予め選択された部分に到
    達することをプログラム可能なように防止するための電
    源断回路を含む、前記データ処理装置。
  20. 【請求項２０】 データ処理装置であって：中央処理装
    置に接続されたプログラムメモリ回路内に格納されたソ
    フトウェア命令を実行するように動作可能な中央処理装
    置と；処理装置で処理されるべきデータを格納するよう
    に動作可能なメモリ回路と；そして読み取りアドレス回
    路と書き込みアドレス回路とを有し、メモリ回路との間
    で相互にデータ転送を行うように動作可能で、更に中央
    処理装置に割り込みをかけるように動作可能なＤＭＡ割
    り込み回路を有する直接メモリアクセス（ＤＭＡ）制御
    装置とを含む、前記データ処理装置。
  21. 【請求項２１】 データ処理装置であって：中央処理装
    置に接続されたプログラムメモリ回路内に格納されたソ
    フトウェア命令を実行するように動作可能な中央処理装
    置と；処理装置で処理されるべきデータを格納するよう
    に動作可能なメモリ回路と；読み取りアドレス回路と書
    き込みアドレス回路とを有し、メモリ回路との間で相互
    にデータ転送を行うように動作可能で、更に中央処理装
    置に割り込みをかけるように動作可能なＤＭＡ割り込み
    回路を有する直接メモリアクセス（ＤＭＡ）制御装置
    と；アドレス生成回路を有し、データメモリ回路との間
    で相互にデータ転送するためのアドレスを提供するよう
    に動作可能な周辺装置と；そして第一データワードをデ
    ータメモリ回路に対して周辺装置から周辺装置のアドレ
    ス生成回路を用いて転送し、中央処理装置にＤＭＡ制御
    装置のＤＭＡ割り込み回路を用いて割り込みをかけるよ
    うに動作可能な補助チャンネル制御回路とを含む、前記
    データ処理装置。
  22. 【請求項２２】 データ処理装置であって：中央処理装
    置に接続されたプログラムメモリ回路内に格納されたソ
    フトウェア命令を実行するように動作可能な中央処理装
    置と；処理装置で処理されるべきデータを格納するよう
    に動作可能なメモリ回路と；読み取りアドレス回路と書
    き込みアドレス回路とを有し、メモリ回路との間で相互
    にデータ転送を行うように動作可能な直接メモリアクセ
    ス（ＤＭＡ）制御装置とを含み；ここでプログラム可能
    読み取りアドレス回路が後続のアドレスを第一アドレス
    をプログラム可能な量だけ増数更新または減数更新する
    ことで形成するように動作可能な、前記データ処理装
    置。
  23. 【請求項２３】 請求項２２記載のデータ処理装置に於
    いて、プログラム可能な量がフレーム内での転送用の第
    一値と、フレームの最終転送用の第二値とを有する、前
    記データ処理装置。
  24. 【請求項２４】 請求項２２記載のデータ処理装置が更
    に：固定のスプリット宛先アドレスを保持し、ＣＰＵで
    実行される選択された命令によってロードされるように
    動作可能な回路と；固定スプリット発信元アドレスを保
    持し、ＣＰＵで実行される選択された命令によってロー
    ドされるように動作可能な回路と；スプリットチャンネ
    ルデータ転送を実行し、第一データストリームを第一の
    複数のデータワードを、読み取りアドレス回路の増数更
    新または減数更新に応答して読み取ることで、また第一
    の複数のデータワードを同一スプリット宛先アドレスに
    書き込むことで転送するように動作可能な回路とを含
    み；そしてここでスプリットチャンネルデータ転送を実
    行するための回路が更に、第二データストリームを第二
    の複数のデータワードを同一の固定スプリット発信元ア
    ドレスから読み取ることで、また第二の複数のデータワ
    ードを書き込みアドレス回路の増数更新または減数更新
    に応答して書き込むことで同時に転送するように動作可
    能な、前記データ処理装置。
  25. 【請求項２５】 請求項２２記載のデータ処理装置が更
    に、読み取りアドレス回路に応答して受信された複数の
    データワードを受信するようにデータバスに接続され、
    複数のデータワードの一部をその複数のデータワードの
    一部が書き込みアドレス回路に応答して書き込まれるま
    で保持するように動作可能なＦＩＦＯバッファを含む、
    前記データ処理装置。
  26. 【請求項２６】 請求項２５記載のデータ処理装置が更
    に複数のＤＭＡチャンネルを含み、ここで各々のＤＭＡ
    チャンネルが関連するプログラム可能読み取りアドレス
    回路とプログラム可能書き込みアドレス回路とを有し、
    各々のＤＭＡチャンネルがデータメモリ回路との間で相
    互にデータを転送するように動作可能であり；そしてこ
    こでＦＩＦＯバッファが複数のＤＭＡチャンネルの任意
    の１つと選択的に関連づけられる事が出来る、前記デー
    タ処理装置。
  27. 【請求項２７】 データ処理装置であって：中央処理装
    置に接続されたプログラムメモリ回路内に格納されたソ
    フトウェア命令を実行するように動作可能な中央処理装
    置と；処理装置で処理されるべきデータを格納するよう
    に動作可能なメモリ回路と；プログラム可能読み取りア
    ドレス回路とプログラム可能書き込みアドレス回路とを
    有し、データメモリ回路との間で相互にデータのフレー
    ム転送を行うように動作可能な直接メモリアクセス（Ｄ
    ＭＡ）制御装置と、ここでデータのフレームは連続形式
    でデータメモリ回路との間で相互に転送される複数のデ
    ータワードを含む更ものであり；ＤＭＡ制御装置に接続
    され、ＣＰＵで実行される選択された命令でロードされ
    るように動作可能な、フレーム同期事象を選択するため
    の回路とを含み；そしてここで、ＤＭＡ制御回路が更
    に、選択されたフレーム同期事象が発生した後にのみデ
    ータの第一フレームの転送を開始できるように動作可能
    である、前記データ処理装置。
  28. 【請求項２８】 データ処理装置であって：中央処理装
    置に接続されたプログラムメモリ回路内に格納されたソ
    フトウェア命令を実行するように動作可能な中央処理装
    置と；処理装置で処理されるべきデータを格納するよう
    に動作可能なメモリ回路と；プログラム可能読み取りア
    ドレス回路とプログラム可能書き込みアドレス回路とを
    有し、データメモリ回路との間で相互にデータの転送を
    行うように動作可能な直接メモリアクセス（ＤＭＡ）制
    御装置とを含み；そしてここでＤＭＡ制御装置が更に：
    読み取りアドレス回路に接続された発信元アドレスレジ
    スタと書き込みアドレス回路に接続された宛先アドレス
    レジスタとを含み、ＣＰＵで実行される選択された命令
    でロードされるように動作可能な複数の制御レジスタ
    と；それぞれ複数の制御レジスタの一部に関連づけら
    れ、ＣＰＵで実行される選択された命令によって初期化
    データをロードされるように動作可能な、複数の再ロー
    ドレジスタと；そして初期化データを複数の再ロードレ
    ジスタから複数の制御レジスタのそれぞれに接続された
    部分に転送することにより、制御レジスタを初期化する
    ように動作可能な自動初期化回路とを含む、前記データ
    処理装置。
  29. 【請求項２９】 請求項２８記載のデータ処理装置が更
    に：ＤＭＡ制御装置回路に接続され、ＣＰＵで実行され
    る選択された命令で制御データをロードされるように動
    作可能な複数のグローバル制御レジスタを含み；そして
    ここで、複数のグローバル制御レジスタの同じ１つが発
    信元再ロードレジスタとして選択出来て、第一ＤＭＡ転
    送動作中の発信元アドレスレジスタに関連づけられ、そ
    してその後宛先再ロードレジスタとして選択されて、第
    二ＤＭＡ転送動作中の宛先アドレスレジスタと関連づけ
    られる、前記データ処理装置。
  30. 【請求項３０】 データ処理装置であって：中央処理装
    置に接続されたプログラムメモリ回路内に格納されたソ
    フトウェア命令を実行するように動作可能な中央処理装
    置と；処理装置で処理されるべきデータを格納するよう
    に動作可能なメモリ回路と；プログラム可能読み取りア
    ドレス回路とプログラム可能書き込みアドレス回路とを
    有し、データメモリ回路との間で相互にデータの転送を
    行うように動作可能な直接メモリアクセス（ＤＭＡ）制
    御装置と；ＤＭＡ制御装置回路に接続され、ＤＭＡ制御
    装置回路の状態を外部装置に表示するように動作可能な
    出力状態ピンと；ＤＭＡ制御装置回路に接続され、ＣＰ
    Ｕで実行される選択された命令で状態ピン制御データを
    ロードされるように動作可能な制御レジスタとを含み；
    そしてここで、ＤＭＡ制御回路は第一状態信号を複数の
    状態信号の中から選択された出力状態ピンに、状態ピン
    制御データに応答して提供するように動作可能である、
    前記データ処理装置。
  31. 【請求項３１】 データ処理装置であって：中央処理装
    置に接続されたプログラムメモリ回路内に格納されたソ
    フトウェア命令を実行するように動作可能な中央処理装
    置と；処理装置で処理されるべきデータを格納するよう
    に動作可能なメモリ回路と；読み取りアドレス回路と書
    き込みアドレス回路とを有し、データメモリ回路との間
    で相互にデータのフレーム転送を行うように動作可能な
    直接メモリアクセス（ＤＭＡ）制御装置と、ここでデー
    タのフレームは連続形式でデータメモリ回路との間で相
    互に転送される複数のデータワードを含む更ものであ
    り、ＤＭＡ制御装置は更に中央処理装置に割り込みをか
    けるように動作可能なＤＭＡ割り込み回路を有し；ここ
    でプログラム可能読み取りアドレス回路は第一アドレス
    をプログラム可能な量だけ増数更新また減数更新するこ
    とによって後続のアドレスを形成するように動作し、こ
    こでプログラム可能な量はフレーム内での転送用の第一
    値とフレームの最後の転送用の第二値とを有し；固定の
    スプリット宛先アドレスを保持し、ＣＰＵで実行される
    選択された命令によってロードされるように動作可能な
    回路と；固定スプリット発信元アドレスを保持し、ＣＰ
    Ｕで実行される選択された命令によってロードされるよ
    うに動作可能な回路と；スプリットチャンネルデータ転
    送を実行し、第一データストリームを第一の複数のデー
    タワードを、読み取りアドレス回路の増数更新または減
    数更新に応答して読み取ることで、また第一の複数のデ
    ータワードを同一スプリット宛先アドレスに書き込むこ
    とで転送するように動作可能な回路と；ここでスプリッ
    トチャンネルデータ転送を実行するための回路が更に、
    第二データストリームを第二の複数のデータワードを同
    一の固定スプリット発信元アドレスから読み取ること
    で、また第二の複数のデータワードを書き込みアドレス
    回路の増数更新または減数更新に応答して書き込むこと
    で同時に転送するように動作可能であり；読み取りアド
    レス回路に応答して受信された複数のデータワードを受
    信するようにデータバスに接続され、複数のデータワー
    ドの一部をその複数のデータワードの一部が書き込みア
    ドレス回路に応答して書き込まれるまで保持するように
    動作可能なＦＩＦＯバッファと；ＤＭＡ制御装置に接続
    され、ＣＰＵで実行される選択された命令でロードされ
    るように動作可能な、フレーム同期事象を選択するため
    の回路とを含み、ここでＤＭＡ制御回路が更に、選択さ
    れたフレーム同期事象が発生した後にのみデータの第一
    フレームの転送を開始できるように動作可能であり；読
    み取りアドレス回路に接続された発信元アドレスレジス
    タと書き込みアドレス回路に接続された宛先アドレスレ
    ジスタとを含み、ＣＰＵで実行される選択された命令で
    ロードされるように動作可能な複数の制御レジスタと；
    それぞれ複数の制御レジスタの一部に関連づけられ、Ｃ
    ＰＵで実行される選択された命令によって初期化データ
    をロードされるように動作可能な、複数の再ロードレジ
    スタと；初期化データを複数の再ロードレジスタから複
    数の制御レジスタのそれぞれに接続された部分に転送す
    ることにより、制御レジスタを初期化するように動作可
    能な自動初期化回路と；ＤＭＡ制御装置回路に接続さ
    れ、ＤＭＡ制御装置回路の状態を外部装置に表示するよ
    うに動作可能な出力状態ピンと；ここで、ＤＭＡ制御装
    置回路に接続された複数の制御レジスタの１つは、ＣＰ
    Ｕで実行される選択された命令で状態ピン制御データを
    ロードされるように動作可能であり；ここでＤＭＡ制御
    回路は第一状態信号を複数の状態信号の中から選択され
    た出力状態ピンに、状態ピン制御データに応答して提供
    するように動作可能であり；アドレス生成回路を有し、
    データメモリ回路との間で相互にデータ転送するための
    アドレスを提供するように動作可能な周辺装置と；そし
    て第一データワードをデータメモリ回路に対して周辺装
    置から周辺装置のアドレス生成回路を用いて転送し、中
    央処理装置にＤＭＡ制御装置のＤＭＡ割り込み回路を用
    いて割り込みをかけるように動作可能な補助チャンネル
    制御回路とを含む、前記データ処理装置。
  32. 【請求項３２】 データ処理装置であって：第一の数の
    割り込み端子を有し、命令を実行するための中央処理装
    置（ＣＰＵ）と；ＣＰＵに接続され、ＣＰＵで実行され
    る複数の命令を格納するためのメモリ回路と；そしてそ
    の数が第一の数の割り込み端子よりも多い、複数の割り
    込み要求入力と；そして複数の割り込み要求信号を受信
    するために複数の割り込み要求入力に接続され、割り込
    み端子に接続された複数の出力を有し、複数の割り込み
    要求信号の部分集合を選択し、選択された部分集合を割
    り込み端子に接続するように動作可能な割り込み選択器
    とを有する、前記データ処理装置。
  33. 【請求項３３】 請求項３２記載のデータ処理装置が更
    に：割り込み選択器に接続され、複数の写像フィールド
    を有する写像ワードをＣＰＵから、ＣＰＵで実行される
    選択された命令に応答して受信するように動作し、ここ
    で複数の写像フィールドの各々は割り込み端子の異なる
    １つと関連づけられている、割り込みマルチプレクサレ
    ジスタを含み；そしてここで割り込み選択器が選択され
    た割り込み要求を、複数の写像フィールドの各々で選択
    された割り込み要求信号から、関連する割り込み端子の
    異なる１つに写像するように動作可能である、前記デー
    タ処理装置。
  34. 【請求項３４】 請求項３３記載のデータ処理装置が更
    に：割り込み選択器に接続され、複数の極性ビットを有
    する極性ワードをＣＰＵから、ＣＰＵで実行される選択
    された命令に応答して受信するように動作し、ここで複
    数の極性ビットの各々は複数の割り込み要求入力の異な
    る１つと関連づけられている、割り込み極性レジスタを
    含み；そしてここで割り込み選択器は更に、複数の割り
    込み要求信号の各々の部分の有効極性を、複数の極性ビ
    ットの関連する１つに応答して選択するように動作可能
    である、前記データ処理装置。
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