JPH11168199A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JPH11168199A
JPH11168199A JP9347063A JP34706397A JPH11168199A JP H11168199 A JPH11168199 A JP H11168199A JP 9347063 A JP9347063 A JP 9347063A JP 34706397 A JP34706397 A JP 34706397A JP H11168199 A JPH11168199 A JP H11168199A
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insulating film
semiconductor memory
memory device
isolation structure
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Hideki Takeuchi
英樹 武内
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Nippon Steel Corp
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Abstract

(57)【要約】 【課題】 フォトリソグラフィーの合わせ余裕を十分に
確保し、ワード線やビット線との短絡のないストレージ
ノード電極を実現させる。 【解決手段】 シリコン窒化膜１２、シリコン酸化膜１
１及び層間絶縁膜８を穿って不純物拡散層７（ソース）
を露出させるストレージコンタクト孔１３を形成した
後、ストレージコンタクト孔１３内にシリコン窒化膜１
２をストッパーとした異方性エッチングによりサイドウ
ォール１５を形成する。 【効果】 サイドウォール１５の形成により、ストレー
ジコンタクト孔１３の孔径を最小露光寸法以下とするこ
とができ、しかもストレージノード電極１３とビット線
６やゲート電極５との短絡が防止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、例えば、ＤＲＡＭ等のメモリキ
ャパシタを有する半導体記憶装置に適用して特に好適な
ものである。
【０００２】
【従来の技術】近時では、半導体素子の微細化及び高集
積化が進行している。それに伴って、フォトリソグラフ
ィーの解像技術はほぼ露光限界に達するほどに進歩して
いるものの、その一方でフォトリソグラフィーのマスク
合わせ技術は進歩が少ない現状にある。そこで、特開平
２−１３３９２４号公報のように、コンタクト孔内を含
むシリコン窒化膜上にシリコン酸化膜を堆積し、シリコ
ン窒化膜をストッパーとしてシリコン酸化膜を異方性エ
ッチングし、コンタクト孔の側壁面にサイドウォールを
形成して、微細なコンタクト孔を形成する技術や、特開
平４−１３０７２２号公報のように、ＤＲＡＭのビット
コンタクト孔に特開平２−１３３９２４号公報とほぼ同
等の手法を用いる技術が開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍの微細化及び高集積化を更に進めるに際して、最もデ
ザインルールが厳しいのは、メモリキャパシタの下部電
極（ストレージノード電極）をアクセストランジスタの
ソース（又はドレイン）と接続するためのストレージコ
ンタクト孔であり、特にストレージノード電極の下部に
ビット線が形成されてなるＣＯＢ（Capacitor Over Bit
line）構造にＤＲＡＭが構成される場合には、ワード線
のみならずビット線との短絡が発生しないようにストレ
ージコンタクト孔を形成する必要がある。
【０００４】そこで、本発明の目的は、フォトリソグラ
フィーの合わせ余裕を十分に確保し、ワード線やビット
線との短絡のない下部電極を実現して、メモリキャパシ
タの高い信頼性を実現することを可能とする半導体記憶
装置及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上で素子分離構造により画定された素子
活性領域に、ゲート及び一対の不純物拡散層を有するア
クセストランジスタと、下部電極と上部電極とが誘電体
膜を介して対向して容量結合するメモリキャパシタとを
備えた半導体記憶装置であって、前記アクセストランジ
スタを覆う第１の絶縁膜及び前記第１の絶縁膜上に形成
された保護膜を穿って一方の前記不純物拡散層の表面の
一部を露出させる開孔が形成されているとともに、前記
開孔の側壁面を覆う第２の絶縁膜が形成されており、前
記メモリキャパシタの前記下部電極は、前記開孔を前記
第２の絶縁膜を介して充填して前記一方の前記不純物拡
散層と接続されるとともに、前記保護膜を介して前記第
１の絶縁膜上に島状に立設されている。
【０００６】本発明の半導体記憶装置の一態様例におい
ては、前記下部電極及び前記上部電極が、それぞれ多結
晶シリコン膜からなる。
【０００７】本発明の半導体記憶装置の一態様例におい
ては、前記開孔が、前記第２の絶縁膜が存することによ
りその孔径がフォトリソグラフィーの露光限界以下の寸
法とされている。
【０００８】本発明の半導体記憶装置の一態様例におい
ては、前記保護膜がシリコン窒化膜である。
【０００９】本発明の半導体記憶装置の一態様例におい
ては、前記保護膜が多結晶シリコン膜であり、当該保護
膜が隣接する前記下部電極間で分断されている。
【００１０】本発明の半導体記憶装置の一態様例におい
ては、前記下部電極の下部にビット線が形成されてお
り、前記開孔の前記側壁面の少なくとも近傍に前記ビッ
ト線が位置し、前記第２の絶縁膜により前記下部電極と
前記ビット線とが絶縁されている。
【００１１】本発明の半導体記憶装置の一態様例におい
ては、前記素子分離構造がＬＯＣＯＳ法により形成され
たフィールド酸化膜である。
【００１２】本発明の半導体記憶装置の一態様例におい
ては、前記素子分離構造が絶縁膜内に導電膜が埋設され
てなるフィールドシールド素子分離構造である。
【００１３】本発明の半導体記憶装置の一態様例におい
ては、前記素子分離構造が前記半導体基板の素子分離領
域に形成された溝内に絶縁膜が埋設されてなるトレンチ
型素子分離構造である。
【００１４】本発明の半導体記憶装置の製造方法は、半
導体基板上で素子分離構造により画定された素子活性領
域に、ゲート及び一対の不純物拡散層を有するアクセス
トランジスタと、下部電極と上部電極とが誘電体膜を介
して対向して容量結合するメモリキャパシタとを備えた
半導体記憶装置の製造方法であって、前記アクセストラ
ンジスタを覆う第１の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜上に保護膜を形成する第２の工程と、
前記第１の絶縁膜及び前記保護膜をパターニングし、一
方の前記不純物拡散層の表面の一部を露出させる開孔を
形成する第３の工程と、前記開孔内を含む前記保護膜の
全面に第２の絶縁膜を堆積する第４の工程と、前記保護
膜をストッパーとして前記第２の絶縁膜の全面をエッチ
ングし、前記開孔内の側壁面のみに前記第２の絶縁膜を
残す第５の工程と、前記開孔内を前記第２の絶縁膜を介
して充填するとともに前記保護膜上を覆うように導電膜
を形成する第６の工程と、前記導電膜をパターニング
し、前記開孔を通じて前記一方の前記不純物拡散層と接
続されるとともに前記保護膜上に立設されるように島状
の前記下部電極を形成する第７の工程とを有する。
【００１５】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の工程において、前記開孔の
孔径をフォトリソグラフィーのほぼ露光限界の寸法とす
る。
【００１６】本発明の半導体記憶装置の製造方法の一態
様例においては、前記下部電極及び前記上部電極が、そ
れぞれ多結晶シリコン膜からなる。
【００１７】本発明の半導体記憶装置の製造方法の一態
様例においては、前記保護膜がシリコン窒化膜である。
【００１８】本発明の半導体記憶装置の製造方法の一態
様例においては、前記保護膜が多結晶シリコン膜であ
り、前記第７の工程において、前記導電膜と共に前記保
護膜をパターニングし、前記導電膜を隣接する前記下部
電極間で分断する。
【００１９】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の工程の前、前記アクセスト
ランジスタを形成した後に、ビット線を形成する第８の
工程を更に有し、前記第３の工程において、前記開孔の
近傍に前記ビット線が位置するか、或いは前記ビット線
の側面が前記開孔の前記側壁面に露出するように当該開
孔を形成し、前記第５の工程において、前記第２の絶縁
膜で前記側壁面を覆うことにより、後に形成される前記
下部電極と前記ビット線とを絶縁する。
【００２０】本発明の半導体記憶装置の製造方法の一態
様例においては、前記素子分離構造がＬＯＣＯＳ法によ
り形成されたフィールド酸化膜である。
【００２１】本発明の半導体記憶装置の製造方法の一態
様例においては、前記素子分離構造が絶縁膜内に導電膜
が埋設されてなるフィールドシールド素子分離構造であ
る。
【００２２】本発明の半導体記憶装置の製造方法の一態
様例においては、前記素子分離構造が前記半導体基板の
素子分離領域に形成された溝内に絶縁膜が埋設されてな
るトレンチ型素子分離構造である。
【００２３】
【作用】本発明の半導体記憶装置の製造方法において
は、開孔の側壁面を覆うように第２の絶縁膜を形成する
ことにより、例えば当該開孔をフォトリソグラフィーの
露光限界程度の寸法に形成すれば、開孔はその孔径が実
質的にこの露光限界以下の値に形成される。しかもこの
場合、第１の絶縁膜上にシリコン窒化膜や多結晶シリコ
ン膜等の保護膜が形成されており、この保護膜をストッ
パーとして第２の絶縁膜を異方性エッチングして開孔の
側壁面に残してサイドウォールを形成する。従って、メ
モリキャパシタの下部電極をパターン形成した際に、保
護膜下には第１の絶縁膜が異方性エッチングの影響を受
けることなく存するため、前記開孔と近接する導電部
材、例えばビット線やゲート電極と下部電極との間に十
分な絶縁が確保されることになる。
【００２４】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置及びその製造方法のいくつかの具体的な実施形態につ
いて、図面を参照しながら詳細に説明する。これらの実
施形態においては、半導体記憶装置としてアクセストラ
ンジスタ及びメモリキャパシタを有し、このメモリキャ
パシタが実質的にビット線の上層に形成される所謂ＣＯ
Ｂ（Capacitor Over Bitline）構造のＤＲＡＭを例示
し、その構成を製造方法とともに説明する。
【００２５】（第１の実施形態）先ず、第１の実施形態
について説明する。図１〜図３は、第１の実施形態のＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。図
１〜図３の各図において、左側がゲート電極（ワード
線）に垂直な方向に沿った断面、右側がビット線に垂直
な方向に沿った断面をそれぞれ表す。
【００２６】初めに、図１（ａ）に示すように、例えば
ｐ型のシリコン半導体基板１の素子活性領域２上に、ア
クセストランジスタを形成する。具体的には、先ず、素
子分離構造として所謂ＬＯＣＯＳ法によりフィールド酸
化膜３を形成して素子活性領域２を画定する。
【００２７】次いで、フィールド酸化膜３により互いに
分離されて相対的に画定された素子活性領域２のシリコ
ン半導体基板１における表面に熱酸化を施してシリコン
酸化膜を形成し、続いてＣＶＤ法によりｎ型不純物、例
えばリン（Ｐ）がドープされた多結晶シリコン膜を堆積
形成する。
【００２８】次いで、シリコン酸化膜及び多結晶シリコ
ン膜をフォトリソグラフィー及びそれに続くドライエッ
チングによりパターニングして、素子活性領域２にシリ
コン酸化膜及び多結晶シリコン膜を電極形状に残してゲ
ート酸化膜４及びゲート電極（ワード線）５を形成す
る。
【００２９】次いで、ゲート電極５をマスクとして、ゲ
ート電極５の両側のシリコン半導体基板１の表面領域に
イオン注入によりｎ型不純物、例えばリン（Ｐ）を導入
し、ソース／ドレインとなる一対の不純物拡散層７を形
成して、ゲート電極５及び一対の不純物拡散層７を有す
るアクセストランジスタを完成させる。
【００３０】次いで、図１（ｂ）に示すように、フィー
ルド酸化膜３を含むシリコン半導体基板１の全面にＣＶ
Ｄ法によりシリコン酸化膜を堆積し、層間絶縁膜８を形
成する。
【００３１】次いで、層間絶縁膜８上に一方の不純物拡
散層７（ドレインとなる）と導通するビット線６をゲー
ト電極５とほぼ直交するようにパターン形成し、これら
層間絶縁膜８及びビット線６上にシリコン酸化膜１１を
ＣＶＤ法により膜厚１００ｎｍ程度に堆積形成する。続
いて、このシリコン酸化膜１１上に、シリコン窒化膜１
２をＣＶＤ法により膜厚１０〜５０ｎｍ程度に堆積形成
する。
【００３２】次いで、図１（ｃ）に示すように、シリコ
ン窒化膜１２上にフォトリソグラフィーによりレジスト
マスク９を形成した後、シリコン窒化膜１２、シリコン
酸化膜１１及び層間絶縁膜８をドライエッチングにより
パターニングして、他方の不純物拡散層７（ソースとな
る）の表面の一部を露出させるストレージコンタクト孔
１３を形成する。このストレージコンタクト孔１３は、
深さが５００〜１２００ｎｍ程度、孔径が２００〜４０
０ｎｍ程度とされており、その側壁面には、ゲート電極
５の一側面が露出したり（図１（ｃ）の左図参照）、ビ
ット線６の一側面が露出したり（図１（ｃ）の右図参
照）する場合がある。なお、エッチングは、平行平板型
ＲＩＥ装置を用いて、ＣＨＦ3 ：２０ｃｃｍ，ＣＦ4 ：
１０ｃｃｍ，Ａｒ：２００ｃｃｍのガス流量で、投入Ｒ
Ｆパワーを８００Ｗ、圧力を２７Ｐａ、シリコン窒化膜
対シリコン酸化膜の選択比を２とする各条件下で行っ
た。
【００３３】次いで、図２（ａ）に示すように、パター
ニングに用いたレジストマスク９を灰化処理して除去し
た後、ストレージコンタクト孔１３内を含むシリコン窒
化膜１２の全面にシリコン酸化膜１４を膜厚１００〜２
００ｎｍ程度に堆積形成する。
【００３４】次いで、図２（ｂ）に示すように、このシ
リコン酸化膜１４の全面をシリコン窒化膜１２をストッ
パーとして異方性エッチングして、ストレージコンタク
ト孔１３の側壁面のみにシリコン酸化膜１４を残してサ
イドウォール１５を膜厚７０〜１８０ｎｍ程度に形成す
る。このサイドウォール１５を形成することにより、ス
トレージコンタクト孔１３を形成する際に、図１（ｃ）
に示すようにストレージコンタクト孔１３の側壁面から
ゲート電極５やビット線６の一部が露出しても、当該露
出部位がサイドウォール１５に完全に覆われ、ＤＲＡＭ
のメモリセルの微細化が進むにつれてゲート電極５やビ
ット線６と後に形成されるストレージノード電極２１と
の間に発生しがちな短絡が抑止される。なお、異方性エ
ッチングは、平行平板型ＲＩＥ装置を用いて、ＣＨ
Ｆ3 ：２０ｃｃｍ，ＣＦ4 ：１０ｃｃｍ，Ａｒ：２００
ｃｃｍ，ＣＯ：８０ｃｃｍ，Ｃ4 Ｆ8 ：２０ｃｃｍのガ
ス流量で、投入ＲＦパワーを８００Ｗ、圧力を２７Ｐ
ａ、シリコン窒化膜対シリコン酸化膜の選択比を１０と
する各条件下で行った。
【００３５】次いで、図２（ｃ）に示すように、ストレ
ージコンタクト孔１３内を充填するようにシリコン窒化
膜１２上にＣＶＤ法によりｎ型不純物、例えばリン
（Ｐ）をドープした多結晶シリコン膜１６を膜厚１００
ｎｍ程度に堆積形成する。
【００３６】次いで、図３（ａ）に示すように、シリコ
ン窒化膜１２をストッパーとして、多結晶シリコン膜１
６にフォトリソグラフィー及びそれに続くドライエッチ
ングを施して、多結晶シリコン膜１６を所定の電極形状
にパターニングする。このとき、ストレージコンタクト
孔１３を通じてソースとなる不純物拡散層７と接続され
るとともに、シリコン窒化膜１２上で所定の島状となる
ストレージノード電極２１が形成される。
【００３７】次いで、パターニングに用いたフォトレジ
ストを灰化処理により除去した後、図３（ｂ）に示すよ
うに、ストレージノード電極２１の表面、即ちストレー
ジコンタクト孔１３の上方部位に存するストレージノー
ド電極２１の表面に、各々所定膜厚のシリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜を形成して、前記表
面を覆うＯＮＯ膜からなる誘電体膜２２を形成する。
【００３８】次いで、ストレージノード電極２１を覆う
ように多結晶シリコン膜を堆積形成し、誘電体膜２２を
介してストレージノード電極２１の前記表面と対向する
セルプレート電極２３を形成し、ストレージノード電極
２１、誘電体膜２２及びセルプレート電極２３を有して
構成されるメモリキャパシタを完成させる。
【００３９】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、ヴィア孔の形成やそれに続く配線層の形
成、メモリセル部の周辺回路部の形成（この周辺回路部
はメモリセル部とともに順次形成される場合が多い。）
等の諸工程を経て、ＤＲＡＭを完成させる。
【００４０】上述のように、本発明の第１の実施形態に
おいては、ストレージコンタクト孔１３の側壁面を覆う
ようにサイドウォール１５を形成することにより、例え
ばストレージコンタクト孔１３をフォトリソグラフィー
の露光限界程度の寸法に形成すれば、ストレージコンタ
クト孔１３はその孔径が実質的にこの露光限界以下の値
に形成される。しかもこの場合、シリコン酸化膜１１上
に保護膜となるシリコン窒化膜１２が形成されており、
このシリコン窒化膜１２をストッパーとしてシリコン酸
化膜１４を異方性エッチングしてストレージコンタクト
孔１３の側壁面に残してサイドウォール１５を形成す
る。従って、メモリキャパシタのストレージノード電極
２１をパターン形成した際に、保護膜であるシリコン窒
化膜１２下にはシリコン酸化膜１１が異方性エッチング
の影響を受けることなく存し、シリコン窒化膜対シリコ
ン酸化膜の低選択性が要求されるシリコン酸化膜のエッ
チングについても、必要とされるエッチング量がストレ
ージコンタクト孔１３の深さではなくシリコン酸化膜１
４の膜厚で決まるために選択比５以下と低く、ストレー
ジノード電極２１と近接する導電部材、例えばゲート電
極５やビット線６とストレージノード電極２１との間に
十分な絶縁が確保されることになる。
【００４１】即ち、第１の実施形態によれば、フォトリ
ソグラフィーの合わせ余裕を十分に確保し、ゲート電極
５やビット線６との短絡のないストレージノード電極２
１を実現して、メモリキャパシタの高い信頼性を実現す
ることが可能となり、更なる半導体素子の微細化及び高
集積化に対応することができる。
【００４２】（第２の実施形態）続いて、本発明の第２
の実施形態について説明する。この第２の実施形態にお
いては、既述した第１の実施形態と同様に、ＣＯＢ構造
のＤＲＡＭについて製造方法と共に説明するが、シリコ
ン酸化膜１１上に形成される保護膜が異なる点で第１の
実施形態と相違する。なお、第１の実施形態のＤＲＡＭ
に対応する構成部材等については同一の符号を記して説
明を省略する。図４〜図６は、第２の実施形態のＤＲＡ
Ｍの製造方法を工程順に示す概略断面図である。図４〜
図６の各図において、左側がゲート電極（ワード線）に
垂直な方向に沿った断面、右側がビット線に垂直な方向
に沿った断面をそれぞれ表す。
【００４３】先ず、第１の実施形態と同様に、ＬＯＣＯ
Ｓ法によりフィールド酸化膜３をけしてシリコン半導体
基板１上に素子活性領域２を画定した後、当該素子活性
領域２にゲート電極５（及びゲート酸化膜４）、一対の
不純物拡散層７を備えたアクセストランジスタを形成
し、層間絶縁膜８、ビット線６及びそれを覆うシリコン
酸化膜１１を順次形成する。
【００４４】次いで、図４（ａ）に示すように、シリコ
ン酸化膜１１上に、ｎ型不純物、例えばリンをドープし
た多結晶シリコン膜２４をＣＶＤ法により膜厚（ ）〜
（）ｎｍ程度に堆積形成する。
【００４５】次いで、図４（ｂ）に示すように、フォト
リソグラフィーによりレジストマスク９を形成した後、
多結晶シリコン膜２４、シリコン酸化膜１１及び層間絶
縁膜８をドライエッチングによりパターニングして、他
方の不純物拡散層７（ソースとなる）の表面の一部を露
出させるストレージコンタクト孔１３を形成する。この
ストレージコンタクト孔１３は、深さが５００〜１２０
０ｎｍ程度、孔径が２００〜４００ｎｍ程度とされてお
り、その側壁面には、ゲート電極５の一側面が露出した
り（図４（ｂ）の左図参照）、ビット線６の一側面が露
出したり（図４（ｂ）の右図参照）する場合がある。
【００４６】次いで、図４（ｃ）に示すように、パター
ニングに用いたフォトレジストを灰化処理して除去した
後、ストレージコンタクト孔１３内を含む多結晶シリコ
ン膜２４の全面にシリコン酸化膜１４を膜厚１００〜２
００ｎｍ程度に堆積形成する。
【００４７】次いで、図５（ａ）に示すように、このシ
リコン酸化膜１４の全面を多結晶シリコン膜２４をスト
ッパーとして異方性エッチングして、ストレージコンタ
クト孔１３の側壁面のみにシリコン酸化膜１４を残して
サイドウォール１５を膜厚７０〜１８０ｎｍ程度に形成
する。このサイドウォール１５を形成することにより、
ストレージコンタクト孔１３を形成する際に、図４
（ｂ）に示すようにストレージコンタクト孔１３の側壁
面からゲート電極５やビット線６の一部が露出しても、
当該露出部位がサイドウォール１５に完全に覆われ、Ｄ
ＲＡＭのメモリセルの微細化が進むにつれてゲート電極
５やビット線６と後に形成されるストレージノード電極
２１との間に発生しがちな短絡が抑止される。
【００４８】次いで、図５（ｂ）に示すように、ストレ
ージコンタクト孔１３内を充填するように多結晶シリコ
ン膜２４上にＣＶＤ法によりｎ型不純物、例えばリンを
ドープした多結晶シリコン膜１６を膜厚１００ｎｍ程度
に堆積形成する。
【００４９】次いで、図６（ａ）に示すように、シリコ
ン酸化膜１１をストッパーとして、多結晶シリコン膜１
６，２４にフォトリソグラフィー及びそれに続くドライ
エッチングを施して、多結晶シリコン膜１６，２４を所
定の電極形状にパターニングする。このとき、ストレー
ジコンタクト孔１３を通じてソースとなる不純物拡散層
７と接続されるとともに、各々分断された多結晶シリコ
ン膜２４と多結晶シリコン膜１６とが一体となって所定
の島状のストレージノード電極２１が形成される。
【００５０】次いで、図６（ｂ）に示すように、ストレ
ージノード電極２１の表面、即ちストレージコンタクト
孔１３の上方部位に存するストレージノード電極２１の
表面に、各々所定膜厚のシリコン酸化膜、シリコン窒化
膜及びシリコン酸化膜を形成して、前記表面を覆うＯＮ
Ｏ膜からなる誘電体膜２２を形成する。
【００５１】次いで、ストレージノード電極２１を覆う
ように多結晶シリコン膜を堆積形成し、誘電体膜２２を
介してストレージノード電極２１の前記表面と対向する
セルプレート電極２３を形成し、ストレージノード電極
２１、誘電体膜２２及びセルプレート電極２３を有して
構成されるメモリキャパシタを完成させる。
【００５２】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、ヴィア孔の形成やそれに続く配線層の形
成、メモリセル部の周辺回路部の形成（この周辺回路部
はメモリセル部とともに順次形成される場合が多い。）
等の諸工程を経て、ＤＲＡＭを完成させる。
【００５３】上述のように、本発明の第２の実施形態に
おいては、ストレージコンタクト孔１３の側壁面を覆う
ようにサイドウォール１５を形成することにより、例え
ばストレージコンタクト孔１３をフォトリソグラフィー
の露光限界程度の寸法に形成すれば、ストレージコンタ
クト孔１３はその孔径が実質的にこの露光限界以下の値
に形成される。しかもこの場合、シリコン酸化膜１１上
に保護膜となる多結晶シリコン膜２４が形成されてお
り、この多結晶シリコン膜２４をストッパーとしてシリ
コン酸化膜１４を異方性エッチングしてストレージコン
タクト孔１３の側壁面に残してサイドウォール１５を形
成する。従って、メモリキャパシタのストレージノード
電極２１をパターン形成した際に、保護膜である多結晶
シリコン膜２４下にはシリコン酸化膜１１が異方性エッ
チングの影響を殆ど受けることなく存するため、ストレ
ージノード電極２１と近接する導電部材、例えばゲート
電極５やビット線６とストレージノード電極２１との間
に十分な絶縁が確保されることになる。
【００５４】即ち、第２の実施形態によれば、フォトリ
ソグラフィーの合わせ余裕を十分に確保し、ゲート電極
５やビット線６との短絡のないストレージノード電極２
１を実現して、メモリキャパシタの高い信頼性を実現す
ることが可能となり、更なる半導体素子の微細化及び高
集積化に対応することができる。
【００５５】なお、第１及び第２の実施形態では、シリ
コン半導体基板１上に素子活性領域２を画定する際に、
素子分離構造としてフィールド酸化膜３を形成したが、
図１（ａ）に示すフィールド酸化膜３の代わりに、図７
に示すように、フィールドシールド素子分離法により、
フィールドシールドゲート酸化膜３１上に多結晶シリコ
ン膜からなるシールドプレート電極３２及びそのキャッ
プ絶縁膜３３をパターン形成し、これらシールドプレー
ト電極３２及びそのキャップ絶縁膜３３の側面にサイド
ウォール３４を形成し、酸化膜内にシールドプレート電
極３２が埋設されてなるフィールドシールド素子分離構
造４１を形成してもよい。このフィールドシールド素子
分離構造４１は、シールドプレート電極３２により直下
のシリコン半導体基板１の部位を所定電位に固定して素
子分離を行う素子分離構造であり、半導体素子の更なる
微細化に寄与するものである。なお、フィールドシール
ド素子分離構造４１を用いたＤＲＡＭの図３（ｂ）に対
応する完成状態を図８に示す。ここで、図７及び図８
は、便宜上第１の実施形態のＤＲＡＭに対応した図とさ
れている。
【００５６】また、第１及び第２の実施形態では、シリ
コン半導体基板１上に素子活性領域２を画定する際に、
素子分離構造としてフィールド酸化膜３を形成したが、
図１（ａ）に示すフィールド酸化膜３の代わりに、図９
に示すように、シリコン半導体基板１の素子分離領域に
溝４２を形成し、この溝４２内をシリコン酸化膜等の素
子分離用絶縁膜４３で充填して、トレンチ型素子分離構
造（ＳＴＩ）５１を形成してもよい。このトレンチ型素
子分離構造５１は、半導体素子の更なる微細化に寄与す
るものである。なお、トレンチ型素子分離構造５１を用
いたＤＲＡＭの図３（ｂ）に対応する完成状態を図１０
に示す。ここで、図９及び図１０は、便宜上第１の実施
形態のＤＲＡＭに対応した図とされている。
【００５７】なお、第１及び第２の実施形態では、ＣＯ
Ｂ構造のＤＲＡＭについて説明したが、本発明は勿論こ
れに限定されることなく、例えばメモリキャパシタが実
質的にビット線の下層に形成されている所謂ＣＵＢ（Ca
pacitor Under Bitline ）構造のＤＲＡＭにも当然のこ
とながら適用可能である。
【００５８】
【発明の効果】本発明によれば、フォトリソグラフィー
の合わせ余裕を十分に確保し、ワード線やビット線との
短絡のない下部電極を実現して、メモリキャパシタの高
い信頼性を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態におけるＤＲ
ＡＭの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態におけるＤＲ
ＡＭの製造方法を工程順に示す概略断面図である。
【図４】本発明の第２の実施形態におけるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本発明の第２の実施形態にお
けるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図６】図５に引き続き、本発明の第２の実施形態にお
けるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図７】第１の実施形態（及び第２の実施形態）のＤＲ
ＡＭの製造工程において、素子分離構造がフィールドシ
ールド素子分離構造として形成された場合を示す概略断
面図である。
【図８】素子分離構造がフィールドシールド素子分離構
造として形成された場合の最終工程の様子を示す概略断
面図である。
【図９】第１の実施形態（及び第２の実施形態）のＤＲ
ＡＭの製造工程において、素子分離構造をトレンチ型素
子分離構造として形成した場合を示す概略断面図であ
る。
【図１０】素子分離構造をトレンチ型素子分離構造とし
て形成した場合の最終工程の様子を示す概略断面図であ
る。
【符号の説明】
１ シリコン半導体基板 ２ 素子分離構造 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６，１６ サイドウォール ７ 不純物拡散層 ８ 層間絶縁膜 １１，１４ シリコン酸化膜 １２ シリコン窒化膜 １３ ストレージコンタクト孔 １５，３４ サイドウォール １６，２４ 多結晶シリコン膜 ２１ ストレージノード電極 ２２ 誘電体膜 ２３ セルプレート電極 ３１ フィールドシールドゲート酸化膜 ３２ シールドプレート電極 ３３ キャップ絶縁膜 ４１ フィールドシールド素子分離構造 ４２ 溝 ４３ 素子分離用絶縁膜 ５１ トレンチ型素子分離構造

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上で素子分離構造により画定
    された素子活性領域に、ゲート及び一対の不純物拡散層
    を有するアクセストランジスタと、下部電極と上部電極
    とが誘電体膜を介して対向して容量結合するメモリキャ
    パシタとを備えた半導体記憶装置において、 前記アクセストランジスタを覆う第１の絶縁膜及び前記
    第１の絶縁膜上に形成された保護膜を穿って一方の前記
    不純物拡散層の表面の一部を露出させる開孔が形成され
    ているとともに、前記開孔の側壁面を覆う第２の絶縁膜
    が形成されており、 前記メモリキャパシタの前記下部電極は、前記開孔を前
    記第２の絶縁膜を介して充填して前記一方の前記不純物
    拡散層と接続されるとともに、前記保護膜を介して前記
    第１の絶縁膜上に島状に立設されていることを特徴とす
    る半導体記憶装置。
  2. 【請求項２】 前記下部電極及び前記上部電極は、それ
    ぞれ多結晶シリコン膜からなることを特徴とする請求項
    １に記載の半導体記憶装置。
  3. 【請求項３】 前記開孔は、前記第２の絶縁膜が存する
    ことによりその孔径がフォトリソグラフィーの露光限界
    以下の寸法とされていることを特徴とする請求項１又は
    ２に記載の半導体記憶装置。
  4. 【請求項４】 前記保護膜がシリコン窒化膜であること
    を特徴とする請求項１〜３のいずれか１項に記載の半導
    体記憶装置。
  5. 【請求項５】 前記保護膜が多結晶シリコン膜であり、
    当該保護膜が隣接する前記下部電極間で分断されている
    ことを特徴とする請求項１〜３のいずれか１項に記載の
    半導体記憶装置。
  6. 【請求項６】 前記下部電極の下部にビット線が形成さ
    れており、前記開孔の前記側壁面の少なくとも近傍に前
    記ビット線が位置し、前記第２の絶縁膜により前記下部
    電極と前記ビット線とが絶縁されていることを特徴とす
    る請求項１〜５のいずれか１項に記載の半導体記憶装
    置。
  7. 【請求項７】 前記素子分離構造がＬＯＣＯＳ法により
    形成されたフィールド酸化膜であることを特徴とする請
    求項１〜６のいずれか１項に記載の半導体記憶装置。
  8. 【請求項８】 前記素子分離構造が絶縁膜内に導電膜が
    埋設されてなるフィールドシールド素子分離構造である
    ことを特徴とする請求項１〜６のいずれか１項に記載の
    半導体記憶装置。
  9. 【請求項９】 前記素子分離構造が前記半導体基板の素
    子分離領域に形成された溝内に絶縁膜が埋設されてなる
    トレンチ型素子分離構造であることを特徴とする請求項
    １〜６のいずれか１項に記載の半導体記憶装置。
  10. 【請求項１０】 半導体基板上で素子分離構造により画
    定された素子活性領域に、ゲート及び一対の不純物拡散
    層を有するアクセストランジスタと、下部電極と上部電
    極とが誘電体膜を介して対向して容量結合するメモリキ
    ャパシタとを備えた半導体記憶装置の製造方法におい
    て、 前記アクセストランジスタを覆う第１の絶縁膜を形成す
    る第１の工程と、 前記第１の絶縁膜上に保護膜を形成する第２の工程と、 前記第１の絶縁膜及び前記保護膜をパターニングし、一
    方の前記不純物拡散層の表面の一部を露出させる開孔を
    形成する第３の工程と、 前記開孔内を含む前記保護膜の全面に第２の絶縁膜を堆
    積する第４の工程と、 前記保護膜をストッパーとして前記第２の絶縁膜の全面
    をエッチングし、前記開孔内の側壁面のみに前記第２の
    絶縁膜を残す第５の工程と、 前記開孔内を前記第２の絶縁膜を介して充填するととも
    に前記保護膜上を覆うように導電膜を形成する第６の工
    程と、 前記導電膜をパターニングし、前記開孔を通じて前記一
    方の前記不純物拡散層と接続されるとともに前記保護膜
    上に立設されるように島状の前記下部電極を形成する第
    ７の工程とを有することを特徴とする半導体記憶装置の
    製造方法。
  11. 【請求項１１】 前記第３の工程において、前記開孔の
    孔径をフォトリソグラフィーのほぼ露光限界の寸法とす
    ることを特徴とする請求項１０に記載の半導体記憶装置
    の製造方法。
  12. 【請求項１２】 前記下部電極及び前記上部電極は、そ
    れぞれ多結晶シリコン膜からなることを特徴とする請求
    項１０又は１１に記載の半導体記憶装置の製造方法。
  13. 【請求項１３】 前記保護膜がシリコン窒化膜であるこ
    とを特徴とする請求項１０〜１２のいずれか１項に記載
    の半導体記憶装置の製造方法。
  14. 【請求項１４】 前記保護膜が多結晶シリコン膜であ
    り、 前記第７の工程において、前記導電膜と共に前記保護膜
    をパターニングし、前記導電膜を隣接する前記下部電極
    間で分断することを特徴とする請求項１０〜１２のいず
    れか１項に記載の半導体記憶装置の製造方法。
  15. 【請求項１５】 前記第１の工程の前、前記アクセスト
    ランジスタを形成した後に、ビット線を形成する第８の
    工程を更に有し、 前記第３の工程において、前記開孔の近傍に前記ビット
    線が位置するか、或いは前記ビット線の側面が前記開孔
    の前記側壁面に露出するように当該開孔を形成し、 前記第５の工程において、前記第２の絶縁膜で前記側壁
    面を覆うことにより、後に形成される前記下部電極と前
    記ビット線とを絶縁することを特徴とする請求項１０〜
    １４のいずれか１項に記載の半導体記憶装置の製造方
    法。
  16. 【請求項１６】 前記素子分離構造がＬＯＣＯＳ法によ
    り形成されたフィールド酸化膜であることを特徴とする
    請求項１０〜１５のいずれか１項に記載の半導体記憶装
    置の製造方法。
  17. 【請求項１７】 前記素子分離構造が絶縁膜内に導電膜
    が埋設されてなるフィールドシールド素子分離構造であ
    ることを特徴とする請求項１０〜１５のいずれか１項に
    記載の半導体記憶装置の製造方法。
  18. 【請求項１８】 前記素子分離構造が前記半導体基板の
    素子分離領域に形成された溝内に絶縁膜が埋設されてな
    るトレンチ型素子分離構造であることを特徴とする請求
    項１０〜１５のいずれか１項に記載の半導体記憶装置の
    製造方法。
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