JPH11168329A - Base current compensation circuit - Google Patents

Base current compensation circuit

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JPH11168329A
JPH11168329A JP9350134A JP35013497A JPH11168329A JP H11168329 A JPH11168329 A JP H11168329A JP 9350134 A JP9350134 A JP 9350134A JP 35013497 A JP35013497 A JP 35013497A JP H11168329 A JPH11168329 A JP H11168329A
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transistor
current
base
pnp
transistors
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JP9350134A
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Japanese (ja)
Inventor
Naoyuki Motoki
直幸 本木
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New Japan Radio Co Ltd
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New Japan Radio Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide an amplifier circuit of small current consumption and high accuracy. SOLUTION: To a 5th PNP output transistor 5, a current I2 for which the current I2/A flowing through a 7th PNP transisstor 7 for constituting a current mirror circuit is multiplied by A with an 8th PNP transistor 8 is supplied. As a result, I2/β (β is a current amplification factor in common to the PNP transistors of this circuit) flows to its base, then it flows into a 4th NPN transistor 4. In the meantime, a current almost equal to the sum of the base currents of the 7th and 8th PNP transistors 7 and 8, that is the current of (1+1/A)I2/β, flows to a 10th PNP transistor 10 and it flows into the collector of a 3rd NPN transistor 3. The magnitude of this current is made almost equal to the base current of the 5th PNP transistor 5 by enlarging A which is the emitter area ratio of the 8th PNP transistor 8 to the emitter area of the 7th PNP transistor 7.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体集積回路
(ICやLSI等)として汎用化されている増幅回路に
おけるベース電流補償回路に係り、特に消費電流の低減
を実現したベース電流補償回路に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a base current compensation circuit in an amplifier circuit widely used as a semiconductor integrated circuit (IC, LSI, etc.), and more particularly to a base current compensation circuit which realizes a reduction in current consumption. It is.

【0002】[0002]

【従来の技術】従来、この種の半導体集積回路(ICや
LSI等)化される増幅回路としては、例えば、図2に
示されたようなものがある。以下、同図を参照しつつ、
その構成、動作等について概略的に説明すれば、まず、
この増幅回路は、第1及び第2のPNP形トランジスタ
Q1,Q2からなる差動増幅器を中心に構成されたものと
なっている。すなわち、この第1及び第2のPNP形ト
ランジスタQ1,Q2のベースには、差動入力が印加され
るようになっており、それぞれのコレクタ側には、いわ
ゆるアクティブ負荷となる第3及び第4のNPN形トラ
ンジスタQ3,Q4が設けらている。そして、第2のPN
P形トランジスQ2のコレクタ側に得られた出力が第5
のPNP形トランジスタQ5による、いわゆるエミッタ
ホロアを介して最終的に出力されるような構成となって
いる。
2. Description of the Related Art Conventionally, as an amplifier circuit of this type which is formed into a semiconductor integrated circuit (IC, LSI, etc.), there is, for example, one shown in FIG. Hereinafter, referring to FIG.
If its configuration, operation, etc. are briefly described, first,
This amplifying circuit is mainly configured with a differential amplifier composed of first and second PNP transistors Q1 and Q2. That is, a differential input is applied to the bases of the first and second PNP transistors Q1 and Q2, and the third and fourth active loads become so-called active loads on the respective collector sides. NPN transistors Q3 and Q4 are provided. And the second PN
The output obtained on the collector side of P-type transistor Q2 is the fifth
Is finally output through a so-called emitter follower by the PNP transistor Q5.

【0003】ところで、上述の従来回路においては、第
5のPNP形トランジスタQ5のベースが第2のPNP
形トランジスタQ2のコレクタと共に、第4のNPN形
トランジスタQ4のコレクタに接続されているため、第
4のNPN形トランジスタQ4のコレクタには、第2の
PNP形トランジスタQ2のコレクタ電流と、第5のP
NP形トランジスタQ5のベース電流が流れ込むように
なっている。これに対して、いわゆるダイオード接続さ
れた第3のNPN形トランジスタQ3のコレクタには、
仮に、図2に示されたような第6のPNP形トランジス
タQ6のベースの接続がなければ、流れ込む電流が第4
のNPN形トランジスタQ4とアンバランスな状態とな
るため、そのような回路のアンバランスを回避する観点
から、第5のPNP形トランジスタQ5を設けたと同様
にして第6のPNP形トランジスタQ6が設けられ、そ
のベース電流I2′/βが、第5のPNP形トランジス
タQ5のベース電流I2/βと同一となるように構成され
るものとなっている。
In the above-mentioned conventional circuit, the base of the fifth PNP transistor Q5 is connected to the second PNP transistor Q5.
Connected to the collector of the fourth NPN transistor Q4 together with the collector of the second PNP transistor Q2, the collector of the fourth NPN transistor Q4 and the fifth PNP transistor Q2. P
The base current of the NP transistor Q5 flows. In contrast, the collector of a so-called diode-connected third NPN transistor Q3 has:
If the base of the sixth PNP transistor Q6 is not connected as shown in FIG.
And the sixth PNP transistor Q6 is provided similarly to the provision of the fifth PNP transistor Q5 from the viewpoint of avoiding such circuit unbalance. , The base current I2 / 'of the fifth PNP transistor Q5 is the same as that of the fifth PNP transistor Q5.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上述の
従来回路においては、第6のPNP形トランジスタQ6
のベース電流I2′/βを第5のPNP形トランジスタ
Q5のそれと同一とするために、第6のPNP形トラン
ジスタQ6のエミッタ側に、第5のPNP形トランジス
タQ5のエミッタ電流、すなわち、出力電流I2と同一の
電流を出力する定電流源を必要とするが、一般に出力電
流は比較的大きいため、これと同じ電流を流すことは、
消費電流の増加、すなわち、回路全体の消費電力の増大
を招くこととなり、低消費電力化が要求されるこの種の
回路においては好ましくないという問題があった。
However, in the above-mentioned conventional circuit, the sixth PNP transistor Q6
In order to make the base current I2 '/ β of the fifth PNP transistor Q5 the same as that of the fifth PNP transistor Q5, the emitter current of the fifth PNP transistor Q5, A constant current source that outputs the same current as I2 is required, but since the output current is generally relatively large, flowing the same current is
This leads to an increase in current consumption, that is, an increase in power consumption of the entire circuit, which is not preferable in this type of circuit that requires low power consumption.

【0005】本発明は、上記実情に鑑みてなされたもの
で、消費電流の低減を実現したベース電流補償回路を提
供するものである。本発明の他の目的は、ベース電流補
償を行うことにより、高精度な増幅回路を提供すること
にある。
The present invention has been made in view of the above circumstances, and provides a base current compensating circuit which realizes a reduction in current consumption. Another object of the present invention is to provide a highly accurate amplifier circuit by performing base current compensation.

【0006】[0006]

【課題を解決するための手段】請求項1記載の発明に係
るベース電流補償回路は、差動増幅器を構成する第1及
び第2のトランジスタの内、前記第2のトランジスタの
出力側にベースが接続されてエミッタホロアとして動作
するよう設けられた出力用のトランジスタを介して前記
第2のトランジスタの出力が得られるよう構成されてな
る増幅回路におけるベース電流補償回路であって、2つ
のトランジスタを用いてなるカレントミラー回路を設
け、このカレントミラー回路を構成する一方のトランジ
スタにより、前記出力用のトランジスタに直流バイアス
電流が供給されるよう当該一方のトランジスタを前記出
力用のトランジスタに接続し、他方のトランジスタに
は、定電流源を接続すると共に、ベース電流補償用のト
ランジスタのベース・エミッタ間を介して当該他方のト
ランジスタがダイオード接続状態とされるよう当該ベー
ス電流補償用のトランジスタを接続し、前記ベース電流
補償用のトランジスタの出力側を前記差動増幅器を構成
する第1のトランジスタの出力側へ接続する一方、前記
カレントミラー回路を構成する一方のトランジスタのエ
ミッタ面積を前記他方のトランジスタのエミッタ面積の
所定倍とし、前記定電流源は、前記カレントミラー回路
を構成する一方のトランジスタにより前記出力用のトラ
ンジスタへ供給される直流バイアス電流値を前記所定倍
数で除した値の電流を出力するものとしてなるものであ
る。
According to a first aspect of the present invention, there is provided a base current compensating circuit having a base on an output side of the second transistor among first and second transistors constituting a differential amplifier. A base current compensation circuit in an amplifier circuit configured to obtain the output of the second transistor via an output transistor connected to operate as an emitter follower. A current mirror circuit is provided, and one of the transistors constituting the current mirror circuit is connected to the output transistor so that a DC bias current is supplied to the output transistor, and the other transistor is connected to the other transistor. Is connected to a constant current source and the base of the transistor for base current compensation. A first transistor which connects the base current compensating transistor so that the other transistor is in a diode-connected state via a transmitter, and the output side of the base current compensating transistor constitutes the differential amplifier And the emitter area of one transistor constituting the current mirror circuit is set to a predetermined multiple of the emitter area of the other transistor, and the constant current source is connected to one of the transistors constituting the current mirror circuit. Thus, a current of a value obtained by dividing the DC bias current value supplied to the output transistor by the predetermined multiple is output.

【0007】かかる構成においては、カレントミラー回
路を構成する一方のトランジスタのエミッタ面積が、例
えば、他方のトランジスタのエミッタ面積に対してA倍
に設定されるため、カレントミラー回路を構成する一方
のトランジスタを流れる電流、すなわち、出力用のトラ
ンジスタへ直流バイアス電流として流れる電流を仮に
I、また、カレントミラー回路を構成する2つのトラン
ジスタの電流増幅率をβとすれば、ベース電流補償用の
トランジスタには、(1+1/A)I/βの電流が流れ
る。そして、Aを大とすることで、この電流を、I/β
へ近づけることができ、この電流値は、出力用のトラン
ジスタの電流増幅率が同じくβであるとすれば、そのベ
ースに流れる電流I/βに略等しくなったものである。
したがって、従来と異なり、ベース電流補償用のトラン
ジスタには、出力電流程の大きな電流を流すことなく、
ベース電流補償が行われることとなり、消費電流の低減
がなされるものである。
In such a configuration, the emitter area of one of the transistors forming the current mirror circuit is set to, for example, A times the emitter area of the other transistor. , I.e., the current flowing as a DC bias current to the output transistor is I, and the current amplification factor of the two transistors constituting the current mirror circuit is β. , (1 + 1 / A) I / β flows. By increasing A, this current is calculated as I / β
This current value is approximately equal to the current I / β flowing through the base, assuming that the current amplification factor of the output transistor is also β.
Therefore, unlike the conventional case, the transistor for base current compensation does not flow a current as large as the output current,
Base current compensation is performed, and current consumption is reduced.

【0008】[0008]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図1を参照しつつ説明する。なお、以下に説明する
部材、配置等は本発明を限定するものではなく、本発明
の趣旨の範囲内で種々改変することができるものであ
る。最初に、本発明の実施の形態におけるベース電流補
償回路を適用した増幅回路構成について図1を参照しつ
つ説明する。この増幅回路は、差動増幅器12と、出力
回路13と、本発明の一実施の形態であるベース電流補
償回路14とに大別されてなるもので、その動作を概括
的に述べれば、差動増幅器12で、2つの入力端子10
a,10bに入力される信号の差分が増幅された後、出
力回路13を介して出力端子15から出力信号が得られ
るようになっているものである。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG. The members, arrangements, and the like described below do not limit the present invention, and can be variously modified within the scope of the present invention. First, a configuration of an amplifier circuit to which a base current compensation circuit according to an embodiment of the present invention is applied will be described with reference to FIG. This amplifying circuit is roughly divided into a differential amplifier 12, an output circuit 13, and a base current compensating circuit 14 according to an embodiment of the present invention. The dynamic amplifier 12 has two input terminals 10
After the difference between the signals input to a and 10b is amplified, an output signal is obtained from the output terminal 15 via the output circuit 13.

【0009】差動増幅器12は、第1及び第2のPNP
形トランジスタ(図1においてそれぞれ「Q1」、「Q
2」と表記)1,2を中心に構成されてなるもので、第1
及び第2のPNP形トランジスタ1,2のエミッタは、
相互に接続されると共に、第1の定電流源16を介して
電源電圧Vccが印加される電源ラインへ接続されるよ
うになっている。一方、第1及び第2のPNP形トラン
ジスタ1,2のそれぞれのコレクタには、負荷抵抗とし
て作用するいわゆるアクテイブロードとしての第3及び
第4のNPN形トランジスタ(図1においてそれぞれ
「Q3」、「Q4」と表記)3,4のコレクタが接続され
ており、これら第3及び第4のNPN形トランジスタ
3,4のエミッタは、それぞれ接地されている。なお、
第3のNPN形トランジスタ3のコレクタとベースとは
相互に接続されており、この第3のNPN形トランジス
タ3は、いわゆるダイオード接続状態とされている。
The differential amplifier 12 includes first and second PNP
Type transistors ("Q1", "Q
2 "), which is composed mainly of 1 and 2
And the emitters of the second PNP transistors 1 and 2 are:
They are connected to each other and to a power supply line to which a power supply voltage Vcc is applied via a first constant current source 16. On the other hand, the collectors of the first and second PNP transistors 1 and 2 are connected to third and fourth NPN transistors as so-called active loads acting as load resistances ("Q3" and "Q3" in FIG. 1, respectively). The collectors of the third and fourth NPN transistors 3 and 4 are grounded, respectively. In addition,
The collector and the base of the third NPN transistor 3 are connected to each other, and the third NPN transistor 3 is in a so-called diode connection state.

【0010】また、第1及び第2のPNP形トランジス
タ1,2のベースには、信号が入力される第1及び第2
の入力端子(図1においてそれぞれ「−IN」、「+I
N」と表記)10a,10bが接続されている。この差
動増幅器12の出力信号は、出力用トランジスタとして
の第5のPNP形トランジスタ(図1において「Q5」
と表記)5によって電流増幅された後、出力端子(図1
において「OUT」と表記)15から出力されるように
なっている。すなわち、第5のPNP形トランジスタ5
のベースが、第2のPNP形トランジスタ2のコレクタ
と第4のNPN形トランジスタ4のコレクタとの接続点
に接続されている一方、そのエミッタは、次に述べるベ
ース電流補償回路14の一部を構成する第8のPNP形
トランジスタ(図1において「Q8」と表記)8を介し
て正の電源ラインに接続される一方、コレクタは接地さ
れている。
The bases of the first and second PNP transistors 1 and 2 are connected to the first and second PNP transistors 1 and 2 to which a signal is input.
Input terminals ("-IN", "+ I
N) 10a, 10b are connected. An output signal of the differential amplifier 12 is supplied to a fifth PNP transistor ("Q5" in FIG. 1) as an output transistor.
After the current is amplified by 5), the output terminal (FIG. 1)
In this case, the data is output from an “OUT” 15). That is, the fifth PNP transistor 5
Is connected to the connection point between the collector of the second PNP transistor 2 and the collector of the fourth NPN transistor 4, while the emitter thereof connects a part of the base current compensation circuit 14 described below. While connected to a positive power supply line via an eighth PNP transistor (denoted as “Q8” in FIG. 1) 8, the collector is grounded.

【0011】ベース電流補償回路14は、カレントミラ
ー回路を構成する第7及び第8のPNP形トランジスタ
(図1においてそれぞれ「Q7」、「Q8」と表記)7,
8と、第7のPNP形トランジスタ7にいわゆるダーリ
ントン接続されたベース電流補償用の第10のPNP形
トランジスタ(図1において「Q10」と表記)10と、
第2の定電流源17とから構成されている。すなわち、
第7及び第8のPNP形トランジスタ7,8は、相互に
ベースが接続されていると共に、そのエミッタは、共に
電源電圧Vccが印加される電源ラインに接続されてい
る。また、第7のPNP形トランジスタ7のコレクタ
は、第2の定電流源17を介して接地される一方、第8
のPNP形トランジスタ8のコレクタは、第5のPNP
形トランジスタ5のエミッタに接続された出力端子15
に接続されている。
The base current compensating circuit 14 includes seventh and eighth PNP transistors (indicated as "Q7" and "Q8" in FIG. 1, respectively) constituting a current mirror circuit.
8, a so-called Darlington-connected tenth PNP transistor (referred to as “Q10” in FIG. 1) 10 connected to the seventh PNP transistor 7 for base current;
And a second constant current source 17. That is,
The seventh and eighth PNP transistors 7, 8 have their bases connected to each other, and their emitters are both connected to a power supply line to which a power supply voltage Vcc is applied. The collector of the seventh PNP transistor 7 is grounded via the second constant current source 17, while the collector of the seventh PNP transistor 7 is connected to the eighth constant current source 17.
The collector of the PNP transistor 8 is connected to the fifth PNP transistor.
Output terminal 15 connected to the emitter of transistor 5
It is connected to the.

【0012】ベース電流補償用の第10のPNP形トラ
ンジスタ10は、そのベースが第7のPNP形トランジ
スタ7のコレクタに接続され、そのエミッタは、第7及
び第8のPNP形トランジスタ7,8のベースに接続さ
れる一方、そのコレクタは、差動増幅器12を構成する
第1のPNP形トランジスタ1のコレクタに、第3及び
第4のNPN形トランジスタ3,4のベースを介して接
続されるうようになっている。したがって、第7のPN
P形トランジスタ7は、第10のPNP形トランジスタ
10のベース・エミッタ間を介して、いわゆるダイオー
ド接続状態とされている。
A tenth PNP transistor 10 for base current compensation has its base connected to the collector of the seventh PNP transistor 7 and its emitter connected to the seventh and eighth PNP transistors 7,8. While connected to the base, its collector is connected to the collector of the first PNP transistor 1 constituting the differential amplifier 12 via the bases of the third and fourth NPN transistors 3, 4. It has become. Therefore, the seventh PN
The P-type transistor 7 is in a so-called diode-connected state via the base and the emitter of the tenth PNP transistor 10.

【0013】ここで、ベース電流補償回路14のカレン
トミラー回路を構成する第7及び第8のPNP形トラン
ジスタ7,8は、それぞれのエミッタの面積が、第7の
PNP形トランジスタ7のエミッタの面積を1とした場
合、第8のPNP形トランジスタ8のエミッタの面積が
所定倍した大きさAとなるように形成されているもので
ある。
Here, each of the seventh and eighth PNP transistors 7 and 8 constituting the current mirror circuit of the base current compensation circuit 14 has an emitter area equal to the emitter area of the seventh PNP transistor 7. Is set to 1, the area of the emitter of the eighth PNP transistor 8 is formed to have a size A which is a predetermined multiple.

【0014】以上の構成において、本発明の一実施の形
態に係るベース電流補償回路を適用した増幅回路におい
ては、次のようにして、消費電流の低減がなされるよう
になっている。まず、第2の定電流源17の出力電流
は、I2/Aに設定されたものとなっている。ここで、
Aは、先に述べたように第7のPNP形トランジスタ7
のエミッタ面積に対する第8のPNP形トランジスタ8
のエミッタ面積の倍率、すなわち、第7のPNP形トラ
ンジスタ7のエミッタ面積を1とした場合の第8のPN
P形トランジスタ8のエミッタ面積比であり、換言すれ
ば、カレントミラー回路の利得である。また、I2は、
第5のPNP形トランジスタ5に流すべき直流バイアス
電流の大きさである。
In the above configuration, in the amplifier circuit to which the base current compensation circuit according to one embodiment of the present invention is applied, current consumption is reduced as follows. First, the output current of the second constant current source 17 is set to I2 / A. here,
A is the seventh PNP transistor 7 as described above.
PNP transistor 8 for the emitter area of
The eighth PN when the emitter area of the seventh PNP transistor 7 is 1,
It is the emitter area ratio of the P-type transistor 8, in other words, the gain of the current mirror circuit. Also, I2 is
This is the magnitude of the DC bias current to be passed through the fifth PNP transistor 5.

【0015】ここで、第7のPNP形トランジスタ7の
コレクタ電流をIC7と、ベース電流をIB7とし、第8の
PNP形トランジスタ8のベース電流をIB8とすると、
第2の定電流源17の出力電流と、第7のPNP形トラ
ンジスタ7のコレクタ電流と、第10のPNP形トラン
ジスタ10のベース電流との間には、次のような関係が
成立する。
Here, if the collector current of the seventh PNP transistor 7 is I C7 , the base current is I B7 , and the base current of the eighth PNP transistor 8 is I B8 ,
The following relationship is established between the output current of the second constant current source 17, the collector current of the seventh PNP transistor 7, and the base current of the tenth PNP transistor 10.

【0016】 I2/A=IC7+IB10=IC7+(IB7+IB8)/βI 2 / A = I C7 + I B10 = I C7 + (I B7 + I B8 ) / β

【0017】ここで、βは、第10のPNP形トランジ
スタ10の電流増幅率である。したがって、βが十分大
きければ、第10のPNP形トランジスタ10のベース
を介して第7及び第8のPNP形トランジスタ7,8の
ベース側から第2の定電流源17へ流れ込む電流を十分
小さくすることができ、第7のPNP形トランジスタ7
のコレクタ電流IC7≒I2/Aとすることができる。
Here, β is the current amplification factor of the tenth PNP transistor 10. Therefore, if β is sufficiently large, the current flowing from the bases of the seventh and eighth PNP transistors 7 and 8 to the second constant current source 17 via the base of the tenth PNP transistor 10 is made sufficiently small. The seventh PNP transistor 7
Of the collector current I C7 ≒ I 2 / A.

【0018】そして、第8のPNP形トランジスタ8に
は、カレントミラー回路の作用により、第7のPNP形
トランジスタ7のコレクタ電流IC7のA倍した電流、す
なわち、I2が流れることとなる。したがって、第5の
PNP形トランジスタ5の電流増幅率が、第10のPN
PN形トランジスタ10と同様、βであるとすると、第
5のPNP形トランジスタ5のベースには、I2/βの
電流が流れることとなる。
Then, a current that is A times the collector current I C7 of the seventh PNP transistor 7, that is, I 2 flows through the eighth PNP transistor 8 by the action of the current mirror circuit. Therefore, the current amplification factor of the fifth PNP transistor 5 is equal to the tenth PN transistor.
Assuming β as in the PN transistor 10, a current of I2 / β flows through the base of the fifth PNP transistor 5.

【0019】一方、第10のPNP形トランジスタ10
のコレクタ側の電流IC10は、エミッタ側の電流と略等
しいものとすると、IC10=IB7+IB8と表される。こ
こで、第7及び第8のPNP形トランジスタ7,8の電
流増幅率も、先の第10のPNP形トランジスタ10の
それと同一であるとすると、ベース電流IB7,IB8は、
次のように表すことができる。
On the other hand, the tenth PNP transistor 10
Assuming that the current I C10 on the collector side is substantially equal to the current on the emitter side, I C10 = I B7 + I B8 . Here, assuming that the current amplification factors of the seventh and eighth PNP transistors 7 and 8 are also the same as those of the tenth PNP transistor 10, the base currents I B7 and I B8 become
It can be expressed as:

【0020】IB7=IC7/β=(I2/A)/βI B7 = I C7 / β = (I 2 / A) / β

【0021】IB8=I2/βI B8 = I 2 / β

【0022】したがって、これらの関係から先のIC10
に関する式を整理すると、IC10=(I2/A)/β+I
2/β=(1+1/A)I2/βとなる。すなわち、第1
0のPNP形トランジスタ10のコレクタ電流として
(1+1/A)I2/βの電流が第1のPNP形トラン
ジスタ1のコレクタへ流れ込むこととなる。ここで、A
を十分大きい値に設定すると、1+1/A≒1となり、
その結果、第1のPNP形トランジスタ1へ流れ込む電
流は、略I2/βとなり、これは、先に述べた第5のP
NP形トランジスタ5のベース電流と略等しいものとな
る。
Therefore, from these relations, I C10
The following formula can be summarized as I C10 = (I 2 / A) / β + I
2 / β = (1 + 1 / A) I2 / β. That is, the first
A current of (1 + 1 / A) I2 / β flows into the collector of the first PNP transistor 1 as the collector current of the PNP transistor 0. Where A
Is set to a sufficiently large value, 1 + 1 / A ≒ 1, and
As a result, the current flowing into the first PNP transistor 1 becomes approximately I2 / β, which is equivalent to the fifth PNP described above.
This is substantially equal to the base current of the NP transistor 5.

【0023】この実施の形態では、上述の如く、第5の
PNP形トランジスタ5のベース電流=第10のPNP
形トランジスタ10のコレクタ電流として、増幅回路の
出力用のトランジスタである第5のPNP形トランジス
タ5のベース電流の補償を行うことができるのは勿論の
こと、ベース電流補償用の第10のPNP形トランジス
タ10には、出力用の第5のPNP形トランジスタ5に
流れる電流I2の1/βである、I2/βの電流を流せ
ばよいので、消費電流が大幅に低減されたものとなる。
In this embodiment, as described above, the base current of the fifth PNP transistor 5 = the tenth PNP transistor
Not only can the base current of the fifth PNP transistor 5, which is the transistor for output of the amplifier circuit, be compensated as the collector current of the transistor 10, but also the tenth PNP transistor for base current compensation. The current I2 / β, which is 1 / β of the current I2 flowing through the fifth output PNP transistor 5, may be applied to the transistor 10, so that the current consumption is greatly reduced.

【0024】なお、上述の実施の形態では、アクティブ
負荷となる第3及び第4のNPN形トランジスタ3,4
を除いて、PNP形トランジスタを用いて構成するよう
にしたが、これとは逆に、第3及び第4のトランジスタ
3,4をPNP形とし、他をNPN形としても良いこと
は勿論である。さらに、バイポーラのトランジスタの替
わりに、一部をいわゆるFETで構成しても勿論良い。
In the above-described embodiment, the third and fourth NPN transistors 3, 4 serving as active loads are used.
, Except that the third and fourth transistors 3 and 4 may be of PNP type and the other transistors may be of NPN type. . Further, a part may be constituted by a so-called FET instead of the bipolar transistor.

【0025】[0025]

【発明の効果】以上、説明したように、本発明によれ
ば、カレントミラー回路の利得を用いてベース電流補償
を行うようにしたので、従来と異なり、小さな電流でベ
ース電流補償が行え、消費電流の低減による省電力化が
図られるという効果を奏するものである。また、ベース
電流補償が確実に行われるため、増幅率の高精度な増幅
回路を提供することができる。
As described above, according to the present invention, the base current compensation is performed by using the gain of the current mirror circuit. This has the effect of saving power by reducing the current. Further, since the base current compensation is reliably performed, it is possible to provide an amplifier circuit having a high amplification factor.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態におけるベース電流補償回
路を有する増幅回路の構成例を示す回路図である。
FIG. 1 is a circuit diagram illustrating a configuration example of an amplifier circuit having a base current compensation circuit according to an embodiment of the present invention.

【図2】従来の回路例を示す回路図である。FIG. 2 is a circuit diagram showing a conventional circuit example.

【符号の説明】[Explanation of symbols]

1…第1のPNP形トランジスタ 2…第2のPNP形トランジスタ 5…第5のPNP形トランジスタ 12…差動増幅器 13…出力回路 14…ベース電流補償回路 DESCRIPTION OF SYMBOLS 1 ... 1st PNP transistor 2 ... 2nd PNP transistor 5 ... 5th PNP transistor 12 ... Differential amplifier 13 ... Output circuit 14 ... Base current compensation circuit

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 差動増幅器を構成する第1及び第2のト
ランジスタの内、前記第2のトランジスタの出力側にベ
ースが接続されてエミッタホロアとして動作するよう設
けられた出力用のトランジスタを介して前記第2のトラ
ンジスタの出力が得られるよう構成されてなる増幅回路
におけるベース電流補償回路であって、 2つのトランジスタを用いてなるカレントミラー回路を
設け、 このカレントミラー回路を構成する一方のトランジスタ
により、前記出力用のトランジスタに直流バイアス電流
が供給されるよう当該一方のトランジスタを前記出力用
のトランジスタに接続し、 他方のトランジスタには、定電流源を接続すると共に、
ベース電流補償用のトランジスタのベース・エミッタ間
を介して当該他方のトランジスタがダイオード接続状態
とされるよう当該ベース電流補償用のトランジスタを接
続し、 前記ベース電流補償用のトランジスタの出力側を前記差
動増幅器を構成する第1のトランジスタの出力側へ接続
する一方、 前記カレントミラー回路を構成する一方のトランジスタ
のエミッタ面積を前記他方のトランジスタのエミッタ面
積の所定倍とし、 前記定電流源は、前記カレントミラー回路を構成する一
方のトランジスタにより前記出力用のトランジスタへ供
給される直流バイアス電流値を前記所定倍数で除した値
の電流を出力するものとしてなることを特徴とするベー
ス電流補償回路。
An output transistor having a base connected to an output side of the second transistor and operating as an emitter follower, among first and second transistors constituting a differential amplifier. A base current compensation circuit in an amplifier circuit configured to obtain an output of the second transistor, wherein a current mirror circuit using two transistors is provided, and one of the transistors constituting the current mirror circuit is Connecting one of the transistors to the output transistor so that a DC bias current is supplied to the output transistor, connecting a constant current source to the other transistor,
The base current compensating transistor is connected via the base and the emitter of the base current compensating transistor so that the other transistor is in a diode-connected state, and the output side of the base current compensating transistor is connected to the difference side. The constant current source is connected to an output side of a first transistor constituting a dynamic amplifier, and an emitter area of one transistor constituting the current mirror circuit is set to a predetermined multiple of an emitter area of the other transistor. A base current compensating circuit for outputting a current obtained by dividing a DC bias current value supplied to the output transistor by one of transistors constituting a current mirror circuit by the predetermined multiple.
【請求項2】 差動増幅器を構成する第1及び第2のト
ランジスタの出力側には、2つのトランジスタからなる
アクティブ負荷が設けられ、当該2つのトランジスタの
ベース同士は接続され、一方のトランジスタはダイオー
ド接続されて前記第1のトランジスタの出力側へ、他方
のトランジスタは、前記第2のトランジスタの出力側
へ、それぞれ接続されてなることを特徴とする請求項1
記載のベース電流補償回路。
2. The output side of the first and second transistors constituting the differential amplifier is provided with an active load composed of two transistors, the bases of the two transistors are connected, and one of the transistors is connected to the other. 2. The transistor according to claim 1, wherein the first transistor is diode-connected to an output side of the first transistor, and the other transistor is connected to an output side of the second transistor.
The described base current compensation circuit.
【請求項3】 トランジスタは、PNP形トランジスタ
であることを特徴とする請求項1または2記載のベース
電流補償回路。
3. The base current compensation circuit according to claim 1, wherein the transistor is a PNP transistor.
【請求項4】 トランジスタは、NPN形トランジスタ
であることを特徴とする請求項1または2記載のベース
電流補償回路。
4. The base current compensation circuit according to claim 1, wherein the transistor is an NPN transistor.
【請求項5】 トランジスタは、FETであることを特
徴とする請求項1または2記載のベース電流補償回路。
5. The base current compensation circuit according to claim 1, wherein the transistor is an FET.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015035683A (en) * 2013-08-08 2015-02-19 新日本無線株式会社 Operational amplifier

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