JPH1117129A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1117129A JPH1117129A JP9169135A JP16913597A JPH1117129A JP H1117129 A JPH1117129 A JP H1117129A JP 9169135 A JP9169135 A JP 9169135A JP 16913597 A JP16913597 A JP 16913597A JP H1117129 A JPH1117129 A JP H1117129A
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Abstract
(57)【要約】
【課題】 ロジック混載ＤＲＡＭの高集積化および高性
能化を実現することができる技術を提供する。 【解決手段】 ロジック部のｎチャネル型ＭＩＳＦＥＴ
Ｑｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのゲート電極ＦＧ1pを形成した後、ロジック部の
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐのそれぞれのソース領域、ドレイン領域の
表面にシリサイド層１４を形成する。次に、ＤＲＡＭ部
メモリセルのメモリセル選択用ＭＩＳＦＥＴのゲート電
極ＦＧ2nを形成した後、ＤＲＡＭ部メモリセルのメモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域に
達する第１のコンタクトホール２０を形成し、次いで、
上記第１のコンタクトホール２０の底に露出したメモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の
表面にシリサイド層２１を形成する。
能化を実現することができる技術を提供する。 【解決手段】 ロジック部のｎチャネル型ＭＩＳＦＥＴ
Ｑｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのゲート電極ＦＧ1pを形成した後、ロジック部の
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐのそれぞれのソース領域、ドレイン領域の
表面にシリサイド層１４を形成する。次に、ＤＲＡＭ部
メモリセルのメモリセル選択用ＭＩＳＦＥＴのゲート電
極ＦＧ2nを形成した後、ＤＲＡＭ部メモリセルのメモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域に
達する第１のコンタクトホール２０を形成し、次いで、
上記第１のコンタクトホール２０の底に露出したメモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の
表面にシリサイド層２１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ロジック（論理回路）とＤ
ＲＡＭ（Dynamic Random Access Memory）または電気的
書き換え可能な不揮発性メモリとが混載された高集積半
導体集積回路装置に適用して有効な技術に関するもので
ある。
置の製造技術に関し、特に、ロジック（論理回路）とＤ
ＲＡＭ（Dynamic Random Access Memory）または電気的
書き換え可能な不揮発性メモリとが混載された高集積半
導体集積回路装置に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】近年、コンピュータ・グラフィックスを
使った自然画並の画像への要求が高まっている。しか
し、自然画を実現するためには、主記憶装置として用い
られているＤＲＡＭのデータ転送速度を現在の１３５Ｍ
バイト／秒から約１０００倍の１００Ｇバイト／秒以上
とする必要があり、ＤＲＡＭ単体ではその実現は難し
い。
使った自然画並の画像への要求が高まっている。しか
し、自然画を実現するためには、主記憶装置として用い
られているＤＲＡＭのデータ転送速度を現在の１３５Ｍ
バイト／秒から約１０００倍の１００Ｇバイト／秒以上
とする必要があり、ＤＲＡＭ単体ではその実現は難し
い。
【０００３】そこで、性能向上を図る一つの方法とし
て、一つの半導体チップ内にＤＲＡＭとロジックを混在
させて一つのシステムを形成し、バス信号の伝搬時間の
短縮および伝搬遅延の回避などによって、データ転送速
度を高速化する方法が提案されている。
て、一つの半導体チップ内にＤＲＡＭとロジックを混在
させて一つのシステムを形成し、バス信号の伝搬時間の
短縮および伝搬遅延の回避などによって、データ転送速
度を高速化する方法が提案されている。
【０００４】なお、ＤＲＡＭとロジックが混在する半導
体集積回路装置（以下、ロジック混載ＤＲＡＭと称す）
については、例えば、日経マグロウヒル社発行「日経マ
イクロデバイス」１９９６年３月１日号、Ｐ４６〜Ｐ６
５に記載されている。
体集積回路装置（以下、ロジック混載ＤＲＡＭと称す）
については、例えば、日経マグロウヒル社発行「日経マ
イクロデバイス」１９９６年３月１日号、Ｐ４６〜Ｐ６
５に記載されている。
【０００５】
【発明が解決しようとする課題】本発明者は、前記ロジ
ック混載ＤＲＡＭを開発するにあたり、以下の問題点を
見いだした。
ック混載ＤＲＡＭを開発するにあたり、以下の問題点を
見いだした。
【０００６】すなわち、ＤＲＡＭ部メモリセルでは、小
さなメモリセル面積で、蓄積電荷を長時間保持すること
のできる情報蓄積用容量素子をいかに形成できるかが重
要である。これに対して、ロジック部では、ＭＩＳＦＥ
Ｔ（Field Insulator Semiconductor Field Effect Tra
nsistor ）のゲート電極の長さ（ゲート長）を短くして
しきい値電圧を下げることにより、ＭＩＳＦＥＴの電流
駆動能力を向上させ、さらに、寄生抵抗、寄生容量を低
減して、いかに高速に論理回路を動作させるかが重要で
ある。従って、ロジック部とＤＲＡＭ部メモリセルで
は、ＭＩＳＦＥＴの集積度、ＭＩＳＦＥＴのゲート長、
ＭＩＳＦＥＴのゲート電極と半導体基板との間に設けら
れるゲート絶縁膜の厚さなどが異なってくる。
さなメモリセル面積で、蓄積電荷を長時間保持すること
のできる情報蓄積用容量素子をいかに形成できるかが重
要である。これに対して、ロジック部では、ＭＩＳＦＥ
Ｔ（Field Insulator Semiconductor Field Effect Tra
nsistor ）のゲート電極の長さ（ゲート長）を短くして
しきい値電圧を下げることにより、ＭＩＳＦＥＴの電流
駆動能力を向上させ、さらに、寄生抵抗、寄生容量を低
減して、いかに高速に論理回路を動作させるかが重要で
ある。従って、ロジック部とＤＲＡＭ部メモリセルで
は、ＭＩＳＦＥＴの集積度、ＭＩＳＦＥＴのゲート長、
ＭＩＳＦＥＴのゲート電極と半導体基板との間に設けら
れるゲート絶縁膜の厚さなどが異なってくる。
【０００７】しかしながら、長く、繰り返しパターンが
密集してレイアウトされたＤＲＡＭ部メモリセルのＭＩ
ＳＦＥＴのゲート電極と、短く、密度が比較的低いパタ
ーン、または孤立パターンであるロジック部のＭＩＳＦ
ＥＴのゲート電極を、フォトリソグラフィ工程において
共に最小寸法となるように同時に解像することは、現在
の光フォトリソグラフィ技術では困難である。電子線描
画装置を用いれば、上記ＤＲＡＭ部メモリセルのＭＩＳ
ＦＥＴに適したゲート長を有するゲート電極とロジック
部のＭＩＳＦＥＴに適したゲート長を有するゲート電極
とをそれぞれ形成することは可能であるが、スループッ
トまたはコストに問題がある。
密集してレイアウトされたＤＲＡＭ部メモリセルのＭＩ
ＳＦＥＴのゲート電極と、短く、密度が比較的低いパタ
ーン、または孤立パターンであるロジック部のＭＩＳＦ
ＥＴのゲート電極を、フォトリソグラフィ工程において
共に最小寸法となるように同時に解像することは、現在
の光フォトリソグラフィ技術では困難である。電子線描
画装置を用いれば、上記ＤＲＡＭ部メモリセルのＭＩＳ
ＦＥＴに適したゲート長を有するゲート電極とロジック
部のＭＩＳＦＥＴに適したゲート長を有するゲート電極
とをそれぞれ形成することは可能であるが、スループッ
トまたはコストに問題がある。
【０００８】また、ロジック部では、ＭＩＳＦＥＴの電
流駆動能力を上げるために、ＭＩＳＦＥＴのソース領
域、ドレイン領域のシリサイド化が必要である。これに
対して、ＤＲＡＭ部メモリセルでは、ショートチャネル
効果の抑制とドレイン電界の緩和のために、ＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の不純物濃度を低くして
いるので、ＭＩＳＦＥＴのソース領域、ドレイン領域の
接合が浅く、シリサイド化することによってリーク電流
が増加する可能性がある。このため、ＤＲＡＭ部メモリ
セルのＭＩＳＦＥＴのソース領域、ドレイン領域のシリ
サイド化は難しい。
流駆動能力を上げるために、ＭＩＳＦＥＴのソース領
域、ドレイン領域のシリサイド化が必要である。これに
対して、ＤＲＡＭ部メモリセルでは、ショートチャネル
効果の抑制とドレイン電界の緩和のために、ＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の不純物濃度を低くして
いるので、ＭＩＳＦＥＴのソース領域、ドレイン領域の
接合が浅く、シリサイド化することによってリーク電流
が増加する可能性がある。このため、ＤＲＡＭ部メモリ
セルのＭＩＳＦＥＴのソース領域、ドレイン領域のシリ
サイド化は難しい。
【０００９】本発明の目的は、ロジック混載ＤＲＡＭの
高集積化および高性能化を実現することができる技術を
提供することにある。
高集積化および高性能化を実現することができる技術を
提供することにある。
【００１０】本発明の他の目的は、ロジック混載ＤＲＡ
Ｍの高信頼度化を実現することができる技術を提供する
ことにある。
Ｍの高信頼度化を実現することができる技術を提供する
ことにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置の
製造方法は、ロジック混載ＤＲＡＭのロジック部のＭＩ
ＳＦＥＴおよびＤＲＡＭ部メモリセルのメモリセル選択
用ＭＩＳＦＥＴの製造方法であって、まず、ロジック部
のＭＩＳＦＥＴのゲート電極を形成した後、ロジック部
のＭＩＳＦＥＴのソース領域、ドレイン領域を形成し、
次いで、ロジック部のＭＩＳＦＥＴのソース領域、ドレ
イン領域の表面に寄生抵抗を低減するためのシリサイド
層を形成する。次に、ＤＲＡＭ部メモリセルのメモリセ
ル選択用ＭＩＳＦＥＴのゲート電極を形成した後、ＤＲ
ＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのソ
ース領域、ドレイン領域を形成し、次いで、上記ＤＲＡ
Ｍ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのソー
ス領域、ドレイン領域に達する第１のコンタクトホール
を形成する。次に、第１のコンタクトホールの底に露出
したＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのソース領域、ドレイン領域の表面に接触抵抗を低
減するためのシリサイド層を形成した後、ＤＲＡＭ部メ
モリセルに設けられた上記第１のコンタクトホール内に
導電膜を埋め込むものである。
製造方法は、ロジック混載ＤＲＡＭのロジック部のＭＩ
ＳＦＥＴおよびＤＲＡＭ部メモリセルのメモリセル選択
用ＭＩＳＦＥＴの製造方法であって、まず、ロジック部
のＭＩＳＦＥＴのゲート電極を形成した後、ロジック部
のＭＩＳＦＥＴのソース領域、ドレイン領域を形成し、
次いで、ロジック部のＭＩＳＦＥＴのソース領域、ドレ
イン領域の表面に寄生抵抗を低減するためのシリサイド
層を形成する。次に、ＤＲＡＭ部メモリセルのメモリセ
ル選択用ＭＩＳＦＥＴのゲート電極を形成した後、ＤＲ
ＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのソ
ース領域、ドレイン領域を形成し、次いで、上記ＤＲＡ
Ｍ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのソー
ス領域、ドレイン領域に達する第１のコンタクトホール
を形成する。次に、第１のコンタクトホールの底に露出
したＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのソース領域、ドレイン領域の表面に接触抵抗を低
減するためのシリサイド層を形成した後、ＤＲＡＭ部メ
モリセルに設けられた上記第１のコンタクトホール内に
導電膜を埋め込むものである。
【００１４】上記した手段によれば、ロジック部のＭＩ
ＳＦＥＴのゲート電極とＤＲＡＭ部メモリセルのメモリ
セル選択用ＭＩＳＦＥＴのゲート電極とを異なる製造工
程で形成することにより、ロジック部のＭＩＳＦＥＴま
たはＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのそれぞれのレイアウトの特徴に合ったゲート電極
の加工が可能となり、寸法精度が向上できる。従って、
ロジック部ではＭＩＳＦＥＴの動作特性のばらつきが低
減できることから、しきい値電圧のばらつきの低減、電
流駆動能力の向上、オフセット電流の低減が実現でき、
回路設計の余裕が広がる。また、ＤＲＡＭ部メモリセル
ではメモリセルの微細化が可能となる。
ＳＦＥＴのゲート電極とＤＲＡＭ部メモリセルのメモリ
セル選択用ＭＩＳＦＥＴのゲート電極とを異なる製造工
程で形成することにより、ロジック部のＭＩＳＦＥＴま
たはＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのそれぞれのレイアウトの特徴に合ったゲート電極
の加工が可能となり、寸法精度が向上できる。従って、
ロジック部ではＭＩＳＦＥＴの動作特性のばらつきが低
減できることから、しきい値電圧のばらつきの低減、電
流駆動能力の向上、オフセット電流の低減が実現でき、
回路設計の余裕が広がる。また、ＤＲＡＭ部メモリセル
ではメモリセルの微細化が可能となる。
【００１５】また、ロジック部のＭＩＳＦＥＴのソース
領域、ドレイン領域の表面にシリサイド層を形成してソ
ース領域、ドレイン領域の寄生抵抗を低減することによ
り、ＭＩＳＦＥＴの電流駆動能力を向上させることがで
き、また、ＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域の表面にシリサ
イド層を形成して、第１のコンタクトホール内に埋め込
まれる導電膜とメモリセル選択用ＭＩＳＦＥＴのソース
領域、ドレイン領域との接触抵抗を低減させることがで
きる。さらに、ロジック部のＭＩＳＦＥＴのソース領
域、ドレイン領域の表面に形成されるシリサイド層と、
ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴ
のソース領域、ドレイン領域の表面に形成されるシリサ
イド層とを異なる製造工程で形成することにより、ＤＲ
ＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の接合深さを考慮した薄いシリ
サイド層を形成することが可能となり、シリサイド層形
成によるメモリセル選択用ＭＩＳＦＥＴのソース領域、
ドレイン領域の接合破壊を防ぐことができる。
領域、ドレイン領域の表面にシリサイド層を形成してソ
ース領域、ドレイン領域の寄生抵抗を低減することによ
り、ＭＩＳＦＥＴの電流駆動能力を向上させることがで
き、また、ＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域の表面にシリサ
イド層を形成して、第１のコンタクトホール内に埋め込
まれる導電膜とメモリセル選択用ＭＩＳＦＥＴのソース
領域、ドレイン領域との接触抵抗を低減させることがで
きる。さらに、ロジック部のＭＩＳＦＥＴのソース領
域、ドレイン領域の表面に形成されるシリサイド層と、
ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴ
のソース領域、ドレイン領域の表面に形成されるシリサ
イド層とを異なる製造工程で形成することにより、ＤＲ
ＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の接合深さを考慮した薄いシリ
サイド層を形成することが可能となり、シリサイド層形
成によるメモリセル選択用ＭＩＳＦＥＴのソース領域、
ドレイン領域の接合破壊を防ぐことができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１８】なお、ロジック混載ＤＲＡＭにおけるロジ
ック部はＣＭＯＳ（ComplementaryMetal Oxide Semicon
ductor ）構造とし、ロジック部とＤＲＡＭ部の周辺回
路の半導体基板はほぼ同じ断面構造を有しているので、
本実施の形態ではＤＲＡＭ部の周辺回路についての説明
は省略する。また、本実施の形態では、同一層で構成さ
れるＤＲＡＭ部メモリセルのビット線およびロジック部
の第１層目のメタル配線を形成するまでの工程について
図を用いて説明する。
ック部はＣＭＯＳ（ComplementaryMetal Oxide Semicon
ductor ）構造とし、ロジック部とＤＲＡＭ部の周辺回
路の半導体基板はほぼ同じ断面構造を有しているので、
本実施の形態ではＤＲＡＭ部の周辺回路についての説明
は省略する。また、本実施の形態では、同一層で構成さ
れるＤＲＡＭ部メモリセルのビット線およびロジック部
の第１層目のメタル配線を形成するまでの工程について
図を用いて説明する。
【００１９】図において、Ｑｎはロジック部のｎチャネ
ル型ＭＩＳＦＥＴ、Ｑｐはロジック部のｐチャネル型Ｍ
ＩＳＦＥＴである。
ル型ＭＩＳＦＥＴ、Ｑｐはロジック部のｐチャネル型Ｍ
ＩＳＦＥＴである。
【００２０】（実施の形態１）本発明の一実施の形態で
あるロジック混載ＤＲＡＭにおけるロジック部のｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐ、ならびにＤＲＡＭ部メモリセルのメモリセル選
択用ＭＩＳＦＥＴの製造方法を図１〜図１７に示す半導
体基板の要部断面図を用いて説明する。
あるロジック混載ＤＲＡＭにおけるロジック部のｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐ、ならびにＤＲＡＭ部メモリセルのメモリセル選
択用ＭＩＳＦＥＴの製造方法を図１〜図１７に示す半導
体基板の要部断面図を用いて説明する。
【００２１】まず、図１に示すように、ｐ- 型シリコン
単結晶からなる半導体基板１の主面上に周知の方法でｐ
型ウエル２、ｎ型ウエル３、フィールド絶縁膜４および
ゲート絶縁膜５を順次形成する。フィールド絶縁膜４
は、例えばＬＯＣＯＳ（LocalOxidation of Silicon）
アイソレーションまたは埋め込み型浅溝アイソレーショ
ンを構成しており、ＤＲＡＭ部メモリセルのゲート絶縁
膜５の厚さは、例えば約７ｎｍであり、ロジック部のゲ
ート絶縁膜５の厚さは、例えば約４ｎｍである。
単結晶からなる半導体基板１の主面上に周知の方法でｐ
型ウエル２、ｎ型ウエル３、フィールド絶縁膜４および
ゲート絶縁膜５を順次形成する。フィールド絶縁膜４
は、例えばＬＯＣＯＳ（LocalOxidation of Silicon）
アイソレーションまたは埋め込み型浅溝アイソレーショ
ンを構成しており、ＤＲＡＭ部メモリセルのゲート絶縁
膜５の厚さは、例えば約７ｎｍであり、ロジック部のゲ
ート絶縁膜５の厚さは、例えば約４ｎｍである。
【００２２】次に、半導体基板１上にリン（Ｐ）が導入
された多結晶シリコン膜６および窒化シリコン膜７を順
次堆積した後、半導体基板１上にフォトレジスト８を塗
布し、次いで、パターン長が短く、低密度のラインパタ
ーンの解像に優れるエッジ強調タイプのマスクを用いて
露光することによって、上記フォトレジスト８をパター
ニングする。ロジック部の面積が小さい場合は、電子線
リソグラフィによって、上記フォトレジスト８をパター
ニングしてもよい。その後、パターニングされたフォト
レジスト８をマスクにしてロジック部の窒化シリコン膜
７をエッチングする。
された多結晶シリコン膜６および窒化シリコン膜７を順
次堆積した後、半導体基板１上にフォトレジスト８を塗
布し、次いで、パターン長が短く、低密度のラインパタ
ーンの解像に優れるエッジ強調タイプのマスクを用いて
露光することによって、上記フォトレジスト８をパター
ニングする。ロジック部の面積が小さい場合は、電子線
リソグラフィによって、上記フォトレジスト８をパター
ニングしてもよい。その後、パターニングされたフォト
レジスト８をマスクにしてロジック部の窒化シリコン膜
７をエッチングする。
【００２３】次に、図２に示すように、フォトレジスト
８を除去した後、窒化シリコン膜７をマスクにして多結
晶シリコン膜６をエッチングし、ロジック部のｎチャネ
ル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐチャ
ネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1pを形成す
る。
８を除去した後、窒化シリコン膜７をマスクにして多結
晶シリコン膜６をエッチングし、ロジック部のｎチャネ
ル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐチャ
ネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1pを形成す
る。
【００２４】次に、フォトレジスト（図示せず）および
窒化シリコン膜７と多結晶シリコン膜６とからなる積層
膜をマスクにして、ロジック部のｐ型ウエル２に低濃度
のｎ型不純物、例えばＰをイオン注入し、ｎチャネル型
ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の一部を
構成する低濃度のｎ- 型半導体領域９を、ゲート電極Ｆ
Ｇ1nに対して自己整合で形成する。
窒化シリコン膜７と多結晶シリコン膜６とからなる積層
膜をマスクにして、ロジック部のｐ型ウエル２に低濃度
のｎ型不純物、例えばＰをイオン注入し、ｎチャネル型
ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の一部を
構成する低濃度のｎ- 型半導体領域９を、ゲート電極Ｆ
Ｇ1nに対して自己整合で形成する。
【００２５】同様に、ロジック部のｎ型ウエル３にｐ型
不純物、例えばフッ化ボロン（ＢＦ２）をイオン注入
し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレ
イン領域の一部を構成する低濃度のｐ- 型半導体領域１
０を、ゲート電極ＦＧ1pに対して自己整合で形成する。
不純物、例えばフッ化ボロン（ＢＦ２）をイオン注入
し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレ
イン領域の一部を構成する低濃度のｐ- 型半導体領域１
０を、ゲート電極ＦＧ1pに対して自己整合で形成する。
【００２６】次に、図３に示すように、半導体基板１上
に堆積された窒化シリコン膜をＲＩＥ（Reactive Ion E
tching）法などの異方性エッチングで加工することによ
って、ロジック部の上記ゲート電極ＦＧ1n，ＦＧ1pの側
壁にサイドウォールスペーサ１１を形成する。その後、
ロジック部のｐ型ウエル２に高濃度のｎ型不純物、例え
ば砒素（Ａｓ）をイオン注入し、ｎチャネル型ＭＩＳＦ
ＥＴＱｎのソース領域、ドレイン領域の他の一部を構成
する高濃度のｎ+ 型半導体領域１２を形成する。すなわ
ち、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレ
イン領域はＬＤＤ（Lightly Doped Drain ）構造であ
る。
に堆積された窒化シリコン膜をＲＩＥ（Reactive Ion E
tching）法などの異方性エッチングで加工することによ
って、ロジック部の上記ゲート電極ＦＧ1n，ＦＧ1pの側
壁にサイドウォールスペーサ１１を形成する。その後、
ロジック部のｐ型ウエル２に高濃度のｎ型不純物、例え
ば砒素（Ａｓ）をイオン注入し、ｎチャネル型ＭＩＳＦ
ＥＴＱｎのソース領域、ドレイン領域の他の一部を構成
する高濃度のｎ+ 型半導体領域１２を形成する。すなわ
ち、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレ
イン領域はＬＤＤ（Lightly Doped Drain ）構造であ
る。
【００２７】同様に、ロジック部のｎ型ウエル３に高濃
度のｐ型不純物、例えばＢＦ２をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の
他の一部を構成する高濃度のｐ+ 型半導体領域１３を形
成する。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース領域、ドレイン領域はＬＤＤ構造である。
度のｐ型不純物、例えばＢＦ２をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の
他の一部を構成する高濃度のｐ+ 型半導体領域１３を形
成する。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース領域、ドレイン領域はＬＤＤ構造である。
【００２８】次に、図４に示すように、半導体基板１上
に金属膜（図示せず）、例えばチタン膜、コバルト膜等
をスパッタリング法またはＣＶＤ（Chemical Vapor Dep
osition ）法によって堆積し、その後、半導体基板１に
熱処理を施すことによって、ロジック部のｎチャネル型
ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２の表面および
ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１３
の表面に、ソース領域、ドレイン領域の寄生抵抗低減の
ためのシリサイド層１４を形成する。次いで、未反応の
金属膜を洗浄等によって除去した後、半導体基板１上に
薄い窒化シリコン膜１５を堆積する。
に金属膜（図示せず）、例えばチタン膜、コバルト膜等
をスパッタリング法またはＣＶＤ（Chemical Vapor Dep
osition ）法によって堆積し、その後、半導体基板１に
熱処理を施すことによって、ロジック部のｎチャネル型
ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２の表面および
ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１３
の表面に、ソース領域、ドレイン領域の寄生抵抗低減の
ためのシリサイド層１４を形成する。次いで、未反応の
金属膜を洗浄等によって除去した後、半導体基板１上に
薄い窒化シリコン膜１５を堆積する。
【００２９】次に、図５に示すように、半導体基板１上
にフォトレジスト１６を塗布し、次いで、対向長が長い
ラインアンドスペースパターンの解像に優れるレベンソ
ンタイプのマスクを用いて露光することによって、上記
フォトレジスト１６をパターニングする。その後、パタ
ーニングされたフォトレジスト１６をマスクにしてＤＲ
ＡＭ部メモリセルの窒化シリコン膜１５および窒化シリ
コン膜７を順次エッチングする。
にフォトレジスト１６を塗布し、次いで、対向長が長い
ラインアンドスペースパターンの解像に優れるレベンソ
ンタイプのマスクを用いて露光することによって、上記
フォトレジスト１６をパターニングする。その後、パタ
ーニングされたフォトレジスト１６をマスクにしてＤＲ
ＡＭ部メモリセルの窒化シリコン膜１５および窒化シリ
コン膜７を順次エッチングする。
【００３０】次に、図６に示すように、フォトレジスト
１６を除去した後、窒化シリコン膜１５および窒化シリ
コン膜７をマスクにして多結晶シリコン膜６をエッチン
グし、ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのゲート電極ＦＧ2nを形成する。
１６を除去した後、窒化シリコン膜１５および窒化シリ
コン膜７をマスクにして多結晶シリコン膜６をエッチン
グし、ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのゲート電極ＦＧ2nを形成する。
【００３１】次に、フォトレジスト（図示せず）および
窒化シリコン膜１５と窒化シリコン膜７と多結晶シリコ
ン膜６とからなる積層膜をマスクにして、ＤＲＡＭ部メ
モリセルのｐ型ウエル２に低濃度のｎ型不純物、例えば
Ｐをイオン注入し、メモリセル選択用ＭＩＳＦＥＴのソ
ース領域、ドレイン領域を構成する低濃度のｎ- 型半導
体領域１７を、ゲート電極ＦＧ2nに対して自己整合で形
成する。
窒化シリコン膜１５と窒化シリコン膜７と多結晶シリコ
ン膜６とからなる積層膜をマスクにして、ＤＲＡＭ部メ
モリセルのｐ型ウエル２に低濃度のｎ型不純物、例えば
Ｐをイオン注入し、メモリセル選択用ＭＩＳＦＥＴのソ
ース領域、ドレイン領域を構成する低濃度のｎ- 型半導
体領域１７を、ゲート電極ＦＧ2nに対して自己整合で形
成する。
【００３２】次に、図７に示すように、半導体基板１上
に窒化シリコン膜１８堆積した後、図８に示すように、
例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ
（ＯＣ2 Ｈ5)4 ）ガスを原料に用いたプラズマＣＶＤ法
によって、半導体基板１上にその表面が平坦化された酸
化シリコン膜１９を形成する。
に窒化シリコン膜１８堆積した後、図８に示すように、
例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ
（ＯＣ2 Ｈ5)4 ）ガスを原料に用いたプラズマＣＶＤ法
によって、半導体基板１上にその表面が平坦化された酸
化シリコン膜１９を形成する。
【００３３】次いで、図９に示すように、パターニング
されたフォトレジスト（図示せず）をマスクにして、ま
ず、酸化シリコン膜１９をエッチングし、ＤＲＡＭ部メ
モリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型半導
体領域１７に達する第１のコンタクトホール２０の上部
を形成した後、続いて窒化シリコン膜１８をエッチング
し、上記第１のコンタクトホール２０の下部を形成す
る。
されたフォトレジスト（図示せず）をマスクにして、ま
ず、酸化シリコン膜１９をエッチングし、ＤＲＡＭ部メ
モリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型半導
体領域１７に達する第１のコンタクトホール２０の上部
を形成した後、続いて窒化シリコン膜１８をエッチング
し、上記第１のコンタクトホール２０の下部を形成す
る。
【００３４】この際、メモリセル選択用ＭＩＳＦＥＴの
ゲート電極ＦＧ2nは、窒化シリコン膜１５および窒化シ
リコン膜７によって構成されるキャップと窒化シリコン
膜１８によって構成されるスペーサとによって覆われて
おり、また、素子分離領域であるフィールド絶縁膜４の
表面も窒化シリコン膜１８によって覆われているので、
第１のコンタクトホール２０は、メモリセル選択用ＭＩ
ＳＦＥＴのゲート電極ＦＧ2nおよび素子分離領域に対し
て自己整合で形成することができる。
ゲート電極ＦＧ2nは、窒化シリコン膜１５および窒化シ
リコン膜７によって構成されるキャップと窒化シリコン
膜１８によって構成されるスペーサとによって覆われて
おり、また、素子分離領域であるフィールド絶縁膜４の
表面も窒化シリコン膜１８によって覆われているので、
第１のコンタクトホール２０は、メモリセル選択用ＭＩ
ＳＦＥＴのゲート電極ＦＧ2nおよび素子分離領域に対し
て自己整合で形成することができる。
【００３５】酸化シリコン膜１９は、例えば、狭電極Ｒ
ＩＥ装置でＣ4 Ｆ8 ＋ＣＯ2 ガス系を用いてエッチング
され、このエッチング法を用いると、エッチング選択比
の違いから酸化シリコン膜１９のエッチングは窒化シリ
コン膜１８でほぼ停止する。また、窒化シリコン膜１８
は、例えば、ダウンフロータイプの低ダメージアッシン
グ装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた等方性エッチン
グ、または狭電極ＲＩＥエッチング装置でＣＨＦ3 ＋Ｏ
2 ガス系を用いた異方性エッチングによってエッチング
される。
ＩＥ装置でＣ4 Ｆ8 ＋ＣＯ2 ガス系を用いてエッチング
され、このエッチング法を用いると、エッチング選択比
の違いから酸化シリコン膜１９のエッチングは窒化シリ
コン膜１８でほぼ停止する。また、窒化シリコン膜１８
は、例えば、ダウンフロータイプの低ダメージアッシン
グ装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた等方性エッチン
グ、または狭電極ＲＩＥエッチング装置でＣＨＦ3 ＋Ｏ
2 ガス系を用いた異方性エッチングによってエッチング
される。
【００３６】次に、図１０に示すように、半導体基板１
上に金属膜（図示せず）、例えばチタン膜、コバルト膜
等をスパッタリング法またはＣＶＤ法によって堆積し、
その後、半導体基板１に熱処理を施すことによって、Ｄ
ＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴの
ｎ- 型半導体領域１７の露出した表面に、接触抵抗低減
のためのシリサイド層２１を形成する。次いで、未反応
の金属膜を洗浄等によって除去する。ＤＲＡＭ部メモリ
セルに設けられた上記シリサイド層２１は、メモリセル
選択用ＭＩＳＦＥＴのｎ- 型半導体領域１７の接合深さ
よりも厚く形成されることはなく、ロジック部に設けら
れたシリサイド層１４よりも薄く形成される。
上に金属膜（図示せず）、例えばチタン膜、コバルト膜
等をスパッタリング法またはＣＶＤ法によって堆積し、
その後、半導体基板１に熱処理を施すことによって、Ｄ
ＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴの
ｎ- 型半導体領域１７の露出した表面に、接触抵抗低減
のためのシリサイド層２１を形成する。次いで、未反応
の金属膜を洗浄等によって除去する。ＤＲＡＭ部メモリ
セルに設けられた上記シリサイド層２１は、メモリセル
選択用ＭＩＳＦＥＴのｎ- 型半導体領域１７の接合深さ
よりも厚く形成されることはなく、ロジック部に設けら
れたシリサイド層１４よりも薄く形成される。
【００３７】次に、図１１に示すように、半導体基板１
上に多結晶シリコン膜またはスパッタタングステン膜と
ＣＶＤタングステン膜との積層膜、あるいはスパッタＴ
ｉＮ膜とＣＶＤタングステン膜との積層膜などの導電膜
（図示せず）を堆積した後、ＣＭＰ（Chemical Mechani
cal Polishing ；化学的機械研磨）法またはエッチバッ
ク法によって上記導電膜の表面を平坦化することによ
り、第１のコンタクトホール２０内に導電膜を埋め込
み、埋め込み配線２２を形成する。
上に多結晶シリコン膜またはスパッタタングステン膜と
ＣＶＤタングステン膜との積層膜、あるいはスパッタＴ
ｉＮ膜とＣＶＤタングステン膜との積層膜などの導電膜
（図示せず）を堆積した後、ＣＭＰ（Chemical Mechani
cal Polishing ；化学的機械研磨）法またはエッチバッ
ク法によって上記導電膜の表面を平坦化することによ
り、第１のコンタクトホール２０内に導電膜を埋め込
み、埋め込み配線２２を形成する。
【００３８】次いで、図１２に示すように、半導体基板
１上に酸化シリコン膜２３を堆積した後、図１３に示す
ように、ＤＲＡＭ部メモリセルのビット線を形成する領
域の酸化シリコン膜２３を除去する。
１上に酸化シリコン膜２３を堆積した後、図１３に示す
ように、ＤＲＡＭ部メモリセルのビット線を形成する領
域の酸化シリコン膜２３を除去する。
【００３９】次に、図１４に示すように、パターニング
されたフォトレジスト２４をマスクにして、まず、酸化
シリコン膜２３および酸化シリコン膜１９を順次エッチ
ングし、ロジック部のｎチャネル型ＭＩＳＦＥＴのｎ+
型半導体領域１２の表面に形成されたシリサイド層１４
およびｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域１
３の表面に形成されたシリサイド層１４に達する第２の
コンタクトホール２５の上部を形成する。続いて、図１
５に示すように、窒化シリコン膜１８および窒化シリコ
ン膜１５を順次エッチングし、上記第２のコンタクトホ
ール２５の下部を形成する。
されたフォトレジスト２４をマスクにして、まず、酸化
シリコン膜２３および酸化シリコン膜１９を順次エッチ
ングし、ロジック部のｎチャネル型ＭＩＳＦＥＴのｎ+
型半導体領域１２の表面に形成されたシリサイド層１４
およびｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域１
３の表面に形成されたシリサイド層１４に達する第２の
コンタクトホール２５の上部を形成する。続いて、図１
５に示すように、窒化シリコン膜１８および窒化シリコ
ン膜１５を順次エッチングし、上記第２のコンタクトホ
ール２５の下部を形成する。
【００４０】この際、ロジック部のｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極ＦＧ1pは、窒化シリコン膜１
８、窒化シリコン膜１５、窒化シリコン膜７および窒化
シリコン膜によって構成されるサイドウォールスペーサ
１１によって覆われており、また、素子分離領域である
フィールド絶縁膜４の表面も窒化シリコン膜１８および
窒化シリコン膜１５によって覆われているので、第２の
コンタクトホール２５は、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極ＦＧ1n、ｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極ＦＧ1pおよび素子分離領域に
対して自己整合で形成することができる。
ＦＥＴＱｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極ＦＧ1pは、窒化シリコン膜１
８、窒化シリコン膜１５、窒化シリコン膜７および窒化
シリコン膜によって構成されるサイドウォールスペーサ
１１によって覆われており、また、素子分離領域である
フィールド絶縁膜４の表面も窒化シリコン膜１８および
窒化シリコン膜１５によって覆われているので、第２の
コンタクトホール２５は、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極ＦＧ1n、ｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極ＦＧ1pおよび素子分離領域に
対して自己整合で形成することができる。
【００４１】酸化シリコン膜２３および酸化シリコン膜
１９は、例えば、狭電極ＲＩＥ装置でＣ4 Ｆ8 ＋ＣＯ2
ガス系を用いて順次エッチングされ、このエッチング法
を用いると、エッチング選択比の違いから酸化シリコン
膜１９のエッチングは窒化シリコン膜１８でほぼ停止す
る。また、窒化シリコン膜１８および窒化シリコン膜１
５は、例えば、ダウンフロータイプの低ダメージアッシ
ング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた等方性エッチ
ング、または狭電極ＲＩＥエッチング装置でＣＨＦ3 ＋
Ｏ2 ガス系を用いた異方性エッチングによってエッチン
グされる。
１９は、例えば、狭電極ＲＩＥ装置でＣ4 Ｆ8 ＋ＣＯ2
ガス系を用いて順次エッチングされ、このエッチング法
を用いると、エッチング選択比の違いから酸化シリコン
膜１９のエッチングは窒化シリコン膜１８でほぼ停止す
る。また、窒化シリコン膜１８および窒化シリコン膜１
５は、例えば、ダウンフロータイプの低ダメージアッシ
ング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた等方性エッチ
ング、または狭電極ＲＩＥエッチング装置でＣＨＦ3 ＋
Ｏ2 ガス系を用いた異方性エッチングによってエッチン
グされる。
【００４２】次に、図１６に示すように、半導体基板１
上にスパッタリング法で窒化チタン膜（またはタングス
テン膜）２６を堆積し、次いでＣＶＤ法でタングステン
膜２７を堆積した後、図１７に示すように、パターニン
グされたフォトレジスト（図示せず）をマスクにして上
記タングステン膜２７および窒化チタン膜２６を順次エ
ッチングすることにより、ＤＲＡＭ部メモリセルにタン
グステン膜２７および窒化チタン膜２６によって構成さ
れるビット線ＢＬ、ならびにロジック部にタングステン
膜２７および窒化チタン膜２６によって構成される第１
層目のメタル配線Ｍ1 を形成する。
上にスパッタリング法で窒化チタン膜（またはタングス
テン膜）２６を堆積し、次いでＣＶＤ法でタングステン
膜２７を堆積した後、図１７に示すように、パターニン
グされたフォトレジスト（図示せず）をマスクにして上
記タングステン膜２７および窒化チタン膜２６を順次エ
ッチングすることにより、ＤＲＡＭ部メモリセルにタン
グステン膜２７および窒化チタン膜２６によって構成さ
れるビット線ＢＬ、ならびにロジック部にタングステン
膜２７および窒化チタン膜２６によって構成される第１
層目のメタル配線Ｍ1 を形成する。
【００４３】その後、ＤＲＡＭ部メモリセルに情報蓄積
用容量素子を形成し、ＤＲＡＭ部メモリセルと周辺回路
を接続するメタル配線、ロジック部のランダムな論理回
路を接続するメタル配線等を形成し、最後にパッシベー
ション膜で半導体基板１を被覆することにより、本実施
の形態１のロジック混載ＤＲＡＭが完成する。
用容量素子を形成し、ＤＲＡＭ部メモリセルと周辺回路
を接続するメタル配線、ロジック部のランダムな論理回
路を接続するメタル配線等を形成し、最後にパッシベー
ション膜で半導体基板１を被覆することにより、本実施
の形態１のロジック混載ＤＲＡＭが完成する。
【００４４】このように、本実施の形態１によれば、ロ
ジック部のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
ＦＧ1nおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電
極ＦＧ1pと、ＤＲＡＭ部メモリセルのメモリセル選択用
ＭＩＳＦＥＴのゲート電極ＦＧ2nとをそれぞれ異なる製
造工程で形成することにより、ロジック部のｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐ、またはＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのそれぞれのレイアウトの特徴に合ったゲー
ト電極の加工が可能となり、寸法精度が向上できる。従
って、ロジック部ではＭＩＳＦＥＴの動作特性のばらつ
きが低減できることから、しきい値電圧のばらつきの低
減、電流駆動能力の向上およびオフセット電流の低減が
実現でき、回路設計の余裕が広がる。また、ＤＲＡＭ部
メモリセルではメモリセルの微細化が可能となる。
ジック部のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
ＦＧ1nおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電
極ＦＧ1pと、ＤＲＡＭ部メモリセルのメモリセル選択用
ＭＩＳＦＥＴのゲート電極ＦＧ2nとをそれぞれ異なる製
造工程で形成することにより、ロジック部のｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐ、またはＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのそれぞれのレイアウトの特徴に合ったゲー
ト電極の加工が可能となり、寸法精度が向上できる。従
って、ロジック部ではＭＩＳＦＥＴの動作特性のばらつ
きが低減できることから、しきい値電圧のばらつきの低
減、電流駆動能力の向上およびオフセット電流の低減が
実現でき、回路設計の余裕が広がる。また、ＤＲＡＭ部
メモリセルではメモリセルの微細化が可能となる。
【００４５】また、ロジック部のｎチャネル型ＭＩＳＦ
ＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞ
れのソース領域、ドレイン領域の表面にシリサイド層１
４を形成してソース領域、ドレイン領域の寄生抵抗を低
減することにより、ｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐの電流駆動能力を向上
させることができる。また、ＤＲＡＭ部メモリセルのメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域の表面にシリサイド層２１を形成して、第１のコンタ
クトホール２０内に埋め込まれた埋め込み配線２２とメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域との接触抵抗を低減させることができる。
ＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞ
れのソース領域、ドレイン領域の表面にシリサイド層１
４を形成してソース領域、ドレイン領域の寄生抵抗を低
減することにより、ｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐの電流駆動能力を向上
させることができる。また、ＤＲＡＭ部メモリセルのメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域の表面にシリサイド層２１を形成して、第１のコンタ
クトホール２０内に埋め込まれた埋め込み配線２２とメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域との接触抵抗を低減させることができる。
【００４６】さらに、ロジック部のｎチャネル型ＭＩＳ
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれ
ぞれのソース領域、ドレイン領域の表面に形成されるシ
リサイド層１４と、ＤＲＡＭ部メモリセルのメモリセル
選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の表面
に形成されるシリサイド層２１とをそれぞれ異なる製造
工程で形成することにより、ＤＲＡＭ部メモリセルのメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域の表面に、ソース領域、ドレイン領域の接合深さを考
慮した薄いシリサイド層２１を形成することが可能とな
る。これによって、ＤＲＡＭ部メモリセルのメモリセル
選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の接合
破壊を防ぐことができる。
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれ
ぞれのソース領域、ドレイン領域の表面に形成されるシ
リサイド層１４と、ＤＲＡＭ部メモリセルのメモリセル
選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の表面
に形成されるシリサイド層２１とをそれぞれ異なる製造
工程で形成することにより、ＤＲＡＭ部メモリセルのメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域の表面に、ソース領域、ドレイン領域の接合深さを考
慮した薄いシリサイド層２１を形成することが可能とな
る。これによって、ＤＲＡＭ部メモリセルのメモリセル
選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の接合
破壊を防ぐことができる。
【００４７】また、ＤＲＡＭ部メモリセルに設けられる
第１のコンタクトホール２０およびロジック部に設けら
れる第２のコンタクトホール２５は、自己整合コンタク
トである。従って、いかなるレイアウトでも第１のコン
タクトホール２０と第２のコンタクトホール２５は、素
子分離領域、ロジック部のｎチャネル型ＭＩＳＦＥＴＱ
ｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩＳＦＥＴ
Ｑｐのゲート電極ＦＧ1p、ならびにＤＲＡＭ部メモリセ
ルのメモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n
に対して自己整合で形成することが可能となるので、レ
イアウト余裕が向上できる。
第１のコンタクトホール２０およびロジック部に設けら
れる第２のコンタクトホール２５は、自己整合コンタク
トである。従って、いかなるレイアウトでも第１のコン
タクトホール２０と第２のコンタクトホール２５は、素
子分離領域、ロジック部のｎチャネル型ＭＩＳＦＥＴＱ
ｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩＳＦＥＴ
Ｑｐのゲート電極ＦＧ1p、ならびにＤＲＡＭ部メモリセ
ルのメモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n
に対して自己整合で形成することが可能となるので、レ
イアウト余裕が向上できる。
【００４８】また、ＤＲＡＭ部メモリセルに設けられる
埋め込み配線２２をタングステン膜などの金属膜で構成
することによって、埋め込み配線２２の直列抵抗を低減
することができ、メモリ動作の高速化を図ることができ
る。
埋め込み配線２２をタングステン膜などの金属膜で構成
することによって、埋め込み配線２２の直列抵抗を低減
することができ、メモリ動作の高速化を図ることができ
る。
【００４９】なお、前記実施の形態１では、ロジック部
のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nお
よびｐチャネル型ＭＩＳＦＥＴのゲート電極ＦＧ1p、な
らびにＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのゲート電極ＦＧ2nは多結晶シリコン膜によって
構成したが、メタルシリサイド膜（例えば、モリブデン
シリサイド（ＭｏＳｉ）膜、タングステンシリサイド
（ＷＳｉ2 ）膜）と多結晶シリコン膜との積層膜からな
るポリサイドゲート電極、またはメタル膜（例えば、タ
ングステン（Ｗ）、タングステン（Ｗ）膜と窒化タング
ステン（ＷＮ）膜との積層膜、タングステン（Ｗ）膜と
窒化チタン（ＴｉＮ）膜との積層膜）と多結晶シリコン
膜との積層膜からなるポリメタルゲート電極を用いても
よい。
のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nお
よびｐチャネル型ＭＩＳＦＥＴのゲート電極ＦＧ1p、な
らびにＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのゲート電極ＦＧ2nは多結晶シリコン膜によって
構成したが、メタルシリサイド膜（例えば、モリブデン
シリサイド（ＭｏＳｉ）膜、タングステンシリサイド
（ＷＳｉ2 ）膜）と多結晶シリコン膜との積層膜からな
るポリサイドゲート電極、またはメタル膜（例えば、タ
ングステン（Ｗ）、タングステン（Ｗ）膜と窒化タング
ステン（ＷＮ）膜との積層膜、タングステン（Ｗ）膜と
窒化チタン（ＴｉＮ）膜との積層膜）と多結晶シリコン
膜との積層膜からなるポリメタルゲート電極を用いても
よい。
【００５０】（実施の形態２）本発明の他の実施の形態
であるロジック混載ＤＲＡＭにおけるロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐ、ならびにＤＲＡＭ部メモリセルの製造方法を
図１８〜図２３に示す半導体基板の要部断面図を用いて
説明する。
であるロジック混載ＤＲＡＭにおけるロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐ、ならびにＤＲＡＭ部メモリセルの製造方法を
図１８〜図２３に示す半導体基板の要部断面図を用いて
説明する。
【００５１】まず、前記実施の形態１において前記１〜
図３を用いて説明した製造方法と同様に、ｐ- 型シリコ
ン単結晶からなる半導体基板１の主面上に周知の方法で
ｐ型ウエル２、ｎ型ウエル３、フィールド絶縁膜４およ
びゲート絶縁膜５を順次形成した後、ロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1pを形成
する。次いで、ｎチャネル型ＭＩＳＦＥＴＱｎのソース
領域、ドレイン領域の一部を構成する低濃度のｎ- 型半
導体領域９およびｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス領域、ドレイン領域の一部を構成する低濃度のｐ- 型
半導体領域１０を形成する。その後、半導体基板１上に
堆積された窒化シリコン膜をＲＩＥ法などの異方性エッ
チングで加工することによって、ロジック部の上記ゲー
ト電極ＦＧ1n，ＦＧ1pの側壁にサイドウォールスペーサ
１１を形成する。次いで、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース領域、ドレイン領域の他の一部
を構成する高濃度のｎ+ 型半導体領域１２、ｐチャネル
型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の他の
一部を構成する高濃度のｐ+ 型半導体領域１３を形成す
る。
図３を用いて説明した製造方法と同様に、ｐ- 型シリコ
ン単結晶からなる半導体基板１の主面上に周知の方法で
ｐ型ウエル２、ｎ型ウエル３、フィールド絶縁膜４およ
びゲート絶縁膜５を順次形成した後、ロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1pを形成
する。次いで、ｎチャネル型ＭＩＳＦＥＴＱｎのソース
領域、ドレイン領域の一部を構成する低濃度のｎ- 型半
導体領域９およびｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス領域、ドレイン領域の一部を構成する低濃度のｐ- 型
半導体領域１０を形成する。その後、半導体基板１上に
堆積された窒化シリコン膜をＲＩＥ法などの異方性エッ
チングで加工することによって、ロジック部の上記ゲー
ト電極ＦＧ1n，ＦＧ1pの側壁にサイドウォールスペーサ
１１を形成する。次いで、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース領域、ドレイン領域の他の一部
を構成する高濃度のｎ+ 型半導体領域１２、ｐチャネル
型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の他の
一部を構成する高濃度のｐ+ 型半導体領域１３を形成す
る。
【００５２】次に、図１８に示すように、半導体基板１
上に金属膜をスパッタリング法またはＣＶＤ法によって
堆積し、その後、半導体基板１に熱処理を施すことによ
って、ロジック部のｎチャネル型ＭＩＳＦＥＴＱｎのｎ
+ 型半導体領域１２の表面およびｐチャネル型ＭＩＳＦ
ＥＴＱｐのｐ+ 型半導体領域１３の表面に、ソース領
域、ドレイン領域の寄生抵抗低減のためのシリサイド層
１４を形成する。次いで、未反応の金属膜を洗浄等によ
って除去する。
上に金属膜をスパッタリング法またはＣＶＤ法によって
堆積し、その後、半導体基板１に熱処理を施すことによ
って、ロジック部のｎチャネル型ＭＩＳＦＥＴＱｎのｎ
+ 型半導体領域１２の表面およびｐチャネル型ＭＩＳＦ
ＥＴＱｐのｐ+ 型半導体領域１３の表面に、ソース領
域、ドレイン領域の寄生抵抗低減のためのシリサイド層
１４を形成する。次いで、未反応の金属膜を洗浄等によ
って除去する。
【００５３】次に、図１９に示すように、半導体基板１
上にフォトレジスト１６を塗布し、次いで、レベンソン
タイプのマスクを用いて露光することによって、上記フ
ォトレジスト１６をパターニングする。その後、パター
ニングされたフォトレジスト１６をマスクにしてＤＲＡ
Ｍ部メモリセルの窒化シリコン膜７をエッチングし、次
いで多結晶シリコン膜６をエッチングしてＤＲＡＭ部メ
モリセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極
ＦＧ2n（６）を形成する。
上にフォトレジスト１６を塗布し、次いで、レベンソン
タイプのマスクを用いて露光することによって、上記フ
ォトレジスト１６をパターニングする。その後、パター
ニングされたフォトレジスト１６をマスクにしてＤＲＡ
Ｍ部メモリセルの窒化シリコン膜７をエッチングし、次
いで多結晶シリコン膜６をエッチングしてＤＲＡＭ部メ
モリセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極
ＦＧ2n（６）を形成する。
【００５４】次に、フォトレジスト１６を除去した後、
フォトレジスト（図示せず）および窒化シリコン膜７と
多結晶シリコン膜６とからなる積層膜をマスクにして、
ＤＲＡＭ部メモリセルのｐ型ウエル２に低濃度のｎ型不
純物、例えばＰをイオン注入し、メモリセル選択用ＭＩ
ＳＦＥＴのソース領域、ドレイン領域を構成する低濃度
のｎ- 型半導体領域１７を、ゲート電極ＦＧ2n（６）に
対して自己整合で形成する。次いで、図２０に示すよう
に、半導体基板１上に窒化シリコン膜１８を堆積する。
フォトレジスト（図示せず）および窒化シリコン膜７と
多結晶シリコン膜６とからなる積層膜をマスクにして、
ＤＲＡＭ部メモリセルのｐ型ウエル２に低濃度のｎ型不
純物、例えばＰをイオン注入し、メモリセル選択用ＭＩ
ＳＦＥＴのソース領域、ドレイン領域を構成する低濃度
のｎ- 型半導体領域１７を、ゲート電極ＦＧ2n（６）に
対して自己整合で形成する。次いで、図２０に示すよう
に、半導体基板１上に窒化シリコン膜１８を堆積する。
【００５５】次に、図２１に示すように、半導体基板１
上にその表面が平坦化された酸化シリコン膜１９を堆積
する。
上にその表面が平坦化された酸化シリコン膜１９を堆積
する。
【００５６】次いで、図２２に示すように、前記実施の
形態１と同様な製造方法によって、自己整合でＤＲＡＭ
部メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型
半導体領域１７に達する第１のコンタクトホール２０を
形成する。まず、パターニングされたフォトレジスト
（図示せず）をマスクにして酸化シリコン膜１９をエッ
チングし、ＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのｎ- 型半導体領域１７に達する第１のコン
タクトホール２０の上部を形成した後、続いて窒化シリ
コン膜１８をエッチングし、上記第１のコンタクトホー
ル２０の下部を形成する。
形態１と同様な製造方法によって、自己整合でＤＲＡＭ
部メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型
半導体領域１７に達する第１のコンタクトホール２０を
形成する。まず、パターニングされたフォトレジスト
（図示せず）をマスクにして酸化シリコン膜１９をエッ
チングし、ＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのｎ- 型半導体領域１７に達する第１のコン
タクトホール２０の上部を形成した後、続いて窒化シリ
コン膜１８をエッチングし、上記第１のコンタクトホー
ル２０の下部を形成する。
【００５７】次に、図２３に示すように、半導体基板１
上に多結晶シリコン膜またはスパッタタングステン膜と
ＣＶＤタングステン膜との積層膜、あるいはスパッタＴ
ｉＮ膜とＣＶＤタングステン膜との積層膜などの導電膜
を堆積した後、ＣＭＰ法またはエッチバック法によって
上記導電膜の表面を平坦化することにより、第１のコン
タクトホール２０内に導電膜を埋め込み、埋め込み配線
２２を形成する。
上に多結晶シリコン膜またはスパッタタングステン膜と
ＣＶＤタングステン膜との積層膜、あるいはスパッタＴ
ｉＮ膜とＣＶＤタングステン膜との積層膜などの導電膜
を堆積した後、ＣＭＰ法またはエッチバック法によって
上記導電膜の表面を平坦化することにより、第１のコン
タクトホール２０内に導電膜を埋め込み、埋め込み配線
２２を形成する。
【００５８】この後、図には示さないが、前記実施の形
態１と同様な製造方法によって、ロジック部のｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２の表面に
形成されたシリサイド層１４およびｐチャネル型ＭＩＳ
ＦＥＴＱｐのｐ+ 型半導体領域１３の表面に形成された
シリサイド層１４に達する第２のコンタクトホール２５
を形成し、次いで、ＤＲＡＭ部メモリセルのビット線Ｂ
Ｌおよびロジック部の第１層目のメタル配線Ｍ1 を形成
する。
態１と同様な製造方法によって、ロジック部のｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２の表面に
形成されたシリサイド層１４およびｐチャネル型ＭＩＳ
ＦＥＴＱｐのｐ+ 型半導体領域１３の表面に形成された
シリサイド層１４に達する第２のコンタクトホール２５
を形成し、次いで、ＤＲＡＭ部メモリセルのビット線Ｂ
Ｌおよびロジック部の第１層目のメタル配線Ｍ1 を形成
する。
【００５９】このように、本実施の形態２によれば、前
記実施の形態１と同様に、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ、
またはＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのそれぞれのレイアウトの特徴に合ったゲート電
極の加工が可能となるので、ロジック部ではｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐの動作特性のばらつきが低減できることから、しきい
値電圧のばらつきの低減、電流駆動能力の向上およびオ
フセット電流の低減が実現でき、回路設計の余裕が広が
る。また、ＤＲＡＭ部メモリセルではメモリセルの微細
化が可能となる。また、いかなるレイアウトでもＤＲＡ
Ｍ部メモリセルに設けられる第１のコンタクトホール２
０とロジック部に設けられる第２のコンタクトホール２
５は素子分離領域、ロジック部のｎチャネル型ＭＩＳＦ
ＥＴＱｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩＳ
ＦＥＴＱｐのゲート電極ＦＧ1p、ならびにＤＲＡＭ部メ
モリセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極
ＦＧ2nに対して自己整合で形成することが可能となるの
で、レイアウト余裕が向上できる。また、ＤＲＡＭ部メ
モリセルに設けられる埋め込み配線２２をタングステン
膜などの金属膜で構成することによって、埋め込み配線
２２の直列抵抗を低減することができ、メモリ動作の高
速化を図ることができる。
記実施の形態１と同様に、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ、
またはＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのそれぞれのレイアウトの特徴に合ったゲート電
極の加工が可能となるので、ロジック部ではｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐの動作特性のばらつきが低減できることから、しきい
値電圧のばらつきの低減、電流駆動能力の向上およびオ
フセット電流の低減が実現でき、回路設計の余裕が広が
る。また、ＤＲＡＭ部メモリセルではメモリセルの微細
化が可能となる。また、いかなるレイアウトでもＤＲＡ
Ｍ部メモリセルに設けられる第１のコンタクトホール２
０とロジック部に設けられる第２のコンタクトホール２
５は素子分離領域、ロジック部のｎチャネル型ＭＩＳＦ
ＥＴＱｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩＳ
ＦＥＴＱｐのゲート電極ＦＧ1p、ならびにＤＲＡＭ部メ
モリセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極
ＦＧ2nに対して自己整合で形成することが可能となるの
で、レイアウト余裕が向上できる。また、ＤＲＡＭ部メ
モリセルに設けられる埋め込み配線２２をタングステン
膜などの金属膜で構成することによって、埋め込み配線
２２の直列抵抗を低減することができ、メモリ動作の高
速化を図ることができる。
【００６０】さらに、ロジック部のｎチャネル型ＭＩＳ
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれ
ぞれのソース領域、ドレイン領域の表面にシリサイド層
１４を形成してソース領域、ドレイン領域の寄生抵抗を
低減することにより、ｎチャネル型ＭＩＳＦＥＴＱｎお
よびｐチャネル型ＭＩＳＦＥＴＱｐの電流駆動能力を向
上させているが、ＤＲＡＭ部メモリセルのメモリセル選
択用ＭＩＳＦＥＴのソース領域、ドレイン領域の表面に
はシリサイド層が形成されていないので、シリサイド層
からの金属汚染によるリーク電流の増加に起因したＤＲ
ＡＭ部メモリセルのリフレッシュ特性の劣化を防ぐこと
ができる。
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれ
ぞれのソース領域、ドレイン領域の表面にシリサイド層
１４を形成してソース領域、ドレイン領域の寄生抵抗を
低減することにより、ｎチャネル型ＭＩＳＦＥＴＱｎお
よびｐチャネル型ＭＩＳＦＥＴＱｐの電流駆動能力を向
上させているが、ＤＲＡＭ部メモリセルのメモリセル選
択用ＭＩＳＦＥＴのソース領域、ドレイン領域の表面に
はシリサイド層が形成されていないので、シリサイド層
からの金属汚染によるリーク電流の増加に起因したＤＲ
ＡＭ部メモリセルのリフレッシュ特性の劣化を防ぐこと
ができる。
【００６１】（実施の形態３）本発明の他の実施の形態
であるロジック混載ＤＲＡＭにおけるロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐ、ならびにＤＲＡＭ部のメモリセルの製造方法
を図２４〜図３２に示す半導体基板の要部断面図を用い
て説明する。
であるロジック混載ＤＲＡＭにおけるロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐ、ならびにＤＲＡＭ部のメモリセルの製造方法
を図２４〜図３２に示す半導体基板の要部断面図を用い
て説明する。
【００６２】まず、図２４に示すように、ｐ- 型シリコ
ン単結晶からなる半導体基板１の主面上に周知の方法で
ｐ型ウエル２、ｎ型ウエル３、フィールド絶縁膜４およ
びゲート絶縁膜５を順次形成した後、ロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p、なら
びにＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのゲート電極ＦＧ2nを形成する。次いで、ロジック
部のｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレ
イン領域の一部を構成する低濃度のｎ- 型半導体領域９
およびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのソース領域、ドレイン領域を構成するｎ- 型半
導体領域１７を形成した後、ロジック部のｐチャネル型
ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の一部を
構成する低濃度のｐ- 型半導体領域１０を形成する。
ン単結晶からなる半導体基板１の主面上に周知の方法で
ｐ型ウエル２、ｎ型ウエル３、フィールド絶縁膜４およ
びゲート絶縁膜５を順次形成した後、ロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p、なら
びにＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのゲート電極ＦＧ2nを形成する。次いで、ロジック
部のｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレ
イン領域の一部を構成する低濃度のｎ- 型半導体領域９
およびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのソース領域、ドレイン領域を構成するｎ- 型半
導体領域１７を形成した後、ロジック部のｐチャネル型
ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の一部を
構成する低濃度のｐ- 型半導体領域１０を形成する。
【００６３】次に、図２５に示すように、半導体基板１
上に堆積された窒化シリコン膜をＲＩＥ法などの異方性
エッチングで加工することによって、ロジック部の上記
ゲート電極ＦＧ1n，ＦＧ1pおよびＤＲＡＭ部メモリセル
の上記ゲート電極ＦＧ2nの側壁にサイドウォールスペー
サ１１を形成する。その後、ロジック部のｐ型ウエル２
に高濃度のｎ型不純物、例えばＡｓをイオン注入し、ｎ
チャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領
域の他の一部を構成する高濃度のｎ+ 型半導体領域１２
を形成する。
上に堆積された窒化シリコン膜をＲＩＥ法などの異方性
エッチングで加工することによって、ロジック部の上記
ゲート電極ＦＧ1n，ＦＧ1pおよびＤＲＡＭ部メモリセル
の上記ゲート電極ＦＧ2nの側壁にサイドウォールスペー
サ１１を形成する。その後、ロジック部のｐ型ウエル２
に高濃度のｎ型不純物、例えばＡｓをイオン注入し、ｎ
チャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領
域の他の一部を構成する高濃度のｎ+ 型半導体領域１２
を形成する。
【００６４】同様に、ロジック部のｎ型ウエル３に高濃
度のｐ型不純物、例えばＢＦ２をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の
他の一部を構成する高濃度のｐ+ 型半導体領域１３を形
成する。
度のｐ型不純物、例えばＢＦ２をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の
他の一部を構成する高濃度のｐ+ 型半導体領域１３を形
成する。
【００６５】次に、図２６に示すように、半導体基板１
上に窒化シリコン膜２８を堆積した後、図２７に示すよ
うに、パターニングされたフォトレジスト２９をマスク
にしてロジック部の窒化シリコン膜２８をＲＩＥ法など
の異方性エッチングで加工することによって、ロジック
部のｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域
１２の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+
型半導体領域１３の表面を露出させる。この際、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1pの側壁に
設けられたサイドウォールスペーサ１１の側壁に、さら
に窒化シリコン膜２８によってサイドウォールスペーサ
が形成される。
上に窒化シリコン膜２８を堆積した後、図２７に示すよ
うに、パターニングされたフォトレジスト２９をマスク
にしてロジック部の窒化シリコン膜２８をＲＩＥ法など
の異方性エッチングで加工することによって、ロジック
部のｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域
１２の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+
型半導体領域１３の表面を露出させる。この際、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1pの側壁に
設けられたサイドウォールスペーサ１１の側壁に、さら
に窒化シリコン膜２８によってサイドウォールスペーサ
が形成される。
【００６６】次に、フォトレジスト２９を除去した後、
半導体基板１上に金属膜をスパッタリング法またはＣＶ
Ｄ法によって堆積し、その後、半導体基板１に熱処理を
施すことによって、ロジック部のｎチャネル型ＭＩＳＦ
ＥＴＱｎのｎ+ 型半導体領域１２の表面およびｐチャネ
ル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１３の表面
に、ソース領域、ドレイン領域の寄生抵抗低減のための
シリサイド層１４を形成する。次いで、未反応の金属膜
を洗浄等によって除去する。
半導体基板１上に金属膜をスパッタリング法またはＣＶ
Ｄ法によって堆積し、その後、半導体基板１に熱処理を
施すことによって、ロジック部のｎチャネル型ＭＩＳＦ
ＥＴＱｎのｎ+ 型半導体領域１２の表面およびｐチャネ
ル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１３の表面
に、ソース領域、ドレイン領域の寄生抵抗低減のための
シリサイド層１４を形成する。次いで、未反応の金属膜
を洗浄等によって除去する。
【００６７】次に、図２９に示すように、半導体基板１
上にその表面が平坦化された酸化シリコン膜１９を堆積
する。
上にその表面が平坦化された酸化シリコン膜１９を堆積
する。
【００６８】次いで、図３０に示すように、前記実施の
形態１と同様な製造方法によって、自己整合でＤＲＡＭ
部メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型
半導体領域１７に達する第１のコンタクトホール２０を
形成する。まず、パターニングされたフォトレジスト
（図示せず）をマスクにして酸化シリコン膜１９をエッ
チングし、ＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのｎ- 型半導体領域１７に達する第１のコン
タクトホール２０の上部を形成した後、続いて窒化シリ
コン膜２８をエッチングし、上記第１のコンタクトホー
ル２０の下部を形成する。
形態１と同様な製造方法によって、自己整合でＤＲＡＭ
部メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型
半導体領域１７に達する第１のコンタクトホール２０を
形成する。まず、パターニングされたフォトレジスト
（図示せず）をマスクにして酸化シリコン膜１９をエッ
チングし、ＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのｎ- 型半導体領域１７に達する第１のコン
タクトホール２０の上部を形成した後、続いて窒化シリ
コン膜２８をエッチングし、上記第１のコンタクトホー
ル２０の下部を形成する。
【００６９】次に、図３１に示すように、半導体基板１
上に金属膜をスパッタリング法またはＣＶＤ法によって
堆積し、その後、半導体基板１に熱処理を施すことによ
って、ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのｎ- 型半導体領域１７の表面に、接触抵抗低減
のためのシリサイド層２１を形成する。次いで、未反応
の金属膜を洗浄等によって除去する。ＤＲＡＭ部メモリ
セルに設けられた上記シリサイド層２１は、メモリセル
選択用ＭＩＳＦＥＴのｎ- 型半導体領域１７の接合深さ
よりも厚く形成されることはなく、ロジック部に設けら
れたシリサイド層１４よりも薄く形成される。
上に金属膜をスパッタリング法またはＣＶＤ法によって
堆積し、その後、半導体基板１に熱処理を施すことによ
って、ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのｎ- 型半導体領域１７の表面に、接触抵抗低減
のためのシリサイド層２１を形成する。次いで、未反応
の金属膜を洗浄等によって除去する。ＤＲＡＭ部メモリ
セルに設けられた上記シリサイド層２１は、メモリセル
選択用ＭＩＳＦＥＴのｎ- 型半導体領域１７の接合深さ
よりも厚く形成されることはなく、ロジック部に設けら
れたシリサイド層１４よりも薄く形成される。
【００７０】次に、図３２に示すように、半導体基板１
上に多結晶シリコン膜またはスパッタタングステン膜と
ＣＶＤタングステン膜との積層膜、あるいはスパッタＴ
ｉＮ膜とＣＶＤタングステン膜との積層膜などの導電膜
を堆積した後、ＣＭＰ法またはエッチバック法によって
上記導電膜の表面を平坦化することにより、第１のコン
タクトホール２０内に導電膜を埋め込み、埋め込み配線
２２を形成する。
上に多結晶シリコン膜またはスパッタタングステン膜と
ＣＶＤタングステン膜との積層膜、あるいはスパッタＴ
ｉＮ膜とＣＶＤタングステン膜との積層膜などの導電膜
を堆積した後、ＣＭＰ法またはエッチバック法によって
上記導電膜の表面を平坦化することにより、第１のコン
タクトホール２０内に導電膜を埋め込み、埋め込み配線
２２を形成する。
【００７１】この後、図には示さないが、前記実施の形
態１と同様な製造方法によって、ロジック部のｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２の表面に
形成されたシリサイド層１４およびｐチャネル型ＭＩＳ
ＦＥＴＱｐのｐ+ 型半導体領域１３の表面に形成された
シリサイド層１４に達する第２のコンタクトホール２５
を形成し、次いで、ＤＲＡＭ部メモリセルのビット線Ｂ
Ｌおよびロジック部の第１層目のメタル配線Ｍ1 を形成
する。
態１と同様な製造方法によって、ロジック部のｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２の表面に
形成されたシリサイド層１４およびｐチャネル型ＭＩＳ
ＦＥＴＱｐのｐ+ 型半導体領域１３の表面に形成された
シリサイド層１４に達する第２のコンタクトホール２５
を形成し、次いで、ＤＲＡＭ部メモリセルのビット線Ｂ
Ｌおよびロジック部の第１層目のメタル配線Ｍ1 を形成
する。
【００７２】このように、本実施の形態３によれば、前
記実施の形態１と同様に、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの
それぞれのソース領域、ドレイン領域の表面にシリサイ
ド層１４を形成してソース領域、ドレイン領域の寄生抵
抗を低減することにより、ｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの電流駆動能力
を向上させることができる。また、ＤＲＡＭ部メモリセ
ルのメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレ
イン領域の表面に、ソース領域、ドレイン領域の接合深
さを考慮した薄いシリサイド層２１を形成することが可
能となり、メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の接合破壊を防ぐことができる。ま
た、いかなるレイアウトでもＤＲＡＭ部メモリセルに設
けられる第１のコンタクトホール２０は素子分離領域、
ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴ
のゲート電極ＦＧ2nに対して自己整合で形成することが
可能となるので、ＤＲＡＭ部メモリセルのレイアウト余
裕が向上できる。また、ＤＲＡＭ部メモリセルに設けら
れる埋め込み配線２２をタングステン膜などの金属膜で
構成することによって、埋め込み配線２２の直列抵抗を
低減することができ、メモリ動作の高速化を図ることが
できる。
記実施の形態１と同様に、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの
それぞれのソース領域、ドレイン領域の表面にシリサイ
ド層１４を形成してソース領域、ドレイン領域の寄生抵
抗を低減することにより、ｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの電流駆動能力
を向上させることができる。また、ＤＲＡＭ部メモリセ
ルのメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレ
イン領域の表面に、ソース領域、ドレイン領域の接合深
さを考慮した薄いシリサイド層２１を形成することが可
能となり、メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の接合破壊を防ぐことができる。ま
た、いかなるレイアウトでもＤＲＡＭ部メモリセルに設
けられる第１のコンタクトホール２０は素子分離領域、
ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴ
のゲート電極ＦＧ2nに対して自己整合で形成することが
可能となるので、ＤＲＡＭ部メモリセルのレイアウト余
裕が向上できる。また、ＤＲＡＭ部メモリセルに設けら
れる埋め込み配線２２をタングステン膜などの金属膜で
構成することによって、埋め込み配線２２の直列抵抗を
低減することができ、メモリ動作の高速化を図ることが
できる。
【００７３】（実施の形態４）本発明の他の実施の形態
であるロジック混載ＤＲＡＭにおけるロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐ、ならびにＤＲＡＭ部のメモリセルの製造方法
を図３３〜図４０に示す半導体基板の要部断面図を用い
て説明する。
であるロジック混載ＤＲＡＭにおけるロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐ、ならびにＤＲＡＭ部のメモリセルの製造方法
を図３３〜図４０に示す半導体基板の要部断面図を用い
て説明する。
【００７４】まず、図３３に示すように、ｐ- 型シリコ
ン単結晶からなる半導体基板１の主面上に周知の方法で
ｐ型ウエル２、ｎ型ウエル３、フィールド絶縁膜４およ
びゲート絶縁膜５を順次形成した後、ロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p、なら
びにＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのゲート電極ＦＧ2nを形成する。次いで、ロジック
部のｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレ
イン領域の一部を構成する低濃度のｎ- 型半導体領域９
およびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのソース領域、ドレイン領域を構成するｎ- 型半
導体領域１７を形成した後、ロジック部のｐチャネル型
ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の一部を
構成する低濃度のｐ- 型半導体領域１０を形成する。
ン単結晶からなる半導体基板１の主面上に周知の方法で
ｐ型ウエル２、ｎ型ウエル３、フィールド絶縁膜４およ
びゲート絶縁膜５を順次形成した後、ロジック部のｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p、なら
びにＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのゲート電極ＦＧ2nを形成する。次いで、ロジック
部のｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレ
イン領域の一部を構成する低濃度のｎ- 型半導体領域９
およびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴのソース領域、ドレイン領域を構成するｎ- 型半
導体領域１７を形成した後、ロジック部のｐチャネル型
ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の一部を
構成する低濃度のｐ- 型半導体領域１０を形成する。
【００７５】次に、半導体基板１上に堆積された窒化シ
リコン膜をＲＩＥ法などの異方性エッチングで加工する
ことによって、ロジック部の上記ゲート電極ＦＧ1n，Ｆ
Ｇ1pおよびＤＲＡＭ部メモリセルの上記ゲート電極ＦＧ
2nの側壁にサイドウォールスペーサ１１を形成する。
リコン膜をＲＩＥ法などの異方性エッチングで加工する
ことによって、ロジック部の上記ゲート電極ＦＧ1n，Ｆ
Ｇ1pおよびＤＲＡＭ部メモリセルの上記ゲート電極ＦＧ
2nの側壁にサイドウォールスペーサ１１を形成する。
【００７６】次に、図３４に示すように、半導体基板１
上に金属膜をスパッタリング法またはＣＶＤ法によって
堆積し、その後、半導体基板１に熱処理を施すことによ
って、ロジック部のｎチャネル型ＭＩＳＦＥＴＱｎのｎ
- 型半導体領域９の表面およびｐチャネル型ＭＩＳＦＥ
ＴＱｐのｐ- 型半導体領域１０の表面、ならびにＤＲＡ
Ｍ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ-
型半導体領域１７の表面に、薄いシリサイド層３０を形
成する。次いで、未反応の金属膜を洗浄等によって除去
する。
上に金属膜をスパッタリング法またはＣＶＤ法によって
堆積し、その後、半導体基板１に熱処理を施すことによ
って、ロジック部のｎチャネル型ＭＩＳＦＥＴＱｎのｎ
- 型半導体領域９の表面およびｐチャネル型ＭＩＳＦＥ
ＴＱｐのｐ- 型半導体領域１０の表面、ならびにＤＲＡ
Ｍ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ-
型半導体領域１７の表面に、薄いシリサイド層３０を形
成する。次いで、未反応の金属膜を洗浄等によって除去
する。
【００７７】次に、図３５に示すように、半導体基板１
上に窒化シリコン膜２８を堆積した後、図３６に示すよ
うに、パターニングされたフォトレジスト２９をマスク
にしてロジック部の窒化シリコン膜２８をＲＩＥ法など
の異方性エッチングで加工することによって、ロジック
部のｎチャネル型ＭＩＳＦＥＴＱｎのｎ- 型半導体領域
９の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ- 型
半導体領域１０の表面を露出させる。この際、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ- 型半導体領域９の表面およ
びｐチャネル型ＭＩＳＦＥＴＱｐのｐ- 型半導体領域１
０の表面に形成されていたシリサイド層３０は除去され
る。
上に窒化シリコン膜２８を堆積した後、図３６に示すよ
うに、パターニングされたフォトレジスト２９をマスク
にしてロジック部の窒化シリコン膜２８をＲＩＥ法など
の異方性エッチングで加工することによって、ロジック
部のｎチャネル型ＭＩＳＦＥＴＱｎのｎ- 型半導体領域
９の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ- 型
半導体領域１０の表面を露出させる。この際、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ- 型半導体領域９の表面およ
びｐチャネル型ＭＩＳＦＥＴＱｐのｐ- 型半導体領域１
０の表面に形成されていたシリサイド層３０は除去され
る。
【００７８】次に、図３７に示すように、フォトレジス
ト２９を除去し、必要に応じてサイドウォールスペーサ
１１の下部に残ったシリサイド層３０を完全に除去する
ための洗浄を行なった後、ロジック部のｐ型ウエル２に
高濃度のｎ型不純物、例えばＡｓをイオン注入し、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域
の他の一部を構成する高濃度のｎ+ 型半導体領域１２を
形成する。
ト２９を除去し、必要に応じてサイドウォールスペーサ
１１の下部に残ったシリサイド層３０を完全に除去する
ための洗浄を行なった後、ロジック部のｐ型ウエル２に
高濃度のｎ型不純物、例えばＡｓをイオン注入し、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域
の他の一部を構成する高濃度のｎ+ 型半導体領域１２を
形成する。
【００７９】同様に、ロジック部のｎ型ウエル３に高濃
度のｐ型不純物、例えばＢＦ２をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の
他の一部を構成する高濃度のｐ+ 型半導体領域１３を形
成する。
度のｐ型不純物、例えばＢＦ２をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の
他の一部を構成する高濃度のｐ+ 型半導体領域１３を形
成する。
【００８０】次いで、半導体基板１上に金属膜をスパッ
タリング法またはＣＶＤ法によって堆積し、その後、半
導体基板１に熱処理を施すことによって、ロジック部の
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２
の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１３の表面に、ソース領域、ドレイン領域の寄
生抵抗低減のためのシリサイド層３１を形成する。次い
で、未反応の金属膜を洗浄等によって除去する。
タリング法またはＣＶＤ法によって堆積し、その後、半
導体基板１に熱処理を施すことによって、ロジック部の
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２
の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１３の表面に、ソース領域、ドレイン領域の寄
生抵抗低減のためのシリサイド層３１を形成する。次い
で、未反応の金属膜を洗浄等によって除去する。
【００８１】次いで、図３８に示すように、半導体基板
１上にその表面が平坦化された酸化シリコン膜１９を堆
積する。
１上にその表面が平坦化された酸化シリコン膜１９を堆
積する。
【００８２】次に、図３９に示すように、前記実施の形
態１と同様な製造方法によって、自己整合でＤＲＡＭ部
メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型半
導体領域１７の表面に形成されたシリサイド層３０に達
する第１のコンタクトホール２０を形成する。まず、パ
ターニングされたフォトレジスト（図示せず）をマスク
にして酸化シリコン膜１９をエッチングし、ＤＲＡＭ部
メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型半
導体領域１７の表面に形成されたシリサイド層３０に達
する第１のコンタクトホール２０の上部を形成した後、
続いて窒化シリコン膜２８をエッチングし、上記第１の
コンタクトホール２０の下部を形成する。
態１と同様な製造方法によって、自己整合でＤＲＡＭ部
メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型半
導体領域１７の表面に形成されたシリサイド層３０に達
する第１のコンタクトホール２０を形成する。まず、パ
ターニングされたフォトレジスト（図示せず）をマスク
にして酸化シリコン膜１９をエッチングし、ＤＲＡＭ部
メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ- 型半
導体領域１７の表面に形成されたシリサイド層３０に達
する第１のコンタクトホール２０の上部を形成した後、
続いて窒化シリコン膜２８をエッチングし、上記第１の
コンタクトホール２０の下部を形成する。
【００８３】次に、図４０に示すように、半導体基板１
上に多結晶シリコン膜またはスパッタタングステン膜と
ＣＶＤタングステン膜との積層膜、あるいはスパッタＴ
ｉＮ膜とＣＶＤタングステン膜との積層膜などの導電膜
を堆積した後、ＣＭＰ法またはエッチバック法によって
上記導電膜の表面を平坦化することにより、第１のコン
タクトホール２０内に導電膜を埋め込み、埋め込み配線
２２を形成する。
上に多結晶シリコン膜またはスパッタタングステン膜と
ＣＶＤタングステン膜との積層膜、あるいはスパッタＴ
ｉＮ膜とＣＶＤタングステン膜との積層膜などの導電膜
を堆積した後、ＣＭＰ法またはエッチバック法によって
上記導電膜の表面を平坦化することにより、第１のコン
タクトホール２０内に導電膜を埋め込み、埋め込み配線
２２を形成する。
【００８４】この後、図には示さないが、前記実施の形
態１と同様な製造方法によって、ロジック部のｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２の表面に
形成されたシリサイド層３１およびｐチャネル型ＭＩＳ
ＦＥＴのｐ+ 型半導体領域１３の表面に形成されたシリ
サイド層３１に達する第２のコンタクトホール２５を形
成し、次いで、ＤＲＡＭ部メモリセルのビット線ＢＬお
よびロジック部の第１層目のメタル配線Ｍ1 を形成す
る。
態１と同様な製造方法によって、ロジック部のｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１２の表面に
形成されたシリサイド層３１およびｐチャネル型ＭＩＳ
ＦＥＴのｐ+ 型半導体領域１３の表面に形成されたシリ
サイド層３１に達する第２のコンタクトホール２５を形
成し、次いで、ＤＲＡＭ部メモリセルのビット線ＢＬお
よびロジック部の第１層目のメタル配線Ｍ1 を形成す
る。
【００８５】このように、本実施の形態４によれば、前
記実施の形態１と同様に、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの
それぞれのソース領域、ドレイン領域の表面にシリサイ
ド層３１を形成してソース領域、ドレイン領域の寄生抵
抗を低減することにより、ｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの電流駆動能力
を向上させることができる。また、ＤＲＡＭ部メモリセ
ルのメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレ
イン領域の表面に、ソース領域、ドレイン領域の接合深
さを考慮した薄いシリサイド層３０を形成することが可
能となり、メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の接合破壊を防ぐことができる。ま
た、いかなるレイアウトでもＤＲＡＭ部メモリセルに設
けられる第１のコンタクトホール２０は素子分離領域、
ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴ
のゲート電極ＦＧ2nに対して自己整合で形成することが
可能となるので、ＤＲＡＭ部メモリセルのレイアウト余
裕が向上できる。また、ＤＲＡＭ部メモリセルに設けら
れる埋め込み配線２２をタングステン膜などの金属膜で
構成することによって、埋め込み配線２２の直列抵抗を
低減することができ、メモリ動作の高速化を図ることが
できる。
記実施の形態１と同様に、ロジック部のｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの
それぞれのソース領域、ドレイン領域の表面にシリサイ
ド層３１を形成してソース領域、ドレイン領域の寄生抵
抗を低減することにより、ｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの電流駆動能力
を向上させることができる。また、ＤＲＡＭ部メモリセ
ルのメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレ
イン領域の表面に、ソース領域、ドレイン領域の接合深
さを考慮した薄いシリサイド層３０を形成することが可
能となり、メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の接合破壊を防ぐことができる。ま
た、いかなるレイアウトでもＤＲＡＭ部メモリセルに設
けられる第１のコンタクトホール２０は素子分離領域、
ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴ
のゲート電極ＦＧ2nに対して自己整合で形成することが
可能となるので、ＤＲＡＭ部メモリセルのレイアウト余
裕が向上できる。また、ＤＲＡＭ部メモリセルに設けら
れる埋め込み配線２２をタングステン膜などの金属膜で
構成することによって、埋め込み配線２２の直列抵抗を
低減することができ、メモリ動作の高速化を図ることが
できる。
【００８６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８７】例えば、前記実施の形態では、ロジック回
路とＤＲＡＭが混載された半導体集積回路装置の製造方
法に適用した場合について説明したが、ロジック回路と
電気的書き換え可能な不揮発性メモリとが混載された半
導体集積回路装置の製造方法に適用可能である。
路とＤＲＡＭが混載された半導体集積回路装置の製造方
法に適用した場合について説明したが、ロジック回路と
電気的書き換え可能な不揮発性メモリとが混載された半
導体集積回路装置の製造方法に適用可能である。
【００８８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８９】本発明によれば、ＤＲＡＭ部メモリセルの
微細化が可能であり、また、ロジック部の回路設計余裕
およびＭＩＳＦＥＴの電流駆動能力の向上が可能である
ことから、ロジック混載ＤＲＡＭの高集積化および高性
能化を実現することができる。
微細化が可能であり、また、ロジック部の回路設計余裕
およびＭＩＳＦＥＴの電流駆動能力の向上が可能である
ことから、ロジック混載ＤＲＡＭの高集積化および高性
能化を実現することができる。
【００９０】さらに、本発明によれば、ＤＲＡＭ部メモ
リセルのメモリセル選択用ＭＩＳＦＥＴのソース領域、
ドレイン領域の接合深さに適したシリサイド層をメモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の
表面に形成することができるので、ロジック混載ＤＲＡ
Ｍの高信頼度化を実現することができる。
リセルのメモリセル選択用ＭＩＳＦＥＴのソース領域、
ドレイン領域の接合深さに適したシリサイド層をメモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の
表面に形成することができるので、ロジック混載ＤＲＡ
Ｍの高信頼度化を実現することができる。
【図１】本発明の一実施の形態であるロジック混載ＤＲ
ＡＭの製造方法を示す半導体基板の要部断面図である。
ＡＭの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるロジック混載ＤＲ
ＡＭの製造方法を示す半導体基板の要部断面図である。
ＡＭの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるロジック混載ＤＲ
ＡＭの製造方法を示す半導体基板の要部断面図である。
ＡＭの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるロジック混載ＤＲ
ＡＭの製造方法を示す半導体基板の要部断面図である。
ＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるロジック混載ＤＲ
ＡＭの製造方法を示す半導体基板の要部断面図である。
ＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるロジック混載ＤＲ
ＡＭの製造方法を示す半導体基板の要部断面図である。
ＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるロジック混載ＤＲ
ＡＭの製造方法を示す半導体基板の要部断面図である。
ＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるロジック混載ＤＲ
ＡＭの製造方法を示す半導体基板の要部断面図である。
ＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるロジック混載ＤＲ
ＡＭの製造方法を示す半導体基板の要部断面図である。
ＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるロジック混載Ｄ
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図１１】本発明の一実施の形態であるロジック混載Ｄ
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図１２】本発明の一実施の形態であるロジック混載Ｄ
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図１３】本発明の一実施の形態であるロジック混載Ｄ
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図１４】本発明の一実施の形態であるロジック混載Ｄ
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図１５】本発明の一実施の形態であるロジック混載Ｄ
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図１６】本発明の一実施の形態であるロジック混載Ｄ
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図１７】本発明の一実施の形態であるロジック混載Ｄ
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図１８】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図１９】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２０】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２１】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２２】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２３】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２４】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２５】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２６】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２７】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２８】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図２９】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３０】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３１】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３２】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３３】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３４】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３５】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３６】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３７】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３８】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図３９】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
【図４０】本発明の他の実施の形態であるロジック混載
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
ＤＲＡＭの製造方法を示す半導体基板の要部断面図であ
る。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド絶縁膜 ５ ゲート絶縁膜 ６ 多結晶シリコン膜 ７ 窒化シリコン膜 ８ フォトレジスト ９ ｎ- 型半導体領域 １０ ｐ- 型半導体領域 １１ サイドウォールスペーサ １２ ｎ+ 型半導体領域 １３ ｐ+ 型半導体領域 １４ シリサイド層 １５ 窒化シリコン膜 １６ フォトレジスト １７ ｎ- 型半導体領域 １８ 窒化シリコン膜 １９ 酸化シリコン膜 ２０ 第１のコンタクトホール ２１ シリサイド層 ２２ 埋め込み配線 ２３ 酸化シリコン膜 ２４ フォトレジスト ２５ 第２のコンタクトホール ２６ 窒化チタン膜 ２７ タングステン膜 ２８ 窒化シリコン膜 ２９ フォトレジスト ３０ シリサイド層 ３１ シリサイド層 ＦＧ1n ゲート電極（ロジック部のｎチャネル型ＭＩＳ
ＦＥＴ） ＦＧ1p ゲート電極（ロジック部のｐチャネル型ＭＩＳ
ＦＥＴ） ＦＧ2n ゲート電極（ＤＲＡＭ部メモリセルのメモリセ
ル選択用ＭＩＳＦＥＴ） Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ ＢＬ ビット線 Ｍ1 第１層目のメタル配線
ＦＥＴ） ＦＧ1p ゲート電極（ロジック部のｐチャネル型ＭＩＳ
ＦＥＴ） ＦＧ2n ゲート電極（ＤＲＡＭ部メモリセルのメモリセ
ル選択用ＭＩＳＦＥＴ） Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ ＢＬ ビット線 Ｍ1 第１層目のメタル配線
Claims (10)
- 【請求項１】 ロジックとＤＲＡＭが混載されたロジッ
ク混載ＤＲＡＭにおいて、ロジック部のＭＩＳＦＥＴお
よびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴを形成する半導体集積回路装置の製造方法であっ
て、ロジック部のＭＩＳＦＥＴのゲート電極とＤＲＡＭ
部メモリセルのメモリセル選択用ＭＩＳＦＥＴのゲート
電極とは異なる製造工程で形成されることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２】 ロジックとＤＲＡＭが混載されたロジッ
ク混載ＤＲＡＭにおいて、ロジック部のＭＩＳＦＥＴお
よびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴを形成する半導体集積回路装置の製造方法であっ
て、ロジック部のＭＩＳＦＥＴのゲート電極とＤＲＡＭ
部メモリセルのメモリセル選択用ＭＩＳＦＥＴのゲート
電極とは異なる製造工程で形成され、ロジック部のＭＩ
ＳＦＥＴのソース領域、ドレイン領域の表面に設けられ
るシリサイド層とＤＲＡＭ部メモリセルのメモリセル選
択用ＭＩＳＦＥＴのソース領域、ドレイン領域の表面に
設けられるシリサイド層とは異なる製造工程で形成され
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 ロジックとＤＲＡＭが混載されたロジッ
ク混載ＤＲＡＭにおいて、ロジック部のＭＩＳＦＥＴお
よびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴを形成する半導体集積回路装置の製造方法であっ
て、(a).ロジック部のＭＩＳＦＥＴのゲート電極を形成
する工程と、(b).ロジック部のＭＩＳＦＥＴのソース領
域、ドレイン領域を形成した後、前記ロジック部のＭＩ
ＳＦＥＴのソース領域、ドレイン領域の表面にシリサイ
ド層を形成する工程と、(c).ＤＲＡＭ部メモリセルのメ
モリセル選択用ＭＩＳＦＥＴのゲート電極を形成する工
程と、(d).ＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域を形成した後、
前記ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのソース領域、ドレイン領域に達する第１のコンタ
クトホールを形成する工程と、(e).前記第１のコンタク
トホールの底に露出した前記ＤＲＡＭ部メモリセルのメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域の表面にシリサイド層を形成する工程と、(f).前記第
１のコンタクトホール内に導電膜を埋め込む工程とを有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 ロジックとＤＲＡＭが混載されたロジッ
ク混載ＤＲＡＭにおいて、ロジック部のＭＩＳＦＥＴお
よびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴを形成する半導体集積回路装置の製造方法であっ
て、(a).ロジック部のＭＩＳＦＥＴのゲート電極を形成
する工程と、(b).ロジック部のＭＩＳＦＥＴのソース領
域、ドレイン領域を形成した後、前記ロジック部のＭＩ
ＳＦＥＴのソース領域、ドレイン領域の表面にシリサイ
ド層を形成する工程と、(c).ＤＲＡＭ部メモリセルのメ
モリセル選択用ＭＩＳＦＥＴのゲート電極を形成する工
程と、(d).ＤＲＡＭ部メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域を形成した後、
前記ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのソース領域、ドレイン領域に達する第１のコンタ
クトホールを形成する工程と、(e).前記第１のコンタク
トホール内に導電膜を埋め込む工程とを有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項５】 ロジックとＤＲＡＭが混載されたロジッ
ク混載ＤＲＡＭにおいて、ロジック部のＭＩＳＦＥＴお
よびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴを形成する半導体集積回路装置の製造方法であっ
て、(a).ロジック部のＭＩＳＦＥＴのゲート電極とＤＲ
ＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのゲ
ート電極とを同時に形成する工程と、(b).ロジック部の
ＭＩＳＦＥＴのソース領域、ドレイン領域およびＤＲＡ
Ｍ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのソー
ス領域、ドレイン領域をそれぞれ形成する工程と、(c).
前記ロジック部のＭＩＳＦＥＴのソース領域、ドレイン
領域の表面にシリサイド層を形成する工程と、(d).前記
ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴ
のソース領域、ドレイン領域に達する第１のコンタクト
ホールを形成する工程と、(e).前記第１のコンタクトホ
ールの底に露出した前記ＤＲＡＭ部メモリセルのメモリ
セル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の
表面にシリサイド層を形成する工程と、(f).前記第１の
コンタクトホール内に導電膜を埋め込む工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 ロジックとＤＲＡＭが混載されたロジッ
ク混載ＤＲＡＭにおいて、ロジック部のＭＩＳＦＥＴお
よびＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴを形成する半導体集積回路装置の製造方法であっ
て、(a).ロジック部のＭＩＳＦＥＴのゲート電極とＤＲ
ＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのゲ
ート電極とを同時に形成する工程と、(b).ロジック部の
ＭＩＳＦＥＴのソース領域、ドレイン領域の一部を構成
する低濃度半導体領域およびＤＲＡＭ部メモリセルのメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域を形成する工程と、(c).前記ロジック部のＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の一部を構成する低濃度
半導体領域の表面および前記ＤＲＡＭ部メモリセルのメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域の表面に第１のシリサイド層を形成する工程と、(d).
前記ロジック部のＭＩＳＦＥＴのソース領域、ドレイン
領域の一部を構成する低濃度半導体領域の表面に形成さ
れた前記第１のシリサイド層を除去した後、ロジック部
のＭＩＳＦＥＴのソース領域、ドレイン領域の他の一部
を構成する高濃度半導体領域を形成し、次いで、前記ロ
ジック部のＭＩＳＦＥＴのソース領域、ドレイン領域の
他の一部を構成する高濃度半導体領域の表面に、前記第
１のシリサイド層よりも厚く第２のシリサイド層を形成
する工程と、(e).前記ＤＲＡＭ部メモリセルのメモリセ
ル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の表
面に形成された前記第１のシリサイド層に達する第１の
コンタクトホールを形成する工程と、(f).前記第１のコ
ンタクトホール内に導電膜を埋め込む工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項１から６のいずれか１項に記載の
半導体集積回路装置の製造方法において、ロジック部の
ＭＩＳＦＥＴのゲート絶縁膜は、ＤＲＡＭ部メモリセル
のメモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜よりも
薄く形成されることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項８】 請求項１から６のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記ＤＲＡＭ
部メモリセルに設けられる前記第１のコンタクトホール
は自己整合コンタクトであることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項９】 請求項１から３のいずれか１項または請
求項５に記載の半導体集積回路装置の製造方法におい
て、前記ロジック部のＭＩＳＦＥＴのソース領域、ドレ
イン領域の表面に設けられる前記シリサイド層は、前記
ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴ
のソース領域、ドレイン領域の表面に設けられる前記シ
リサイド層よりも厚く形成されることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項１０】 請求項１から６のいずれか１項に記載
の半導体集積回路装置の製造方法において、前記ＤＲＡ
Ｍ部メモリセルに設けられる前記第１のコンタクトホー
ル内に埋め込まれる前記導電膜は、金属膜であることを
特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169135A JPH1117129A (ja) | 1997-06-25 | 1997-06-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169135A JPH1117129A (ja) | 1997-06-25 | 1997-06-25 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117129A true JPH1117129A (ja) | 1999-01-22 |
Family
ID=15880941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9169135A Pending JPH1117129A (ja) | 1997-06-25 | 1997-06-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117129A (ja) |
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